JP2007221890A - 半導体集積回路 - Google Patents

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泰之 曽原
Masayasu Tanaka
正泰 田中
Yasuhiro Okazaki
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Abstract

【課題】プリチャージ用ハイサイドスイッチもしくは出力駆動用ローサイドスイッチを低耐圧トランジスタで構成しても、所望の昇圧動作を達成することが可能なチャージポンプ回路を提供すること。
【解決手段】クロック信号ＣＬＫに応答してプリチャージ用ハイサイドスイッチＱ１１と出力駆動用ローサイドスイッチＱ１４とを駆動する駆動入力信号ＶＤＨＳのハイレベルが昇圧出力電圧Ｖｏｕｔに設定され、駆動入力信号ＶＤＨＳのローレベルは接地電位Ｖｓｓ（ＧＮＤ）ではなく入力電圧Ｖｄｄのレベルに設定されている。
【選択図】図１

Description

本発明は、チャージポンプ回路によって構成された昇圧回路を具備する半導体集積回路に関し、特に昇圧回路のチップ占有面積を低減するのに有益な技術に関する。
チャージポンプ回路により構成された昇圧回路としては、下記特許文献１に記載されているように、容量の一端と他端とにプリチャージ用ハイサイドスイッチとプリチャージ用ローサイドスイッチとをそれぞれ接続して、この容量の他端と一端とに出力駆動用ハイサイドスイッチと出力駆動用ローサイドスイッチとをそれぞれ接続する。この４つのスイッチとしての４つのトランジスタは、クロック信号によって駆動される。クロック信号の一方のレベルの期間はチャージポンプ回路により構成された昇圧回路は昇圧されるべき入力電圧により容量を充電するプリチャージ期間となり、クロック信号の他方のレベルの期間はチャージポンプ回路により構成された昇圧回路は入力電圧に容量の充電電圧を重畳した昇圧電圧を出力する出力駆動期間となる。プリチャージ期間では、入力電圧と容量の一端との間に接続されたプリチャージ用ハイサイドスイッチがオンとなり、基底電位（接地電位）と容量の他端との間に接続されたプリチャージ用ローサイドスイッチがオンとなる。従って、容量を介して入力電圧から基底電位（接地電位）へ充電電流が流れるので、容量の一端と他端との間の充電電圧が上昇する。出力駆動期間では、入力電圧と容量の他端との間に接続された出力駆動用ハイサイドスイッチがオンとなり、容量の一端と出力端子との間に接続された出力駆動用ローサイドスイッチがオンとなる。従って、入力電圧に容量の充電電圧を重畳した昇圧電圧が、出力端子から出力される。クロック信号が一方のレベルと他方のレベルとの間で十分な数のサイクルで変化を反復することで容量の充電電圧が入力電圧まで上昇するので、出力端子からの昇圧電圧は入力電圧の約２倍となる。
特開２００５−５７８６０号 公報
本発明に先立って、本発明者等は、ディジタル・スチル・カメラや携帯電話等に搭載される撮像デバイスとしてのＣＣＤ(チャージカップルドデバイス)を駆動するためのＣＣＤ駆動ＬＳＩの開発に従事した。このＣＣＤ駆動ＬＳＩでは、入力される入力電圧Ｖｄｄは２．７ボルトから５．５ボルトの入力範囲であるので、チャージポンプ回路による昇圧回路から出力される２倍昇圧電圧は５．４ボルトから１１ボルトの出力範囲をカバーしなければならない。前記チャージポンプ回路による昇圧回路では、出力端子から出力される最大の２倍昇圧電圧２Ｖｄｄが１１ボルトとなるだけでなく、プリチャージされる容量の一端の最大の充電電圧も１１ボルトになる。ところで、本発明に先立って、本発明者等は、プリチャージ用ハイサイドスイッチもしくは出力駆動用ローサイドスイッチを構成するトランジスタの制御入力端子の駆動信号のローレベルを、基底電位（接地電位）とする駆動方法を検討した。この駆動方法では、基底電位（接地電位）のローレベル駆動入力信号により駆動されるトランジスタは、最大の充電電圧が略１１ボルトの２倍昇圧電圧２Ｖｄｄになるプリチャージ容量の一端に接続されている。従って、このトランジスタは低耐圧トランジスタではなく高耐圧トランジスタとしなければならないことが明らかとなった。高耐圧トランジスタの素子サイズは低耐圧トランジスタの素子サイズよりもはるかに大きいため、ＣＣＤ駆動ＬＳＩの半導体チップ上でのチャージポンプ回路により構成された昇圧回路のチップ占有面積が極めて大きくなると言う問題も明らかとされた。
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、最大充電電圧が２倍昇圧電圧になるプリチャージ容量の一端に接続されたプリチャージ用ハイサイドスイッチもしくは出力駆動用ローサイドスイッチを低耐圧トランジスタで構成しても、所望の昇圧動作を達成することが可能な昇圧回路を提供することにある。本発明のその他の目的は、半導体集積回路の半導体チップ上での昇圧回路のチップ占有面積を低減することにある。
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、本発明のひとつの形態による半導体集積回路のチャージポンプ回路により構成された昇圧回路では、容量（Ｃ１）の一端と他端とには、プリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）とプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）とがそれぞれ接続されている。この容量（Ｃ１）の他端と一端とには、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）とがそれぞれ接続されている。これらの４つのトランジスタ（Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４）はクロック信号（ＣＬＫ）によって駆動される。クロック信号（ＣＬＫ）の一方のレベル（ハイレベル）の期間はチャージポンプ回路による昇圧回路は入力電圧（Ｖｄｄ）によって容量（Ｃ１）を充電するプリチャージ期間となり、クロック信号（ＣＬＫ）の他方のレベル（ローレベル）の期間はチャージポンプ回路による昇圧回路は入力電圧（Ｖｄｄ）に容量（Ｃ１）の充電電圧（Ｖｃｇ）を重畳した昇圧出力電圧（Ｖｏｕｔ）を出力する出力駆動期間となる。プリチャージ期間では、クロック信号（ＣＬＫ）に応答して入力電圧（Ｖｄｄ）と容量（Ｃ１）の一端との間に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）がオンとなり、基底電位（Ｖｓｓ）と容量（Ｃ１）の他端との間に接続されたプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）がオンとなる。従って、容量（Ｃ１）を介して入力電圧（Ｖｄｄ）から基底電位（Ｖｓｓ）へ充電電流（Ｉｐ）が流れ、容量（Ｃ１）の一端と他端との間の充電電圧（Ｖｃｇ）が上昇する。出力駆動期間では、クロック信号（ＣＬＫ）に応答して入力電圧（Ｖｄｄ）と容量（Ｃ１）の他端との間に接続された出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）がオンとなり、容量（Ｃ１）の一端と出力端子との間に接続された出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）がオンとなる。従って、入力電圧（Ｖｄｄ）に容量（Ｃ１）の充電電圧（Ｖｃｇ）を重畳した昇圧出力電圧（Ｖｏｕｔ）が、出力端子から出力される。特に、クロック信号（ＣＬＫ）に応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）の入力端子とを駆動する駆動入力信号（ＶＤＨＳ）のハイレベルとローレベルとが出力端子から出力される昇圧出力電圧（Ｖｏｕｔ）のレベルと入力電圧（Ｖｄｄ）のレベルとにそれぞれ設定されている（図１、図２参照）。
本発明の前記ひとつの形態の手段によれば、最大の充電電圧が２倍昇圧電圧（２Ｖｄｄ）になる容量（Ｃ１）の一端に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）とは、ハイレベルとローレベルとが２倍昇圧電圧（２Ｖｄｄ）となる昇圧出力電圧（Ｖｏｕｔ）のレベルと入力電圧（Ｖｄｄ）のレベルとにそれぞれ設定された駆動入力信号（ＶＤＨＳ）によって駆動される。この駆動入力信号（ＶＤＨＳ）の電圧振幅が入力電圧（Ｖｄｄ）の値であるので、プリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）とは、高耐圧トランジスタとする必要はなく、低耐圧トランジスタで構成することができる。
本発明の具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、クロック信号（ＣＬＫ）に応答してプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）の入力端子と出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）の入力端子とを駆動する駆動入力信号（ＶＤＬＳ）のハイレベルとローレベルとが入力電圧（Ｖｄｄ）のレベルと基底電位（Ｖｓｓ）のレベルとにそれぞれ設定されている（図１、図２参照）。
本発明の前記具体的な形態の手段によれば、プリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）と出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）とは、高耐圧トランジスタとする必要はなく、低耐圧トランジスタで構成することができる。
本発明のより具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、入力電圧（Ｖｄｄ）と容量（Ｃ１）の一端との間に第１補助スイッチとしての第５トランジスタ（Ｑ１５）が接続され、容量（Ｃ１）の一端と昇圧出力電圧（Ｖｏｕｔ）を出力する出力端子との間に第２補助スイッチとしての第６トランジスタ（Ｑ１６）が接続されている。クロック信号（ＣＬＫ）に応答して第１補助スイッチとしての第５トランジスタ（Ｑ１５）の入力端子と第２補助スイッチとしての第６トランジスタ（Ｑ１６）の入力端子とを駆動する駆動入力信号（ＶＤＨＰ、ＶＤＨＤ）のハイレベルとローレベルとが出力端子から出力される昇圧出力電圧（Ｖｏｕｔ）のレベルと基底電位（Ｖｓｓ）のレベルとにそれぞれ設定されている。第１補助スイッチとしての第５トランジスタ（Ｑ１５）と第２補助スイッチとしての第６トランジスタ（Ｑ１６）とは第１トランジスタ（Ｑ１１）、第２トランジスタ（Ｑ１２）、第３トランジスタ（Ｑ１３）、第４トランジスタ（Ｑ１４）よりも高耐圧のトランジスタ構造とされ、また、これらのトランジスタよりも小さな素子サイズとされている（図９、図１０、図１１参照）。
本発明の前記より具体的なひとつの形態は、チャージポンプ回路による昇圧回路へクロック信号（ＣＬＫ）の供給が開始された直後の起動時にプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）の入力端子とを駆動する駆動入力信号（ＶＤＨＳ）の電圧振幅が十分に大きくなっていない時に、有効である（図１１参照）。本発明の前記より具体的なひとつの形態の手段によれば、ローレベルが入力電圧（Ｖｄｄ）に設定された駆動入力信号（ＶＤＨＳ）の電圧振幅が十分に大きくなっていない時に、ローレベルが基底電圧（Ｖｓｓ）に設定された駆動入力信号（ＶＤＨＰ、ＶＤＨＤ）の電圧振幅が既に十分に大きくなっている。従って、第１補助スイッチとしての第５トランジスタ（Ｑ１５）と第２補助スイッチとしての第６トランジスタ（Ｑ１６）は、十分にオン・オフ動作を実行できる。起動時のプリチャージ期間には、第１補助スイッチとしての第５トランジスタ（Ｑ１５）とプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）とがオンすることにより、容量（Ｃ１）に入力電圧（Ｖｄｄ）の充電電圧（Ｖｃｇ）が充電される。起動時の出力駆動期間には、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）と第２補助スイッチとしての第６トランジスタ（Ｑ１６）とがオンすることにより、入力電圧（Ｖｄｄ）に容量（Ｃ１）の充電電圧（Ｖｃｇ）を重畳した昇圧出力電圧（Ｖｏｕｔ）が出力端子から出力される。その後、駆動入力信号（ＶＤＨＳ）の電圧振幅が十分に大きくなると、プリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）とがオンするようになる。第１トランジスタ（Ｑ１１）、第２トランジスタ（Ｑ１２）、第３トランジスタ（Ｑ１３）、第４トランジスタ（Ｑ１４）の大きな素子サイズによるスイッチング動作が可能となり、チャージポンプ回路により構成された昇圧回路は大きな負荷駆動能力のモードの動作を開始する。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、Ｐ型ウェルが入力電圧（Ｖｄｄ）に接続されたＮチャンネルＭＯＳトランジスタにより第１トランジスタ（Ｑ１１）が構成され、Ｐ型ウェルが基底電位（Ｖｓｓ）に接続されたＮチャンネルＭＯＳトランジスタにより第２トランジスタ（Ｑ１２）が構成され、Ｎ型ウェルが入力電圧（Ｖｄｄ）に接続されたPチャンネルＭＯＳトランジスタにより第３トランジスタ（Ｑ１３）が構成され、昇圧出力電圧（Ｖｏｕｔ）が出力される出力端子と容量（Ｃ１）の一端との一方にＮ型ウェルが接続されたPチャンネルＭＯＳトランジスタにより第４トランジスタ（Ｑ１４）が構成されている（図１、図６参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、コレクタとエミッタとが入力電圧（Ｖｄｄ）と容量（Ｃ１）の一端にそれぞれ接続されたＮＰＮ型バイポーラトランジスタにより第１トランジスタ（Ｑ１１）が構成され、エミッタとコレクタとが容量（Ｃ１）の一端と昇圧出力電圧（Ｖｏｕｔ）を出力する出力端子にそれぞれ接続されたＰＮＰ型バイポーラトランジスタにより第４トランジスタ（Ｑ１４）が構成されている（図２３参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、第１トランジスタ（Ｑ１１）のコレクタとエミッタとの間には容量（Ｃ１）の高速充電用ダイオード（Ｄ２）が接続され、第４トランジスタ（Ｑ１４）のエミッタとコレクタとの間には昇圧出力電圧（Ｖｏｕｔ）を出力する出力端子に接続された出力容量（Ｃ２）の高速充電用ダイオード（Ｄ３）が接続されている（図２３参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路は、従属接続された多段のチャージポンプ回路（ＣＰ１、ＣＰ２）によって構成されている。多段のチャージポンプ回路（ＣＰ１、ＣＰ２）の前段チャージポンプ回路（ＣＰ１）に入力電圧（Ｖｄｄ）が供給されることにより前段チャージポンプ回路（ＣＰ１）から前段昇圧出力電圧（Ｖｏｕｔ１）が生成される。前段チャージポンプ回路（ＣＰ１）から生成された前段昇圧出力電圧（Ｖｏｕｔ１）が多段のチャージポンプ回路（ＣＰ１、ＣＰ２）の後段チャージポンプ回路（ＣＰ２）に供給されることにより後段チャージポンプ回路（ＣＰ２）から後段昇圧出力電圧（Ｖｏｕｔ２）が生成される（図１２参照）。
この後段チャージポンプ回路（ＣＰ２）では、容量（Ｃ３）の一端と他端とには、プリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ２１）とプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ２２）とがそれぞれ接続されている。この容量（Ｃ３）の他端と一端とには、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ２４）とがそれぞれ接続されている。これらの４つのトランジスタ（Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４）はクロック信号（ＣＬＫ）によって駆動される。クロック信号（ＣＬＫ）の一方のレベル（ハイレベル）の期間では後段チャージポンプ回路（ＣＰ２）は前段昇圧出力電圧（Ｖｏｕｔ１）によって容量（Ｃ３）を充電するプリチャージ期間となり、クロック信号（ＣＬＫ）の他方のレベル（ローレベル）の期間では後段チャージポンプ回路（ＣＰ２）は前段昇圧出力電圧（Ｖｏｕｔ１）に容量（Ｃ３）の充電電圧（Ｖｃｇ）を重畳した後段昇圧出力電圧（Ｖｏｕｔ２）を出力する出力駆動期間となる。プリチャージ期間では、クロック信号（ＣＬＫ）に応答して前段昇圧出力電圧（Ｖｏｕｔ１）と容量（Ｃ３）の一端との間に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ２１）がオンとなり、基底電位（Ｖｓｓ）と容量（Ｃ３）の他端との間に接続されたプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ２２）がオンとなる。従って、容量（Ｃ３）を介して前段昇圧出力電圧（Ｖｏｕｔ１）から基底電位（Ｖｓｓ）へ充電電流（Ｉｐ２）が流れ、容量（Ｃ３）の一端と他端との間の充電電圧（Ｖｃｇ）が上昇する。出力駆動期間では、クロック信号（ＣＬＫ）に応答して前段昇圧出力電圧（Ｖｏｕｔ１）と容量（Ｃ３）の他端との間に接続された出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）がオンとなり、容量（Ｃ３）の一端と出力端子との間に接続された出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ２４）がオンとなる。従って、前段昇圧出力電圧（Ｖｏｕｔ１）に容量（Ｃ３）の充電電圧（Ｖｃｇ）を重畳した後段昇圧出力電圧（Ｖｏｕｔ２）が、出力端子から出力される。特に、クロック信号（ＣＬＫ）に応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ２１）の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ２４）の入力端子とを駆動する駆動入力信号（ＶＤＨＳ´）のハイレベルとローレベルとが後段昇圧出力電圧（Ｖｏｕｔ２）のレベルと前段昇圧出力電圧（Ｖｏｕｔ１）のレベルとにそれぞれ設定されている（図１２参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）の入力端子を駆動する駆動入力信号（ＶＤＬＳ´）のハイレベルとローレベルとが前段昇圧出力電圧（Ｖｏｕｔ１）のレベルと入力電圧（Ｖｄｄ）のレベルとにそれぞれ設定されている（図１２参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、前段昇圧出力電圧（Ｖｏｕｔ１）と容量（Ｃ３）の一端との間に第１補助スイッチとしての第５トランジスタ（Ｑ１５）が接続され、容量（Ｃ３）の一端と後段昇圧出力電圧（Ｖｏｕｔ２）を出力する出力端子との間に第２補助スイッチとしての第６トランジスタ（Ｑ１６）が接続されている。クロック信号（ＣＬＫ）に応答して第１補助スイッチとしての第５トランジスタ（Ｑ１５）の入力端子と第２補助スイッチとしての第６トランジスタ（Ｑ１６）の入力端子とを駆動する駆動入力信号（ＶＤＨＰ、ＶＤＨＤ）のハイレベルとローレベルとが出力端子から出力される後段昇圧出力電圧（Ｖｏｕｔ２）のレベルと基底電位（Ｖｓｓ）のレベルとにそれぞれ設定されている。第１補助スイッチとしての第５トランジスタ（Ｑ１５）と第２補助スイッチとしての第６トランジスタ（Ｑ１６）とは第１トランジスタ（Ｑ１１）、第２トランジスタ（Ｑ１２）、第３トランジスタ（Ｑ１３）、第４トランジスタ（Ｑ１４）よりも高耐圧のトランジスタ構造とされ、また、これらのトランジスタよりも小さな素子サイズとされている（図１２参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、容量（Ｃ１）の一端と他端とには、プリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）とプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）とがそれぞれ接続されている。この容量（Ｃ１）の他端と一端とには、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）とがそれぞれ接続されている。この昇圧回路は、入力電圧（Ｖｄｄ）のレベルを検出する入力電圧レベル検出回路（Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒ）と、複数のレベルのベース電圧（ＶＢＢ）を生成するベース電圧発生回路（ＶＢＢ＿Ｇｅｎ）とを含む。入力電圧レベル検出回路（Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒ）による入力電圧（Ｖｄｄ）のレベル検出結果に応答して複数のレベルのベース電圧（ＶＢＢ）から選択された１つのベース電圧（ＶＢＢ）がベース電圧発生回路（ＶＢＢ＿Ｇｅｎ）の出力から出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）に供給される。これらの４つのトランジスタ（Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４）はクロック信号（ＣＬＫ）によって駆動される。クロック信号（ＣＬＫ）の一方のレベル（ハイレベル）の期間では入力電圧（Ｖｄｄ）によって容量（Ｃ１）を充電するプリチャージ期間となり、クロック信号（ＣＬＫ）の他方のレベル（ローレベル）の期間では昇圧出力電圧（Ｖｏｕｔ）を出力する出力駆動期間となる。プリチャージ期間では、クロック信号（ＣＬＫ）に応答して入力電圧（Ｖｄｄ）と容量（Ｃ１）の一端との間に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）がオンとなり、基底電位（Ｖｓｓ）と容量（Ｃ１）の他端との間に接続されたプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）がオンとなる。従って、容量（Ｃ１）を介して入力電圧（Ｖｄｄ）から基底電位（Ｖｓｓ）へ充電電流（Ｉｐ）が流れ、容量（Ｃ１）の一端と他端との間の充電電圧（Ｖｃｇ）が上昇する。出力駆動期間では、クロック信号（ＣＬＫ）に応答してベース電圧発生回路（ＶＢＢ＿Ｇｅｎ）の出力から生成された選択された１つのベース電圧（ＶＢＢ）と容量（Ｃ１）の他端との間に接続された出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）がオンとなり、容量（Ｃ１）の一端と出力端子との間に接続された出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）がオンとなる。従って、選択された１つのベース電圧（ＶＢＢ）に容量（Ｃ１）の充電電圧（Ｖｃｇ）を重畳した昇圧出力電圧（Ｖｏｕｔ）が、出力端子から出力される。特に、クロック信号（ＣＬＫ）に応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ１１）の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ１４）の入力端子とを駆動する駆動入力信号（ＶＤＨＳ）のハイレベルとローレベルとが昇圧出力電圧（Ｖｏｕｔ）のレベルと入力電圧（Ｖｄｄ）のレベルとにそれぞれ設定されている（図１４参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、プリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ１２）の入力端子と出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ１３）の入力端子を駆動する駆動入力信号（ＶＤＬＳ）のハイレベルとローレベルとが入力電圧（Ｖｄｄ）のレベルと基底電位（Ｖｓｓ）のレベルとにそれぞれ設定されている（図１４参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、入力電圧（Ｖｄｄ）と容量（Ｃ１）の一端との間に第１補助スイッチとしての第５トランジスタ（Ｑ１５）が接続され、容量（Ｃ１）の一端と昇圧出力電圧（Ｖｏｕｔ）を出力する出力端子との間に第２補助スイッチとしての第６トランジスタ（Ｑ１６）が接続されている。クロック信号（ＣＬＫ）に応答して第１補助スイッチとしての第５トランジスタ（Ｑ１５）の入力端子と第２補助スイッチとしての第６トランジスタ（Ｑ１６）の入力端子とを駆動する駆動入力信号（ＶＤＨＰ、ＶＤＨＤ）のハイレベルとローレベルとが出力端子から出力される昇圧出力電圧（Ｖｏｕｔ）のレベルと基底電位（Ｖｓｓ）のレベルとにそれぞれ設定されている。第１補助スイッチとしての第５トランジスタ（Ｑ１５）と第２補助スイッチとしての第６トランジスタ（Ｑ１６）とは第１トランジスタ（Ｑ１１）、第２トランジスタ（Ｑ１２）、第３トランジスタ（Ｑ１３）、第４トランジスタ（Ｑ１４）よりも高耐圧のトランジスタ構造とされ、また、これらのトランジスタよりも小さな素子サイズとされている（図１４参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路は、従属接続された多段のチャージポンプ回路（ＣＰ１、ＣＰ２）によって構成されている。多段のチャージポンプ回路（ＣＰ１、ＣＰ２）の前段チャージポンプ回路（ＣＰ１）に入力電圧（Ｖｄｄ）が供給されることにより前段チャージポンプ回路（ＣＰ１）から前段昇圧出力電圧（Ｖｏｕｔ１）が生成される。前段チャージポンプ回路（ＣＰ１）から生成された前段昇圧出力電圧（Ｖｏｕｔ１）が多段のチャージポンプ回路（ＣＰ１、ＣＰ２）の後段チャージポンプ回路（ＣＰ２）に供給されることにより後段チャージポンプ回路（ＣＰ２）から後段昇圧出力電圧（Ｖｏｕｔ２）が生成される（図１７参照）。
この後段チャージポンプ回路（ＣＰ２）では、容量（Ｃ３）の一端と他端とには、プリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ２１）とプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ２２）とがそれぞれ接続されている。この容量（Ｃ３）の他端と一端とには、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ２４）とがそれぞれ接続されている。また、この昇圧回路は、入力電圧（Ｖｄｄ）のレベルを検出する入力電圧レベル検出回路（Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒ）と、複数のレベルのベース電圧（ＶＢＢ）を生成するベース電圧発生回路（ＶＢＢ＿Ｇｅｎ）とを含む。入力電圧レベル検出回路（Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒ）による入力電圧（Ｖｄｄ）のレベル検出結果に応答して複数のレベルのベース電圧（ＶＢＢ）から選択された１つのベース電圧（ＶＢＢ）がベース電圧発生回路（ＶＢＢ＿Ｇｅｎ）の出力から出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）に供給される。これらの４つのトランジスタ（Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４）はクロック信号（ＣＬＫ）によって駆動される。クロック信号（ＣＬＫ）の一方のレベル（ハイレベル）の期間では後段チャージポンプ回路（ＣＰ２）は前段昇圧出力電圧（Ｖｏｕｔ１）によって容量（Ｃ３）を充電するプリチャージ期間となり、クロック信号（ＣＬＫ）の他方のレベル（ローレベル）の期間では後段チャージポンプ回路（ＣＰ２）は選択された１つのベース電圧（ＶＢＢ）に容量（Ｃ３）の充電電圧（Ｖｃｇ）を重畳した後段昇圧出力電圧（Ｖｏｕｔ２）を出力する出力駆動期間となる。プリチャージ期間では、クロック信号（ＣＬＫ）に応答して前段昇圧出力電圧（Ｖｏｕｔ１）と容量（Ｃ３）の一端との間に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ２１）がオンとなり、基底電位（Ｖｓｓ）と容量（Ｃ３）の他端との間に接続されたプリチャージ用ローサイドスイッチを構成する第２トランジスタ（Ｑ２２）がオンとなる。従って、容量（Ｃ３）を介して前段昇圧出力電圧（Ｖｏｕｔ１）から基底電位（Ｖｓｓ）へ充電電流（Ｉｐ２）が流れ、容量（Ｃ３）の一端と他端との間の充電電圧（Ｖｃｇ）が上昇する。出力駆動期間では、クロック信号（ＣＬＫ）に応答してベース電圧発生回路（ＶＢＢ＿Ｇｅｎ）の出力から生成された選択された１つのベース電圧（ＶＢＢ）と容量（Ｃ３）の他端との間に接続された出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）がオンとなり、容量（Ｃ３）の一端と出力端子との間に接続された出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ２４）がオンとなる。従って、選択された１つのベース電圧（ＶＢＢ）に容量（Ｃ３）の充電電圧（Ｖｃｇ）を重畳した後段昇圧出力電圧（Ｖｏｕｔ２）が、出力端子から出力される。特に、クロック信号（ＣＬＫ）に応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタ（Ｑ２１）の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタ（Ｑ２４）の入力端子とを駆動する駆動入力信号（ＶＤＨＳ´）のハイレベルとローレベルとが後段昇圧出力電圧（Ｖｏｕｔ２）のレベルと前段昇圧出力電圧（Ｖｏｕｔ１）のレベルとにそれぞれ設定されている（図１７参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、出力駆動用ハイサイドスイッチを構成する第３トランジスタ（Ｑ２３）の入力端子を駆動する駆動入力信号（ＶＤＬＳ´）のハイレベルとローレベルとが前段昇圧出力電圧（Ｖｏｕｔ１）のレベルと入力電圧（Ｖｄｄ）のレベルとにそれぞれ設定されている（図１７参照）。
本発明の更に具体的な形態による半導体集積回路のチャージポンプ回路による昇圧回路では、前段昇圧出力電圧（Ｖｏｕｔ１）と容量（Ｃ３）の一端との間に第１補助スイッチとしての第５トランジスタ（Ｑ１５）が接続され、容量（Ｃ３）の一端と後段昇圧出力電圧（Ｖｏｕｔ２）を出力する出力端子との間に第２補助スイッチとしての第６トランジスタ（Ｑ１６）が接続されている。クロック信号（ＣＬＫ）に応答して第１補助スイッチとしての第５トランジスタ（Ｑ１５）の入力端子と第２補助スイッチとしての第６トランジスタ（Ｑ１６）の入力端子とを駆動する駆動入力信号（ＶＤＨＰ、ＶＤＨＤ）のハイレベルとローレベルとが出力端子から出力される後段昇圧出力電圧（Ｖｏｕｔ２）のレベルと基底電位（Ｖｓｓ）のレベルとにそれぞれ設定されている。第１補助スイッチとしての第５トランジスタ（Ｑ１５）と第２補助スイッチとしての第６トランジスタ（Ｑ１６）とは第１トランジスタ（Ｑ１１）、第２トランジスタ（Ｑ１２）、第３トランジスタ（Ｑ１３）、第４トランジスタ（Ｑ１４）よりも高耐圧のトランジスタ構造とされ、また、これらのトランジスタよりも小さな素子サイズとされている（図１７参照）。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
すなわち、本発明によれば、最大充電電圧が２倍昇圧電圧になるプリチャージ容量の一端に接続されたプリチャージ用ハイサイドスイッチもしくは出力駆動用ローサイドスイッチを低耐圧トランジスタで構成しても、所望の昇圧動作を達成することが可能なチャージポンプ回路により構成された昇圧回路を提供することができる。
≪チャージポンプ回路による昇圧回路の構成≫
図１は、本発明のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。
同図に示すように、このチャージポンプ回路により構成された昇圧回路では、容量Ｃ１の一端と他端とにプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１とプリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２とがそれぞれ接続されている。この容量Ｃ１の他端と一端とに出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３と出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４とがそれぞれ接続されている。これらの４つのトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は、クロック信号ＣＬＫによって駆動される。クロック信号ＣＬＫの一方のレベル（ハイレベル）の期間はチャージポンプ回路により構成された昇圧回路は入力電圧Ｖｄｄによって容量Ｃ１を充電するプリチャージ期間となり、クロック信号の他方のレベル（ローレベル）の期間はチャージポンプ回路により構成された昇圧回路は入力電圧Ｖｄｄに容量の充電電圧Ｖｃｇを重畳した昇圧出力電圧Ｖｏｕｔを出力する出力駆動期間となる。プリチャージ期間では、クロック信号ＣＬＫに応答して入力電圧Ｖｄｄと容量Ｃ１の一端との間に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１がオンとなり、基底電位Ｖｓｓと容量Ｃ１の他端との間に接続されたプリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２がオンとなる。従って、容量Ｃ１を介して入力電圧Ｖｄｄから基底電位Ｖｓｓへ充電電流Ｉｐが流れ、容量Ｃ１の一端と他端との間の充電電圧Ｖｃｇが上昇する。出力駆動期間では、クロック信号ＣＬＫに応答して入力電圧Ｖｄｄと容量Ｃ１の他端との間に接続された出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３がオンとなり、容量Ｃ１の一端と出力端子との間に接続された出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４がオンとなる。従って、入力電圧Ｖｄｄに容量Ｃ１の充電電圧Ｖｃｇを重畳した昇圧出力電圧Ｖｏｕｔが、出力端子から出力される。特に、クロック信号ＣＬＫに応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４の入力端子とを駆動する駆動入力信号ＶＤＨＳのハイレベルとローレベルとが出力端子から出力される昇圧出力電圧Ｖｏｕｔのレベルと入力電圧Ｖｄｄのレベルとにそれぞれ設定されている。すなわち、本実施形態の大きな特徴は、第１トランジスタＱ１１の入力端子と第４トランジスタＱ１４の入力端子とを駆動する駆動入力信号ＶＤＨＳのローレベルが、接地電位Ｖｓｓ（ＧＮＤ）ではなく、入力電圧Ｖｄｄのレベルに設定されていることである。
すなわち、最大充電電圧が２倍昇圧電圧２Ｖｄｄになる容量Ｃ１の一端に接続されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１と出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４とは、ハイレベルとローレベルとが２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔのレベルと入力電圧Ｖｄｄのレベルとにそれぞれ設定された駆動入力信号ＶＤＨＳによって駆動される。その結果、駆動入力信号ＶＤＨＳの電圧振幅が入力電圧Ｖｄｄの値となるので、プリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１と出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４とは、高耐圧トランジスタとする必要はなく、低耐圧トランジスタで構成することができる。すなわち、図１に示すように、クロック信号ＣＬＫに応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのゲートＧと出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのゲートＧとを駆動する第１駆動回路Ｄｒｖ１は、インバータＩｎｖ１、レベルシフト回路ＬＳＣ、インバータＩｎｖ２とにより構成されている。クロック信号ＣＬＫに応答するインバータＩｎｖ１には入力電圧Ｖｄｄと基底電位としての接地電圧Ｖｓｓとが供給されるので、インバータＩｎｖ１には、入力電圧Ｖｄｄと接地電圧Ｖｓｓとの差電圧が動作電源電圧として供給されている。従って、インバータＩｎｖ１からの出力信号のハイレベルとローレベルとは、入力電圧Ｖｄｄのレベルと接地電圧Ｖｓｓのレベルとにそれぞれ設定されている。インバータＩｎｖ１の出力信号に応答するレベルシフト回路ＬＳＣには２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと基底電位としての接地電圧Ｖｓｓとが供給される。レベルシフト回路ＬＳＣには、２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと接地電圧Ｖｓｓとの差電圧が動作電源電圧として供給されている。従って、レベルシフト回路ＬＳＣの出力信号のハイレベルとローレベルとは２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと接地電圧Ｖｓｓのレベルとにそれぞれ設定されている。レベルシフト回路ＬＳＣの出力信号に応答するインバータＩｎｖ２には２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと入力電圧Ｖｄｄとが供給される。インバータＩｎｖ２には、２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと入力電圧Ｖｄｄとの差電圧が動作電源電圧として供給されている。従って、インバータＩｎｖ２の出力信号のハイレベルとローレベルとは、２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと入力電圧Ｖｄｄのレベルとにそれぞれ設定されている。また、図１に示すように、クロック信号ＣＬＫに応答してプリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴのゲートＧと出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴのゲートＧとを駆動する第２駆動回路Ｄｒｖ２は、インバータＩｎｖ３、Ｉｎｖ４とにより構成されている。クロック信号ＣＬＫに応答するインバータＩｎｖ３には入力電圧Ｖｄｄと基底電位としての接地電圧Ｖｓｓとが供給される。インバータＩｎｖ３には、入力電圧Ｖｄｄと接地電圧Ｖｓｓとの差電圧が動作電源電圧として供給されている。従って、インバータＩｎｖ３の出力信号のハイレベルとローレベルとはそれぞれ入力電圧Ｖｄｄのレベルと接地電圧Ｖｓｓのレベルとに設定されている。インバータＩｎｖ３の出力信号に応答するインバータＩｎｖ４にも入力電圧Ｖｄｄと基底電位としての接地電圧Ｖｓｓとが供給される。インバータＩｎｖ４には、入力電圧Ｖｄｄと接地電圧Ｖｓｓとの差電圧が動作電源電圧として供給されている。従って、インバータＩｎｖ４の出力信号のハイレベルとローレベルとは、入力電圧Ｖｄｄのレベルと接地電圧Ｖｓｓのレベルとにそれぞれ設定されている。
尚、プリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのＮ型ドレインＤとＰ型ウェルＰ−Ｗｅｌｌとには入力電圧Ｖｄｄが供給され、第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのＮ型ソースＳは容量Ｃ１の一端に接続されている。また、第１トランジスタＱ１１のＰ型ウェルＰ−ＷｅｌｌとＮ型ソースＳとの間には、Ｐ型ウェルＰ−ＷｅｌｌとＮ型ソースＳとにより形成された寄生ダイオードＤ１１が存在している。従って、プリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１がオフ状態でも、この寄生ダイオードＤ１１を介して容量Ｃ１にプリチャージ電流Ｉｐが流れることができる。すなわち、この寄生ダイオードＤ１１は、電源投入時のプリチャージ容量Ｃ１の高速充電を開始する。
また、出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのＰ型ドレインＤとＮ型ウェルＮ−Ｗｅｌｌとは、昇圧出力電圧Ｖｏｕｔを出力する出力端子に接続され、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのＰ型ソースＳは、容量Ｃ１の一端に接続されている。また、第４トランジスタＱ１４のＰ型ソースＳとＮ型ウェルＮ−Ｗｅｌｌとの間には、Ｐ型ソースＳとＮ型ウェルＮ−Ｗｅｌｌとにより形成された寄生ダイオードＤ１４が存在している。従って、出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４がオフ状態でも、この寄生ダイオードＤ１４を介して容量Ｃ１からの出力駆動電流Ｉｄが流れることができる。すなわち、この寄生ダイオードＤ１４は、電源投入時の出力容量Ｃ２の高速充電を開始する。
また、プリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴのＮ型ソースＳとＰ型ウェルＰ−Ｗｅｌｌとは基底電位としての接地電圧Ｖｓｓに接続され、第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴのＮ型ドレインＤは容量Ｃ１の他端に接続されている。また、第２トランジスタＱ１２のＮ型ドレインＤとＰ型ウェルＰ−Ｗｅｌｌとの間には、Ｎ型ドレインＤとＰ型ウェルＰ−Ｗｅｌｌとにより形成された寄生ダイオードＤ１２が存在している。
また、出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴのＰ型ソースＳとＮ型ウェルＮ−Ｗｅｌｌとには入力電圧Ｖｄｄが供給され、第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴのＰ型ドレインＤは容量Ｃ１の他端に接続されている。また、第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴのＰ型ドレインＤとＮ型ウェルＮ−Ｗｅｌｌとの間には、Ｐ型ドレインＤとＮ型ウェルＮ−Ｗｅｌｌとにより形成された寄生ダイオードＤ１３が存在している。
尚、入力電圧Ｖｄｄと昇圧出力電圧Ｖｏｕｔを出力する出力端子との間には、電源投入時の起動加速用の整流素子であるダイオードＤ１が接続されている。従って、入力電圧Ｖｄｄが投入された直後から、クロック信号ＣＬＫによって駆動される４つのトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のオン・オフ動作が不十分でも、この整流素子であるダイオードＤ１を介しての出力容量Ｃ２への充電が高速に開始されることができる。
また、ここでＭＯＳＦＥＴのソースＳとドレインＤとの呼称は、ＭＯＳＦＥＴのドレイン・ソース経路の電流の方向により決定している。ＮチャンネルＭＯＳＦＥＴでは、ドレイン・ソース経路の電流が流入する端子をドレインＤと呼び、ドレイン・ソース経路の電流が流出する端子をソースＳと呼んでいる。逆に、ＰチャンネルＭＯＳＦＥＴでは、ドレイン・ソース経路の電流が流入する端子をソースＳと呼び、ドレイン・ソース経路の電流が流出する端子をドレインＤと呼んでいる。従って、ＭＯＳＦＥＴのドレイン・ソース経路の電流の方向が逆転すれば、ＭＯＳＦＥＴのソースＳとドレインＤとは逆にドレインとソースとしてそれぞれ動作することもあることは言うまでもない。
≪チャージポンプ回路による昇圧回路の動作≫
図２は、図１に示したチャージポンプ回路によって構成された昇圧回路の動作を説明するための波形図である。同図に示すように、インバータＩｎｖ１、レベルシフト回路ＬＳＣ、インバータＩｎｖ２により構成された第１駆動回路Ｄｒｖ１の出力から、クロック信号ＣＬＫに応答してプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのゲートＧと出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのゲートＧとを駆動する駆動入力信号ＶＤＨＳが生成される。第１駆動回路Ｄｒｖ１の出力からの駆動入力信号ＶＤＨＳのハイレベルとローレベルとは、２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと入力電圧Ｖｄｄのレベルとにそれぞれ設定されている。また、インバータＩｎｖ１、Ｉｎｖ２により構成された第２駆動回路Ｄｒｖ２の出力から、クロック信号ＣＬＫに応答してプリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴのゲートＧと出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴのゲートＧとを駆動する駆動入力信号ＶＤＬＳが生成される。第２駆動回路Ｄｒｖ２の出力からの駆動入力信号ＶＤＬＳのハイレベルとローレベルとは、入力電圧Ｖｄｄのレベルと基底電位としての接地電圧Ｖｓｓのレベルとにそれぞれ設定されている。
一方、プリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのＰ型ウェルＰ−Ｗｅｌｌには、入力電圧Ｖｄｄが供給されている。従って、図２に示すように、第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴは、それぞれ２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと入力電圧Ｖｄｄのレベルとに設定された駆動入力信号ＶＤＨＳのハイレベルとローレベルとにより確実にオンとオフとに制御される。
また、出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのＮ型ウェルＮ−Ｗｅｌｌには、２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔが供給されている。従って、図２に示すように、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴは、それぞれ２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔと入力電圧Ｖｄｄのレベルとに設定された駆動入力信号ＶＤＨＳのハイレベルとローレベルとにより確実にオフとオンとに制御される。
一方、プリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴのＰ型ウェルＰ−Ｗｅｌｌには、基底電位としての接地電圧Ｖｓｓが供給されている。従って、図２に示すように、第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴは、入力電圧Ｖｄｄと基底電位としての接地電圧Ｖｓｓとに設定された駆動入力信号ＶＤＬＳのハイレベルとローレベルとにより確実にオンとオフとに制御される。
また、出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴのＮ型ウェルＮ−Ｗｅｌｌには入力電圧Ｖｄｄが供給されている。従って、図２に示すように、第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴは、入力電圧Ｖｄｄと基底電位としての接地電圧Ｖｓｓとに設定された駆動入力信号ＶＤＬＳのハイレベルとローレベルとにより確実にオフとオンとに制御される。
この結果、図２に示すように、クロック信号ＣＬＫがハイレベルであるプリチャージ期間には、駆動入力信号ＶＤＨＳのハイレベルによりオンに制御されたプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴから駆動入力信号ＶＤＬＳのハイレベルによりオンに制御されたリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴに流れるプリチャージ電流Ｉｐにより容量Ｃ１が充電されることができる。
また、クロック信号ＣＬＫがローレベルである出力駆動期間には、入力電圧Ｖｄｄから駆動入力信号ＶＤＬＳのローレベルによりオンに制御された出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３のＰチャンネルＭＯＳＦＥＴと、容量Ｃ１と、駆動入力信号ＶＤＨＳのローレベルによりオンに制御された出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴとを介して出力端子の出力容量Ｃ２へ出力駆動電流Ｉｄを供給することができる。
尚、プリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２のＮチャンネルＭＯＳＦＥＴのＮ型ドレインＤとＰ型ウェルＰ−Ｗｅｌｌとの間に存在する寄生ダイオードＤ１２は、図１に示したチャージポンプ回路によって構成された昇圧回路の動作に対して何の悪影響も与えるものではない。
また、出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３のＰ型ドレインＤとＮ型ウェルＮ−Ｗｅｌｌとの間に存在する寄生ダイオードＤ１３は、図１に示したチャージポンプ回路によって構成された昇圧回路の動作に対して何の悪影響も与えるものではない。
≪第１トランジスタＱ１１と第４トランジスタＱ１４の変更例≫
図３は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１のプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのＰ型ウェルＰ−ＷｅｌｌをＮ型ソースＳに接続した参考例を示す図である。図３の参考例では、第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのＰ型ウェルＰ−ＷｅｌｌとＮ型ドレインＤとの間に存在する寄生ダイオードＤ１１を介して、最大の充電電圧が略１１ボルトの２倍昇圧電圧２Ｖｄｄになるプリチャージ容量Ｃ１の一端ＶＣＨから入力電圧Ｖｄｄへ逆流電流Ｉｒが流れると言う欠点を持つことになる。従って、図３の参考例は、実用的な昇圧回路とならないことになる。
図４は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１のプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴに変更して、そのＮ型ウェルＮ−ＷｅｌｌをＰ型ドレインＤに接続した参考例を示す図である。図４の参考例では、プリチャージ容量Ｃ１の一端ＶＣＨが１倍昇圧電圧Ｖｄｄになるプリチャージ期間に、第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴを確実にオンに制御するためには、駆動入力信号ＶＤＨＳのローレベルを基底電圧Ｖｓｓ（ゼロボルト）に設定しなければならない。一方、図４の参考例では、プリチャージ容量Ｃ１の一端ＶＣＨが２倍昇圧電圧２Ｖｄｄになる出力駆動期間に、第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴを確実にオフに制御するためには、駆動入力信号ＶＤＨＳのハイレベルを２Ｖｄｄに設定しなければならない。すると、駆動入力信号ＶＤＨＳの電圧振幅が２Ｖｄｄとなるので、第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴを、低耐圧トランジスタではなく、高耐圧トランジスタとしなければならない。従って、図４の参考例も、実用的な昇圧回路とならないことになる。
図５は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１のプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴに変更して、そのＮ型ウェルＮ−ＷｅｌｌをＰ型ソースＳに接続した参考例を示す図である。図５の参考例では、第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴのＰ型ドレインＤとＮ型ウェルＮ−Ｗｅｌｌとの間に存在する寄生ダイオードＤ１１を介して、最大の充電電圧が略１１ボルトの２倍昇圧電圧２Ｖｄｄになるプリチャージ容量Ｃ１の一端ＶＣＨから入力電圧Ｖｄｄへ逆流電流Ｉｒが流れると言う欠点を持つことになる。従って、図５の参考例も、実用的な昇圧回路とならないことになる。
図６は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１の出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのＮ型ウェルＮ−ＷｅｌｌをＰ型ソースＳに接続した本発明の変形実施形態を示す図である。図６の変形実施形態では、プリチャージ容量Ｃ１の一端ＶＣＨが２倍昇圧電圧２Ｖｄｄになる出力駆動期間に、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴを確実にオンに制御するためには、駆動入力信号ＶＤＨＳのローレベルをＶｄｄに設定すればよい。すると、駆動入力信号ＶＤＨＳの電圧振幅がＶｄｄとなるので、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴを、高耐圧トランジスタとする必要はなく、低耐圧トランジスタで十分となる。従って、図６の本発明の変形実施形態は、実用的な昇圧回路になるものである。
図７は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１の出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４をＮチャンネルＭＯＳＦＥＴに変更して、そのＰ型ウェルＰ−ＷｅｌｌをＮ型ソースＳに接続した参考例を示す図である。ここで出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のゲート・スレッシュホールド電圧を、Ｖｔｈｎとする。図７の参考例では、昇圧出力電圧Ｖｏｕｔが２倍昇圧電圧２Ｖｄｄになる出力駆動期間に、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴを確実にオンに制御するためには、駆動入力信号ＶＤＨＳのハイレベルを２Ｖｄｄ＋Ｖｔｐｎに設定しなければならない。しかし、図１に示したように、出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のゲートＧを駆動する第１駆動回路Ｄｒｖ１の出力からの駆動入力信号ＶＤＨＳのハイレベルは２倍昇圧電圧２Ｖｄｄとなる昇圧出力電圧Ｖｏｕｔのレベルに設定されているので、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴをオンに制御することができない。もし、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴをオンに制御するならば、駆動入力信号ＶＤＨＳのハイレベルが２倍昇圧電圧２Ｖｄｄより高い出力電圧を発生するブートストラップ回路によって第１駆動回路Ｄｒｖ１を構成することとなる。しかし、ブートストラップ回路はプリチャージ期間に充電されるブートストラップ容量を必要とするので、ブートストラップ容量により昇圧回路のチップ占有面積が増加してしまう。従って、図７の参考例も、実用的な昇圧回路とならないことになる。
図８は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１の出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４をＮチャンネルＭＯＳＦＥＴに変更して、そのＰ型ウェルＰ−ＷｅｌｌをＮ型ドレインＤに接続した参考例を示す図である。図８の参考例でも、図７と同様に、プリチャージ容量Ｃ１の一端ＶＣＨが２倍昇圧電圧２Ｖｄｄになる出力駆動期間に、第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴを確実にオンに制御するためには、駆動入力信号ＶＤＨＳのハイレベルを２Ｖｄｄ＋Ｖｔｐｎに設定しなければならない。従って、図７と同様に、ブートストラップ回路によって第１駆動回路Ｄｒｖ１を構成する必要がある。従って、図８の参考例も、実用的な昇圧回路とならないことになる。
一方、図１の昇圧回路のプリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２と駆動出力用ハイサイドスイッチを構成する第３トランジスタＱ１３とは、それぞれ電圧プルダウン素子と電圧プルアップ素子として動作している。電圧プルダウン素子としての第２トランジスタＱ１２としては、図１に示したようにＰ型ウェルＰ−ＷｅｌｌがＮ型ソースＳに接続されたＮチャンネルＭＯＳＦＥＴ以外の選択肢は考えられない。同様に、電圧プルアップ素子としての第３トランジスタＱ１３としては、図１に示したようにＮ型ウェルＮ−ＷｅｌｌがＰ型ソースＳに接続されたＰチャンネルＭＯＳＦＥＴ以外の選択肢は考えられない。
≪その他の実施形態による昇圧回路≫
図９は、本発明の他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。
以下に、図９の実施形態が図１と相違する点を説明する。同図に示すように、図１に示した昇圧回路に、第１補助スイッチとしての第５トランジスタＱ１５と、第２補助スイッチとしての第６トランジスタＱ１６とが追加されている。すなわち、図９に示した半導体集積回路のチャージポンプ回路による昇圧回路では、入力電圧Ｖｄｄと容量Ｃ１の一端との間に第１補助スイッチとしての第５トランジスタＱ１５が接続され、容量Ｃ１の一端と昇圧出力電圧Ｖｏｕｔを出力する出力端子との間に第２補助スイッチとしての第６トランジスタＱ１６が接続されている。第１補助スイッチとしての第５トランジスタＱ１５はＰチャンネルＭＯＳトランジスタにより構成され、Ｐ型ソースＳには入力電圧Ｖｄｄが供給され、Ｎ型ウェルＮ−ＷｅｌｌとＰ型ドレインＤとは容量Ｃ１の一端ＶＣＨに接続されている。第２補助スイッチとしての第６トランジスタＱ１６もＰチャンネルＭＯＳトランジスタにより構成されて、Ｐ型ソースＳは容量Ｃ１の一端ＶＣＨに接続され、Ｎ型ウェルＮ−ＷｅｌｌとＰ型ドレインＤとは昇圧電圧Ｖｏｕｔが出力される出力端子の出力容量Ｃ２に接続されている。第１補助スイッチとしての第５トランジスタＱ１５のケードＧと第２補助スイッチとしての第６トランジスタＱ１６のケードＧとを駆動する駆動入力信号ＶＤＨＰ、ＶＤＨＤは、第３駆動回路Ｄｒｖ３の２つの出力端子から生成されている。
図１０に示すように、クロック信号ＣＬＫに応答して第１補助スイッチとしての第５トランジスタＱ１５の入力端子と第２補助スイッチとしての第６トランジスタＱ１６の入力端子とを駆動する駆動入力信号ＶＤＨＰ、ＶＤＨＤのハイレベルとローレベルとが出力端子から出力される昇圧出力電圧Ｖｏｕｔのレベルと基底電位Ｖｓｓのレベルとにそれぞれ設定されている。第１補助スイッチとしての第５トランジスタＱ１５と第２補助スイッチとしての第６トランジスタＱ１６とは、第１トランジスタＱ１１、第２トランジスタＱ１２、第３トランジスタＱ１３、第４トランジスタＱ１４よりも高耐圧のトランジスタ構造とされ、また、これらのトランジスタよりも小さな素子サイズとされている。
図９に示した本発明の他のひとつの実施形態は、図１１のチャージポンプ回路による昇圧回路へクロック信号ＣＬＫの供給が開始された直後の起動時Ｏｐ＿Ａｔ＿Ｓｔの動作において、プリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１の入力端子と出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４の入力端子とを駆動する駆動入力信号ＶＤＨＳの電圧振幅が十分に大きくなっていない時に、有効である。図９に示した本発明の他のひとつの実施形態によれば、図１１のクロック信号ＣＬＫの供給が開始された直後の起動時Ｏｐ＿Ａｔ＿Ｓｔの動作に示すように、ローレベルが入力電圧Ｖｄｄに設定された駆動入力信号ＶＤＨＳの電圧振幅が十分に大きくなっていない時に、ローレベルが基底電圧Ｖｓｓに設定された駆動入力信号ＶＤＨＰ、ＶＤＨＤの電圧振幅が既に十分に大きくなっている。従って、第１補助スイッチとしての第５トランジスタＱ１５と第２補助スイッチとしての第６トランジスタＱ１６とは、十分にオン・オフ動作を実行できる。起動時Ｏｐ＿Ａｔ＿Ｓｔのプリチャージ期間には、第１補助スイッチとしての第５トランジスタＱ１５とプリチャージ用ローサイドスイッチを構成する第２トランジスタＱ１２とがオンすることによって、容量Ｃ１に入力電圧Ｖｄｄの充電電圧Ｖｃｇが充電される。起動時Ｏｐ＿Ａｔ＿Ｓｔの出力駆動期間には、出力駆動用ハイサイドスイッチを構成する第３トランジスタＱ１３と第２補助スイッチとしての第６トランジスタＱ１６とがオンすることにより、入力電圧Ｖｄｄに容量Ｃ１の充電電圧Ｖｃｇを重畳した昇圧出力電圧Ｖｏｕｔが出力端子から出力される。その後は、図１１の起動後の定常動作Ｏｐ＿Ａｆ＿Ｓｔに示すように駆動入力信号ＶＤＨＳの電圧振幅が十分に大きくなると、プリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１と出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４とがオンするようになる。第１トランジスタＱ１１、第２トランジスタＱ１２、第３トランジスタＱ１３、第４トランジスタＱ１４の大きな素子サイズによるスイッチング動作が可能となり、チャージポンプ回路により構成された昇圧回路は大きな負荷駆動能力のモードの動作を開始する。尚、図１１中に示した起動後の定常動作Ｏｐ＿Ａｆ＿Ｓｔは、図１０の動作波形に対応している。
図１２は、本発明の更に他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。
同図において、昇圧回路は従属接続された多段のチャージポンプ回路ＣＰ１、ＣＰ２によって構成され、前段のチャージポンプ回路ＣＰ１に３ボルト以下の入力電圧Ｖｄｄが供給され、前段のチャージポンプ回路ＣＰ１から２倍昇圧電圧２Ｖｄｄの出力電圧Ｖｏｕｔ１が出力される。前段チャージポンプ回路ＣＰ１からの出力電圧Ｖｏｕｔ１（＝２Ｖｄｄ）が後段チャージポンプ回路ＣＰ２に供給され、後段チャージポンプ回路ＣＰ２から２倍昇圧電圧２Ｖｏｕｔ１の出力電圧Ｖｏｕｔ２（＝４Ｖｄｄ）が出力される。ここで、前段チャージポンプ回路ＣＰ１は６ボルト以下である２倍昇圧電圧２Ｖｄｄの出力電圧Ｖｏｕｔ１で動作するので、前段チャージポンプ回路ＣＰ１を構成する４つのトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は低耐圧トランジスタによって構成されている。また、駆動回路Ｄｒｖ１１、Ｄｒｖ１２による前段チャージポンプ回路ＣＰ１を構成する４つのトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４の入力端子の駆動方法は、図１３の波形ＶＤＨＳ、ＶＤＬＳに示すように、一般的な方法である。しかし、後段チャージポンプ回路ＣＰ２は１２ボルトの４倍昇圧電圧４Ｖｄｄの出力電圧Ｖｏｕｔ２で動作するので、後段チャージポンプ回路ＣＰ２を構成する４つのトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４を低耐圧トランジスタで構成できるように工夫されている。すなわち、第１駆動回路後Ｄｒｖ２１、第２駆動回路Ｄｒｖ２２による後段チャージポンプ回路ＣＰ２を構成する４つのトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４の入力端子の駆動方法は、図１３の定常動作Ｏｐ＿Ａｆ＿Ｓｔの波形ＶＤＨＳ´、ＶＤＬＳ´に示すような工夫となっている。図１３の定常動作Ｏｐ＿Ａｆ＿Ｓｔの波形ＶＤＨＳ´に示すように、トランジスタＱ２１、Ｑ２４の入力端子の駆動入力信号ＶＤＨＳ´のハイレベルとローレベルとは４倍昇圧電圧４Ｖｄｄの出力電圧Ｖｏｕｔ２のレベルと２倍昇圧電圧２Ｖｄｄの出力電圧Ｖｏｕｔ１のレベルとにそれぞれ設定されている。従って、４倍昇圧電圧４Ｖｄｄの出力電圧Ｖｏｕｔ２を出力する後段チャージポンプ回路ＣＰ２のトランジスタＱ２１、Ｑ２４の入力端子の駆動入力信号ＶＤＨＳ´の電圧振幅は２倍昇圧電圧２Ｖｄｄとなり、トランジスタＱ２１、Ｑ２４は低耐圧トランジスタで構成できる。このように、図１２に示した後段チャージポンプ回路ＣＰ２のトランジスタＱ２１、Ｑ２４の入力駆動の動作原理は、図１と図９に示した昇圧回路の動作原理と同一となっている。
また、図１２の後段チャージポンプ回路ＣＰ２で、前段のチャージポンプ回路ＣＰ１からの２倍昇圧電圧２Ｖｄｄの出力電圧Ｖｏｕｔ１がソースに供給されるトランジスタＱ２３の入力端子の駆動方法は、図１３の定常動作Ｏｐ＿Ａｆ＿Ｓｔの波形ＶＤＬＳ´に示すような工夫となっている。すなわち、図１３の定常動作Ｏｐ＿Ａｆ＿Ｓｔの波形ＶＤＬＳ´に示すように、第２駆動回路Ｄｒｖ２の出力から生成されるトランジスタＱ２３の駆動入力信号ＶＤＬＳ´ハイレベルとローレベルとは２倍昇圧電圧２Ｖｄｄの出力電圧Ｖｏｕｔ１のレベルと入力電圧Ｖｄｄのレベルとにそれぞれ設定されている。従って、トランジスタＱ２３は、低耐圧トランジスタで構成できる。尚、図１２に示した後段チャージポンプ回路ＣＰ２の第１補助スイッチＳ２５と第２補助スイッチＳ２６とは、図９に示した第１補助スイッチとしての第５トランジスタＱ１５と第２補助スイッチとしての第６トランジスタＱ１６と同様に高耐圧トランジスタで構成されている。これは、図１３の定常動作Ｏｐ＿Ａｆ＿Ｓｔの波形ＶＤＨＰ、ＶＤＨＤに示した４倍昇圧電圧４Ｖｄｄの出力電圧Ｖｏｕｔ２の電圧振幅からも理解できるであろう。
図１４は、本発明の更に他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。
図１４の実施形態が、図９の実施形態と相違する点を下記に説明する。尚、図１４のチャージポンプ回路により構成された昇圧回路には、３ボルトまでの入力範囲の入力電圧Ｖｄｄが供給されるものと仮定する。図１４のチャージポンプ回路により構成された昇圧回路には、入力電圧Ｖｄｄのレベルを検出する入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒと、ベース電圧発生回路ＶＢＢ＿Ｇｅｎとが接続されている。ベース電圧発生回路ＶＢＢ＿Ｇｅｎは、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒの複数のレベル検出出力信号Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３、Ｏｕｔ４によりオン・オフが制御される複数のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と、入力電圧の半分の電圧０．５Ｖｄｄを生成する電圧源０．５Ｖｄｄ、入力電圧の１倍の電圧Ｖｄｄを生成する電圧源Ｖｄｄ、入力電圧の１．５倍の電圧１．５Ｖｄｄを生成する電圧源１．５Ｖｄｄとから構成されている。従って、入力電圧Ｖｄｄが２．７ボルトから３．１ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ４だけがハイレベルとなる。従って、スイッチＳＷ４がオン状態となって、電圧源１．５Ｖｄｄからの入力電圧Ｖｄｄの１．５倍の電圧１．５Ｖｄｄがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。この時には、プリチャージ期間によってチャージポンプ回路の容量Ｃ１の両端には、入力電圧Ｖｄｄが印加されている。従って、チャージポンプ回路は出力駆動期間に、入力電圧ＶｄｄにトランジスタＱ２３のソースの電圧１．５Ｖｄｄのベース電圧ＶＢＢを重畳する。従って、この時のチャージポンプ回路の出力電圧Ｖｏｕｔは、入力電圧Ｖｄｄの２．５倍の電圧２．５Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが２．７ボルトから３．１ボルトまでのレベルの際には、ベース電圧ＶＢＢは１．５Ｖｄｄとなり、図１６に示すように、図１４の昇圧回路全体の昇圧率Ｎは２．５となり、最終昇圧電圧Ｖｏｕｔ２は６．７５ボルトから７．７５ボルトまで変化する。また、入力電圧Ｖｄｄが３．１ボルトから３．８ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ３だけがハイレベルとなる。従って、スイッチＳＷ３がオン状態となって、電圧源Ｖｄｄからの入力電圧Ｖｄｄの１倍の電圧Ｖｄｄがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。従って、この時のチャージポンプ回路の出力電圧Ｖｏｕｔは、入力電圧Ｖｄｄの２．５倍の電圧２．０Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが３．１ボルトから３．８ボルトまでのレベルの際には、ベース電圧ＶＢＢは１Ｖｄｄとなり、図１６に示すように、図１４の昇圧回路全体の昇圧率Ｎは２．０となり、最終昇圧電圧Ｖｏｕは６．２０ボルトから７．６０ボルトまで変化する。また、入力電圧Ｖｄｄが３．８ボルトから４．５ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ２だけがハイレベルとなる。従って、スイッチＳＷ２がオン状態となって、電圧源０．５Ｖｄｄからの入力電圧Ｖｄｄの０．５倍の電圧０．５Ｖｄｄがベース電圧ＶＢＢとして図１４のチャージポンプ回路のトランジスタＱ２３のソースに供給される。従って、この時のチャージポンプ回路の出力電圧Ｖｏｕｔは、入力電圧Ｖｄｄの１．５倍の電圧１．５Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが３．８ボルトから４．５ボルトまでのレベルの際には、ベース電圧ＶＢＢは０．５Ｖｄｄとなり、図１６に示すように、図１４の昇圧回路全体の昇圧率Ｎは１．５となり、最終昇圧電圧Ｖｏｕｔは５．７０ボルトから６．７５ボルトまで変化する。また、入力電圧Ｖｄｄが４．５ボルトから５．５ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ１だけがハイレベルとなる。従って、スイッチＳＷ１がオン状態となって、接地電圧である基底電位Ｖｓｓがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。従って、この時のチャージポンプ回路の出力電圧Ｖｏｕｔは、入力電圧Ｖｄｄの１．０倍の電圧１Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが４．５ボルトから５．５ボルトまでのレベルの際には、ベース電圧ＶＢＢはゼロボルトとなり、図１６に示すように、図１４の昇圧回路全体の昇圧率Ｎは２．０となり、最終昇圧電圧Ｖｏｕｔは４．５０ボルトから５．５０ボルトまで変化する。この実施形態によれば、昇圧前の入力電圧Ｖｄｄのレベルがリニアに上昇しても、図１６に示すように、チャージポンプ回路からの最終昇圧出力電圧Ｖｏｕｔのレベルがリニアに上昇せず若干変動するが４．５０ボルトから７．７５ボルトの範囲で略一定の飽和特性を持つようになる。尚、図１４のベース電圧発生回路ＶＢＢ＿Ｇｅｎは、同図の右下のように、容量値の等しい２つの容量Ｃ１０１、Ｃ１０３と複数のスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０３、ＳＷ１０４、ＳＷ１０５により構成されている。ベース電圧ＶＢＢとして１．５Ｖｄｄを出力する時には、最初に２つの容量Ｃ１０１、Ｃ１０３を入力電圧Ｖｄｄにより充電して、その後、２つの容量Ｃ１０１、Ｃ１０３を並列接続して０．５Ｖｄｄを生成する。その後、入力電圧Ｖｄｄに接続されたスイッチＳＷ１０５をオンすることにより、並列接続された２つの容量Ｃ１０１、Ｃ１０３を入力電圧Ｖｄｄでブーストすることにより、１．５Ｖｄｄのベース電圧ＶＢＢを生成することができる。ベース電圧ＶＢＢとして１．０Ｖｄｄを出力する時には、常に２つの容量Ｃ１０１、Ｃ１０３を並列接続して、１．０Ｖｄｄのベース電圧ＶＢＢを生成することができる。ベース電圧ＶＢＢとして０．５Ｖｄｄを出力する時には、最初に２つの容量Ｃ１０１、Ｃ１０３を入力電圧Ｖｄｄにより充電して、その後、２つの容量Ｃ１０１、Ｃ１０３を並列接続することにより、０．５Ｖｄｄのベース電圧ＶＢＢを生成することができる。
図１７は、本発明の更に他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。
図１７の実施形態が、図１２の実施形態と相違する点を下記に説明する。尚、図１４のチャージポンプ回路により構成された昇圧回路には、２．７ボルトから５．５ボルトまでの入力範囲の入力電圧Ｖｄｄが供給されるものと仮定する。図１４のチャージポンプ回路により構成された昇圧回路には、入力電圧Ｖｄｄのレベルを検出する入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒと、ベース電圧発生回路ＶＢＢ＿Ｇｅｎとが接続されている。ベース電圧発生回路ＶＢＢ＿Ｇｅｎは、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒの複数のレベル検出出力信号Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３、Ｏｕｔ４によりオン・オフが制御される複数のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と、入力電圧の半分の電圧０．５Ｖｄｄを生成する電圧源０．５Ｖｄｄ、入力電圧の１倍の電圧Ｖｄｄを生成する電圧源Ｖｄｄ、入力電圧の１．５倍の電圧１．５Ｖｄｄを生成する電圧源１．５Ｖｄｄとから構成されている。従って、入力電圧Ｖｄｄが２．７ボルトから３．１ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ４だけがハイレベルとなる。従って、スイッチＳＷ４がオン状態となって、電圧源１．５Ｖｄｄからの入力電圧Ｖｄｄの１．５倍の電圧１．５Ｖｄｄがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。この時に、後段チャージポンプ回路ＣＰ２の容量Ｃ３の両端には、前段チャージポンプ回路ＣＰ１の昇圧出力Ｖｏｕｔ１の２倍昇圧電圧２Ｖｄｄが印加されている。従って、後段チャージポンプ回路ＣＰ２は、前段チャージポンプ回路ＣＰ１の昇圧出力Ｖｏｕｔ１の２倍昇圧電圧２ＶｄｄにトランジスタＱ２３のソースの電圧１．５Ｖｄｄのベース電圧ＶＢＢを重畳する。従って、この時の後段チャージポンプ回路ＣＰ２の出力電圧Ｖｏｕｔ２は、入力電圧Ｖｄｄの３．５倍の電圧３．５Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが２．７ボルトから３．１ボルトまでのレベルの際には、ベース電圧ＶＢＢは１．５Ｖｄｄとなり、図１８に示すように、図１４の昇圧回路全体の昇圧率Ｎは３．５となり、最終昇圧電圧Ｖｏｕｔ２は９．４５ボルトから１０．８５ボルトまで変化する。また、入力電圧Ｖｄｄが３．１ボルトから３．８ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ３だけがハイレベルとなる。従って、スイッチＳＷ３がオン状態となって、電圧源Ｖｄｄからの入力電圧Ｖｄｄの１倍の電圧Ｖｄｄがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。従って、この時の後段チャージポンプ回路ＣＰ２の出力電圧Ｖｏｕｔ２は、入力電圧Ｖｄｄの３．０倍の電圧３．０Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが３．１ボルトから３．８ボルトまでのレベルの際には、ベース電圧ＶＢＢは１Ｖｄｄとなり、図１８に示すように、図１４の昇圧回路全体の昇圧率Ｎは３．０となり、最終昇圧電圧Ｖｏｕｔ２は９．３０ボルトから１１．４０ボルトまで変化する。また、入力電圧Ｖｄｄが３．８ボルトから４．５ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ２だけがハイレベルとなる。従って、スイッチＳＷ２がオン状態となって、電圧源０．５Ｖｄｄからの入力電圧Ｖｄｄの０．５倍の電圧０．５Ｖｄｄがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。従って、この時の後段チャージポンプ回路ＣＰ２の出力電圧Ｖｏｕｔ２は、入力電圧Ｖｄｄの２．５倍の電圧２．５Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが３．８ボルトから４．５ボルトまでのレベルの際には、ベース電圧ＶＢＢは０．５Ｖｄｄとなり、図１８に示すように、図１４の昇圧回路全体の昇圧率Ｎは２．５となり、最終昇圧電圧Ｖｏｕｔ２は９．５０ボルトから１１．２５ボルトまで変化する。また、入力電圧Ｖｄｄが４．５ボルトから５．５ボルトまでのレベルの際には、入力電圧レベル検出回路Ｖｄｄ＿Ｄｉｓ＿Ｃｉｒのレベル検出出力信号Ｏｕｔ１だけがハイレベルとなる。従って、スイッチＳＷ１がオン状態となって、接地電圧である基底電位Ｖｓｓがベース電圧ＶＢＢとして図１４の後段チャージポンプ回路ＣＰ２のトランジスタＱ２３のソースに供給される。従って、この時の後段チャージポンプ回路ＣＰ２の出力電圧Ｖｏｕｔ２は、入力電圧Ｖｄｄの２．０倍の電圧２．０Ｖｄｄとなる。従って、図１５に示すように、入力電圧Ｖｄｄが４．５ボルトから５．５ボルトまでのレベルの際には、ベース電圧ＶＢＢはゼロボルトとなり、図１８に示すように、図１４の昇圧回路全体の昇圧率Ｎは２．０となり、最終昇圧電圧Ｖｏｕｔ２は９．００ボルトから１１．００ボルトまで変化する。この実施形態によれば、昇圧前の入力電圧Ｖｄｄのレベルがリニアに上昇しても、図１８に示すように、後段チャージポンプ回路ＣＰ２からの最終昇圧出力電圧Ｖｏｕｔ２のレベルがリニアに上昇せず若干変動するが９．００ボルトから１１．４０ボルトの範囲で略一定の飽和特性を持つようになる。尚、図１７のベース電圧発生回路ＶＢＢ＿Ｇｅｎは、図１４と全く同様に、容量値の等しい２つの容量Ｃ１０１、Ｃ１０３と複数のスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０３、ＳＷ１０４、ＳＷ１０５により構成されている。ベース電圧ＶＢＢとして１．５Ｖｄｄを出力する時には、最初に２つの容量Ｃ１０１、Ｃ１０３を入力電圧Ｖｄｄにより充電して、その後、２つの容量Ｃ１０１、Ｃ１０３を並列接続して０．５Ｖｄｄを生成する。その後、入力電圧Ｖｄｄに接続されたスイッチＳＷ１０５をオンすることにより、並列接続された２つの容量Ｃ１０１、Ｃ１０３を入力電圧Ｖｄｄでブーストすることにより、１．５Ｖｄｄのベース電圧ＶＢＢを生成することができる。ベース電圧ＶＢＢとして１．０Ｖｄｄを出力する時には、常に２つの容量Ｃ１０１、Ｃ１０３を並列接続して、１．０Ｖｄｄのベース電圧ＶＢＢを生成することができる。ベース電圧ＶＢＢとして０．５Ｖｄｄを出力する時には、最初に２つの容量Ｃ１０１、Ｃ１０３を入力電圧Ｖｄｄにより充電して、その後、２つの容量Ｃ１０１、Ｃ１０３を並列接続することにより、０．５Ｖｄｄのベース電圧ＶＢＢを生成することができる。尚、図１７に示した後段チャージポンプ回路ＣＰ２の第１補助スイッチＳ２５と第２補助スイッチＳ２６とは、図９に示した第１補助スイッチとしての第５トランジスタＱ１５と第２補助スイッチとしての第６トランジスタＱ１６と同様に高耐圧トランジスタで構成されている。
図１９は、図９に示した第１補助スイッチとしての第５トランジスタＱ１５と第２補助スイッチとしての第６トランジスタＱ１６とを構成する高耐圧トランジスタとしてのＭＯＳトランジスタの構造を示している。高耐圧ＭＯＳトランジスタを実現するために、ゲート電極Ｇの直下のゲート絶縁膜の厚さＴＯＸＨＶは、以下に説明する低耐圧ＭＯＳトランジスタのゲート絶縁膜の厚さＴＯＸＬＶよりも薄くされている。また、ゲート電極Ｇの両サイドの半導体基板中には低不純物濃度ソース領域と低不純物濃度ドレイン領域とが形成されている。この低不純物濃度ソース領域と低不純物濃度ドレイン領域との外には高不純物濃度ソース領域と高不純物濃度ドレイン領域とが形成されている。特に、ゲート電極Ｇの右エッジと高不純物濃度ドレイン領域とは、低不純物濃度ドレイン領域の幅によるドレイン・ゲート間オフセット距離ＴｏｆｆＤＧ・ＨＶが確保されている。この高耐圧ＭＯＳトランジスタのドレイン・ゲート間オフセット距離ＴｏｆｆＤＧ・ＨＶは、以下に説明する低耐圧ＭＯＳトランジスタのドレイン・ゲート間オフセット距離ＴｏｆｆＤＧ・ＬＶよりも大きくされている。このように、図１９の高耐圧ＭＯＳトランジスタは、ドレイン・ゲート間オフセット距離ＴｏｆｆＤＧ・ＨＶの幅を有する低不純物濃度ドレイン領域の存在により高耐圧化されたＬＤＤ（Ｌｏｗ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となっている。図１９の高耐圧ＭＯＳトランジスタは高耐圧特性を有しているが、製造上の理由により、ソース側にも低不純物濃度ソース領域が形成される。その結果、ソース抵抗が高くなって、図１９の高耐圧ＭＯＳトランジスタの相互コンダクタンスＧｍは、以下に説明する低耐圧ＭＯＳトランジスタの相互コンダクタンスＧｍよりも小さくなる。その結果、図１７の高耐圧ＭＯＳトランジスタは、大きな電流駆動能力を必要とする図１に示した低耐圧トランジスタとしてのＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４としては適さない。図１９の高耐圧ＭＯＳトランジスタで大きな電流駆動能力を実現するためには、ゲート電極Ｇの幅であるＭＯＳトランジスタのチャンネル幅を極めて大きな値とすることが必要となる。
図２０は、図１の昇圧回路に示した低耐圧トランジスタとしてのＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４に適切な高い相互コンダクタンスＧｍを持つ低耐圧素子としてのＭＯＳトランジスタの構造を示している。図２０に示した低耐圧ＭＯＳトランジスタは、ゲート電極Ｇの両サイドの半導体基板中には低不純物濃度ソース領域と低不純物濃度ドレイン領域とが形成されていない。ゲート電極Ｇの両サイドの半導体基板中には高不純物濃度ソース領域と高不純物濃度ドレイン領域とが形成されている。この低耐圧ＭＯＳトランジスタのドレイン・ゲート間オフセット距離ＴｏｆｆＤＧ・ＬＶは、ゼロに近い。また、この低耐圧ＭＯＳトランジスタのゲート絶縁膜の厚さＴＯＸＬＶは、高耐圧ＭＯＳトランジスタのゲート絶縁膜の厚さＴＯＸＨＶより薄くなっている。その結果、図１の昇圧回路に示した低耐圧トランジスタとしてのＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４の大きな電流駆動能力をＭＯＳトランジスタの小さなチャンネル幅（ゲート電極Ｇの幅）で実現することが可能となる。その結果、昇圧回路のチップ占有面積を、大幅に低減することができる。同じ電流駆動能力の条件で、図１の昇圧回路を図１９の高耐圧ＭＯＳトランジスタで構成した場合と比較して、図２０に示した低耐圧ＭＯＳトランジスタで構成した場合の昇圧回路のチップ占有面積が５３分の１と大幅に削減されることが本発明者等により確認された。
図２１は、図９に示したトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６と、２つの容量Ｃ１、Ｃ２とを含む昇圧回路を、半導体集積回路のチップに構成した場合の平面レイアウト図を示している。図２１で示したトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は、図２０に示した低耐圧ＭＯＳトランジスタで構成されているとともに、チャンネル幅Ｗとチャンネル長Ｌとの比Ｗ／Ｌは大きく設定されている。すなわち、これらのトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のゲートＧの幅が大きく設定されている。また、図２１で示したトランジスタＱ１５、Ｑ１６は、図１９の高耐圧ＭＯＳトランジスタで構成されているとともに、チャンネル幅Ｗとチャンネル長Ｌとの比Ｗ／Ｌは小さく設定されている。すなわち、これらのトランジスタＱ１５、Ｑ１６のゲートＧの幅が小さく設定されている。また、図２１で、ＳＧＩはシャロー・グルーブ・アイソレーション（Ｓｈａｌｌｏｗ Ｇｒｏｖｅ Ｉｓｏｌａｔｉｏｎ）の領域である。このＳＧＩ領域は、ＮチャンネルＭＯＳトランジスタＱ１１、Ｑ１２の２つのＰ型ウェル領域Ｐ−Ｗｅｌｌを互いに電気的に分離しており、またＰチャンネルＭＯＳトランジスタＱ１３、Ｑ１４の２つのＮ型ウェル領域Ｎ−Ｗｅｌｌを互いに電気的に分離している。
図２２は、図２１の平面レイアウト図の線Ａ−Ａ´に沿った半導体チップの断面図を示している。同図で、半導体基板Ｓｕｂの上には絶縁膜Ｉｎｓを介してＰチャンネルＭＯＳトランジスタＱ１６のＮ型ウェル領域Ｎ−ＷｅｌｌとＰチャンネルＭＯＳトランジスタＱ１４のＮ型ウェル領域Ｎ−Ｗｅｌｌとが形成されている。この２つのトランジスタＱ１６、Ｑ１４の間にはＭＩＭ（メタル・絶縁層・メタル）構造の容量Ｃ１が形成され、容量Ｃ１の下部の半導体層には浮遊容量を低減するために、ＳＧＩ領域が形成されている。尚、容量Ｃ２も、ＭＩＭ構造で形成されている。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図２３に示すように、図１などで示したこれまでの昇圧回路においては第１トランジスタＱ１１と第２トランジスタＱ１２とはＮＰＮ型バイポーラトランジスタによって置換することができ、同様に第３トランジスタＱ１３と第４トランジスタＱ１４とはＰＮＰ型バイポーラトランジスタによって置換することができる。尚、第３トランジスタＱ１３のコレクタ・エミッタ間には電源投入時のプリチャージ容量Ｃ１の高速充電用ダイオードＤ２が接続され、更に第４トランジスタＱ１４のエミッタ・コレクタ間には電源投入時の出力容量Ｃ２の高速充電用ダイオードＤ３が接続されている。
更に、本発明による昇圧回路は、ＣＣＤ駆動ＬＳＩにおける昇圧回路以外に、ＬＣＤ駆動ＬＳＩにおける液晶駆動電圧を生成する昇圧回路や、不揮発性メモリにおける書き込み電圧と消去電圧を生成する昇圧回路等、入力電圧や電源電圧よりも高い昇圧電圧を生成する昇圧回路一般に適用が可能である。
図１は、本発明のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。 図２は、図１に示したチャージポンプ回路によって構成された昇圧回路の動作を説明するための波形図である。 図３は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１のプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＮチャンネルＭＯＳＦＥＴのＰ型ウェルＰ−ＷｅｌｌをＮ型ソースＳに接続した参考例を示す図である。 図４は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１のプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴに変更して、そのＮ型ウェルＮ−ＷｅｌｌをＰ型ドレインＤに接続した参考例を示す図である。 図５は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１のプリチャージ用ハイサイドスイッチを構成する第１トランジスタＱ１１のＰチャンネルＭＯＳＦＥＴに変更して、そのＮ型ウェルＮ−ＷｅｌｌをＰ型ソースＳに接続した参考例を示す図である。 図６は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１の出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４のＰチャンネルＭＯＳＦＥＴのＮ型ウェルＮ−ＷｅｌｌをＰ型ソースＳに接続した本発明の変形実施形態を示す図である。 図７は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１の出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４をＮチャンネルＭＯＳＦＥＴに変更して、そのＰ型ウェルＰ−ＷｅｌｌをＮ型ソースＳに接続した参考例を示す図である。 図８は、図１に示したチャージポンプ回路によって構成された昇圧回路で、図１の出力駆動用ローサイドスイッチを構成する第４トランジスタＱ１４をＮチャンネルＭＯＳＦＥＴに変更して、そのＰ型ウェルＰ−ＷｅｌｌをＮ型ドレインＤに接続した参考例を示す図である。 図９は、本発明の他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。 図１０は、図９に示した昇圧回路の動作を説明するための波形図である。 図１１は、図９に示した昇圧回路の動作を説明するための波形図である。 図１２は、本発明の更に他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。 図１３は、図１２に示した昇圧回路の動作を説明するための波形図である。 図１４は、本発明の更に他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。 図１５は、図１４に示した昇圧回路の動作を説明するための特性図である。 図１６は、図１４に示した昇圧回路の動作を説明するための特性図である。 図１７は、本発明の更に他のひとつの実施形態に従って半導体集積回路のチップ上に具備したチャージポンプ回路により構成された昇圧回路の構成を示す図である。 図１８は、図１７に示した昇圧回路の動作を説明するための特性図である。 図１９は、図９に示した第１補助スイッチとしての第５トランジスタＱ１５と第２補助スイッチとしての第６トランジスタＱ１６とを構成する高耐圧トランジスタとしてのＭＯＳトランジスタの構造を示す図である。 図２０は、図１の昇圧回路に示した低耐圧トランジスタとしてのＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４に適切な高い相互コンダクタンスＧｍを持つ低耐圧素子としてのＭＯＳトランジスタの構造を示す図である。 図２１は、図９に示したトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６と、２つの容量Ｃ１、Ｃ２とを含む昇圧回路を、半導体集積回路のチップに構成した場合の平面レイアウト図を示す図である。 図２２は、図２１の平面レイアウト図の線Ａ−Ａ´に沿った半導体チップの断面図を示す図である。 図２３は、本発明の変形実施形態による昇圧回路の構成を示す図である。
符号の説明
Ｃ１ 容量
Ｑ１１ プリチャージ用ハイサイドスイッチを構成する第１トランジスタ
Ｑ１２ プリチャージ用ローサイドスイッチを構成する第２トランジスタ
Ｑ１３ 出力駆動用ハイサイドスイッチを構成する第３トランジスタ
Ｑ１４ 出力駆動用ローサイドスイッチを構成する第４トランジスタ
ＣＬＫ クロック信号
Ｖｄｄ 入力電圧
Ｖｃｇ 容量の充電電圧
Ｖｏｕｔ 昇圧出力電圧
ＶＤＨＳ 駆動入力信号

Claims (28)

  1. チップ上に昇圧回路を具備し、
    前記昇圧回路では、容量の一端と他端とに、プリチャージ用ハイサイドスイッチを構成する第１トランジスタとプリチャージ用ローサイドスイッチを構成する第２トランジスタとがそれぞれ接続され、
    前記容量の前記他端と前記一端とに出力駆動用ハイサイドスイッチを構成する第３トランジスタと出力駆動用ローサイドスイッチを構成する第４トランジスタとがそれぞれ接続され、
    前記第１トランジスタと前記第２トランジスタと前記第３トランジスタと前記第４トランジスタとはクロック信号によって駆動され、前記クロック信号の一方のレベルの期間はチャージポンプ回路による前記昇圧回路は入力電圧によって前記容量を充電するプリチャージ期間となり、前記クロック信号の他方のレベルの期間は前記チャージポンプ回路による前記昇圧回路は前記入力電圧に前記容量の充電電圧を重畳した昇圧出力電圧を出力する出力駆動期間となり、
    前記プリチャージ期間では、前記クロック信号に応答して前記入力電圧と前記容量の一前記端との間に接続された前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタがオンとなり、基底電位と前記容量の前記他端との間に接続された前記プリチャージ用ローサイドスイッチを構成する前記第２トランジスタがオンとなることにより、前記容量を介して前記入力電圧から前記基底電位へ充電電流が流れ、前記容量の前記一端と前記他端との間の前記充電電圧が上昇して、
    前記出力駆動期間では、前記クロック信号に応答して前記入力電圧と前記容量の前記他端との間に接続された前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタがオンとなり、前記容量の前記一端と前記出力端子との間に接続された前記出力駆動用ローサイドスイッチを構成する前記第４トランジスタがオンとなることにより、前記入力電圧に前記容量の前記充電電圧を重畳した前記昇圧出力電圧が前記出力端子から出力され、
    前記クロック信号に応答して前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタの入力端子と前記出力駆動用ローサイドスイッチを構成する前記第４トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記昇圧出力電圧のレベルと前記入力電圧のレベルとにそれぞれ設定されている半導体集積回路。
  2. 前記クロック信号に応答して前記プリチャージ用ローサイドスイッチを構成する前記第２トランジスタの前記入力端子と前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタの前記入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記入力電圧のレベルと前記基底電位のレベルとにそれぞれ設定されている請求項１に記載の半導体集積回路。
  3. 前記入力電圧と前記容量の前記一端とに第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定されて、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項１に記載の半導体集積回路。
  4. 前記入力電圧と前記容量の前記一端とに第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定されて、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項２に記載の半導体集積回路。
  5. Ｐ型ウェルが前記入力電圧に接続されたＮチャンネルＭＯＳトランジスタにより前記第１トランジスタが構成され、Ｐ型ウェルが前記基底電位に接続されたＮチャンネルＭＯＳトランジスタにより第２トランジスタが構成され、Ｎ型ウェルが前記入力電圧に接続されたPチャンネルＭＯＳトランジスタにより第３トランジスタが構成され、前記昇圧出力電圧が出力される前記出力端子と前記容量の前記一端との一方にＮ型ウェルが接続されたPチャンネルＭＯＳトランジスタにより前記第４トランジスタが構成されている請求項１から請求項４までのいずれかに記載の半導体集積回路。
  6. コレクタとエミッタとが前記入力電圧と前記容量の前記一端にそれぞれ接続されたＮＰＮ型バイポーラトランジスタにより前記第１トランジスタが構成され、エミッタとコレクタとが前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子にそれぞれ接続されたＰＮＰ型バイポーラトランジスタにより前記第４トランジスタが構成されている請求項１から請求項４までのいずれかに記載の半導体集積回路。
  7. 前記第１トランジスタの前記コレクタと前記エミッタとの間には前記容量の高速充電用ダイオードが接続され、前記第４トランジスタの前記エミッタと前記コレクタとの間には前記昇圧出力電圧を出力する前記出力端子に接続された出力容量の高速充電用ダイオードが接続されている請求項６に記載の半導体集積回路。
  8. 半導体集積回路のチャージポンプ回路による昇圧回路は、従属接続された多段のチャージポンプ回路によって構成され、
    前記多段のチャージポンプ回路の前段チャージポンプ回路に入力電圧が供給されることにより前記前段チャージポンプ回路から前段昇圧出力電圧が生成され、
    前記前段チャージポンプ回路から生成された前記前段昇圧出力電圧が前記多段のチャージポンプ回路の後段チャージポンプ回路に供給されることにより前記後段チャージポンプ回路から前記後段昇圧出力電圧が生成され、
    前記後段チャージポンプ回路では、容量の一端と他端とには、プリチャージ用ハイサイドスイッチを構成する第１トランジスタとプリチャージ用ローサイドスイッチを構成する第２トランジスタとがそれぞれ接続されて、前記容量の前記他端と前記一端とには、出力駆動用ハイサイドスイッチを構成する第３トランジスタと出力駆動用ローサイドスイッチを構成する第４トランジスタとがそれぞれ接続され、
    前記第１トランジスタと前記第２トランジスタと前記第３トランジスタと前記第４トランジスタとはクロック信号によって駆動され、前記クロック信号の一方のレベルの期間では前記後段チャージポンプ回路は前記前段昇圧出力電圧によって前記容量を充電するプリチャージ期間となり、前記クロック信号の他方のレベルの期間では前記後段チャージポンプ回路は前記前段昇圧出力電圧に前記容量の前記充電電圧を重畳した後段昇圧出力電圧を出力する出力駆動期間となり、
    前記プリチャージ期間では、前記クロック信号に応答して前記前段昇圧出力電圧と前記容量の前記一端との間に接続された前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタがオンとなり、前記基底電位と前記容量の前記他端との間に接続された前記プリチャージ用ローサイドスイッチを構成する前記第２トランジスタがオンとなり、前記容量を介して前記前段昇圧出力電圧から前記基底電位へ充電電流が流れ、前記容量の前記一端と前記他端との間の前記充電電圧が上昇し、
    前記出力駆動期間では、前記クロック信号に応答して前記前段昇圧出力電圧と前記容量の前記他端との間に接続された前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタがオンとなり、前記容量の前記一端と前記出力端子との間に接続された前記出力駆動用ローサイドスイッチを構成する第４トランジスタがオンとなり、前記入力電圧前段昇圧出力電圧に前記容量の前記充電電圧を重畳した前記後段昇圧出力電圧が、出力端子から出力され、
    前記クロック信号に応答して前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタの入力端子と前記出力駆動用ローサイドスイッチを構成する前記第４トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記後段昇圧出力電圧のレベルと前記前段昇圧出力電圧のレベルとにそれぞれ設定されている半導体集積回路。
  9. 前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタの入力端子を駆動する駆動入力信号のハイレベルとローレベルとが前記前段昇圧出力電圧のレベルと前記入力電圧のレベルとにそれぞれ設定されている請求項８に記載の半導体集積回路。
  10. 前記前段昇圧出力電圧と前記容量の前記一端との間に第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記後段昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記後段昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定され、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項８に記載の半導体集積回路。
  11. 前記前段昇圧出力電圧と前記容量の前記一端との間に第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記後段昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記後段昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定され、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項９に記載の半導体集積回路。
  12. Ｐ型ウェルが前記入力電圧に接続されたＮチャンネルＭＯＳトランジスタにより前記第１トランジスタが構成され、Ｐ型ウェルが前記基底電位に接続されたＮチャンネルＭＯＳトランジスタにより第２トランジスタが構成され、Ｎ型ウェルが前記入力電圧に接続されたPチャンネルＭＯＳトランジスタにより第３トランジスタが構成され、前記昇圧出力電圧が出力される前記出力端子と前記容量の前記一端との一方にＮ型ウェルが接続されたPチャンネルＭＯＳトランジスタにより前記第４トランジスタが構成されている請求項８から請求項１１までのいずれかに記載の半導体集積回路。
  13. コレクタとエミッタとが前記入力電圧と前記容量の前記一端にそれぞれ接続されたＮＰＮ型バイポーラトランジスタにより前記第１トランジスタが構成され、エミッタとコレクタとが前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子にそれぞれ接続されたＰＮＰ型バイポーラトランジスタにより前記第４トランジスタが構成されている請求項８から請求項１１までのいずれかに記載の半導体集積回路。
  14. 前記第１トランジスタの前記コレクタと前記エミッタとの間には前記容量の高速充電用ダイオードが接続され、前記第４トランジスタの前記エミッタと前記コレクタとの間には前記昇圧出力電圧を出力する前記出力端子に接続された出力容量の高速充電用ダイオードが接続されている請求項１３に記載の半導体集積回路。
  15. チップ上に昇圧回路を具備し、
    前記昇圧回路では、容量の一端と他端とに、プリチャージ用ハイサイドスイッチを構成する第１トランジスタとプリチャージ用ローサイドスイッチを構成する第２トランジスタとがそれぞれ接続され、
    前記容量の前記他端と前記一端とに出力駆動用ハイサイドスイッチを構成する第３トランジスタと出力駆動用ローサイドスイッチを構成する第４トランジスタとがそれぞれ接続され、
    前記入力電圧のレベルを検出する入力電圧レベル検出回路と、複数のレベルのベース電圧を生成するベース電圧発生回路とを含み、前記入力電圧レベル検出回路による入力電圧のレベル検出結果に応答して前記複数のレベルのベース電圧から選択された１つのベース電圧が前記ベース電圧発生回路の出力から前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタに供給され、
    前記第１トランジスタと前記第２トランジスタと前記第３トランジスタと前記第４トランジスタとはクロック信号によって駆動され、前記クロック信号の一方のレベルの期間はチャージポンプ回路による前記昇圧回路は入力電圧によって前記容量を充電するプリチャージ期間となり、前記クロック信号の他方のレベルの期間は前記選択された１つのベース電圧に前記容量の前記充電電圧を重畳した昇圧出力電圧を出力する出力駆動期間となり、
    前記プリチャージ期間では、前記クロック信号に応答して前記入力電圧と前記容量の前記一端との間に接続された前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタがオンとなり、基底電位と前記容量の前記他端との間に接続された前記プリチャージ用ローサイドスイッチを構成する前記第２トランジスタがオンとなることにより、前記容量を介して前記入力電圧から前記基底電位へ充電電流が流れ、前記容量の前記一端と前記他端との間の充電電圧が上昇して、
    前記出力駆動期間では、前記クロック信号に応答して前記ベース電圧発生回路の前記出力から生成された前記選択された１つのベース電圧と前記容量の前記他端との間に接続された前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタがオンとなり、前記容量の一端と前記出力端子との間に接続された前記出力駆動用ローサイドスイッチを構成する前記第４トランジスタがオンとなることにより、前記選択された１つのベース電圧に前記容量の前記充電電圧を重畳した前記昇圧出力電圧が、前記出力端子から出力され、
    前記クロック信号に応答して前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタの入力端子と前記出力駆動用ローサイドスイッチを構成する前記第４トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記昇圧出力電圧のレベルと前記入力電圧のレベルとにそれぞれ設定されている半導体集積回路。
  16. 前記クロック信号に応答して前記プリチャージ用ローサイドスイッチを構成する前記第２トランジスタの前記入力端子と前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタの前記入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記入力電圧のレベルと前記基底電位のレベルとにそれぞれ設定されている請求項１５に記載の半導体集積回路。
  17. 前記入力電圧と前記容量の前記一端とに第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定されて、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項１５に記載の半導体集積回路。
  18. 前記入力電圧と前記容量の前記一端とに第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定されて、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項１６に記載の半導体集積回路。
  19. Ｐ型ウェルが前記入力電圧に接続されたＮチャンネルＭＯＳトランジスタにより前記第１トランジスタが構成され、Ｐ型ウェルが前記基底電位に接続されたＮチャンネルＭＯＳトランジスタにより第２トランジスタが構成され、Ｎ型ウェルが前記入力電圧に接続されたPチャンネルＭＯＳトランジスタにより第３トランジスタが構成され、前記昇圧出力電圧が出力される前記出力端子と前記容量の前記一端との一方にＮ型ウェルが接続されたPチャンネルＭＯＳトランジスタにより前記第４トランジスタが構成されている請求項１５から請求項１８までのいずれかに記載の半導体集積回路。
  20. コレクタとエミッタとが前記入力電圧と前記容量の前記一端にそれぞれ接続されたＮＰＮ型バイポーラトランジスタにより前記第１トランジスタが構成され、エミッタとコレクタとが前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子にそれぞれ接続されたＰＮＰ型バイポーラトランジスタにより前記第４トランジスタが構成されている請求項１５から請求項１８までのいずれかに記載の半導体集積回路。
  21. 前記第１トランジスタの前記コレクタと前記エミッタとの間には前記容量の高速充電用ダイオードが接続され、前記第４トランジスタの前記エミッタと前記コレクタとの間には前記昇圧出力電圧を出力する前記出力端子に接続された出力容量の高速充電用ダイオードが接続されている請求項２０に記載の半導体集積回路。
  22. 半導体集積回路のチャージポンプ回路による昇圧回路は、従属接続された多段のチャージポンプ回路によって構成され、
    前記多段のチャージポンプ回路の前段チャージポンプ回路に入力電圧が供給されることにより前記前段チャージポンプ回路から前段昇圧出力電圧が生成され、
    前記前段チャージポンプ回路から生成された前記前段昇圧出力電圧が前記多段のチャージポンプ回路の後段チャージポンプ回路に供給されることにより前記後段チャージポンプ回路から前記後段昇圧出力電圧が生成され、
    前記後段チャージポンプ回路では、容量の一端と他端とには、プリチャージ用ハイサイドスイッチを構成する第１トランジスタとプリチャージ用ローサイドスイッチを構成する第２トランジスタとがそれぞれ接続されて、前記容量の前記他端と前記一端とには、出力駆動用ハイサイドスイッチを構成する第３トランジスタと出力駆動用ローサイドスイッチを構成する第４トランジスタとがそれぞれ接続され、
    前記入力電圧のレベルを検出する入力電圧レベル検出回路と、複数のレベルのベース電圧を生成するベース電圧発生回路とを含み、前記入力電圧レベル検出回路による前記入力電圧のレベル検出結果に応答して前記複数のレベルのベース電圧から選択された１つのベース電圧が前記ベース電圧発生回路の出力から前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタに供給され、
    前記第１トランジスタと前記第２トランジスタと前記第３トランジスタと前記第４トランジスタとはクロック信号によって駆動され、前記クロック信号の一方のレベルの期間では前記後段チャージポンプ回路は前記前段昇圧出力電圧によって前記容量を充電するプリチャージ期間となり、前記クロック信号の他方のレベルの期間では前記後段チャージポンプ回路は前記選択された１つのベース電圧に前記容量の前記充電電圧を重畳した後段昇圧出力電圧を出力する出力駆動期間となり、
    前記プリチャージ期間では、前記クロック信号に応答して前記前段昇圧出力電圧と前記容量の前記一端との間に接続された前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタがオンとなり、前記基底電位と前記容量の前記他端との間に接続された前記プリチャージ用ローサイドスイッチを構成する前記第２トランジスタがオンとなり、前記容量を介して前記前段昇圧出力電圧から前記基底電位へ充電電流が流れ、前記容量の前記一端と前記他端との間の前記充電電圧が上昇し、
    前記出力駆動期間では、前記クロック信号に応答して前記ベース電圧発生回路の前記出力から生成された前記選択された１つのベース電圧と前記容量の前記他端との間に接続された前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタがオンとなり、前記容量の前記一端と前記出力端子との間に接続された前記出力駆動用ローサイドスイッチを構成する第４トランジスタがオンとなり、前記選択された１つのベース電圧に前記容量の前記充電電圧を重畳した前記後段昇圧出力電圧が、出力端子から出力され、
    前記クロック信号に応答して前記プリチャージ用ハイサイドスイッチを構成する前記第１トランジスタの入力端子と前記出力駆動用ローサイドスイッチを構成する前記第４トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記後段昇圧出力電圧のレベルと前記前段昇圧出力電圧のレベルとにそれぞれ設定されている半導体集積回路。
  23. 前記出力駆動用ハイサイドスイッチを構成する前記第３トランジスタの入力端子を駆動する駆動入力信号のハイレベルとローレベルとが前記前段昇圧出力電圧のレベルと前記入力電圧のレベルとにそれぞれ設定されている請求項２２に記載の半導体集積回路。
  24. 前記前段昇圧出力電圧と前記容量の前記一端との間に第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記後段昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記後段昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定され、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項２２に記載の半導体集積回路。
  25. 前記前段昇圧出力電圧と前記容量の前記一端との間に第１補助スイッチとしての第５トランジスタが接続され、前記容量の前記一端と前記後段昇圧出力電圧を出力する前記出力端子との間に第２補助スイッチとしての第６トランジスタが接続され、
    前記クロック信号に応答して前記第１補助スイッチとしての前記第５トランジスタの入力端子と前記第２補助スイッチとしての前記第６トランジスタの入力端子とを駆動する駆動入力信号のハイレベルとローレベルとが前記出力端子から出力される前記後段昇圧出力電圧のレベルと前記基底電位のレベルとにそれぞれ設定され、前記第１補助スイッチとしての前記第５トランジスタと前記第２補助スイッチとしての前記第６トランジスタとは前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタよりも高耐圧のトランジスタ構造とされ、また小さな素子サイズとされている請求項２３に記載の半導体集積回路。
  26. Ｐ型ウェルが前記入力電圧に接続されたＮチャンネルＭＯＳトランジスタにより前記第１トランジスタが構成され、Ｐ型ウェルが前記基底電位に接続されたＮチャンネルＭＯＳトランジスタにより第２トランジスタが構成され、Ｎ型ウェルが前記入力電圧に接続されたPチャンネルＭＯＳトランジスタにより第３トランジスタが構成され、前記昇圧出力電圧が出力される前記出力端子と前記容量の前記一端との一方にＮ型ウェルが接続されたPチャンネルＭＯＳトランジスタにより前記第４トランジスタが構成されている請求項２２から請求項２５までのいずれかに記載の半導体集積回路。
  27. コレクタとエミッタとが前記入力電圧と前記容量の前記一端にそれぞれ接続されたＮＰＮ型バイポーラトランジスタにより前記第１トランジスタが構成され、エミッタとコレクタとが前記容量の前記一端と前記昇圧出力電圧を出力する前記出力端子にそれぞれ接続されたＰＮＰ型バイポーラトランジスタにより前記第４トランジスタが構成されている請求項２２から請求項２５までのいずれかに記載の半導体集積回路。
  28. 前記第１トランジスタの前記コレクタと前記エミッタとの間には前記容量の高速充電用ダイオードが接続され、前記第４トランジスタの前記エミッタと前記コレクタとの間には前記昇圧出力電圧を出力する前記出力端子に接続された出力容量の高速充電用ダイオードが接続されている請求項２７に記載の半導体集積回路。
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