JP2007208438A - デジタル逓倍回路、スイッチング制御回路及び昇降圧ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】逓倍クロックを適切に生成する。
【解決手段】入力された基準クロックを所定の逓倍数逓倍した逓倍クロックを生成出力するデジタル逓倍回路において、発振クロックを前記所定の逓倍数の逆数倍に分周した分周クロックを生成する分周回路と、前記基準クロックの一周期に含まれる前記分周クロックの一周期の数のアップカウントを行うアップカウンタと、前記基準クロックの一周期に相当する前記アップカウントを行った結果であるアップカウント値を基準としてダウンカウントを行っていき、前記ダウンカウントを行っていった際のダウンカウント値がゼロとなるときにパルスを生成することによって、前記パルスを、前記基準クロックを前記所定の逓倍数逓倍した前記逓倍クロックとして出力するダウンカウンタと、を有する。
【選択図】図１

Description

本発明は、デジタル逓倍回路、スイッチング制御回路及び昇降圧ＤＣ−ＤＣコンバータに関する。

近年、様々な分野における電子回路では、高速化、小型化、低コスト化等の観点から、高周波のクロック信号を用いることが多くなってきている。例えば、ＤＣ−ＤＣコンバータを構成するスイッチング制御回路では、外付けインダクタンスと接続された充電用及び放電用スイッチング素子のスイッチング周波数を高周波化することによって、かかる外付けインダクタンスを小型化することができ、高さ制限のあるハードディスク装置や、省スペースが必須なＷＬＡＮモジュール等のアプリケーションにとって最適な形態となりえよう。

しかし、電子回路で用いられるクロック信号の高周波化を実現した際、そのクロック信号を伝送する配線ライン等から輻射される不要輻射（ＥＭＩ）の障害が問題になる。このため、電子回路ではクロック信号を低周波で伝送して、所望のデジタル信号処理を行う前に、ＰＬＬ回路を用いてクロック信号の周波数を所望の周波数に逓倍させることが行われている。尚、かかるＰＬＬ回路は、これまでアナログ回路として設計されていたが、その特性は半導体プロセス依存性が高く、近年の微細プロセスを使用したデジタル回路と混在させることは困難であった。そのため、ＰＬＬ回路のデジタル化、特にデジタル逓倍回路の採用が検討されている。

図１１は、従来のデジタル逓倍回路の基本的な構成を示す図である（例えば、以下に示す特許文献１を参照）。図１１に示すデジタル逓倍回路は、リングオシレータ３００、カウント回路３１０、比較部３２０より構成される。リングオシレータ３００は、複数の遅延素子を縦続接続するとともに、この縦続接続の内でいずれか一つの遅延素子の出力を選択してインバータ素子を介して初段の遅延素子へと入力させることで、かかるインバータ素子の出力より所望の発振クロックが得られるものである。カウント回路３１０は、外部から入力される基準クロックＣＬＫの一周期において、リングオシレータ３００からの発振クロックＳＣＫの一周期が何周期分含まれるかについてカウントし、そのカウント値Ｃを比較部３２０へと入力する。比較部３２０は、予め基準クロックの逓倍数Ｎが設定されており、カウント値Ｃが設定逓倍数Ｎより大きい場合（Ｃ＞Ｎ）、リングオシレータ３００の遅延時間を延長して発振クロックＳＣＫの周期を長くし、カウント値Ｃが設定逓倍数Ｎより小さい場合（Ｃ＜Ｎ）、リングオシレータ３００の遅延時間を短縮して発振クロックＳＣＫの周期を短くする。従って、リングオシレータ３００からは、基準クロックＣＬＫに対して逓倍数Ｎ分逓倍された発振クロック（逓倍クロック）ＳＣＫが出力される。

図１２は、その他の従来のデジタル逓倍回路の基本的な構成を示す図である（例えば、以下に示す特許文献２を参照）。図１２に示すデジタル逓倍回路は、遅延素子群４００と、排他的論理和素子４１０により構成される。遅延素子群４００は、偶数段の遅延素子ｄｌ１〜ｄｌｎで構成され、外部から入力される基準クロックＣＫを遅延させた遅延信号ＣＫＤを生成する。排他的論理和素子４１０は、基準クロックＣＫと遅延信号ＣＫＤとの排他的論理和をとる。従って、例えば、基準クロックＣＫのＨレベル期間を“１Ｔ”とし、且つ、遅延素子群４００の遅延時間を“Ｔ／２”とした場合、排他的論理和素子４１０からは、基準クロックＣＫの周波数を２倍にした逓倍クロックＳＣＫが出力される。
特開２００４−８０１５５号公報 特開平１０−２５６８８３号公報

ところで、図１１に示したデジタル逓倍回路は、リングオシレータ３００の遅延量を帰還制御する仕組みであり、発振クロックＳＣＫは、リングオシレータ３００を構成する各遅延素子の遅延量に大きく依存する。例えば、発振クロックＳＣＫの逓倍数の設定範囲を拡大するためには、その分リングオシレータ３００を構成する遅延素子の段数を増加させる必要があり、また、各遅延素子の出力より一の出力を選択するのに必要なセレクタ回路の規模も大きくさせる必要が生じる。また、リングオシレータ３００の発振動作、カウント回路３１０のカウント動作、比較部３２０の比較動作、リングオシレータ３００の遅延調整動作という一連の処理をシーケンシャルに実行するため、周波数等の安定した発振クロックＳＣＫを得るために時間を要するという問題もあった。

また、図１２に示したデジタル逓倍回路は、遅延素子群４００と排他的論理和素子４１０による組み合わせ回路であり、発振クロックＳＣＫは、遅延素子群４００や排他的論理和素子４１０の温度や電圧の変化による特性バラツキの影響をもろに受ける。従って、例えば、遅延素子群４００を構成する遅延素子ｄｌ１〜ｄｌｎの遅延量ばらつきによって、排他的論理和素子４１０から出力される逓倍クロックＳＣＫのデューティ比や周波数が変動するという問題が生じうる。

このように、前述した従来のデジタル逓倍回路は、温度や電圧の変化に伴う回路構成素子の特性バラツキによって発振クロックＳＣＫのデューティ比や周波数が不安定になるという潜在的な問題をかかえており、また、発振クロックＳＣＫを安定化させるためには時間を要するという問題を生じていた。

前記課題を解決するための主たる発明は、入力された基準クロックを所定の逓倍数逓倍した逓倍クロックを生成出力するデジタル逓倍回路において、発振クロックを前記所定の逓倍数の逆数倍に分周した分周クロックを生成する分周回路と、前記基準クロックの一周期に含まれる前記分周クロックの一周期の数のアップカウントを行うアップカウンタと、前記基準クロックの一周期に相当する前記アップカウントを行った結果であるアップカウント値を基準としてダウンカウントを行っていき、前記ダウンカウントを行っていった際のダウンカウント値がゼロとなるときにパルスを生成することによって、前記パルスを、前記基準クロックを前記所定の逓倍数逓倍した前記逓倍クロックとして出力するダウンカウンタと、を有することとする。

本発明によれば、逓倍クロックを適切に生成することが可能なデジタル逓倍回路、スイッチング制御回路及び昇降圧ＤＣ−ＤＣコンバータを提供することができる。

＜デジタル逓倍回路＞
図１は、本発明の一実施形態に係るデジタル逓倍回路２３０の構成を示す図である。尚、以下の実施形態では、デジタル逓倍回路２３０は、図３に示すＤＣ−ＤＣコンバータ１００の特にスイッチング制御回路２００に具備される場合とする。尚、デジタル逓倍回路２３０は、勿論、ＤＣ−ＤＣコンバータ用途に限らず、デジタル逓倍回路を採用する様々な電子機器に利用されるものである。

デジタル逓倍回路２３０は、オシレータ２３１、分周回路２３２、エッジ切り出し回路２３３、インバータ素子２３４、遅延回路２３５、アップカウンタ２３６、ラッチ回路２３７、ダウンカウンタ２３８によって構成される。

オシレータ２３１は、発振動作によって所定周波数の発振クロックＯＣＫ１を生成する回路である。オシレータ２３１としては、例えば、リングオシレータや水晶発振器等を採用することできる。

分周回路２３２は、オシレータ２３１より出力される発振クロックＯＣＫ１を、設定逓倍数“Ｎ”の逆数である分周数“１／Ｎ”へと分周させた分周クロックＯＣＫ２へと変換する回路である。すなわち、分周クロックＯＣＫ２の１周期は、発振クロックＯＣＫ１の１周期のＮ倍となる。分周回路２３２としては、例えば、プリスケーラ（前段部の固定分周比の高速カウンタ）やプログラマブル・カウンタ等で構成されるプログラマブル・ディバイダを採用することができる。

エッジ検出回路２３３は、外部から入力される基準クロックＣＬＫの立ち上がりエッジを検出した際に、発振クロックＯＣＫ１と同期のとれた所定期間Ｈレベルとなるエッジ検出信号ＲＳＴを生成する回路である。エッジ検出回路２３３としては、例えば、データ入力端子Ｄ、クロック入力端子Ｃ、出力端子Ｑを具備したＤフリップフロップ素子と、排他的論理和素子を利用してエッジ検出信号ＲＳＴを生成することができる。

詳述すると、データ入力端子Ｄには基準クロックＣＬＫを、クロック入力端子Ｃには発振クロックＯＣＫ１を入力する。そして、データ入力端子Ｄに入力された基準クロックＣＬＫを、クロック入力端子Ｃに入力された発振クロックＯＣＫ１によってサンプリングを行う。当該サンプリングされた基準クロックがＬレベルからＨレベルへと切り替わった際に、出力端子Ｑより出力される論理レベルが初期のＬレベルからＨレベルへと立ち上がる。このＤフリップフロップ素子の出力端子Ｑからの出力と当該出力を遅延させた遅延出力とを排他的論理和素子に入力させることで、排他的論理和素子より前述のエッジ検出信号ＲＳＴが出力される。

インバータ素子２３４は、エッジ切り出し回路２３３より出力されたエッジ検出信号ＲＳＴを論理反転させる素子である。

遅延回路２３５は、インバータ素子２３４より出力される論理反転後のエッジ検出信号ＲＳＴを、発振クロックＯＣＫ１の１周期を基準として所定期間分遅延させた遅延信号ＤＬを出力する回路である。遅延回路２３５としては、例えば、発振クロックＯＣＫ１と同期のとれた複数段のＤフリップフロップ素子によって構成できる。尚、遅延回路２３５の遅延時間は、アップカウンタ２３６のリセット期間として要求される時間とする。

アップカウンタ２３６は、クロック入力端子Ｃと、反転リセット入力端子Ｒと、出力端子Ｑを具備しており、クロック入力端子Ｃには分周回路２３２からの分周クロックＯＣＫ２が入力され、反転リセット入力端子Ｒには遅延回路２３５からの遅延信号ＤＬが入力される。尚、アップカウンタ２３６としては、プログラマブル・カウンタを採用することで、カウント可能なアップカウント値のビット数を任意に設定することができる。

アップカウンタ２３６は、遅延信号ＤＬがＬレベルからＨレベルへと切り替わる場合にリセットが解除されて、分周クロックＯＣＫ２の立ち上がりエッジに基づく新たなアップカウント動作を開始し、一方、遅延信号ＤＬがＨレベルからＬレベルへと切り替わる場合にこれまでのアップカウント値ＵＣをリセットする。ここで、遅延信号ＤＬの立ち上がりエッジから立ち下がりエッジまでの期間は、エッジ検出信号ＤＥＴの１周期から遅延回路２３５の遅延時間を除いた期間に相当し、ひいては、基準クロックＯＣＫ１の１周期から遅延回路２３５の遅延時間を除いた期間に相当する。従って、アップカウンタ２３６は、基準クロックＯＣＫ１の１周期分相当の期間に含まれる分周クロックＯＣＫ２の１周期の数を、基準クロックＯＣＫ１を１／Ｎ分周した分周クロックＯＣＫ２の立ち上がりエッジに基づいてアップカウントしていくことになる。そして、アップカウンタ２３６は、当該アップカウントの結果であるアップカウント値ＵＣを出力端子Ｑから出力する。

ラッチ回路２３７は、データ入力端子Ｄと、クロック入力端子Ｃと、出力端子Ｑを具備しており、データ入力端子Ｄにはアップカウンタ２３６からのアップカウント値ＵＣが入力され、クロック入力端子Ｃには遅延回路２３５からの遅延信号ＤＬが入力される。尚、ラッチ回路２３７としては、プログラマブル・カウンタを採用することで、ラッチ可能なアップカウント値ＵＣのビット数を任意に設定することができる。

ラッチ回路２３７は、遅延信号ＤＬの立ち上がりエッジによって、アップカウンタ２３６からの最終的なアップカウント値ＵＣを取り込んで保持する。また、当該アップカウント値ＵＣの取り込みと同時にダウンカウンタ２３８のデータ入力端子Ｄへの転送も行う。このように、ラッチ回路２３７は、アップカウンタ２３６とダウンカウンタ２３８との間のアップカウント値ＵＣの授受のためのバッファとしての役割を果たす。

また、かかるラッチ回路２３７を、アップカウンタ２３６とダウンカウンタ２３８の間のアップカウント値ＵＣの転送経路上に設けることによって、アップカウンタ２３６は、基準クロックＣＬＫの一周期分におけるアップカウント動作を終了した際に、当該基準クロックＣＬＫの一周期分に相当するアップカウント値ＵＣをラッチ回路２３７に保持した上で、当該基準クロックＣＬＫの次の一周期におけるアップカウントを行うことが可能となる。また、このとき、ダウンカウンタ２３８は、ラッチ回路２３７に保持された基準クロックＣＬＫの一周期分に相当するアップカウント値ＵＣを基準としてダウンカウントを行うことが可能となる。すなわち、ラッチ回路２３７を介在させて、アップカウンタ２３６のアップカウントと、ダウンカウンタ２３８のダウンカウントと、をパイプライン処理することが可能となり、この結果、逓倍クロックＳＣＫを高速に生成することが可能となる。

ダウンカウンタ２３８は、データ入力端子Ｄと、クロック入力端子Ｃと、反転リセット入力端子Ｒと、出力端子Ｑを具備しており、データ入力端子Ｄにはラッチ回路２３７からのアップカウント値ＵＣが入力され、クロック入力端子Ｃにはオシレータ２３１からの発振クロックＯＣＫ１が入力され、反転リセット入力端子Ｒにはエッジ検出回路２３３からのエッジ検出信号ＤＥＴが入力される。尚、ダウンカウンタ２３８としては、プログラマブル・カウンタを採用することで、カウント可能なダウンカウント値のビット数を任意に設定することができる。

ダウンカウンタ２３８は、エッジ検出信号ＤＥＴがＬレベルからＨレベルへと切り替わる場合にリセット状態が解除されて、ラッチ回路２３７に保持されているアップカウント値ＵＣに基づくダウンカウント動作が可能な状態となる。ダウンカウンタ２３８は、当該発振クロックＯＣＫ１の立ち上がりエッジに基づいて、当該ラッチ回路２３７に保持されているアップカウント値ＵＣを基準として−１単位でダウンカウントを行う。

ここで、エッジ検出信号ＤＥＴの１周期は、基準クロックＯＣＫ１の１周期に相当する。また、ラッチ回路２３７から転送されて取り込まれたアップカウント値ＵＣは、基準クロックＣＬＫの１周期分相当の期間に含まれる分周クロックＯＣＫ２の１周期の数をカウントしたものである一方で、ダウンカウンタ２３８は、当該アップカウント値ＵＣを、分周クロックＯＣＫ２のＮ倍の周波数を有した発振クロックＯＣＫ１でダウンカウントすることになる。従って、ダウンカウンタ２３８は、当該アップカウント値ＵＣをダウンカウントしていく過程で、ダウンカウント値ＤＣの全ビットがオールゼロとなる回数がＮ回となる。そこで、ダウンカウンタ２３８は、ダウンカウント値ＤＣの全ビットがオールゼロとなる際に、所定期間Ｈレベルとする安定したパルスを生成して出力端子Ｑより出力する。すなわち、ダウンカウンタ２３８の出力端子Ｑより繰り返し生成出力されるパルスが、基準クロックＯＣＫ１をＮ逓倍した逓倍クロックＳＣＫとなる。尚、当該パルスは、エッジ検出回路２３３のエッジ検出信号ＤＥＴと同様な仕組みで生成できる。

＜デジタル逓倍回路の動作＞
図２は、本発明の一実施形態に係るデジタル逓倍回路２３０の主要信号のタイミングチャートである。

デジタル逓倍回路２３０は、外部から基準クロックＣＬＫが入力されるとともに（図２（ａ）参照）、内部のオシレータ２３１では基準クロックＣＬＫよりも高周波の発振クロックＯＣＫ１が発振生成されるとともに（図２（ｄ）参照）、分周回路２３２において発振クロックＯＣＫ１を“１／２”分周した分周クロックＯＣＫ２が生成出力される（図２（ｅ）参照）場合とする。

まず、時刻ｔａにおいて、エッジ検出回路２３３は、基準クロックＣＬＫの立ち上がりエッジを検出して、時刻ｔａ〜ｔｂの期間Ｈレベルとなるエッジ検出信号ＤＥＴを生成する（図２（ａ）、（ｂ）参照）。かかるエッジ検出信号ＤＥＴは、インバータ素子２３４を経由して論理反転するとともに、その論理反転後のエッジ検出信号ＤＥＴが遅延回路２３５を経由して時刻ｔａ〜ｔｂの期間分遅延させた遅延信号ＤＬとなる。この結果、時刻ｔａでのエッジ検出信号ＤＥＴの立ち上がりエッジは、時刻ｔｂでの遅延信号ＤＬの立ち下がりエッジとなり、時刻ｔｂでのエッジ検出信号ＤＥＴの立ち下がりエッジは、時刻ｔｃでの遅延信号ＤＬの立ち上がりエッジとなる（図２（ｂ）、（ｃ）参照）。

時刻ｔｂにおいて、遅延信号ＤＬがＨレベルからＬレベルに立ち下がるので、アップカウンタ２３６はイニシャライズとしてリセットされる（図２（ｃ）、（ｆ）参照）。

時刻ｔｃにおいて、遅延信号ＤＬがＬレベルからＨレベルへと立ち上がるので、アップカウンタ２３６のリセット状態が解除される（図２（ｃ）、（ｆ）参照）。この結果、アップカウンタ２３６は、分周回路２３２からの分周クロックＯＣＫ２の立ち上がりエッジ毎に、ゼロから＋１単位でアップカウント動作を開始していく（図２（ｆ）参照）。

つぎに、時刻ｔｄにおいて、エッジ検出回路２３３は、基準クロックＣＬＫのつぎの周期の立ち上がりエッジを検出して、時刻ｔｄ〜ｔｅの期間Ｈレベルとなるエッジ検出信号ＤＥＴを生成する（図２（ａ）、（ｂ）参照）。この結果、時刻ｔｄでのエッジ検出信号ＤＥＴの立ち上がりエッジは、時刻ｔｅでの遅延信号ＤＬの立ち下がりエッジとなり、時刻ｔｅでのエッジ検出信号ＤＥＴの立ち下がりエッジは、時刻ｔｆでの遅延信号ＤＬの立ち上がりエッジとなる（図２（ｂ）、（ｃ）参照）。

時刻ｔｅにおいて、遅延信号ＤＬがＨレベルからＬレベルに立ち下がるので、アップカウンタ２３８は、時刻ｔｃ〜ｔｅまでの期間ＴＵ１の間アップカウントされ続けたアップカウント値ＵＣをリセットする（図２（ｃ）、（ｆ）参照）。すなわち、アップカウンタ２３８は、時刻ｔｃ〜ｔｅまでの期間ＴＵ１の間、分周クロックＯＣＫ２の立ち上がりエッジに基づいてアップカウント動作を行っていたことになる。かかる期間ＴＵ１は、遅延信号ＤＬのＨレベルの期間であり、エッジ検出信号ＤＥＴの１周期分に相当する期間、換言すると、基準クロックＣＬＫの１周期分に相当する期間である。従って、アップカウンタ２３６は、基準クロックＣＬＫの１周期分に相当する期間の間、基準クロックＣＬＫを１／２分周した分周クロックＯＣＫ２の立ち上がりエッジで、アップカウント動作を行っていたことになる。また、時刻ｔｅでは、エッジ検出信号ＤＥＴがＬレベルからＨレベルへと立ち上がるため、ダウンカウンタ２３８は、アップカウント値ＵＣに基づくダウンカウント動作が可能な状態となる（図２（ｂ）、（ｇ）参照）。

時刻ｔｆにおいて、遅延信号ＤＬがＬレベルからＨレベルに立ち上がるので、ラッチ回路２３７は、アップカウンタ２３６から転送された期間ＴＵ１における最終的なアップカウント値Ｎを取り込んで保持するとともに、当該ダウンカウンタ２３８へと転送される（図２（ｃ）、（ｆ）、（ｇ）参照）。すなわち、ダウンカウンタ２３８は、当該アップカウント値Ｎがリセットされるまでの間、当該アップカウント値Ｎに基づくダウンカウント動作を繰り返し実施することになる。

尚、このアップカウント値Ｎに基づくダウンカウント動作は、時刻ｔｅから、時刻ｔｇにおいてさらに次の１周期の基準クロックＣＬＫの立ち上がりエッジが検出されるまでの期間ＴＤ１の間で行われる（図２（ａ）、（ｂ）、（ｇ）参照）。尚、期間ＴＤ１は、エッジ検出信号ＤＥＴのＬレベルの期間であり、換言すると、基準クロックＣＬＫの１周期に相当する期間である。従って、ダウンカウンタ２３８は、基準クロックＣＬＫの１周期に相当するアップカウント値Ｎを、基準クロックＣＬＫの２倍の周波数の発振クロックＯＣＫ１の立ち上がりエッジに基づいてダウンカウントしていくことになる。

よって、期間ＴＤ１の間に、ダウンカウント値ＤＣの全ビットをオールゼロとする機会が時刻ｔｘ、ｔｙと２度訪れる（図２（ｈ）参照）。ダウンカウンタ２３８は、期間ＴＤ１の間で、ダウンカウント値ＤＣの全ビットをオールゼロとする際、所定期間Ｈレベルのパルスを生成する仕組みとするので、当該パルスが、基準クロックＣＬＫを２逓倍した逓倍クロックＳＣＫとなる（図２（ｈ）参照）。

＜スイッチング制御回路、昇降圧ＤＣ−ＤＣコンバータ＞
図３は、本発明の一実施形態に係るデジタル逓倍回路２３０を具備したスイッチング制御回路２００、さらに、当該スイッチング制御回路２００を用いて構成された昇降圧ＤＣ−ＤＣコンバータ１００の構成を示す図である。

昇降圧ＤＣ−ＤＣコンバータ１００は、入力端子１０１と、出力端子１０２と、クロック端子１０３と、Ｈブリッジ回路１１０と、平滑用コンデンサＣ１と、抵抗分圧器１２０と、スイッチング制御回路２００と、エラーアンプ２０の負帰還経路上に設ける帰還抵抗Ｒ３及び帰還コンデンサＣ２と、を有する。

入力端子１０１は、昇降圧変換対象とする直流入力電圧ＶＩＮが印加される端子である。出力端子１０２は、直流入力電圧ＶＩＮのレベルを昇降圧して目的レベルとなった出力電圧ＶＯＵＴを取り出すための端子である。クロック端子１０３は、デジタル逓倍回路２３０に用いられる基準クロックＣＬＫが入力される端子である。

Ｈブリッジ回路１１０は、降圧動作時にオン・オフする降圧用スイッチング素子に該当するＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂと、昇圧動作時にオン・オフする昇圧用スイッチング素子に該当するＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂと、インダクタンスＬとがＨ字状に接続された回路であり、直流入力電圧ＶＩＮをチョッピングするものである。

かかるＨブリッジ回路１１０の構成を詳述すると、ＮＭＯＳトランジスタＤＷ＿Ｔは、そのドレインには入力端子１０１が接続され、そのソースにはＮＭＯＳトランジスタＤＷ＿Ｂのドレインが接続され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＤ１が供給される。ＮＭＯＳトランジスタＤＷ＿Ｂは、そのドレインにはＮＭＯＳトランジスタＤＷ＿Ｔのソースが接続され、そのソースは接地され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＤ２が供給される。

一方、ＮＭＯＳトランジスタＵＰ＿Ｔは、そのドレインには出力端子１０２が接続され、そのソースにはＮＭＯＳトランジスタＵＰ＿Ｂのドレインが接続され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＵ１が供給される。ＮＭＯＳトランジスタＵＰ＿Ｂは、そのドレインにはＮＭＯＳトランジスタＵＰ＿Ｔのソースが接続され、そのソースは接地され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＵ２が供給される。また、ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂの接続部と、ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂの接続部との間にはインダクタンスＬが設けられる。

平滑用コンデンサＣ１は、Ｈブリッジ回路１１０から、詳しくはＮＭＯＳトランジスタＵＰ＿Ｔのドレインから得られるチョッピング後の直流入力電圧ＶＩＮを平滑化するコンデンサである。かかる平滑用コンデンサＣ１によって、目的レベルに平滑化された出力電圧ＶＯＵＴが出力端子１０２から得られることになる。

抵抗分圧器１２０は、抵抗素子Ｒ１、Ｒ２による直列接続体で構成され、それぞれの抵抗値を変えることによって、出力電圧ＶＯＵＴの目的レベルを調整するものである。よって、出力電圧ＶＯＵＴの目的レベルの外部調整のため、抵抗分圧器１２０は、一般的に、スイッチング制御回路２００の外付け回路とされる。尚、出力電圧ＶＯＵＴは、抵抗分圧器１２０の分圧比（＝Ｒ２／（Ｒ１＋Ｒ２））によって分圧電圧Ｖｆ１へと変換される。そして、分圧電圧Ｖｆ１は、スイッチング制御回路２００へとフィードバックされる。

スイッチング制御回路２００は、抵抗分圧器１２０から得られた分圧電圧Ｖｆ１と、出力電圧ＶＯＵＴの目的レベルに応じた基準電圧Ｖｒと、の比較結果であるエラーアンプ２２０の誤差出力Ｖｆ２に基づいて、降圧用スイッチング素子であるＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂをオン・オフするためのスイッチング駆動信号ＳＤ１、ＳＤ２、若しくは、昇圧用スイッチング素子であるＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂをオン・オフするためのスイッチング駆動信号ＳＵ１、ＳＵ２を生成する回路である。

＜昇降圧ＤＣ−ＤＣコンバータの降圧動作＞
図４をもとに、昇降圧ＤＣ−ＤＣコンバータ１００（特に、Ｈブリッジ回路１１０）の降圧動作の流れを説明する。まず、降圧動作の場合、昇圧用スイッチング素子であるＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂについて、ＮＭＯＳトランジスタＵＰ＿Ｔはオン、ＮＭＯＳトランジスタＵＰ＿Ｂはオフへと固定される。

一方、降圧用スイッチング素子であるＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂについて、まず、ＮＭＯＳトランジスタＤＷ＿Ｔをオン、ＮＭＯＳトランジスタＤＷ＿Ｂをオフとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｔ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｔの電流経路が形成されて、インダクタンスＬ１に対して直流入力電圧ＶＩＮに応じた磁気エネルギーが充電される。尚、インダクタンスＬ１に充電された磁気エネルギーが、ＮＭＯＳトランジスタＵＰ＿Ｔを介して平滑用コンデンサＣ１によって平滑化された後、平滑用コンデンサＣ１の一方の電極側に出現する電圧が、出力電圧ＶＯＵＴとして出力端子１０２より取り出される。

つぎに、ＮＭＯＳトランジスタＤＷ＿Ｔをオフ、ＮＭＯＳトランジスタＤＷ＿Ｂをオンとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｂ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｔの電流経路が形成されて、インダクタンスＬ１に充電された磁気エネルギーが出力端子１０２に向けて回生電流として流れ、且つ抵抗１２０を介して放電される。尚、インダクタンスＬに直流入力電圧ＶＩＮが印加されない状況となるため、回生エネルギーは、抵抗１２０を介して徐々に減衰していく。また、放電された磁気エネルギーは、平滑用コンデンサＣ１によって平滑化された後、平滑用コンデンサＣ１の一方の電極側に出現する電圧が、出力電圧ＶＯＵＴとして出力端子１０２より取り出される。

このように、ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂのオン・オフ動作が繰り返し行われることで、充電用スイッチング素子に該当するＮＭＯＳトランジスタＤＷ＿Ｔのオン期間が時間経過とともに長くなる一方、放電用スイッチング素子に該当するＮＭＯＳトランジスタＤＷ＿Ｂのオフ期間が時間経過とともに短くなる。よって、直流入力電圧ＶＩＮを所定の目的レベルにまで昇圧させた出力電圧ＶＯＵＴが、出力端子１０２より取り出される。

＜昇降圧ＤＣ−ＤＣコンバータの昇圧動作＞
図５をもとに、昇降圧ＤＣ−ＤＣコンバータ１００（特に、Ｈブリッジ回路１１０）の昇圧動作の流れを説明する。まず、昇圧動作の場合、降圧用スイッチング素子であるＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂについて、ＮＭＯＳトランジスタＤＷ＿Ｔはオン、ＮＭＯＳトランジスタＤＷ＿Ｂはオフに固定される。

一方、昇圧用スイッチング素子であるＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂについては、まず、ＮＭＯＳトランジスタＵＰ＿Ｔをオフ、ＮＭＯＳトランジスタＵＰ＿Ｂをオンとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｔ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｂの電流経路が形成されて、インダクタンスＬ１に対して直流入力電圧ＶＩＮに応じた磁気エネルギーが充電される。

つぎに、ＮＭＯＳトランジスタＵＰ＿Ｔをオン、ＮＭＯＳトランジスタＵＰ＿Ｂをオフとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｔ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｔの電流経路が形成されて、インダクタンスＬ１に充電された磁気エネルギーが出力端子１０２に向けて放電されるとともに、平滑用コンデンサＣ１によって平滑化される。尚、この放電の際、インダクタンスＬに発生する電圧の向きは、直流入力電圧ＶＩＮの向きと同じであるので、平滑用コンデンサＣ１の一方の電極側に出現する電圧は、直流入力電圧ＶＩＮよりも昇圧され、出力電圧ＶＯＵＴとして出力端子１０２より取り出される。

このように、ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂのオン・オフ動作が繰り返し行われることで、充電用スイッチング素子に該当するＮＭＯＳトランジスタＵＰ＿Ｂのオン期間が時間経過とともに短くなる一方、放電用スイッチング素子に該当するＮＭＯＳトランジスタＵＰ＿Ｔのオフ期間が時間経過とともに長くなる。よって、直流入力電圧ＶＩＮを所定の目的レベルにまで昇圧させた出力電圧ＶＯＵＴが、出力端子１０２より取り出される。

＜スイッチング制御回路の構成・動作＞
図６乃至図１０を適宜参照しつつ、本発明の一実施形態に係るスイッチング制御回路２００の詳細な構成・動作について図３をもとに説明する。

図３に示すように、スイッチング制御回路２００は、エラーアンプ２２０、デジタル逓倍回路２３０、アップダウンカウンタ２４０、ＤＡＣ（デジタル・アナログ変換器）２５０、昇圧用コンパレータ２６０、降圧用コンパレータ２７０、スイッチング駆動回路２８０、を１チップに集積化した回路である。

エラーアンプ２２０は、オペアンプと、そのオペアンプの負帰還経路上に帰還抵抗Ｒ３と帰還コンデンサＣ２を設けることで、いわゆる積分回路を構成している。また、かかるオペアンプの非反転入力には出力電圧ＶＯＵＴの目的レベルに応じた基準電圧Ｖｒが印加され、反転入力には分圧電圧Ｖｆ１が印加され、エラーアンプ２２０は、基準電圧Ｖｒと出力電圧ＶＯＵＴの差分であり且つ積分された誤差信号Ｖｆ２が出力される。尚、昇圧又は降圧動作が時間経過とともに安定化したとき、オペアンプの非反転入力と反転入力はイマジナリーショートされ、基準電圧Ｖｒと分圧電圧Ｖｆ１は概略同レベルとなる。すなわち、このとき、出力端子１０２から目的レベルの出力電圧ＶＯＵＴが取り出される。
デジタル逓倍回路２３０は、図１をもとに説明したとおりである。尚、基準クロックＣＬＫは、昇降圧ＤＣ−ＤＣコンバータのコンバータ１００と接続されたマイコン等の外部装置において、昇圧用スイッチング素子（ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂ）と降圧用スイッチング素子（ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂ）の所望のスイッチング周波数に対応させた基準周波数ｆ１が設定されたものであり、当該外部装置からクロック端子１０３へと供給される他励クロック信号である。

すなわち、このような基準クロックＣＬＫによって、昇圧用スイッチング素子（ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂ）及び降圧用スイッチング素子（ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂ）のスイッチング周波数は共通に設定される。このため、昇降圧ＤＣ−ＤＣコンバータ１００にはスイッチングノイズを除去するためのフィルタ回路を設ける必要があるが、かかるフィルタ回路は、昇圧用と降圧用とで共通な回路で済ませることができる。

また、デジタル逓倍回路２３０において生成される逓倍クロックＳＣＫは、前述したように、ダウンカウンタ２３８より出力される安定したパルス波形であり、例えば、アナログ構成のＰＬＬ回路を用いて逓倍クロックＳＣＫを生成した場合と対比して、デューティ比や周波数の安定化が見込まれる。

アップダウンカウンタ２４０は、デジタル逓倍回路２３０より出力される基準周波数ｆ１のＮ倍の周波数を有した逓倍クロックＳＣＫのエッジに基づいて、アップカウント動作とダウンカウント動作を交互に繰り返すカウンタである。アップダウンカウンタ２４０としては、例えば、最大カウント値に応じた数のフリップフロップ回路を縦続接続することで構成される。尚、本実施形態では、図６に示すように、１６（２の４乗）進アップダウンカウントする場合とし、その結果、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）を生成するものとする。

ＤＡＣ２５０は、本発明に係る『三角波発生回路』の一実施形態であり、アップダウンカウンタ２４０のアップダウンカウント値をもとに、昇圧用コンパレータ２６０へと供給される昇圧用三角波信号Ｖａｔ１と、降圧用コンパレータ２７０へと供給される降圧用三角波信号Ｖａｔ２へと変換する回路である。尚、ＤＡＣ２５０は、昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２を、アップダウンカウント値の周波数に応じた同一周波数に設定する。かかる理由は、スイッチングノイズ用のフィルタを昇圧用と降圧用とで共通させる要請に基づくものである。また、ＤＡＣ２５０は、昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２を、アップダウンカウント値の位相に応じた同一位相に設定する。かかる理由は、昇降圧ＤＣ−ＤＣコンバータ１００の場合、エラーアンプ２２０の誤差信号Ｖｆ２の大きさによっては昇圧動作と降圧動作が切り替わることがあり、その際に正常動作させる要請に基づくものである。

本発明の一実施形態に係るＤＡＣ２５０の構成を図７に示しておく。アップダウンカウンタ２４０より４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）に対応すべく、電流１ｉ（２の０乗）を流す定電流源２５１ａ、電流２ｉ（２の１乗）を流す定電流源２５１ｂ、電流４ｉ（２の２乗）を流す定電流源２５１ｃ、電流８ｉ（２の３乗）を流す定電流源２５１ｄ、が並列に設けられる。

また、定電流源２５１ａの電流経路上には１桁目のアップダウンカウント値Ｄ０に基づいてオン・オフ（Ｄ０＝Ｈレベル：オン、Ｄ０＝Ｌレベル：オフ）するスイッチング素子２５２ａ、定電流源２５１ｂの電流経路上には２桁目のアップダウンカウント値Ｄ１に基づいてオン・オフ（Ｄ１＝Ｈレベル：オン、Ｄ１＝Ｌレベル：オフ）するスイッチング素子２５２ｂ、定電流源２５１ｃの電流経路上には３桁目のアップダウンカウント値Ｄ２に基づいてオン・オフ（Ｄ２＝Ｈレベル：オン、Ｄ２＝Ｌレベル：オフ）するスイッチング素子２５２ｃ、定電流源２５１ｄの電流経路上には４桁目のアップダウンカウント値Ｄ３に基づいてオン・オフ（Ｄ３＝Ｈレベル：オン、Ｄ３＝Ｌレベル：オフ）するスイッチング素子２５２ｄ、がそれぞれ設けられる。

定電流源２５１ａ〜２５１ｄがそれぞれ流す電流（１ｉ、２ｉ、４ｉ、８ｉ）は、スイッチング素子２５２ａ〜２５２ｄを介して合成された合成電流となり、また、その合成電流は、抵抗素子Ｒ４、Ｒ５の並列接続によって、抵抗素子Ｒ４の一方の端子側へと分流させた電流Ｉｓ１と、抵抗素子Ｒ５の一方の端子側へと分流させた電流Ｉｓ２となる。

まず、定電流源２５１ａ〜２５１ｄの合成電流から分流された電流Ｉｓ１は、抵抗素子Ｒ４の一方の端子側から他方の端子側に向けて流れ、この結果、抵抗素子Ｒ４の一方の端子には電流Ｉｓ１に基づく電圧降下Ｖｓ１（＝Ｒ４×Ｉｓ１）が生じる。尚、抵抗素子Ｒ４の他方の端子には、ボルテージフォロワ２５３ａを介して直流電源２５４ａの基準電圧Ｖｘを予め印加させておく。この結果、抵抗素子Ｒ４の一方の端子には、一定の基準電圧Ｖｘに対して４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）に基づいて可変となる電圧降下Ｖｓ１を加算した、階段状の昇圧用三角波信号Ｖｄｔ１が出現する。この階段状の昇圧用三角波信号Ｖｄｔ１は、フィルタ２５６を介して、滑らかなアナログの昇圧用三角波信号Ｖａｔ１となる。

尚、階段状の昇圧用三角波信号Ｖｄｔ１は、図８に示す上側の波形となる。まず、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルの場合、スイッチング素子２５２ａ〜２５２ｄは全てオフし、定電流源２５１ａ〜２５１ｄの合成電流はゼロである。このとき、昇圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｘに相当するボトムレベルＶ１＿Ｂとなる。

その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“０”から“１５”までアップカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ１が「Ｒ４ד１ｉ”」毎に階段状に増加していく。そして、“１５”までアップカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＨレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは全てオンし、定電流源２５１ａ〜２５１ｄの合成電流は“１５ｉ（＝１ｉ＋２ｉ＋４ｉ＋８ｉ）”となる。このとき、昇圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｘに対して最大の「Ｒ４ד１５ｉ”」の電圧降下Ｖｓ１を加算したピークレベルＶ１＿Ｐとなる。

さらに、その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“１５”から“０”までダウンカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ１が「Ｒ４×１ｉ」毎に階段状に減少していく。そして、“０”までダウンカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは全てオフし、定電流源２５１ａ〜２５１ｄの合成電流は再びゼロとなる。このとき、昇圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｘに相当するボトムレベルＶ１＿Ｂとなる。

一方、定電流源２５１ａ〜２５１ｄの合成電流から分流された電流Ｉｓ２は、抵抗素子Ｒ５の一方の端子側から他方の端子側に向けて流れる。尚、抵抗素子Ｒ５の他方の端子側には、降圧用三角波信号Ｖｄｔ２のピークレベルＶ２＿Ｐを昇圧用三角波信号Ｖｄｔ１のボトムレベルＶ１＿Ｂよりも高レベルとなるように制限すべく、電流Ｉｓ３を流す定電流源２５５が設けられる。詳述すると、昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２のレベル関係としては、降圧用三角波信号Ｖｄｔ２のピークレベルＶ２＿Ｐと昇圧用三角波信号Ｖｄｔ１のボトムレベルＶ１＿Ｂの間にオーバーラップ領域ΔＶ（＝Ｖ２＿Ｐ−Ｖ１＿Ｂ）が必ず設けられるよう制限される。かかるオーバーラップ領域ΔＶを設ける理由は、仮に、オーバーラップ領域ΔＶを設けないとすると、昇圧用三角波信号Ｖｄｔ１のボトムレベルＶ１＿Ｂと降圧用三角波信号Ｖｄｔ２のピークレベルＶ２＿Ｐとの間に、昇圧用コンパレータ２６０と降圧用コンパレータ２７０両方の比較結果が固定されてしまう所謂不感帯が発生するからである。

そこで、オーバーラップ領域ΔＶに応じた制御電流Δｉを設定した上で、定電流源２５５の電流Ｉｓ３は、定電流源２５１ａ〜２５１ｄの最大合成電流である“１５ｉ”から制御電流Δｉを差し引いた電流（＝１５ｉ−Δｉ）とする。この結果、抵抗素子Ｒ５の一方の端子側から他方の端子側に向けて、定電流源２５１ａ〜２５１ｄの合成電流から分流された電流Ｉｓ２から定電流源２５５の電流Ｉｓ３を差し引いた電流（＝Ｉｓ２−Ｉｓ３）が流れる。そして、抵抗素子Ｒ５の一方の端子には電圧降下Ｖｓ２（＝Ｒ５×（Ｉｓ２−Ｉｓ３））が生じる。尚、抵抗素子Ｒ５の他方の端子には、ボルテージフォロワ２５３ｂを介して直流電源２５４ｂの基準電圧Ｖｙを予め印加させておく。この結果、抵抗素子Ｒ５の他方の端子には、一定の基準電圧Ｖｙに対して４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）に基づいて可変となる電圧降下Ｖｓ２を加算した、階段状の降圧用三角波信号Ｖｄｔ２が出現する。この階段状の昇圧用三角波信号Ｖｄｔ２は、フィルタ２５６を介して、滑らかなアナログの降圧用三角波信号Ｖａｔ２となる。

尚、階段状の降圧用三角波信号Ｖｄｔ２は、図８に示す下側の波形となる。尚、図８に示す例では、制御電流Δｉを“２ｉ”に設定した場合であり、定電流源２５５の電流Ｉｓ３は“１３ｉ（＝１５ｉ−２ｉ）”となる場合である。まず、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルの場合、スイッチング素子２５２ａ〜２５２ｄは全てオフし、定電流源２５１ａ〜２５１ｄの合成電流はゼロである。このとき、降圧用三角波信号Ｖｄｔ２は、基準電圧Ｖｙに相当するボトムレベルＶ２＿Ｂとなる。

その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“０”から“１５”までアップカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ２が「Ｒ５ד１ｉ”」毎に階段状に増加していく。そして、“１５”までアップカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＨレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは全てオンし、定電流源２５１ａ〜２５１ｄの合成電流は“１５ｉ（＝１ｉ＋２ｉ＋４ｉ＋８ｉ）”となる。しかし、抵抗素子Ｒ５には最大“１３ｉ”の電流しか流せないので、抵抗素子Ｒ５に流れる電流は“２ｉ”である。よって、このとき、降圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｙに対して「Ｒ５ד２ｉ”」の電圧降下Ｖｓ２を加算したピークレベルＶ２＿Ｐとなる。

さらに、その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“１５”から“０”までダウンカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ２が「Ｒ５×１ｉ」毎に階段状に減少していく。そして、“０”までダウンカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは再び全てオフし、定電流源２５１ａ〜２５１ｄの合成電流は再びゼロとなる。このとき、降圧用三角波信号Ｖｄｔ２は、基準電圧Ｖｙに相当するボトムレベルＶ２＿Ｂとなる。

昇圧用コンパレータ２６０は、昇圧動作用のスイッチング駆動信号ＳＵ１、ＳＵ２を生成するための差動コンパレータであり、その反転入力には誤差信号Ｖｆ２が印加され、その非反転入力には昇圧用三角波信号Ｖａｔ１が印加される。よって、昇圧用コンパレータ２６０は、昇圧用三角波信号Ｖａｔ１よりも誤差信号Ｖｆ２の方が高レベルの場合にはＨレベルを出力し、昇圧用三角波信号Ｖａｔ１よりも誤差信号Ｖｆ２の方が低レベルの場合にはＬレベルを出力する。

降圧用コンパレータ２７０は、降圧動作用のスイッチング駆動信号ＳＤ１、ＳＤ２を生成するための差動コンパレータであり、その反転入力には誤差信号Ｖｆ２が印加され、その非反転入力には降圧用三角波信号Ｖａｔ２が印加される。よって、降圧用コンパレータ２７０は、降圧用三角波信号Ｖａｔ２よりも誤差信号Ｖｆ２の方が高レベルの場合にはＨレベルを出力し、降圧用三角波信号Ｖａｔ２よりも誤差信号Ｖｆ２の方が低レベルの場合にはＬレベルを出力する。

スイッチング駆動回路２８０は、昇圧用コンパレータ２６０の出力に基づいて、ＮＭＯトランジスタＵＰ＿Ｔを駆動（オン・オフ）するためのスイッチング駆動信号ＳＵ１と、ＮＭＯＳトランジスタＵＰ＿Ｂを駆動（オン・オフ）するためのスイッチング駆動信号ＳＵ２を生成する。尚、本実施形態では、スイッチング駆動信号ＳＵ１は、バッファ素子２８１によって、昇圧用コンパレータ２６０の出力の論理レベルを変えずに生成され、スイッチング駆動信号ＳＵ２は、インバータ素子２８２によって、昇圧用コンパレータ２６０の出力の論理レベルを反転させて生成される場合とする。

また、スイッチング駆動回路２８０は、降圧用コンパレータ２７０の出力に基づいて、ＮＭＯトランジスタＤＷ＿Ｔを駆動（オン・オフ）するためのスイッチング駆動信号ＳＤ１と、ＮＭＯＳトランジスタＤＷ＿Ｂを駆動（オン・オフ）するためのスイッチング駆動信号ＳＤ２を生成する。尚、本実施形態では、スイッチング駆動信号ＳＤ１は、インバータ素子２８４によって、降圧用コンパレータ２７０の出力の論理レベルを反転させて生成され、スイッチング駆動信号ＳＤ２は、バッファ素子２８３によって、降圧用コンパレータ２７０の出力の論理レベルを変えずに生成される場合とする。

図９に、降圧動作の場合にスイッチング駆動回路２８０にて生成されるスイッチング駆動信号ＳＵ１、ＳＵ２、ＳＤ１、ＳＤ２の波形を示しておく。尚、図９では、基準電圧Ｖｒのレベルよりも分圧電圧Ｖｆ１のレベルが高い場合であり、また、誤差信号Ｖｆ２のレベルが、昇圧用三角波信号Ｖａｔ１のボトムレベルＶ１＿Ｂと、降圧用三角波信号Ｖａｔ２のボトムレベルＶ２＿Ｂの間に収まっている場合を示す。

例えば、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも全期間にわたって高レベルなので、昇圧用コンパレータ２６０の出力はＨレベルを継続する。よって、スイッチング駆動信号ＳＵ１、ＳＵ２は、それぞれ「Ｈレベル、Ｌレベル」を継続し、ＮＭＯＳトランジスタＵＰ＿Ｔはオン、ＮＭＯＳトランジスタＵＰ＿Ｂはオフを継続する。

一方、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも高レベルとなる場合と低レベルとなる場合とがある。例えば、時刻Ｔ２〜Ｔ３の期間では、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも低レベルであり、降圧用コンパレータ２７０の出力はＬレベルとなる。よって、スイッチング駆動信号ＳＤ１、ＳＤ２は、それぞれ「Ｈレベル、Ｌレベル」となり、ＮＭＯＳトランジスタＤＷ＿Ｔはオン、ＮＭＯＳトランジスタＤＷ＿Ｂはオフする。この結果、インダクタンスＬに対して磁気エネルギーが充電される。

引き続き、時刻Ｔ３〜Ｔ４の期間では、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも高レベルであり、降圧用コンパレータ２７０の出力はＨレベルとなる。よって、スイッチング駆動信号ＳＤ１、ＳＤ２は、それぞれ「Ｌレベル、Ｈレベル」となり、ＮＭＯＳトランジスタＤＷ＿Ｔはオフ、ＮＭＯＳトランジスタＤＷ＿Ｂはオンする。この結果、前回の時刻Ｔ２〜Ｔ３の期間で充電された磁気エネルギーが、インダクタンスＬより回生電流として流れ、且つ抵抗１２０を介して放電されるので、出力電圧ＶＯＵＴひいては分圧電圧Ｖｆ１が降圧される。そして、分圧電圧Ｖｆ１のレベルが基準電圧Ｖｆのレベルに近づくことで、誤差信号Ｖｆ２のレベルが低下していくことになる。

図１０に昇圧動作の場合にスイッチング駆動回路２８０にて生成されるスイッチング駆動信号ＳＵ１、ＳＵ２、ＳＤ１、ＳＤ２の波形を示しておく。尚、図１０では、基準電圧Ｖｒのレベルよりも分圧電圧Ｖｆ１のレベルが低い場合であり、また、誤差信号Ｖｆ２のレベルが、昇圧用三角波信号Ｖａｔ１のピークレベルＶ１＿Ｐと、降圧用三角波信号Ｖａｔ２のピークレベルＶ２＿Ｐの間に収まっている場合を示す。

例えば、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも全期間にわたって低レベルなので、降圧用コンパレータ２７０の出力はＬレベルを継続する。よって、スイッチング駆動信号ＳＤ１、ＳＤ２は、それぞれ「Ｈレベル、Ｌレベル」を継続し、ＮＭＯＳトランジスタＤＷ＿Ｔはオン、ＮＭＯＳトランジスタＤＷ＿Ｂはオフを継続する。

一方、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも高レベルとなる場合と低レベルとなる場合とがある。例えば、時刻Ｔ２〜Ｔ３の期間では、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも低レベルであり、昇圧用コンパレータ２６０の出力はＬレベルとなる。よって、スイッチング駆動信号ＳＵ１、ＳＵ２は、それぞれ「Ｌレベル、Ｈレベル」となり、ＮＭＯＳトランジスタＵＰ＿Ｔはオフ、ＮＭＯＳトランジスタＵＰ＿Ｂはオンする。この結果、インダクタンスＬに対して磁気エネルギーが充電される。

引き続き、時刻Ｔ３〜Ｔ４の期間では、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも高レベルであり、昇圧用コンパレータ２６０の出力はＨレベルとなる。よって、スイッチング駆動信号ＳＵ１、ＳＵ２は、それぞれ「Ｈレベル、Ｌレベル」となり、ＮＭＯＳトランジスタＵＰ＿Ｔはオン、ＮＭＯＳトランジスタＵＰ＿Ｂはオフする。この結果、前回の時刻Ｔ２〜Ｔ３の期間で充電された磁気エネルギーが、インダクタンスＬより放電され、出力電圧ＶＯＵＴひいては分圧電圧Ｖｆ１が昇圧され、分圧電圧Ｖｆ１のレベルが基準電圧Ｖｆのレベルに近づくことで、誤差信号Ｖｆ２のレベルが低下していくことになる。

ところで、本発明では、デジタル逓倍回路２３０によって周波数が固定化された安定な逓倍クロックＳＣＫをもとに、デジタル量の昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２を生成する。そして、このデジタル量の昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２がＤＡ変換されて、アナログ量の昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２が、昇圧用コンパレータ２６０と降圧用コンパレータ２７０へと供給される。

尚、昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２は、クロック端子１０３に供給された基準クロックＣＬＫに基づいて、同一の周波数且つ同一の位相に設定される。また、昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２との間には、不感帯を生じさせないようにするために、オーバーラップ領域が設定される。よって、本発明では、昇圧用コンパレータ２６０及び降圧用コンパレータ２７０において正常な比較動作が行われ、ひいては、昇降圧ＤＣ−ＤＣコンバータ１００全体の昇圧動作と降圧動作が安定して行われることになる。また、昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２が前述した関係を維持しつつ安定して生成されるため、昇圧用スイッチング素子（ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂ）と、降圧用スイッチング素子（ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂ）のうちいずれか一方のみを確実にオン・オフ動作させることができる。よって、電圧変換効率をより確実に向上させることができる。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。

本発明の一実施形態に係るデジタル逓倍回路の構成を示す図である。 本発明の一実施形態に係るデジタル逓倍回路の主要信号のタイミングチャートを示す図である。 本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータの構成を示す図である。 本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータ、特にＨブリッジ回路の降圧動作を説明する図である。 本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータ、特にＨブリッジ回路の昇圧動作を説明する図である。 本発明の一実施形態に係るアップダウンカウンタのロジック例を示す図である。 本発明の一実施形態に係るＤＡＣの構成を示す図である。 本発明の一実施形態に係るＤＡＣにおいて生成された平滑化前の昇圧用三角波信号と降圧用三角波信号の波形を示す図である。 本発明の一実施形態に係るスイッチング制御回路の主要信号について降圧動作の場合の波形を示す図である。 本発明の一実施形態に係るスイッチング制御回路の主要信号について昇圧動作の場合の波形を示す図である。 従来のデジタル逓倍回路の構成を示す図である。 従来のその他のデジタル逓倍回路の構成を示す図である。

符号の説明

１０１ 入力端子 １０２ 出力端子
１０３ クロック端子 ２２０ エラーアンプ
２７０ 降圧用コンパレータ ２６０ 昇圧用コンパレータ
１００ 昇降圧ＤＣ−ＤＣコンバータ １１０ Ｈブリッジ回路
１２０ 抵抗分圧器 ２００ スイッチング制御回路
２３０ デジタル逓倍回路 ２３１ オシレータ
２３２ 分周回路 ２３３ エッジ検出回路
２３４ インバータ素子 ２３５ 遅延回路
２３６ アップカウンタ ２３７ ラッチ回路
２３８ ダウンカウンタ ２４０ アップダウンカウンタ
２５０ ＤＡＣ ２８０ スイッチング駆動回路
２８１、２８３ バッファ素子 ２８２、２８４ インバータ素子

Claims (6)

1. 入力された基準クロックを所定の逓倍数逓倍した逓倍クロックを生成出力するデジタル逓倍回路において、
   発振クロックを前記所定の逓倍数の逆数倍に分周した分周クロックを生成する分周回路と、
   前記基準クロックの一周期に含まれる前記分周クロックの一周期の数のアップカウントを行うアップカウンタと、
   前記基準クロックの一周期に相当する前記アップカウントを行った結果であるアップカウント値を基準としてダウンカウントを行っていき、前記ダウンカウントを行っていった際のダウンカウント値がゼロとなるときにパルスを生成することによって、前記パルスを、前記基準クロックを前記所定の逓倍数逓倍した前記逓倍クロックとして出力するダウンカウンタと、
   を有することを特徴とするデジタル逓倍回路。
2. 前記アップカウンタから前記ダウンカウンタへと前記アップカウント値を転送する経路上に、前記アップカウント値を保持するラッチ回路を設け、
   前記アップカウンタは、前記基準クロックの一周期における前記アップカウントを終了した際に、当該基準クロックの一周期に相当する前記アップカウント値を前記ラッチ回路に保持した上で、当該基準クロックの次の一周期における前記アップカウントを行うこととし、
   前記ダウンカウンタは、前記ラッチ回路に保持された前記基準クロックの一周期に相当する前記アップカウント値を基準としてダウンカウントを行うこと、
   を特徴とする請求項１に記載のデジタル逓倍回路。
3. インダクタンスと、昇圧動作時にオン・オフさせて前記インダクタンスに直流入力電圧に応じた磁気エネルギーを充放電させる昇圧用スイッチング素子と、降圧動作時にオン・オフさせて前記インダクタンスに前記直流入力電圧に応じた磁気エネルギーを充放電させる降圧用スイッチング素子と、前記インダクタンスから充放電された磁気エネルギーに応じた電圧を平滑化する平滑用コンデンサと、を有し、前記直流入力電圧のレベルを昇圧又は降圧させて目的レベルの出力電圧を前記平滑用コンデンサから得る昇降圧ＤＣ−ＤＣコンバータに設けられるスイッチング制御回路であって、
   前記出力電圧に応じた電圧と前記目的レベルに応じた基準電圧との誤差を増幅して誤差電圧を生成出力する誤差増幅器と、
   発振クロックを前記所定の逓倍数の逆数倍に分周した分周クロックを生成する分周回路と、
   入力された基準クロックの一周期に含まれる前記分周クロックの一周期の数のアップカウントを行うアップカウンタと、
   入力される基準クロックの一周期に相当する前記アップカウントを行った結果であるアップカウント値を基準としてダウンカウントを行っていき、前記ダウンカウントを行っていった際のダウンカウント値がゼロとなるときにパルスを生成することによって、前記パルスを、前記基準クロックを前記所定の逓倍数逓倍した前記逓倍クロックとして出力するダウンカウンタと、
   前記逓倍クロックに基づいてアップカウント動作とダウンカウント動作を交互に行いアップダウンカウント値を生成出力するアップダウンカウンタと、
   前記アップダウンカウント値に基づいて昇圧用三角波信号及び降圧用三角波信号を生成出力する三角波発生回路と、
   前記誤差電圧と前記昇圧用三角波信号とを比較して前記昇圧用スイッチング素子をオン・オフさせるための昇圧用スイッチング制御信号を生成出力する昇圧用コンパレータと、
   前記誤差電圧と前記降圧用三角波信号とを比較して前記降圧用スイッチング素子をオン・オフさせるための降圧用スイッチング制御信号を生成出力する降圧用コンパレータと、
   を有することを特徴とするスイッチング制御回路。
4. 前記三角波発生回路は、
   前記降圧用三角波信号のピークレベルを前記昇圧用三角波信号のボトムレベルよりも高レベルとし、前記ピークレベルと前記ボトムレベルの間にオーバーラップ領域を設定すること、
   を特徴とする請求項３に記載のスイッチング制御回路。
5. インダクタンスと、昇圧動作時にオン・オフさせて前記インダクタンスに直流入力電圧に応じた磁気エネルギーを充放電させる昇圧用スイッチング素子と、降圧動作時にオン・オフさせて前記インダクタンスに前記直流入力電圧に応じた磁気エネルギーを充放電させる降圧用スイッチング素子と、前記インダクタンスから充放電された磁気エネルギーに応じた電圧を平滑化する平滑用コンデンサと、を有し、前記直流入力電圧のレベルを昇圧又は降圧させて目的レベルの出力電圧を前記平滑用コンデンサから得る昇降圧ＤＣ−ＤＣコンバータであって、
   前記出力電圧に応じた電圧と前記目的レベルに応じた基準電圧との誤差を増幅して誤差電圧を生成出力する誤差増幅器と、
   発振クロックを前記所定の逓倍数の逆数倍に分周した分周クロックを生成する分周回路と、
   入力された基準クロックの一周期に含まれる前記分周クロックの一周期の数のアップカウントを行うアップカウンタと、
   前記基準クロックの一周期に相当する前記アップカウントを行った結果であるアップカウント値を基準としてダウンカウントを行っていき、前記ダウンカウントを行っていった際のダウンカウント値がゼロとなるときにパルスを生成することによって、前記パルスを、前記基準クロックを前記所定の逓倍数逓倍した前記逓倍クロックとして出力するダウンカウンタと、
   前記逓倍クロックに基づいてアップカウント動作とダウンカウント動作を交互に行いアップダウンカウント値を生成出力するアップダウンカウンタと、
   前記アップダウンカウント値に基づいて昇圧用三角波信号及び降圧用三角波信号を生成出力する三角波発生回路と、
   前記誤差電圧と前記昇圧用三角波信号とを比較して前記昇圧用スイッチング素子をオン・オフさせるための昇圧用スイッチング制御信号を生成出力する昇圧用コンパレータと、
   前記誤差電圧と前記降圧用三角波信号とを比較して前記降圧用スイッチング素子をオン・オフさせるための降圧用スイッチング制御信号を生成出力する降圧用コンパレータと、
   を有することを特徴とする昇降圧ＤＣ−ＤＣコンバータ。
6. 前記三角波発生回路は、
   前記降圧用三角波信号のピークレベルを前記昇圧用三角波信号のボトムレベルよりも高レベルとし、前記ピークレベルと前記ボトムレベルの間にオーバーラップ領域を設定すること、
   を特徴とする請求項５に記載の昇降圧ＤＣ−ＤＣコンバータ。
   
   

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