JP2011211509A - Ｐｗｍ信号生成回路およびそれを内蔵した半導体集積回路 - Google Patents

Abstract

【課題】低消費電力と高精度のＰＷＭ信号生成回路を提供する。
【解決手段】カウンタ２はデジタル入力信号ＤＩＮの上位ビットに従ってクロック信号の１周期の整数倍のパルス幅を生成する。スロープ波生成器４は、整数倍のパルス幅の生成の後にスロープ波を生成する。ピーク検出器５は、スロープ波のピーク値に対応する基準電圧Ｖ_REFを生成する。ＤＡ変換器６は、基準電圧をフルスケール電圧として、それ以下の電圧レベルがデジタル入力信号ＤＩＮの下位ビットにより指定されるアナログ出力電圧を生成する。アナログ比較器７は、アナログ出力電圧とスロープ波が交差するタイミングを検出する。デジタル出力回路８は、整数倍のパルス幅と交差タイミングとを加算した出力パルス幅を持つパルス幅変調出力信号ＰＷＭ_OUTを出力する。
【選択図】図１

Description

本発明は、ＰＷＭ信号生成回路およびそれを内蔵した半導体集積回路に関し、特にＰＷＭ信号生成回路を低消費電力と高精度とするのに有効な技術に関するものである。

ＤＣ−ＤＣコンバータ等の電源、モータ・インバータ制御の分野では、パワーデバイスのスイッチングにパルス幅変調(ＰＷＭ)が使用される。特に、電源では、高電力効率が達成可能なスイッチング方式が主流となっており、ＰＷＭを使用してスイッチとしてのパワーデバイスのオン時間/オフ時間の比(デューティサイクル)を制御することによって所望の電圧値を得るようなフィードバック制御が実行される。

近年、ソフトウェア制御によるフレキシビリティを実現するために、電源のデジタル制御化が進められている。それに伴い、従来のアナログＰＷＭ制御の代用として、入力デジタル値に応じたパルス幅、すなわちデューティサイクルを制御するデジタルＰＷＭ制御が必要となっている。

このデジタルＰＷＭのためのカウンタやタイマはクロック同期のフル・デジタル回路によって実現されることが可能であるが、その場合の時間分解能はクロック周期で制限されることになる。例えば、１０ｎｓの時間分解能を得るには、１００ＭＨｚのクロックが必要となる。しかし、近年の電源モジュールの小型化の要求から、インダクタ、キャパシタの部品サイズを縮小するために高いスイッチング周波数が必要とされ、それに対応してＰＷＭの時間分解能も向上する必要がある。例えば、１００ｋＨｚのスイッチング周波数で１０ビットの分解能を実現するためには１０ｎｓ分解能のＰＷＭが必要であり、１００ＭＨｚのクロックを使用するフル・デジタルのカウンタやタイマ等で実現することは比較的容易である。一方、１ＭＨｚのスイッチング周波数で上述と同等の１０ビット分解能を実現するためには、１ｎｓ分解能のＰＷＭが必要となり、フル・デジタルのカウンタやタイマで実現しようとすると１ＧＨｚのクロックが必要となる。しかし、この１ＧＨｚの高周波クロックのマイクロコントローラや専用制御ＩＣでの使用は困難であるので、低周波クロックを使用して、クロック周期以下の時間分解能を実現するための何らかの時間補間方式を併用することが必要となる。

このようなデジタルＰＷＭの時間補間方式として、下記非特許文献１にはデジタル遅延ロックループ(ＤＬＬ)を有するハイブリッドデジタルＰＷＭ信号生成回路が記載されている。５ビットのハイブリッドデジタルＰＷＭは、３ビットカウンタと２ビット遅延線とから構成され、カウンタはデューティサイクル命令の上位ビットで制御され、遅延線はデューティサイクル命令の下位ビットで制御される。

ＰＷＭの他の時間補間方式としては、下記特許文献１と下記特許文献２と下記特許文献３には、クロック信号に同期した三角波としきい値とを比較するアナログ比較器を有するデジタルＰＷＭ信号生成回路が記載されている。

下記特許文献１には、クロック信号に同期した互いに位相の異なる２つの三角波を発生して２つの三角波としきい値とを２個のアナログ比較器で比較することで、歪みの大きい三角波の角の部分を使用する必要が無く精度の良いＰＷＭ信号を生成することが記載されている。

下記特許文献２には、クロック信号の１クロックに相当する期間よりも長い期間(２クロック)の三角波を発生してしきい値とアナログ比較器で比較することで、三角波の直線性を十分に確保して高精度のパルス幅制御を行うことが記載されている。

下記特許文献３には、三角波(ランプ波)の出力が１／２Ｖｃｃとなる三角波の位相とクロック信号の立ち下りエッジとが一致するように位相比較器を使用してランプ波発生器のコンデンサに供給される充電電流を供給する電圧制御電流源をフィードバック制御して、ランプ波の直線性の最も良い部分を利用して高分解能のＰＷＭ信号を生成することが記載されている。

特開２００８−２１９１５５号 公報 特開２００９−０３３５５４号 公報 特表２００９−５０８３８０号 公報

Ｖａｈｉｄ Ｙｏｕｓｅｆｚａｄｅｈ ｅｔ ａｌ， "Ｈｙｂｒｉｄ ＤＰＷＭ ｗｉｔｈ Ｄｉｇｉｔａｌ−Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ"， ２００６ ＩＥＥＥ ＣＯＭＰＥＬ Ｗｏｒｋｓｈｏｐ， Ｒｅｎｓｓｅｌａｅｒ Ｐｏｌｙｔｅｃｈｎｉｃ Ｉｎｓｔｉｔｕｔｅ， Ｔｒｏｙ， ＮＹ， ＵＳＡ， Ｊｕｌｙ １６−１９，２００６， ＰＰ．１４２−１４８．

本発明者等は本発明に先立って、高電力効率のスイッチング電源に搭載可能なスイッチング電源制御用途に使用可能なマイクロコントローラの研究・開発に従事した。

この研究・開発において、本発明者等は最初に上記非特許文献１、上記特許文献１、上記特許文献２、上記特許文献３に記載のデジタルＰＷＭ信号生成回路について詳細に検討した。

図１０は、上記非特許文献１の記載に基づいて本発明に先立って本発明者等によって検討されたデジタルＰＷＭ信号生成回路の構成を示す図である。

図１０に示すデジタルＰＷＭ信号生成回路は、カウンタと、デジタル比較器と、遅延線の複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎと、遅延制御位相比較器と、セレクタと、セット／リセットフリップフロップＳＲ−ＦＦとから構成されている。

カウンタにクロック信号ＣＬＫが供給されることによって、クロック信号ＣＬＫに応答して、デジタルのタイマとしてのカウンタはカウント動作を実行する。デジタル比較器はカウンタのカウント値とデータ入力信号ＤＩＮの上位ビットとを比較することによって、クロック信号ＣＬＫの周期の整数倍の遅延を生成する。遅延制御位相比較器は、初段のディレイバッファＤＥＬ０のデータ信号ＤＴの立ち下りエッジがｎ−１段目のディレイバッファＤＥＬｎ−１の立ち上りエッジとｎ段目のディレイバッファＤＥＬｎの立ち上りエッジとの間に位置するように、複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎの各遅延量がクロック信号ＣＬＫの１周期以下にフィードバック制御する。また、データ入力信号ＤＩＮの下位ビットに応答して、セレクタは複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎのいずれか１個のディレイバッファの出力信号を選択する。

従って、データ入力信号ＤＩＮの上位ビットによって設定されるカウンタでのクロック信号ＣＬＫの周期の整数倍の遅延とデータ入力信号ＤＩＮの下位ビットによって設定されるセレクタでのクロック信号ＣＬＫの１周期以下の遅延によって、ＰＷＭ信号のパルス幅が決定される。カウンタのカウント初期値(カウンタ値＝０)によりセット／リセットフリップフロップＳＲ−ＦＦをセットする一方、セレクタの出力信号によってセット／リセットフリップフロップＳＲ−ＦＦをリセットすることで、一定周期でデータ入力信号ＤＩＮに従ったデューティサイクルを持つデジタルＰＷＭ出力信号ＰＷＭ_OUTを生成することができる。

しかしながら、図１０に示したデジタルＰＷＭ信号生成回路は、下記のような問題を有することが本発明に先立った本発明者等による検討によって明らかとされた。

すなわち、クロック信号ＣＬＫの１周期以下の時間分解能を向上するためには、遅延線の複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎの各最小遅延時間を、小さな値に設定する必要がある。しかし、そのためにはデジタルＰＷＭ信号生成回路を内蔵する半導体集積回路を微細化半導体製造プロセスで製造する必要があり、半導体集積回路の製造コストが高くなる。また、遅延線の複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎによってクロック信号ＣＬＫのハイレベルパルス幅の遅延時間を生成する必要があるので、遅延線の複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎの従属接続段数を大きくする必要がある。従って、消費電力が増大するとともに、遅延線の複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎの各出力端子からセレクタの出力端子までの各信号配線を等距離・等負荷・等遅延とする必要があり、半導体集積回路の半導体チップのレイアウト設計に大きな制約が必要となる。更に、遅延線の複数のディレイバッファＤＥＬ０、ＤＥＬ１、ＤＥＬ２…ＤＥＬｎはフィードバック制御型遅延ロックループ(ＤＬＬ)によって構成されているので、デジタルＰＷＭ信号生成回路の動作起動時に所望の定常状態に到達するまでの引き込み時間を必要として、動作起動時間が長くなると言う問題も有する。

図１１は、上記特許文献２の記載に基づいて、本発明に先立って本発明者等によって検討されたデジタルＰＷＭ信号生成回路の構成を示す図である。

図１１に示すデジタルＰＷＭ信号生成回路は、カウンタと、ゼロ判定器と、デジタル比較器と、三角波発生器と、レジスタと、デジタルアナログ変換器(ＤＡＣ)と、アナログ比較器と、セット／リセットフリップフロップＳＲ−ＦＦとから構成されている。

カウンタにクロック信号ＣＬＫが供給されることによって、クロック信号ＣＬＫに応答して、デジタルのタイマとしてのカウンタはカウント動作を実行する。ゼロ判定器はカウンタのカウント初期値(カウンタ値＝０)を判定して、ゼロ判定器からのゼロ判定出力信号によってセット／リセットフリップフロップＳＲ−ＦＦはセットされる。データ入力信号ＤＩＮはレジスタにセットされて、データ入力信号ＤＩＮの上位ビットはデジタル比較器の一方の入力端子に供給され、データ入力信号ＤＩＮの下位ビットはデジタルアナログ変換器(ＤＡＣ)の入力端子に供給される。デジタル比較器の他方の入力端子にカウンタのカウント値が供給され、デジタル比較器の比較出力信号は三角波発生器の入力端子に供給される。デジタルアナログ変換器(ＤＡＣ)のアナログ基準電圧Ｖ_REFと三角波発生器の三角波出力信号ＲＡＭＰとはアナログ比較器によって比較され、アナログ比較器の比較出力信号によってセット／リセットフリップフロップＳＲ−ＦＦはリセットされる。

図１２は、図１１に示した上記特許文献２の記載に基づき本発明に先立って本発明者等によって検討されたデジタルＰＷＭ信号生成回路の動作を説明するためのデジタルＰＷＭ信号生成回路の各部の波形を示す図である。

図１２には、最初にカウンタに供給されるクロック信号ＣＬＫの波形が示されている。図１２には、次に、カウンタのカウント値Ａ(カウンタ値＝０〜７)とゼロ判定器のゼロ判定出力信号Ｂが示されている。図１２には、更に、データ入力信号ＤＩＮの上位ビットとデジタル比較器の比較出力信号Ｃとが示されている。図１２には、また更にデジタルアナログ変換器(ＤＡＣ)のアナログ基準電圧Ｖ_REFと三角波発生器の三角波出力信号ＲＡＭＰとが示されている。図１２には、最後にアナログ比較器の比較出力信号Ｄとセット／リセットフリップフロップＳＲ−ＦＦからのデジタルＰＷＭ出力信号ＰＷＭ_OUTとが示されている。

しかしながら、図１１と図１２とで説明したデジタルＰＷＭ信号生成回路は、下記のような問題を有することが本発明に先立った本発明者等による検討によって明らかとされた。

すなわち、図１２に示す波形図の三角波出力信号ＲＡＭＰのスロープ部分はクロック２周期分に相当するので、三角波発生器とアナログ比較器とをクロック２周期分動作させる必要があるので、三角波発生器とアナログ比較器とからなるアナログ回路の消費電力が増大する。また、デジタルアナログ変換器(ＤＡＣ)のアナログ基準電圧Ｖ_REFの略２倍の電圧レベルの電圧振幅を有する三角波出力信号ＲＡＭＰを三角波発生器が発生する必要があるので、三角波発生器の消費電力が増大する。

一方、上記特許文献１や上記特許文献３に記載のＰＷＭ信号生成回路では、歪みの大きい三角波のピークとボトムとを不使用としているので、三角波信号の電圧振幅を増大する必要があり三角波発生器の消費電力が増大する。

更に上記特許文献３に記載のＰＷＭ信号生成回路では、１／２Ｖｃｃとなる三角波の位相とクロック信号の立ち下りエッジとを位相比較する位相比較器を常時動作させる必要があり、消費電力が増大する。また、フィードバックループの周波数特性によって、フィードバック制御による三角波スロープ制御が遅延したり、電源電圧変動の補償動作が遅延する可能性があり、その遅延の間のデジタルＰＷＭの時間補間に誤差が発生する可能性があることも、本発明に先立った本発明者等による検討によって明らかとされた。

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。

従って、本発明の目的とするところは、低消費電力と高精度のＰＷＭ信号生成回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な実施の形態によるＰＷＭ信号生成回路は、カウンタ(２)と、スロープ波生成器(４)と、ピーク検出器(５)と、デジタルアナログ変換器(６)と、アナログ比較器(７)と、デジタル出力回路(８)とを具備する(図１参照)。

前記カウンタ(２)は、前記デジタル入力信号(ＤＩＮ)の上位ビットに従ってクロック信号(ＣＬＫ)の１周期の整数倍のパルス幅を生成する。

前記スロープ波生成器(４)は、前記カウンタ(２)による前記クロック信号(ＣＬＫ)の前記１周期の前記整数倍の前記パルス幅の生成の後の前記クロック信号(ＣＬＫ)の他の１周期の間に、所定の傾斜を持つスロープ波(ＳＬＯＰＥ_OUT)を生成する。

前記ピーク検出器(５)は、前記スロープ波生成器(４)から生成される前記スロープ波のピーク値に対応する基準電圧(Ｖ_REF)を生成する。

前記デジタルアナログ変換器(６)は、前記ピーク検出器(５)から供給される前記基準電圧(Ｖ_REF)をフルスケール電圧として、前記フルスケール電圧以下の電圧レベルが前記デジタル入力信号(ＤＩＮ)の下位ビットによって指定されるアナログ出力電圧(ＤＡＣ_OUT)を生成する。

前記アナログ比較器(７)は、前記デジタルアナログ変換器(６)から生成される前記アナログ出力電圧と前記スロープ波生成器(４)から前記他の１周期の間に生成される前記スロープ波を比較することによって、前記アナログ出力電圧と前記スロープ波とが交差するタイミングを前記１周期の間で検出する。

前記デジタル出力回路(８)は、前記カウンタ(２)によって生成された前記１周期の前記整数倍の前記パルス幅と前記アナログ比較器(７)によって検出された前記他の１周期の間の前記タイミングとを加算した出力パルス幅を持ったパルス幅変調出力信号(ＰＷＭ_OUT)を出力することを特徴とするものである(図２参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、低消費電力と高精度のＰＷＭ信号生成回路を提供することができる。

図１は、本発明の実施の形態１と本発明の実施の形態２とによるＰＷＭ信号生成回路の構成を示す図である。 図２は、図１に示した本発明の実施の形態１によるＰＷＭ信号生成回路の動作を説明するためのＰＷＭ信号生成回路の各部の波形を示す図である。 図３は、図１に示した本発明の実施の形態１によるＰＷＭ信号生成回路に含まれるスロープ波生成器４とピーク検出器５の構成を示す図である。 図４は、図３に示したスロープ波生成器４とピーク検出器５の動作を説明するためのスロープ波生成器４とピーク検出器５の各部の波形を示す図である。 図５は、図１に示した本発明の実施の形態１によるＰＷＭ信号生成回路に含まれるデジタルアナログ変換器(ＤＡＣ)６の構成を示す図である。 図６は、図１に示した本発明の実施の形態２によるＰＷＭ信号生成回路の動作を説明するためのＰＷＭ信号生成回路の各部の波形を示す図である。 図７は、本発明の実施の形態３によるＰＷＭ信号生成回路の構成を示す図である。 図８は、本発明の実施の形態４によるモノリシックシリコン半導体集積回路の構成を示す図である。 図９は、図１と図２とで説明したアナログ回路が間欠動作を実行する本発明の実施の形態１のＰＷＭ信号生成回路の消費電力と、図１０で説明した上記非特許文献１に基づき本発明に先立って本発明者等によって検討されたＰＷＭ信号生成回路の消費電力と、図１と図６で説明したアナログ回路が間欠動作を実行しない本発明の実施の形態２のＰＷＭ信号生成回路の消費電力とを示す図である。 図１０は、非特許文献１の記載に基づいて本発明に先立って本発明者等によって検討されたデジタルＰＷＭ信号生成回路の構成を示す図である。 図１１は、特許文献２の記載に基づいて本発明に先立って本発明者等によって検討されたデジタルＰＷＭ信号生成回路の構成を示す図である。 図１２は、図１１に示した特許文献２の記載に基づき本発明に先立って本発明者等によって検討されたデジタルＰＷＭ信号生成回路の動作を説明するためのデジタルＰＷＭ信号生成回路の各部の波形を示す図である。

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態は、カウンタ(２)と、スロープ波生成器(４)と、ピーク検出器(５)と、デジタルアナログ変換器(６)と、アナログ比較器(７)と、デジタル出力回路(８)とを具備するＰＷＭ信号生成回路である(図１参照)。

前記カウンタ(２)は、デジタル入力信号(ＤＩＮ)の上位ビットに従ってクロック信号(ＣＬＫ)の１周期の整数倍のパルス幅を生成する。

前記スロープ波生成器(４)は、前記カウンタ(２)による前記クロック信号(ＣＬＫ)の前記１周期の前記整数倍の前記パルス幅の生成の後の前記クロック信号(ＣＬＫ)の他の１周期の間に、所定の傾斜を持つスロープ波(ＳＬＯＰＥ_OUT)を生成する。

前記ピーク検出器(５)は、前記スロープ波生成器(４)から生成される前記スロープ波のピーク値に対応する基準電圧(Ｖ_REF)を生成する。

前記デジタルアナログ変換器(６)は、前記ピーク検出器(５)から供給される前記基準電圧(Ｖ_REF)をフルスケール電圧として、前記フルスケール電圧以下の電圧レベルが前記デジタル入力信号(ＤＩＮ)の下位ビットによって指定されるアナログ出力電圧(ＤＡＣ_OUT)を生成する。

前記アナログ比較器(７)は、前記デジタルアナログ変換器(６)から生成される前記アナログ出力電圧と前記スロープ波生成器(４)から前記他の１周期の間に生成される前記スロープ波を比較することによって、前記アナログ出力電圧と前記スロープ波とが交差するタイミングを前記１周期の間で検出する。

前記デジタル出力回路(８)は、前記カウンタ(２)によって生成された前記１周期の前記整数倍の前記パルス幅と前記アナログ比較器(７)によって検出された前記他の１周期の間の前記タイミングとを加算した出力パルス幅を持ったパルス幅変調出力信号(ＰＷＭ_OUT)を出力することを特徴とするものである(図２参照)。

前記実施の形態によれば、低消費電力と高精度のＰＷＭ信号生成回路を提供することができる。

好適な実施の形態によれば、前記アナログ比較器(７)により前記他の１周期の間で前記タイミングを検出する前に、前記デジタルアナログ変換器(６)に供給される前記基準電圧(Ｖ_REF)を前記ピーク検出器(５)で生成するために、前記カウンタ(２)は前記スロープ波生成器(４)に前記スロープ波(ＳＬＯＰＥ_OUT)の事前生成を指示することを特徴とするものである(図２参照)。

他の好適な実施の形態によれば、前記カウンタ(２)からの指示に応答して前記スロープ波生成器(４)が前記スロープ波(ＳＬＯＰＥ_OUT)を事前生成して前記基準電圧(Ｖ_REF)が前記ピーク検出器(５)で生成された後に、前記アナログ比較器(７)により前記他の１周期の間で前記タイミングを検出する前に、前記スロープ波生成器(４)は事前生成した前記スロープ波(ＳＬＯＰＥ_OUT)の電圧レベルを低レベルに設定することを特徴とするものである(図２参照)。

より好適な実施の形態によれば、前記デジタル出力回路(８)は、フリップフロップによって構成される。

前記デジタル出力回路を構成する前記フリップフロップ(８)がセット状態に設定されることにより、前記出力パルス幅を持った前記パルス幅変調出力信号(ＰＷＭ_OUT)の出力が開始され、前記タイミングで前記フリップフロップ(８)がリセット状態に設定されることにより、前記出力パルス幅を持った前記パルス幅変調出力信号(ＰＷＭ_OUT)の出力が停止されることを特徴とするものである(図２参照)。

他のより好適な実施の形態によるＰＷＭ信号生成回路は、前記クロック信号(ＣＬＫ)が供給される分周器(３)を更に具備する。

前記分周器(３)から生成される分周クロック信号(ＤＩＶＣＬＫ)に応答して、前記デジタル出力回路を構成する前記フリップフロップ(８)が前記セット状態に設定されることを特徴とするものである(図２参照)。

具体的な実施の形態によるＰＷＭ信号生成回路は、前記デジタル入力信号(ＤＩＮ)の前記上位ビットと前記下位ビットとを保持するレジスタ(１)を更に具備することを特徴とするものである(図１参照)。

より具体的な実施の形態によるＰＷＭ信号生成回路は、前記ピーク検出器(５)から生成される前記基準電圧(Ｖ_REF)がアナログ入力端子に供給されるアナログデジタル変換器(９)を更に具備する。

前記スロープ波生成器(４)は、充放電容量(Ｃ０)と、前記充放電容量に充電電流を供給する定電流源(ＣＳ)とを含み、前記スロープ波生成器(４)の前記定電流源(ＣＳ)の前記充電電流は、前記アナログデジタル変換器(９)のデジタル出力信号によって調整可能とされたことを特徴とするものである(図７参照)。

最も具体的な実施の形態は、前記ＰＷＭ信号生成回路はスイッチング電源に使用され、前記ＰＷＭ信号生成回路から出力される前記パルス幅変調出力信号(ＰＷＭ_OUT)は前記スイッチング電源の出力電圧(Ｖ_OUT)の制御に使用されることを特徴とするものである(図８参照)。

〔２〕本発明の別の観点の代表的な実施の形態は、カウンタ(２)と、スロープ波生成器(４)と、ピーク検出器(５)と、デジタルアナログ変換器(６)と、アナログ比較器(７)と、デジタル出力回路(８)とを具備するＰＷＭ信号生成回路を内蔵する半導体集積回路である(図１参照)。

前記カウンタ(２)は、デジタル入力信号(ＤＩＮ)の上位ビットに従ってクロック信号(ＣＬＫ)の１周期の整数倍のパルス幅を生成する。

前記スロープ波生成器(４)は、前記カウンタ(２)による前記クロック信号(ＣＬＫ)の前記１周期の前記整数倍の前記パルス幅の生成の後の前記クロック信号(ＣＬＫ)の他の１周期の間に、所定の傾斜を持つスロープ波(ＳＬＯＰＥ_OUT)を生成する。

前記ピーク検出器(５)は、前記スロープ波生成器(４)から生成される前記スロープ波のピーク値に対応する基準電圧(Ｖ_REF)を生成する。

前記デジタルアナログ変換器(６)は、前記ピーク検出器(５)から供給される前記基準電圧(Ｖ_REF)をフルスケール電圧として、前記フルスケール電圧以下の電圧レベルが前記デジタル入力信号(ＤＩＮ)の下位ビットによって指定されるアナログ出力電圧(ＤＡＣ_OUT)を生成する。

前記アナログ比較器(７)は、前記デジタルアナログ変換器(６)から生成される前記アナログ出力電圧と前記スロープ波生成器(４)から前記他の１周期の間に生成される前記スロープ波を比較することによって、前記アナログ出力電圧と前記スロープ波とが交差するタイミングを前記１周期の間で検出する。

前記デジタル出力回路(８)は、前記カウンタ(２)によって生成された前記１周期の前記整数倍の前記パルス幅と前記アナログ比較器(７)によって検出された前記他の１周期の間の前記タイミングとを加算した出力パルス幅を持ったパルス幅変調出力信号(ＰＷＭ_OUT)を出力することを特徴とするものである(図２参照)。

前記実施の形態によれば、低消費電力と高精度のＰＷＭ信号生成回路を提供することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《実施の形態１によるＰＷＭ信号生成回路の構成》
図１は、本発明の実施の形態１によるＰＷＭ信号生成回路の構成を示す図である。

図１に示す本発明の実施の形態１によるＰＷＭ信号生成回路は、レジスタ１と、カウンタ２と、分周器３と、スロープ波生成器４と、ピーク検出器５と、デジタルアナログ変換器(ＤＡＣ)６と、アナログ比較器７と、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８とから構成されている。

データ入力信号ＤＩＮがレジスタ１にセットされ、データ入力信号ＤＩＮの上位ビットはカウンタ２に供給され、データ入力信号ＤＩＮの下位ビットはデジタルアナログ変換器(ＤＡＣ)６の入力端子に供給される。

分周器３にクロック信号ＣＬＫが供給されることによって、分周器３は分周クロックＤＩＶＣＬＫを生成する。特に、分周器３の出力端子から生成される分周クロックＤＩＶＣＬＫの周期がセット／リセットフリップフロップ(ＳＲ−ＦＦ)８の出力端子から生成されるデジタルＰＷＭ出力信号ＰＷＭ_OUTの周期と一致するように、分周器３の分周数が設定される。また、分周器３の出力端子から生成される分周クロックＤＩＶＣＬＫは、レジスタ１のトリガ端子とセット／リセットフリップフロップ(ＳＲ−ＦＦ)８のセット入力端子とに供給される。

カウンタ２にクロック信号ＣＬＫが供給されることによって、クロック信号ＣＬＫに応答して、デジタルのタイマとしてのカウンタ２はカウント動作を実行する。カウンタ２がレジスタ１から供給されるデータ入力信号ＤＩＮの上位ビットによって指定されたカウント値までのカウント動作を完了すると、カウンタ２はスロープ波生成器４にスロープ波生成器活性化信号を供給してクロック信号ＣＬＫの１周期の間にスロープ波の発生を指示する。

クロック信号ＣＬＫの１周期のスロープ波発生期間に発生されるスロープ波ＳＬＯＰＥ_OUTと、レジスタ１から供給されるデータ入力信号ＤＩＮの下位ビットによって指定されたデジタルアナログ変換器(ＤＡＣ)６の出力信号ＤＡＣ_OUTが、アナログ比較器７によって電圧比較される。アナログ比較器７の比較出力信号は、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８のリセット入力端子に供給される。

一方、カウンタ２がデータ入力信号ＤＩＮの上位ビットにより指定されたカウント値までのカウント動作の完了以前にも、カウンタ２はスロープ波生成器４にスロープ波生成器活性化信号を供給してスロープ波生成器４にスロープ波の事前発生を指示する。この事前発生したスロープ波ＳＬＯＰＥ_OUTがピーク値に到達するタイミングで、カウンタ２はピーク検出器５にピーク保持指示信号を供給する。

従って、スロープ波ＳＬＯＰＥ_OUTのピーク値とピーク保持指示信号に応答して、ピーク検出器５はスロープ波ＳＬＯＰＥ_OUTのピーク値に対応する基準電圧Ｖ_REFを生成して、デジタルアナログ変換器(ＤＡＣ)６に供給する。その結果、デジタルアナログ変換器(ＤＡＣ)６は、基準電圧Ｖ_REFの電圧レベルと一致するフルスケールの出力信号ＤＡＣ_OUTを出力して、フルスケール以下の低電圧レベルの出力信号ＤＡＣ_OUTはデータ入力信号ＤＩＮの下位ビットによって指定される。

《実施の形態１のＰＷＭ信号生成回路の動作》
図２は、図１に示した本発明の実施の形態１によるＰＷＭ信号生成回路の動作を説明するためのＰＷＭ信号生成回路の各部の波形を示す図である。

図２には、最初にデータ入力信号ＤＩＮと、カウンタ２に供給されるクロック信号ＣＬＫの波形と、分周器３から生成される分周クロックＤＩＶＣＬＫとが示されている。

図２には、次に、スロープ波生成器４から生成されるスロープ波ＳＬＯＰＥ_OUTの波形と、ピーク検出器５から生成される基準電圧Ｖ_REFの波形と、デジタルアナログ変換器(ＤＡＣ)６から生成される出力信号ＤＡＣ_OUTの波形とが示されている。図１２には、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８からのデジタルＰＷＭ出力信号ＰＷＭ_OUTの波形とカウンタ２のカウント動作によるカウント値とが示されている。

まず、クロック信号ＣＬＫの１サイクル目の期間に、分周器３から生成される分周クロックＤＩＶＣＬＫのローレベルからハイレベルへの立ち上りエッジがセット／リセットフリップフロップ８のセット入力端子に供給されるので、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８はセット状態に設定される。

例えば、データ入力信号ＤＩＮの上位４ビットが“０１００”であり、下位３ビットが“１００”であると想定する。すると、カウンタ２は、カウンタ２のカウント初期値“０”からデータ入力信号ＤＩＮの上位４ビット “０１００”に対応するカウンタ２のカウント値“４”よりも１つ大きなカウント値“５”に到達する時点迄のクロック信号ＣＬＫの５サイクルの期間にセット／リセットフリップフロップ(ＳＲ−ＦＦ)８からハイレベルのデジタルＰＷＭ出力信号ＰＷＭ_OUTが出力されるように、デジタルアナログ変換器(ＤＡＣ)６とアナログ比較器７を制御する。すなわち、クロック信号ＣＬＫの５サイクル目の期間と６サイクル目の期間に、カウンタ２からハイレベルのＤＡＣ活性化信号とアナログ比較器活性化信号とがデジタルアナログ変換器(ＤＡＣ)６とアナログ比較器７とにそれぞれ供給される。

一方、クロック信号ＣＬＫの５サイクル目の期間では、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの波形の電圧レベルは、スロープ波生成器４の放電動作によってデジタルアナログ変換器(ＤＡＣ)６の出力信号ＤＡＣ_OUTの電圧レベルよりも低電圧に設定される。その結果、クロック信号ＣＬＫの５サイクル目の期間に、アナログ比較器７の出力端子からハイレベルのリセット信号がセット／リセットフリップフロップ(ＳＲ−ＦＦ)８のリセット入力端子に供給されることはない。

更に、クロック信号ＣＬＫの１サイクル目の期間から４サイクル目の期間には、カウンタ２からローレベルのＤＡＣ活性化信号とアナログ比較器活性化信号とがデジタルアナログ変換器(ＤＡＣ)６とアナログ比較器７にそれぞれ供給されているので、アナログ比較器７の出力端子からハイレベルのリセット信号がセット／リセットフリップフロップ(ＳＲ−ＦＦ)８のリセット入力端子に供給されることはない。従って、クロック信号ＣＬＫの１サイクル目の期間から５サイクル目の期間では、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８はセット状態に存在しているので、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８からハイレベルのデジタルＰＷＭ出力信号ＰＷＭ_OUTが出力される。

次に、クロック信号ＣＬＫの６サイクル目の期間では、スロープ波生成器４の充電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの波形の電圧レベルは上昇する。一方、この間には、デジタルアナログ変換器(ＤＡＣ)６は、データ入力信号ＤＩＮの下位３ビット“１００”に対応した出力信号ＤＡＣ_OUTを出力する。クロック信号ＣＬＫの６サイクル目の期間のあるタイミングで、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの上昇波形の電圧レベルはデジタルアナログ変換器(ＤＡＣ)６の出力信号ＤＡＣ_OUTの電圧レベルを超過する。

従って、このタイミングにて、アナログ比較器７の出力端子からハイレベルのリセット信号が、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８のリセット入力端子に供給される。その結果、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８はリセット状態とされるので、デジタルＰＷＭ出力信号ＰＷＭ_OUTはハイレベルからローレベルに変化する。

一方、それ以前のクロック信号ＣＬＫの３サイクル目の期間に、カウンタ２はスロープ波生成器４にスロープ波生成器活性化信号を供給してスロープ波生成器４にスロープ波の事前発生を指示する。この事前発生したスロープ波ＳＬＯＰＥ_OUTがピーク値に到達するクロック信号ＣＬＫの４サイクル目のタイミングで、カウンタ２はピーク検出器５にピーク保持指示信号を供給する。

従って、クロック信号ＣＬＫの４サイクル目の期間では、スロープ波ＳＬＯＰＥ_OUTのピーク値とピーク保持指示信号に応答して、ピーク検出器５はスロープ波ＳＬＯＰＥ_OUTのピーク値に対応する基準電圧Ｖ_REFを生成して、デジタルアナログ変換器(ＤＡＣ)６に供給する。その後、クロック信号ＣＬＫの５サイクル目の期間に、スロープ波生成器４の放電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの波形の電圧レベルは、ゼロレベルに復帰される。また、デジタルアナログ変換器(ＤＡＣ)６は、ピーク検出器５から供給される基準電圧Ｖ_REFの電圧レベルをフルスケールとする出力信号ＤＡＣ_OUTを出力する。デジタルアナログ変換器(ＤＡＣ)６から実際に出力される出力信号ＤＡＣ_OUTの電圧レベルは、データ入力信号ＤＩＮの下位ビットによって指定される。

特にデータ入力信号ＤＩＮの下位ビットに従って高精度の時間補間動作を実行するためには、スロープ波生成器４から生成されるスロープ波ＳＬＯＰＥ_OUTのピーク値と、デジタルアナログ変換器(ＤＡＣ)６から生成されるフルスケール出力信号ＤＡＣ_OUTのレベル_、すなわち基準電圧Ｖ_REFの電圧レベルとを一致する必要がある。

図１と図２とに示した本発明の実施の形態１によるＰＷＭ信号生成回路によれば、ピーク検出器５はスロープ波ＳＬＯＰＥ_OUTのピーク値に対応する基準電圧Ｖ_REFを生成して、デジタルアナログ変換器(ＤＡＣ)６に供給する。また、デジタルアナログ変換器(ＤＡＣ)６は、基準電圧Ｖ_REFの電圧レベルと一致するフルスケールの出力信号ＤＡＣ_OUTを出力する。従って、図１と図２とに示した本発明の実施の形態１によるＰＷＭ信号生成回路によれば、データ入力信号ＤＩＮの下位ビットに従って高精度の時間補間動作を実行することが可能となる。

また、図１と図２に示した本発明の実施の形態１によるＰＷＭ信号生成回路によれば、スロープ波生成器４から発生されるスロープ波ＳＬＯＰＥ_OUTの波形のピーク電圧レベルとデジタルアナログ変換器(ＤＡＣ)６のフルスケール基準電圧Ｖ_REFの電圧レベルとは同一レベルとなるので、スロープ波生成器４の消費電力を低減することが可能となる。

更に、図１と図２に示した本発明の実施の形態１によるＰＷＭ信号生成回路によれば、スロープ波生成器４とピーク検出器５とデジタルアナログ変換器(ＤＡＣ)６とアナログ比較器７のそれぞれの活性動作期間が限定された間欠動作とされているので、ＰＷＭ信号生成回路の消費電力を低減することが可能となる。

また、図１と図２とに示した本発明の実施の形態１によるＰＷＭ信号生成回路では、スロープ波生成器４から発生されるスロープ波ＳＬＯＰＥ_OUTの波形のピークが平坦とされ、スロープ波ＳＬＯＰＥ_OUTが台形に近い波形としているが、これはピーク検出を容易にするためである。上記特許文献１と上記特許文献２と上記特許文献３に記載のデジタルＰＷＭ信号生成回路のようにクロック信号に同期した三角波を使用した場合には、三角波の頂上から低下する部分が高周波数ノイズ成分を含むため、ピーク検出器５によってピークを低ノイズレベルで検出して保持することが困難である。またピーク検出器５に極短時間のサンプリング動作をさせて正確にピークを検出しようとすると、ボルテージフォロワ回路の消費電力が増加することになる。

それに対して、図１と図２とに示した本発明の実施の形態１によるＰＷＭ信号生成回路では、スロープ波生成器４から発生されるスロープ波ＳＬＯＰＥ_OUTの波形のピークが平坦とされているので、ピーク検出器５は平坦なピークを検出して保持すれば良いので、ピーク検出器５は比較的単純なサンプルアンドホールド回路で実現されることが可能である。

ここで、図２に示したように、デジタルアナログ変換器(ＤＡＣ)６のフルスケールの出力信号ＤＡＣ_OUTの電圧レベルを較正するためのピーク検出器５によるスロープ波ＳＬＯＰＥ_OUTのピーク値の検出による基準電圧Ｖ_REFの生成には、少なくともクロック信号ＣＬＫの３サイクルが必要となる。

従って、カウンタ２がカウント初期値“０”の状態のクロック信号ＣＬＫの１サイクル目の期間では、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの上昇電圧レベルによるデジタルアナログ変換器(ＤＡＣ)６の出力信号ＤＡＣ_OUTの電圧レベルの超過に基づくデータ入力信号ＤＩＮの下位ビットに従った時間補間動作を実行することが不可能となる。

カウンタ２がカウント初期値“０”の状態であるクロック信号ＣＬＫの１サイクル目の期間で、クロック信号ＣＬＫのどのサイクルでデータ入力信号ＤＩＮの下位ビットに従った時間補間動作を実行するかが判明する。従って、カウンタ２がスロープ波生成器４にスロープ波生成器活性化信号を供給してスロープ波生成器４にスロープ波の事前発生を指示できるのは、カウンタ２がカウント値“１”の状態であるクロック信号ＣＬＫの２サイクル目の期間からとなる。その結果、データ入力信号ＤＩＮの下位ビットに従った時間補間動作を実行することが可能となるのは、カウンタ２がカウント値“４”の状態であるクロック信号ＣＬＫの５サイクル目の期間からとなる。

従って、例えば、ＰＷＭ信号の周波数が１ＭＨz(周期１μｓ)であり、クロック信号ＣＬＫの周波数が５０ＭＨｚ(周期２０ｎｓ)の場合には、１０ｎｓのパルス幅(すなわち、デューティサイクル１％)のデジタルＰＷＭ出力信号ＰＷＭ_OUTは生成されることが不可能となる。生成可能なデジタルＰＷＭ出力信号ＰＷＭ_OUTは、パルス幅８０ｎｓ以上(すなわち、デューティサイクル５％以上)となる。

しかしながら、この制約は、通常のアプリケーションでは、実質的に問題となることはない。すなわち、例えば、スイッチング電源やモータ速度制御等のアプリケーションでは、１％や９９％と言う０％や１００％に近い値のデューティサイクルが必要となることはなく、通常では例えば１０％から９０％までのパルス幅をデータ入力信号ＤＩＮの上位ビットと下位ビットに従って設定可能であることで十分となる。

《スロープ波生成器とピーク検出器の構成》
図３は、図１に示した本発明の実施の形態１によるＰＷＭ信号生成回路に含まれるスロープ波生成器４とピーク検出器５の構成を示す図である。

図３に示すように、スロープ波生成器４は、充放電容量Ｃ０と、定電流源ＣＳと、充電スイッチＳＷ０と、放電スイッチＳＷ１と、電荷保持スイッチＳＷ２と、ボルテージフォロワＡｍｐとによって構成されている。定電流源ＣＳの一端に電源電圧Ｖｄｄが供給され、定電流源ＣＳの他端は充電スイッチＳＷ０の一端と電荷保持スイッチＳＷ２の一端に接続されている。電荷保持スイッチＳＷ２の他端は接地電位ＧＮＤに接続され、充電スイッチＳＷ０の他端はボルテージフォロワＡｍｐの差動増幅器の非反転入力端子＋と放電スイッチＳＷ１の一端と充放電容量Ｃ０の一端に接続され、放電スイッチＳＷ１の他端と充放電容量Ｃ０の他端は接地電位ＧＮＤに接続されている。ボルテージフォロワＡｍｐの差動増幅器の出力端子は反転入力端子−と接続され、ボルテージフォロワＡｍｐの出力端子からはスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTが生成されることが可能である。充電スイッチＳＷ０のオンとオフは充電制御信号のハイレベル電圧とローレベル電圧で制御され、放電スイッチＳＷ１のオンとオフとは放電制御信号のハイレベル電圧とローレベル電圧で制御され、電荷保持スイッチＳＷ２のオンとオフとは電荷保持制御信号のハイレベル電圧とローレベル電圧で制御される。

図３に示すように、ピーク検出器５は、サンプリングスイッチＳＷ３とホールド容量Ｃ１とによって構成されている。

サンプリングスイッチＳＷ３の一端にはスロープ波生成器４から生成されるスロープ波ＳＬＯＰＥ_OUTが供給され、サンプリングスイッチＳＷ３の他端はホールド容量Ｃ１の一端に接続され、ホールド容量Ｃ１の他端は接地電位ＧＮＤに接続され、サンプリングスイッチＳＷ３の他端とホールド容量Ｃ１の一端とからはスロープ波ＳＬＯＰＥ_OUTのピーク値に対応する基準電圧Ｖ_REFが生成されることが可能とされている。

《スロープ波生成器とピーク検出器の動作》
図４は、図３に示したスロープ波生成器４とピーク検出器５の動作を説明するためのスロープ波生成器４とピーク検出器５の各部の波形を示す図である。

図４には、カウンタ２に供給されるクロック信号ＣＬＫの波形と、スロープ波生成器４からのスロープ波ＳＬＯＰＥ_OUTの波形と、ピーク検出器５からの基準電圧Ｖ_REFの波形と、充電スイッチＳＷ０のオン・オフ状態と、放電スイッチＳＷ１のオン・オフ状態と、電荷保持スイッチＳＷ２のオン・オフ状態と、サンプリングスイッチＳＷ３のオン・オフ状態とが示されている。

図４に示すように、初期状態のクロック信号ＣＬＫの１サイクル目の期間Ｔ０では、充電スイッチＳＷ０はオフ状態に、放電スイッチＳＷ１はオフ状態に、電荷保持スイッチＳＷ２はオン状態に、サンプリングスイッチＳＷ３はオン状態にそれぞれ制御されている。従って、スロープ波生成器４から生成されるスロープ波ＳＬＯＰＥ_OUTとピーク検出器５からの基準電圧Ｖ_REFとは、ゼロボルトとされている。

クロック信号ＣＬＫの３サイクル目の期間Ｔ２では、充電スイッチＳＷ０はオン状態に、放電スイッチＳＷ１はオフ状態に、電荷保持スイッチＳＷ２はオフ状態に、サンプリングスイッチＳＷ３はオン状態にそれぞれ制御される。従って、スロープ波生成器４の充放電容量Ｃ０の充電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの電圧レベルは上昇を開始して、ピーク検出器５の基準電圧Ｖ_REFはスロープ波ＳＬＯＰＥ_OUTの電圧上昇に追従する。

クロック信号ＣＬＫの４サイクル目の期間Ｔ３では、充電スイッチＳＷ０はオフ状態に、放電スイッチＳＷ１はオフ状態に、電荷保持スイッチＳＷ２はオン状態に、サンプリングスイッチＳＷ３はオフ状態にそれぞれ制御される。従って、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの電圧レベルとピーク検出器５の基準電圧Ｖ_REFとは、それぞれピーク値に保持される。

クロック信号ＣＬＫの５サイクル目の期間Ｔ４では、充電スイッチＳＷ０はオフ状態に、放電スイッチＳＷ１はオン状態に、電荷保持スイッチＳＷ２はオン状態に、サンプリングスイッチＳＷ３はオフ状態にそれぞれ制御される。従って、スロープ波生成器４の充放電容量Ｃ０の放電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの電圧レベルは低下する一方、ピーク検出器５の基準電圧Ｖ_REFはピーク値に保持されている。

クロック信号ＣＬＫの６サイクル目の期間Ｔ５では、充電スイッチＳＷ０はオン状態に、放電スイッチＳＷ１はオフ状態に、電荷保持スイッチＳＷ２はオフ状態に、サンプリングスイッチＳＷ３はオフ状態にそれぞれ制御される。従って、スロープ波生成器４の充放電容量Ｃ０の充電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの電圧レベルは上昇を開始する一方、ピーク検出器５の基準電圧Ｖ_REFはピーク値に保持されている。

クロック信号ＣＬＫの７サイクル目の期間Ｔ６では、充電スイッチＳＷ０はオフ状態に、放電スイッチＳＷ１はオフ状態に、電荷保持スイッチＳＷ２はオン状態に、サンプリングスイッチＳＷ３はオン状態にそれぞれ制御される。従って、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの電圧レベルはピーク値に保持される一方、ピーク検出器５の基準電圧Ｖ_REFはこのピーク値に追従する。

クロック信号ＣＬＫの８サイクル目の期間Ｔ７では、充電スイッチＳＷ０はオフ状態に、放電スイッチＳＷ１はオン状態に、電荷保持スイッチＳＷ２はオン状態に、サンプリングスイッチＳＷ３はオフ状態にそれぞれ制御される。従って、従って、スロープ波生成器４の充放電容量Ｃ０の放電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの電圧レベルは低下する一方、ピーク検出器５の基準電圧Ｖ_REFはピーク値に保持されている。

《デジタルアナログ変換器の構成》
図５は、図１に示した本発明の実施の形態１によるＰＷＭ信号生成回路に含まれるデジタルアナログ変換器(ＤＡＣ)６の構成を示す図である。

図５に示すように、デジタルアナログ変換器(ＤＡＣ)６は、差動増幅器Ａｍｐと、ＮチャネルＭＯＳトランジスタＭＮ０と、第１抵抗Ｒと、４個のＰチャネルＭＯＳトランジスタＭＰ０〜ＭＰ３と、第２抵抗Ｒとから構成されている。

差動増幅器Ａｍｐの非反転入力端子＋にピーク検出器５から生成される基準電圧Ｖ_REFが供給され、差動増幅器Ａｍｐの出力端子の出力電圧はＮチャネルＭＯＳトランジスタＭＮ０のゲート電極に供給されている。ＮチャネルＭＯＳトランジスタＭＮ０のソース電極は第１抵抗Ｒの一端と差動増幅器Ａｍｐの反転入力端子−とに接続され、第１抵抗Ｒの他端は接地電位ＧＮＤに接続されている。

差動増幅器ＡｍｐとＮチャネルＭＯＳトランジスタＭＮ０とはボルテージフォロワとして動作するので、基準電圧Ｖ_REFが第１抵抗Ｒの両端間に供給されている。従って、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ０と第１抵抗Ｒとの直列接続経路に流れる基準電流Ｉ_REFは、次式で与えられる。

Ｉ_REF＝Ｖ_REF／Ｒ …(１)式

ここで、Ｒは、第１抵抗Ｒの抵抗値である。

ＰチャネルＭＯＳトランジスタＭＰ３のゲート電極とドレイン電極が接続されていることで、ＰチャネルＭＯＳトランジスタＭＰ３はダイオードとして動作する。電源電圧Ｖｄｄにソース電極が接続された４個のＰチャネルＭＯＳトランジスタＭＰ０〜ＭＰ３は、カレントミラーとして動作することが可能とされている。

ダイオード動作のＰチャネルＭＯＳトランジスタＭＰ３のソース・ゲート電圧に比例した電流Ｉ_２、Ｉ_１、Ｉ_０が、ＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース・ドレイン電流経路に、それぞれ流入することが可能とされている。ここで、ＰチャネルＭＯＳトランジスタＭＰ３のゲート幅Ｗｇ３と、ＰチャネルＭＯＳトランジスタＭＰ２のゲート幅Ｗｇ２と、ＰチャネルＭＯＳトランジスタＭＰ１のゲート幅Ｗｇ１と、ＰチャネルＭＯＳトランジスタＭＰ０のゲート幅Ｗｇ０とは、次式の関係に設定されている。

Ｗｇ３：Ｗｇ２：Ｗｇ１：Ｗｇ０＝８：４：２：１ …(２)式
従って、ＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース・ドレイン電流経路に流入可能な電流Ｉ_２、Ｉ_１、Ｉ_０は、それぞれ次式で与えられる。

Ｉ_２＝Ｉ_REF／２ …(３)式
Ｉ_１＝Ｉ_REF／４ …(４)式
Ｉ_０＝Ｉ_REF／８ …(５)式

《デジタルアナログ変換器の動作》
図５に示すデジタルアナログ変換器(ＤＡＣ)６において、上記(３)式乃至上記(５)式でそれぞれ与えられる電流Ｉ_２、Ｉ_１、Ｉ_０がＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース・ドレイン電流経路に実際に流入するか否かは、３ビットスイッチＤ２、Ｄ１、Ｄ０と反転３ビットスイッチ／Ｄ２、／Ｄ１、／Ｄ０の状態によって決定される。

ダイオード動作のＰチャネルＭＯＳトランジスタＭＰ３とＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のゲート電極との間に接続された３ビットスイッチＤ２、Ｄ１、Ｄ０がオン状態とされ、ＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース電極とゲート電極の間に接続された反転３ビットスイッチ／Ｄ２、／Ｄ１、／Ｄ０がオフ状態とされる場合には、上記(３)式乃至上記(５)式でそれぞれ与えられる電流Ｉ_２、Ｉ_１、Ｉ_０がＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース・ドレイン電流経路に実際に流入するものとなる。

それに対して、ダイオード動作のＰチャネルＭＯＳトランジスタＭＰ３とＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のゲート電極との間に接続された３ビットスイッチＤ２、Ｄ１、Ｄ０がオフ状態とされて、ＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース電極とゲート電極との間に接続された反転３ビットスイッチ／Ｄ２、／Ｄ１、／Ｄ０がオン状態とされる場合には、ＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース・ドレイン電流経路の電流Ｉ_２、Ｉ_１、Ｉ_０の電流値はゼロとなる。

また、ＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ１、ＭＰ０のソース・ドレイン電流経路の電流Ｉ_２、Ｉ_１、Ｉ_０は第２抵抗Ｒの一端に供給され、第２抵抗Ｒの他端は接地電位ＧＮＤに接続される。第２抵抗Ｒの電流は、デジタルアナログ変換器(ＤＡＣ)６のアナログ変換電流Ｉ_DACとなる。アナログ変換電流Ｉ_DACは、最小値のゼロから最大値の(Ｖ_REF／Ｒ)×(７／８)までの値となる。

このアナログ変換電流Ｉ_DACは第２抵抗Ｒによりデジタルアナログ変換器(ＤＡＣ)６のアナログ変換電圧Ｖ_DACに変換され、アナログ変換電圧Ｖ_DACは最小値のゼロから最大値のＶ_REF×７／８までの値となる。

［実施の形態２］
《実施の形態２によるＰＷＭ信号生成回路の構成》
図１は、本発明の実施の形態２によるＰＷＭ信号生成回路の構成を示す図である。

上述した本発明の実施の形態１によるＰＷＭ信号生成回路と全く同様に、図１に示す本発明の実施の形態２によるＰＷＭ信号生成回路は、レジスタ１と、カウンタ２と、分周器３と、スロープ波生成器４と、ピーク検出器５と、デジタルアナログ変換器(ＤＡＣ)６と、アナログ比較器７と、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８とから構成されている。

しかし、図１に示す本発明の実施の形態２によるＰＷＭ信号生成回路では、カウンタ２がカウント初期値“０”の状態のクロック信号ＣＬＫの１サイクル目の期間から既にカウンタ２はスロープ波生成器４にスロープ波生成器活性化信号を供給してクロック信号ＣＬＫの１周期の間にスロープ波の発生を指示する。また、クロック信号ＣＬＫの１サイクル目の期間から既に、カウンタ２はピーク検出器５にピーク保持指示信号を供給する。また更に、クロック信号ＣＬＫの１サイクル目の期間から既に、レジスタ１はデジタルアナログ変換器(ＤＡＣ)６にデータ入力信号ＤＩＮの下位ビットによって指定されるアナログ出力信号ＤＡＣ_OUTの出力を指示する。

更に、図１に示す本発明の実施の形態２によるＰＷＭ信号生成回路のスロープ波生成器４から発生されるスロープ波ＳＬＯＰＥ_OUTの波形のピークは、平坦とされるのではなく、三角波の頂点とされるものである。

《実施の形態２のＰＷＭ信号生成回路の動作》
図６は、図１に示した本発明の実施の形態２によるＰＷＭ信号生成回路の動作を説明するためのＰＷＭ信号生成回路の各部の波形を示す図である。

図６には、最初にデータ入力信号ＤＩＮと、カウンタ２に供給されるクロック信号ＣＬＫの波形と、分周器３から生成される分周クロックＤＩＶＣＬＫとが示されている。

本発明の実施の形態１による図２の波形図と異なり、図６に示す波形図では、カウンタ２がカウント初期値“０”の状態のクロック信号ＣＬＫの１サイクル目の期間から既に、クロック信号ＣＬＫに応答してスロープ波生成器４の出力から三角波のスロープ波ＳＬＯＰＥ_OUTの波形が生成されて、ピーク検出器５の出力からスロープ波生成器４の三角波のスロープ波ＳＬＯＰＥ_OUTのピーク値に一致した基準電圧Ｖ_REFが生成され、更にデジタルアナログ変換器(ＤＡＣ)６からデータ入力信号ＤＩＮの下位ビットによって指定されるアナログ出力信号ＤＡＣ_OUTが生成されている。

また図１に示す本発明の実施の形態２によるＰＷＭ信号生成回路のスロープ波生成器４は、三角波のスロープ波ＳＬＯＰＥ_OUTがそのピーク値に一致した基準電圧Ｖ_REFに到達するや否や放電動作を開始して三角波のスロープ波ＳＬＯＰＥ_OUTの電圧レベルは低下してゼロレベルに到達する。

まず、クロック信号ＣＬＫの１サイクル目の期間に、分周器３から生成される分周クロックＤＩＶＣＬＫのローレベルからハイレベルへの立ち上りエッジがセット／リセットフリップフロップ８のセット入力端子に供給されるので、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８はセット状態に設定される。従って、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８から、ハイレベルのデジタルＰＷＭ出力信号ＰＷＭ_OUTが出力される。

例えば、データ入力信号ＤＩＮの上位４ビットが“０１００”であり、下位３ビットが“１００”であると想定する。すると、カウンタ２は、カウンタ２のカウント初期値“０”からデータ入力信号ＤＩＮの上位４ビット “０１００”に対応するカウンタ２のカウント値“４”よりも１つ大きなカウント値“５”に到達する時点までのクロック信号ＣＬＫの５サイクルの期間、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８からハイレベルのデジタルＰＷＭ出力信号ＰＷＭ_OUTが出力されるように、アナログ比較器７を制御する。

更にクロック信号ＣＬＫの１サイクル目の期間から４サイクル目の期間には、カウンタ２からローレベルのアナログ比較器活性化信号がアナログ比較器７に供給されるので、アナログ比較器７の出力端子からハイレベルのリセット信号がセット／リセットフリップフロップ(ＳＲ−ＦＦ)８のリセット入力端子に供給されることはない。従って、クロック信号ＣＬＫの１サイクル目の期間から５サイクル目の期間ではセット／リセットフリップフロップ(ＳＲ−ＦＦ)８はセット状態に存在しているので、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８からハイレベルのデジタルＰＷＭ出力信号ＰＷＭ_OUTが出力される。

次に、クロック信号ＣＬＫの６サイクル目の期間では、スロープ波生成器４の充電動作によってスロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの波形の電圧レベルは上昇する。一方、当初からデジタルアナログ変換器(ＤＡＣ)６は、データ入力信号ＤＩＮの下位３ビット“１００”に対応した出力信号ＤＡＣ_OUTを出力している。クロック信号ＣＬＫの６サイクル目の期間のあるタイミングで、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの上昇波形の電圧レベルはデジタルアナログ変換器(ＤＡＣ)６の出力信号ＤＡＣ_OUTの電圧レベルを超過する。従って、このタイミングにて、アナログ比較器７の出力端子からハイレベルのリセット信号が、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８のリセット入力端子に供給される。その結果、セット／リセットフリップフロップ(ＳＲ−ＦＦ)８はリセット状態とされるので、デジタルＰＷＭ出力信号ＰＷＭ_OUTはハイレベルからローレベルに変化する。

図１と図６とに示した本発明の実施の形態２によるＰＷＭ信号生成回路によれば、ピーク検出器５はスロープ波ＳＬＯＰＥ_OUTのピーク値に対応する基準電圧Ｖ_REFを生成して、デジタルアナログ変換器(ＤＡＣ)６に供給する。また、デジタルアナログ変換器(ＤＡＣ)６は、基準電圧Ｖ_REFの電圧レベルと一致するフルスケールの出力信号ＤＡＣ_OUTを出力する。従って、図１と図６とに示した本発明の実施の形態２によるＰＷＭ信号生成回路によれば、データ入力信号ＤＩＮの下位ビットに従って高精度の時間補間動作を実行することが可能となる。

［実施の形態３］
《実施の形態３によるＰＷＭ信号生成回路の構成》
図７は、本発明の実施の形態３によるＰＷＭ信号生成回路の構成を示す図である。

図７に示す本発明の実施の形態３によるＰＷＭ信号生成回路が図１に示した本発明の実施の形態２によるＰＷＭ信号生成回路と相違するのは、下記の点である。

すなわち、図７に示す本発明の実施の形態３によるＰＷＭ信号生成回路には、スロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値をキャリブレーション(校正)するためのアナログデジタル変換器(ＡＤＣ)９が追加されている。このアナログデジタル変換器(ＡＤＣ)９のアナログ入力端子には、ピーク検出器５から生成される基準電圧Ｖ_REFが供給可能とされ、アナログデジタル変換器(ＡＤＣ)９のデジタル出力端子から生成されるデジタル信号に応答して定電流源ＣＳの充電電流Ｉ₀の電流値がキャリブレーション(校正)可能とされている。

尚、図７には図示されていないが、図７のスロープ波生成器４は、図３と同様に、充電スイッチＳＷ０、放電スイッチＳＷ１、ボルテージフォロワＡｍｐによって構成されている。しかし、図７に示すスロープ波生成器４では、説明の簡素化のために、こられは省略されている。

図７に示す本発明の実施の形態３によるＰＷＭ信号生成回路の全体が、モノリシックシリコン半導体集積回路に集積化される。その際に、半導体集積回路の製造誤差によって、スロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値が誤差を持つので、ピーク検出器５から生成される基準電圧Ｖ_REFの電圧値も誤差を持つことになる。

図７に示す本発明の実施の形態３によれば、図７に示すＰＷＭ信号生成回路が集積化されたモノリシックシリコン半導体集積回路の製造工程のテスト工程において、アナログデジタル変換器(ＡＤＣ)９を使用するスロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値のキャリブレーション(校正)動作が実行される。すなわち、このテスト工程では、最初にピーク検出器５から生成される基準電圧Ｖ_REFに応答するアナログデジタル変換器(ＡＤＣ)９の測定デジタル信号が所定の目標値と比較される。この測定デジタル信号が所定の目標値よりも大きい場合には、その誤差に対応して定電流源ＣＳの抵抗トリミング等によってスロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値が減少され、測定デジタル信号が所定の目標値よりも小さい場合には、その誤差に対応して定電流源ＣＳの抵抗トリミングによってスロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値が増加される。このようにして、スロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値の誤差が所定範囲内に制御され、ピーク検出器５からの基準電圧Ｖ_REFの誤差の低減も可能となる。尚、半導体集積回路の製造工程のテスト工程で、スロープ波生成器４の定電流源ＣＳの充電電流Ｉ₀の電流値のキャリブレーション(校正)に使用するアナログデジタル変換器(ＡＤＣ)９は、半導体集積回路に内蔵される汎用アナログデジタル変換器を利用することが可能である。この汎用アナログデジタル変換器は、通常動作時に種々の外部アナログ信号をデジタル変換して、半導体集積回路の内部でデジタル処理するために半導体集積回路に内蔵されたものである。しかし、テスト工程では、この汎用アナログデジタル変換器は、電流値キャリブレーション(校正)動作に活用することが可能である。

図７に示した本発明の実施の形態３によるＰＷＭ信号生成回路によれば、ピーク検出器５はスロープ波ＳＬＯＰＥ_OUTのピーク値に対応する基準電圧Ｖ_REFを生成してデジタルアナログ変換器(ＤＡＣ)６に供給する。またデジタルアナログ変換器(ＤＡＣ)６は、基準電圧Ｖ_REFの電圧レベルと一致するフルスケールの出力信号ＤＡＣ_OUTを出力する。従って、図７に示した本発明の実施の形態３によるＰＷＭ信号生成回路によれば、データ入力信号ＤＩＮの下位ビットに従って高精度の時間補間動作を実行することが可能となる。

また図７に示した本発明の実施の形態３によるＰＷＭ信号生成回路によれば、スロープ波生成器４のスロープ波ＳＬＯＰＥ_OUTの波形のピーク電圧レベルとデジタルアナログ変換器(ＤＡＣ)６のフルスケール基準電圧Ｖ_REFの電圧レベルとは同一レベルとなるので、スロープ波生成器４の消費電力を低減することが可能となる。

更に図７に示した本発明の実施の形態３によるＰＷＭ信号生成回路によれば、スロープ波ＳＬＯＰＥ_OUTのピーク値電圧Ｖ_REFの誤差の低減が可能であるのでＰＷＭ信号生成回路の電源電圧レベルの低下が可能となり、ＰＷＭ信号生成回路の消費電力を低減することが可能となる。

［実施の形態４］
《実施の形態４による半導体集積回路の構成》
図８は、本発明の実施の形態４によるモノリシックシリコン半導体集積回路の構成を示す図である。

図８に示す本発明の実施の形態４によるモノリシックシリコン半導体集積回路は、高電力効率を実現するスイッチング電源を構成するためのマイクロコントローラ(ＭＣＵ)１０である。図８のスイッチング電源は、非安定化入力電圧Ｖ_INを安定化された出力電圧Ｖ_OUTを生成する降圧型ＤＣ−ＤＣコンバータによって構成されたものである。

降圧型ＤＣ−ＤＣコンバータは、マイクロコントローラ(ＭＣＵ)１０と、ハイサイドスイッチとしての第１のＮチャネルパワーＭＯＳＦＥＴＭＮ０と、ローサイドスイッチとしての第２のＮチャネルパワーＭＯＳＦＥＴＭＮ１と、第１のドライバ回路ＤＲ０と、第２のドライバ回路ＤＲ１と、インダクタＬと、容量Ｃと、抵抗Ｒ０、Ｒ１とによって構成されている。非安定化入力電圧Ｖ_INは第１のＮチャネルパワーＭＯＳＦＥＴＭＮ０のドレインに供給され、第１のＮチャネルパワーＭＯＳＦＥＴＭＮ０のソースはインダクタＬの一端と第２のＮチャネルパワーＭＯＳＦＥＴＭＮ１のドレインに接続され、第２のＮチャネルパワーＭＯＳＦＥＴＭＮ１のソースは接地電位ＧＮＤに接続されている。インダクタＬの他端は容量Ｃ１の一端に接続され、容量Ｃ１の他端は接地電位ＧＮＤに接続され、インダクタＬの他端と容量Ｃ１の一端の接続点の出力ノードから安定化された出力電圧Ｖ_OUTが生成される。出力電圧Ｖ_OUTが分圧抵抗Ｒ０、Ｒ１により分圧されることによって、アナログ検出電圧Ｖ_DETが生成される。

一方、マイクロコントローラ(ＭＣＵ)１０は、アナログデジタル変換器(ＡＤＣ)１００と、加算器１０１と、デジタルシグナルプロセッサ(ＤＳＰ)１０２と、デジタルＰＷＭ信号生成回路１０３とを含んでいる。

分圧抵抗Ｒ０、Ｒ１によって生成されたアナログ検出電圧Ｖ_DETをアナログデジタル変換器(ＡＤＣ)１００はデジタル検出信号に変換して、デジタル検出信号は加算器１０１の反転入力端子に供給される。出力電圧Ｖ_OUTの目標値に対応するデジタル目標信号Ｖ_SETが加算器１０１の非反転入力端子に供給されるので、加算器１０１の出力端子からデジタル目標信号Ｖ_SETとデジタル検出信号との差分デジタル信号である誤差信号ＥＲＲＯＲがデジタルシグナルプロセッサ(ＤＳＰ)１０２の入力端子に供給される。従って、デジタルシグナルプロセッサ(ＤＳＰ)１０２は誤差信号ＥＲＲＯＲのデジタル増幅、デジタル積分、デジタル位相補償等のデジタル信号処理を実行することによって、誤差信号ＥＲＲＯＲに対応するデューティサイクルを持ったデータ入力信号ＤＩＮを生成してデジタルＰＷＭ信号生成回路１０３の入力端子に供給する。

図８に示した本発明の実施の形態４によるマイクロコントローラ(ＭＣＵ)１０のデジタルＰＷＭ信号生成回路１０３は、上述した本発明の実施の形態１乃至本発明の実施の形態３のいずれか１つのＰＷＭ信号生成回路によって構成されることができる。従って、マイクロコントローラ(ＭＣＵ)１０のデジタルＰＷＭ信号生成回路１０３は、デジタルシグナルプロセッサ(ＤＳＰ)１０２からのデータ入力信号ＤＩＮの上位ビットと下位ビットとで決定されるハイレベル期間のデジタルＰＷＭ出力信号ＰＷＭ_OUTが生成される。尚、デジタルＰＷＭ出力信号ＰＷＭ_OUTの周期は、デジタルＰＷＭ信号生成回路１０３に内蔵される分周器３からの分周クロックＤＩＶＣＬＫの周期によって決定される。

デジタルＰＷＭ信号生成回路１０３から生成されるデジタルＰＷＭ出力信号ＰＷＭ_OUTに応答して、第１のドライバ回路ＤＲ０はハイサイドスイッチとしての第１のＮチャネルパワーＭＯＳＦＥＴＭＮ０のゲートを駆動する。ハイサイドスイッチＭＮ０のオン期間はデジタルＰＷＭ出力信号ＰＷＭ_OUTのハイレベル期間によって決定され、この期間にインダクタＬと容量Ｃ１で構成されたローパスフィルタは非安定化入力電圧Ｖ_INによって充電される。また、デジタルＰＷＭ信号生成回路１０３からは他のデジタルＰＷＭ出力信号ＰＷＭ_OUT´が生成され、他のデジタルＰＷＭ出力信号ＰＷＭ_OUT´はデジタルＰＷＭ出力信号ＰＷＭ_OUTと略逆位相となるが、デジタルＰＷＭ出力信号ＰＷＭ_OUTと他のデジタルＰＷＭ出力信号ＰＷＭ_OUT´とが同時にハイレベルとならないように他のデジタルＰＷＭ出力信号ＰＷＭ_OUT´のハイレベルが調整される。デジタルＰＷＭ信号生成回路１０３から生成される他のデジタルＰＷＭ出力信号ＰＷＭ_OUT´に応答して、第２のドライバ回路ＤＲ１はローサイドスイッチとしての第２のＮチャネルパワーＭＯＳＦＥＴＭＮ１のゲートを駆動する。ローサイドスイッチＭＮ１のオン期間は他のデジタルＰＷＭ出力信号ＰＷＭ_OUT´のハイレベルの期間によって決定されて、この期間にインダクタＬと容量Ｃ１とで構成されたローパスフィルタは接地電位ＧＮＤに向かって放電される。従って、インダクタＬと容量Ｃ１で構成されたローパスフィルタの充電期間と放電期間の比によって、降圧型ＤＣ−ＤＣコンバータの出力電圧Ｖ_OUTが決定される。その結果、降圧型ＤＣ−ＤＣコンバータの負荷電流Ｉ_LOADが大幅に変動したとしても、分圧抵抗Ｒ０、Ｒ１とマイクロコントローラ(ＭＣＵ)１０とによるフィードバック制御によって、降圧型ＤＣ−ＤＣコンバータの出力電圧Ｖ_OUTは安定な値に維持されることが可能となる。

一方、高電力効率が要求される降圧型ＤＣ−ＤＣコンバータは、負荷電流Ｉ_LOADが小さい状態での降圧型ＤＣ−ＤＣコンバータ自体の消費電力が問題となる。

図９は、図１と図２とで説明したアナログ回路が間欠動作を実行する本発明の実施の形態１のＰＷＭ信号生成回路の消費電力と、図１０で説明した上記非特許文献１に基づき本発明に先立って本発明者等によって検討されたＰＷＭ信号生成回路の消費電力と、図１と図６で説明したアナログ回路が間欠動作を実行しない本発明の実施の形態２のＰＷＭ信号生成回路の消費電力とを示す図である。

図９の縦軸はＰＷＭ信号生成回路の消費電力を示し、図９の横軸はＰＷＭ信号生成回路の時間補間動作を制御するデータ入力信号ＤＩＮの下位ビットのビット数を示している。

図９で、線Ｌ１は図１と図２で説明したアナログ回路が間欠動作を実行する本発明の実施の形態１のＰＷＭ信号生成回路の消費電力を示し、線Ｌ２は図１０で説明した上記非特許文献１に基づき本発明に先立って本発明者等によって検討されたＰＷＭ信号生成回路の消費電力を示し、線Ｌ３は図１と図６で説明したアナログ回路が間欠動作を実行しない本発明の実施の形態２のＰＷＭ信号生成回路の消費電力を示している。

図９から、線Ｌ１によって示された図１と図２とで説明したアナログ回路が間欠動作を実行する本発明の実施の形態１のＰＷＭ信号生成回路の消費電力が一番小さなことが理解される。

また図９から、線Ｌ３によって示された図１と図６とで説明したアナログ回路が間欠動作を実行しない本発明の実施の形態２のＰＷＭ信号生成回路は消費電力が大きいが９ビットの時間補間動作が可能であることが理解される。それに対して、線Ｌ２によって示された図１０で説明した上記非特許文献１に基づき本発明に先立って本発明者等によって検討されたＰＷＭ信号生成回路は８ビットまでの時間補間動作しか可能ではない。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図８に示す本発明の実施の形態４による降圧型ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチとしての第１のパワーＭＯＳＦＥＴはＮチャネルからＰチャンネルのパワーＭＯＳＦＥＴに置換されることが可能である。その際に、第１のドライバ回路ＤＲ０は、ノン・インバータ型ドライバから信号反転を実行するインバータ型ドライバに置換されることが必要となる。

または、本発明によるＰＷＭ信号生成回路は、降圧型ＤＣ−ＤＣコンバータのスイッチング電源回路だけではなく、モータ速度制御等のアプリケーションにも利用されることが可能である。

１…レジスタ
２…カウンタ
３…分周器
４…スロープ波生成器
５…ピーク検出器
６…デジタルアナログ変換器(ＤＡＣ)
７…アナログ比較器
８…セット／リセットフリップフロップ(ＳＲ−ＦＦ)
９…アナログデジタル変換器(ＡＤＣ)
ＤＩＮ…データ入力信号
ＣＬＫ…クロック信号ＣＬＫ
ＤＩＶＣＬＫ…分周クロックＤＩＶＣＬＫ
ＳＬＯＰＥ_OUT…スロープ波
Ｖ_REF…アナログ基準電圧
ＤＡＣ_OUT…デジタルアナログ変換器６の出力信号
ＰＷＭ_OUT…デジタルＰＷＭ出力信号

Claims (16)

1. カウンタと、スロープ波生成器と、ピーク検出器と、デジタルアナログ変換器と、アナログ比較器と、デジタル出力回路とを具備するＰＷＭ信号生成回路であって、
   前記カウンタは、デジタル入力信号の上位ビットに従ってクロック信号の１周期の整数倍のパルス幅を生成して、
   前記スロープ波生成器は、前記カウンタによる前記クロック信号の前記１周期の前記整数倍の前記パルス幅の生成の後の前記クロック信号の他の１周期の間に、所定の傾斜を持つスロープ波を生成して、
   前記ピーク検出器は、前記スロープ波生成器から生成される前記スロープ波のピーク値に対応する基準電圧を生成して、
   前記デジタルアナログ変換器は、前記ピーク検出器から供給される前記基準電圧をフルスケール電圧として、前記フルスケール電圧以下の電圧レベルが前記デジタル入力信号の下位ビットによって指定されるアナログ出力電圧を生成して、
   前記アナログ比較器は、前記デジタルアナログ変換器から生成される前記アナログ出力電圧と前記スロープ波生成器から前記他の１周期の間に生成される前記スロープ波を比較することによって、前記アナログ出力電圧と前記スロープ波とが交差するタイミングを前記１周期の間で検出して、
   前記デジタル出力回路は、前記カウンタによって生成された前記１周期の前記整数倍の前記パルス幅と前記アナログ比較器によって検出された前記他の１周期の間の前記タイミングとを加算した出力パルス幅を持ったパルス幅変調出力信号を出力する
   ことを特徴とするＰＷＭ信号生成回路。
2. 請求項１において、
   前記アナログ比較器により前記他の１周期の間で前記タイミングを検出する前に、前記デジタルアナログ変換器に供給される前記基準電圧を前記ピーク検出器で生成するために、前記カウンタは前記スロープ波生成器に前記スロープ波の事前生成を指示する
   ことを特徴とするＰＷＭ信号生成回路。
3. 請求項２において、
   前記カウンタからの指示に応答して前記スロープ波生成器が前記スロープ波を事前生成して前記基準電圧が前記ピーク検出器で生成された後に、前記アナログ比較器により前記他の１周期の間で前記タイミングを検出する前に、前記スロープ波生成器は事前生成した前記スロープ波の電圧レベルを低レベルに設定する
   ことを特徴とするＰＷＭ信号生成回路。
4. 請求項３において、
   前記デジタル出力回路は、フリップフロップによって構成され、
   前記デジタル出力回路を構成する前記フリップフロップがセット状態に設定されることにより、前記出力パルス幅を持った前記パルス幅変調出力信号の出力が開始され、前記タイミングで前記フリップフロップがリセット状態に設定されることにより、前記出力パルス幅を持った前記パルス幅変調出力信号の出力が停止される
   ことを特徴とするＰＷＭ信号生成回路。
5. 請求項４において、
   前記ＰＷＭ信号生成回路は、前記クロック信号が供給される分周器を更に具備して、
   前記分周器から生成される分周クロック信号に応答して、前記デジタル出力回路を構成する前記フリップフロップが前記セット状態に設定される
   ことを特徴とするＰＷＭ信号生成回路。
6. 請求項５において、
   前記ＰＷＭ信号生成回路は、前記デジタル入力信号の前記上位ビットと前記下位ビットとを保持するレジスタを更に具備する
   ことを特徴とするＰＷＭ信号生成回路。
7. 請求項６において、
   前記ＰＷＭ信号生成回路は、前記ピーク検出器から生成される前記基準電圧がアナログ入力端子に供給されるアナログデジタル変換器を更に具備して、
   前記スロープ波生成器は、充放電容量と、前記充放電容量に充電電流を供給する定電流源とを含み、前記スロープ波生成器の前記定電流源の前記充電電流は、前記アナログデジタル変換器のデジタル出力信号によって調整可能とされた
   ことを特徴とするＰＷＭ信号生成回路。
8. 請求項７において、
   前記ＰＷＭ信号生成回路はスイッチング電源に使用され、前記ＰＷＭ信号生成回路から出力される前記パルス幅変調出力信号は前記スイッチング電源の出力電圧の制御に使用される
   ことを特徴とするＰＷＭ信号生成回路。
9. カウンタと、スロープ波生成器と、ピーク検出器と、デジタルアナログ変換器と、アナログ比較器と、デジタル出力回路とを具備するＰＷＭ信号生成回路を内蔵する半導体集積回路であって、
   前記カウンタは、デジタル入力信号の上位ビットに従ってクロック信号の１周期の整数倍のパルス幅を生成して、
   前記スロープ波生成器は、前記カウンタによる前記クロック信号の前記１周期の前記整数倍の前記パルス幅の生成の後の前記クロック信号の他の１周期の間に、所定の傾斜を持つスロープ波を生成して、
   前記ピーク検出器は、前記スロープ波生成器から生成される前記スロープ波のピーク値に対応する基準電圧を生成して、
   前記デジタルアナログ変換器は、前記ピーク検出器から供給される前記基準電圧をフルスケール電圧として、前記フルスケール電圧以下の電圧レベルが前記デジタル入力信号の下位ビットによって指定されるアナログ出力電圧を生成して、
   前記アナログ比較器は、前記デジタルアナログ変換器から生成される前記アナログ出力電圧と前記スロープ波生成器から前記他の１周期の間に生成される前記スロープ波を比較することによって、前記アナログ出力電圧と前記スロープ波とが交差するタイミングを前記１周期の間で検出して、
   前記デジタル出力回路は、前記カウンタによって生成された前記１周期の前記整数倍の前記パルス幅と前記アナログ比較器によって検出された前記他の１周期の間の前記タイミングとを加算した出力パルス幅を持ったパルス幅変調出力信号を出力する
   ことを特徴とする半導体集積回路。
10. 請求項９において、
    前記アナログ比較器により前記他の１周期の間で前記タイミングを検出する前に、前記デジタルアナログ変換器に供給される前記基準電圧を前記ピーク検出器で生成するために、前記カウンタは前記スロープ波生成器に前記スロープ波の事前生成を指示する
    ことを特徴とする半導体集積回路。
11. 請求項１０において、
    前記カウンタからの指示に応答して前記スロープ波生成器が前記スロープ波を事前生成して前記基準電圧が前記ピーク検出器で生成された後に、前記アナログ比較器により前記他の１周期の間で前記タイミングを検出する前に、前記スロープ波生成器は事前生成した前記スロープ波の電圧レベルを低レベルに設定する
    ことを特徴とする半導体集積回路。
12. 請求項１１において、
    前記デジタル出力回路は、フリップフロップによって構成され、
    前記デジタル出力回路を構成する前記フリップフロップがセット状態に設定されることにより、前記出力パルス幅を持った前記パルス幅変調出力信号の出力が開始され、前記タイミングで前記フリップフロップがリセット状態に設定されることにより、前記出力パルス幅を持った前記パルス幅変調出力信号の出力が停止される
    ことを特徴とする半導体集積回路。
13. 請求項１２において、
    前記ＰＷＭ信号生成回路は、前記クロック信号が供給される分周器を更に具備して、
    前記分周器から生成される分周クロック信号に応答して、前記デジタル出力回路を構成する前記フリップフロップが前記セット状態に設定される
    ことを特徴とする半導体集積回路。
14. 請求項１３において、
    前記ＰＷＭ信号生成回路は、前記デジタル入力信号の前記上位ビットと前記下位ビットとを保持するレジスタを更に具備する
    ことを特徴とする半導体集積回路。
15. 請求項１４において、
    前記ＰＷＭ信号生成回路は、前記ピーク検出器から生成される前記基準電圧がアナログ入力端子に供給されるアナログデジタル変換器を更に具備して、
    前記スロープ波生成器は、充放電容量と、前記充放電容量に充電電流を供給する定電流源とを含み、前記スロープ波生成器の前記定電流源の前記充電電流は、前記アナログデジタル変換器のデジタル出力信号によって調整可能とされた
    ことを特徴とする半導体集積回路。
16. 請求項１５において、
    前記ＰＷＭ信号生成回路はスイッチング電源に使用され、前記ＰＷＭ信号生成回路から出力される前記パルス幅変調出力信号は前記スイッチング電源の出力電圧の制御に使用される
    ことを特徴とする半導体集積回路。

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