TWI649971B - 相位調整裝置及系統 - Google Patents

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陳富權
陳鈺融
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Abstract

本發明提出一種相位調整裝置，包括主要延遲電路、第一轉換器、第二轉換器、第一降壓電路以及第二降壓電路。主要延遲電路接收輸入時脈，以產生主要延遲訊號。第一轉換器接收輸入時脈，以產生第一轉換訊號。第二轉換器耦接至主要延遲電路，以接收主要延遲訊號，並產生第二轉換訊號。第一降壓電路耦接至第一轉換器，以接收第一轉換訊號，並產生第一降壓電壓。第二降壓電路耦接至第二轉換器，以接收第二轉換訊號，並產生第二降壓電壓。主要延遲訊號與輸入時脈之間具有一第一相位差。

Description

相位調整裝置及系統
本發明涉及一種相位調整裝置及系統，特別是涉及一種透過多個延遲電路產生多相位延遲訊號的調整裝置及系統。
當電路系統操作在進行頻率同步(frequency synchronization)時，會造成所有的頻道被同時導通，這容易造成輸入電壓有大壓降(drop)以及電磁干擾(EMI)等問題。
現有的電路系統中大多只能將單顆積體電路內位於不同頻道中的訊號的相位錯開，而無法將不同積體電路間的訊號相位錯開。
因此，為了進一步解決相位干擾造成的壓降與電磁干擾等問題，需要提出能將積體電路間訊號相位錯開的裝置與系統。
為解決相位干擾造成的壓降與電磁干擾等問題，本發明的一實施例提出一種相位調整裝置，該相位調整裝置包括主要延遲電路、第一轉換器、第二轉換器、第一降壓電路以及第二降壓電路。主要延遲電路接收輸入時脈，以產生主要延遲訊號，主要延遲電路包括第一比較器及第一脈衝輸出單元。第一比較器的第一輸入端經由第一開關電路耦接至第一電壓，第一比較器的第二輸入端經由第一分壓電路耦接至第二電壓，第一開關電路接收輸入時脈。 第一脈衝輸出單元耦接至第一比較器的輸出端，並輸出主要延遲訊號。第一轉換器接收輸入時脈，以產生一第一轉換訊號。第二轉換器耦接至主要延遲電路，以接收主要延遲訊號，並產生一第二轉換訊號。第一降壓電路耦接至第一轉換器，以接收第一轉換訊號，並產生一第一降壓電壓。第二降壓電路耦接至第二轉換器，以接收第二轉換訊號，並產生一第二降壓電壓。主要延遲訊號與輸入時脈之間具有一第一相位差。
本發明的另一實施例提出了一種相位調整系統，該相位調整系統具有相互耦接的主要裝置與次要裝置，主要裝置包括包括主要延遲電路、第一轉換器、第二轉換器、第一降壓電路、第二降壓電路以及次要延遲電路。主要延遲電路接收輸入時脈，以產生主要延遲訊號，主要延遲電路包括第一比較器及第一脈衝輸出單元。第一比較器的第一輸入端經由第一開關電路耦接至第一電壓，第一比較器的第二輸入端經由第一分壓電路耦接至第二電壓，第一開關電路接收輸入時脈。第一脈衝輸出單元耦接至第一比較器的輸出端，並輸出主要延遲訊號。第一轉換器接收輸入時脈，以產生第一轉換訊號。第二轉換器耦接至主要延遲電路，以接收主要延遲訊號，並產生第二轉換訊號。第一降壓電路耦接至第一轉換器，以接收第一轉換訊號，並產生一第一降壓電壓。第二降壓電路耦接至第二轉換器，以接收第二轉換訊號，並產生第二降壓電壓。次要延遲電路耦接至主要延遲電路，以接收主要延遲訊號，並產生次要延遲訊號。主要延遲訊號與輸入時脈之間具有第一相位差，次要延遲訊號與主要延遲訊號之間具有第二相位差。
本發明的相位調整裝置及系統透過主要延遲電路將輸入時脈進行延遲，產生的主要延遲訊號將可供系統中不同晶片或電壓輸出架構作為參考，可在輸出多電壓時將相位錯開，以避免系統在頻率同步(frequency synchronization)時，所有的通道同時導通而導致的壓降及電磁干擾問題。
另一方面，除了採用外部輸入的時脈訊號以外，此相位調整裝置亦可具備時脈產生電路，以根據輸入電壓及輸出電壓調整相位延遲量，可在多訊號傳輸頻道或多組電路的應用條件下對相位延遲大小進行最佳化。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
1‧‧‧相位調整裝置
10‧‧‧主要延遲電路
11‧‧‧次要延遲電路
12‧‧‧第一轉換器
13‧‧‧第二轉換器
14‧‧‧第一降壓電路
15‧‧‧第二降壓電路
100‧‧‧第三比較器
101‧‧‧時脈產生電路
1010‧‧‧第四比較器
1011‧‧‧時脈脈衝電路
1012‧‧‧第三分壓電路
1013‧‧‧第三開關電路
1020‧‧‧第一比較器
1021‧‧‧第一脈衝輸出單元
1022‧‧‧第一開關電路
1023‧‧‧第一分壓電路
1030‧‧‧第二比較器
1031‧‧‧第二脈衝輸出單元
1032‧‧‧第二開關電路
1033‧‧‧第二分壓電路
2‧‧‧相位調整系統
20‧‧‧主要裝置
21‧‧‧次要裝置
CK‧‧‧輸入時脈
CK1‧‧‧主要延遲訊號
CK2‧‧‧次要延遲訊號
CKT1‧‧‧第二時脈電晶體
CKT2‧‧‧第一電晶體
CKT3‧‧‧第二電晶體
Con1‧‧‧第一轉換訊號
Con2‧‧‧第二轉換訊號
DT1‧‧‧第一降壓電晶體
DT2‧‧‧第二降壓電晶體
I1‧‧‧第一電流
I2‧‧‧第二電流
I3‧‧‧第三電流
IL1、IL2、IL3‧‧‧電流
Iin‧‧‧輸入電流
L1、L2、L3‧‧‧電感
C1、C2、C3、C4、C5、C6、C7、Cin、Cout1、Cout2、Cout3‧‧‧電容
LX1‧‧‧第二電壓
LX2‧‧‧第三電壓
Ramp1‧‧‧第一延遲電阻
Ramp2‧‧‧第二延遲電阻
Rf‧‧‧第一時脈電阻
R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、Ramp‧‧‧電阻
SW1、SW2、SW3‧‧‧開關
TC‧‧‧第一時脈電晶體
Vout1、Vout2、Vout3‧‧‧輸出電壓
V1、V2、V3、Vth‧‧‧電壓
Vin‧‧‧輸入電壓
VI‧‧‧降壓電壓
VCC‧‧‧第一電壓
圖1是依據本發明第一實施例的相位調整裝置示意圖。
圖2A依據本發明第二實施例的時脈產生電路及主要延遲電路的電路佈局圖。
圖2B是依據本發明第二實施例的時脈產生電路、主要延遲電路及次要延遲電路的電路佈局圖。
圖3是依據本發明一實施例的相位調整系統示意圖。
圖4是圖3中相位調整系統的電流波形示意圖。
圖5是使用本發明相位調整裝置及系統調整後的波形示意圖。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。
[第一實施例]
請參照圖1，圖1是依據本發明第一實施例的相位調整裝置1示意圖。如圖1所示，相位調整裝置1包括一主要延遲電路10、 一次要延遲電路11、一第一轉換器12、一第二轉換器13、一第一降壓電路14以及一第二降壓電路15。主要延遲電路10接收一輸入時脈CK，以產生一主要延遲訊號CK1，而主要延遲訊號CK1與輸入時脈CK之間具有一相位差。具體來說，為了避免系統在頻率同步(frequency synchronization)時，所有的通道同時導通而導致的壓降及電磁干擾問題，透過主要延遲電路10將輸入時脈CK進行延遲，產生的主要延遲訊號CK1將可供系統中不同晶片或電壓輸出架構作為參考，可在輸出多電壓時將相位錯開。
以本實施例而言，相位調整裝置1包括可用於產生輸出電壓Vout1及Vout2第一轉換器12及第二轉換器13。第一轉換器12首先接收輸入時脈CK，以產生第一轉換訊號Con1。第一降壓電路14耦接至第一轉換器12，以接收第一轉換訊號Con1，並產生第一降壓電壓V1。第一降壓電路14包括第一降壓電晶體DT1與第二降壓電晶體DT2，第一降壓電晶體DT1的汲極連接於降壓電壓VI，且第一降壓電晶體DT1的一源極耦接至第二降壓電晶體DT2的一汲極，第二降壓電晶體DT2的源極則是接地。此外，第一降壓電晶體DT1的閘極與第二降壓電晶體DT2的閘極相連，且上述的第一轉換訊號Con1被輸入至第一降壓電路14的第一降壓電晶體DT1的閘極與第二降壓電晶體DT2的閘極，依據第一轉換訊號Con1，第一降壓電路14可通過電感L1與電容Cout1的配置，產生與輸入時脈CK頻率或相位相關的輸出電壓Vout1。
另一方面，第二轉換器13耦接至主要延遲電路10。在主要延遲電路10產生以接收主要延遲訊號CK1，並產生一第二轉換訊號Con2。第二降壓電路15耦接至第二轉換器13，以接收第二轉換訊號Con2，並產生第二降壓電壓V2。第二降壓電路15與第一降壓電路14具有類似架構。第二轉換訊號Con2被輸入至第二降壓電路15中的第一降壓電晶體DT1的閘極與第二降壓電晶體DT2的閘極，接著通過電感L2與電容Cout2的配置，產生與主要延遲 訊號CK1頻率或相位相關的輸出電壓Vout2。
續言之，除了藉由主要延遲訊號CK1供不同電壓輸出架構可輸出相位錯開的輸出電壓Vout1與Vout2，相位調整裝置1更包括用於輸出另一延遲時脈訊號的次要延遲電路11。具體來說，次要延遲電路11接收主要延遲訊號CK1，並產生次要延遲訊號CK2。次要延遲訊號CK2與主要延遲訊號CK1之間亦具有一相位差，此相位差可與主要延遲訊號CK1及輸入時脈CK之間的相位差相同或不同。
在此架構下，除了可將自身晶片的多組DC-DC轉換器的啟動時間錯開，甚至可以透過次要延遲訊號CK2控制其他晶片中的電壓輸出架構，因此，用於降低系統壓降的輸入電容的電容值可減少。另一方面，除了採用外部輸入的時脈訊號以外，此相位調整裝置亦可具備時脈產生電路，以根據輸入電壓及輸出電壓調整相位延遲量。主要延遲電路、次要延遲電路及時脈產生電路的具體架構將在下文中詳細說明。
[第二實施例]
請參照圖2A及圖2B，圖2A是依據本發明第二實施例的時脈產生電路及主要延遲電路的電路佈局圖，圖2B是依據本發明第二實施例的時脈產生電路、主要延遲電路及次要延遲電路的電路佈局圖。
如圖2A所示，主要延遲電路10包括第一比較器1020、第一脈衝輸出單元1021、第一開關電路1022、及第一分壓電路1023。第一比較器1020的第一輸入端經由第一開關電路1022耦接至第一電壓VCC，第一比較器1020的第二輸入端經由第一分壓電路1023耦接至第二電壓LX1，第一開關電路1022接收輸入時脈CK的控制。第一脈衝輸出單元1021耦接至第一比較器1020的輸出端，並輸出主要延遲訊號CK1。
更詳細而言，第一開關電路1022包括電容C2，耦接於第一 比較器1020的第一輸入端及接地端之間，開關SW2耦接於第一比較器1020的第一輸入端及接地端之間，且具有接收輸入時脈CK的控制端。第一延遲電阻Ramp1，耦接於第一比較器1020的第一輸入端及第一電壓VCC之間。
另一方面，第一分壓電路1023包括電阻R3、R4、R5、R6及電容C3、C4，第二電壓LX1經過此第一分壓電路1023將會於第一比較器1020的第二輸入端產生電壓Vth，當開關SW2接收輸入時脈CK的高電位部分時，電容C2的電壓將會因開關SW2導通而被重置，而當輸入時脈CK由高電位進入低電位時，開關SW2關斷，而第一電壓VCC將會對電容C2充電，直到第一比較器1020的第一輸入端的電壓等於電壓Vth時，第一脈衝輸出單元1021將會被觸發，而產生主要延遲訊號CK1，並且將會因上述操作延遲，而與輸入時脈CK之間產生一相位差。圖中所示的第一電晶體CKT2於僅有來自外部的輸入時脈CK時預設為導通，而可用於內建時脈產生電路時應用。
在上文中已經描述了主要延遲電路10的架構。根據本發明的實施例，相位調整裝置1更可包括時脈產生電路101，用於輸出輸入時脈CK，且基於此架構，可產生與輸入電壓及輸出電壓相關的延遲值。具體來說，本發明的時脈產生電路101包括第三比較器100、第三分壓電路1012、第四比較器1010、第三開關電路1013、第三脈衝輸出單元1011、第一時脈電晶體TC。第三比較器100的第一輸入端經由第三分壓電路1012連接於輸入電壓Vin，第三分壓電路1012包括電阻R1、R2，以產生分壓輸入第三比較器100的第一輸入端。第三比較器100的輸出端連接於第一時脈電晶體TC的控制端，第一時脈電晶體TC耦接於第一時脈電阻Rf及第一電壓VCC之間。
第四比較器1010的第一輸入端經由第三開關電路1013連接至第一電壓VCC，第四比較器1010的第二輸入端連接於第三比較 器100的第二輸入端，透過第一時脈電阻Rf連接於接地端，且透過第一時脈電晶體TC連接於第一電壓VCC。
第三脈衝輸出單元1011，連接於第四比較器1010的輸出端，並輸出輸入時脈CK。其中，第三比較器100的輸出端更連接於第三開關電路1013的第一控制端，且第三開關電路1013的第二控制端接收輸入時脈CK。
更詳細而言，第三開關電路1013包括電容C1、開關SW1、電阻Ramp及第二時脈電晶體CKT1。電容C1耦接於第四比較器1010的第一輸入端及接地端之間，開關SW1，耦接於第四比較器1010的第一輸入端及接地端之間，且具有接收輸入時脈CK的控制端，而作為上述第三開關電路1013的第二控制端。電阻Ramp耦接於第四比較器1010的第一輸入端，且透過第二時脈電晶體CKT2耦接於第一電壓VCC。其中，第二時脈電晶體CKT1之控制端耦接於第三比較器100的輸出端，而作為上述第三開關電路1013的第一控制端。
在此架構下，第三比較器100於初始輸出低電位，而第一時脈電晶體TC、第二時脈電晶體CKT1、第一電晶體CKT2為P型金屬氧化物半導體(PMOS)，接收第三比較器100輸出的低電位而導通。此時，第一電壓VCC對電容C1、C2充電，直到第三比較器100的第二輸入端的電壓等於輸入電壓Vin的分壓，第三比較器100輸出高電位使第一時脈電晶體TC、第二時脈電晶體CKT1、第一電晶體CKT2關閉。另一方面，第四比較器1010的第一輸入端電壓為第一電壓VCC，當第二輸入端從第一時脈電晶體TC的汲極拉到第一電壓VCC時，第四比較器1010的輸出端輸出高電位而觸發第三脈衝輸出單元1011，產生輸入時脈CLK。
而當輸入時脈CLK輸入開關SW1，則開關SW1導通使電容C1重置，而第四比較器1010因電壓改變而輸出低電位，第三脈衝輸出單元1011關閉，直到下次第四比較器1010的兩輸入端電 壓相等時再行觸發第三脈衝輸出單元1011，而產生有特定週期的輸入時脈CLK。
據此，上述實施例中的相關數值可透過以下公式求得：
其中，T CLK 為輸入時脈值，D為相位延遲大小，Duty為轉壓比(Vout/Vin)，電阻R1的電阻值為R1，電阻R2的電阻值為R2，電阻R3的電阻值為R3，第二延遲電阻R4的電阻值為R4，電容C1的電容值為C C1 ，電容C2的電容值為C C2 ，第一時脈電阻Rf的電阻值為Rf，輸入電壓Vin的電壓值為Vin，輸出時脈的電壓為Vout。由公式2可看出，通過不同轉壓比Duty能調整相位延遲大小D。
進一步參照圖2B所示，次要延遲電路11包括第二比較器1030、第二脈衝輸出單元1031、第二開關電路1032、及第二分壓電路1033。第二比較器1030的第一輸入端經由第二開關電路1032耦接至第一電壓VCC，第二比較器1030的第二輸入端經由第二分壓電路1033耦接至第三電壓LX2，第二開關電路1032接收主要延遲訊號CK1的控制。第二脈衝輸出單元1031耦接至第二比較器1030的輸出端，並輸出次要延遲訊號CK2。
更詳細而言，第二開關電路1032包括電容C5，耦接於第二比較器1030的第一輸入端及接地端之間，開關SW2耦接於第二比較器1030的第一輸入端及接地端之間，且具有接收主要延遲訊號CK1的控制端。第二延遲電阻Ramp2，耦接於第二比較器1030的第一輸入端及第一電壓VCC之間。
另一方面，第二分壓電路1033包括電阻R7、R8、R9、R10 及電容C6、C7，第三電壓LX2經過此第二分壓電路1033將會於第二比較器1030的第二輸入端產生電壓Vth，當開關SW3接收主要延遲訊號CK1的高電位部分時，電容C5的電壓將會因開關SW3導通而被重置，而當主要延遲訊號CK1由高電位進入低電位時，開關SW2關斷，而第一電壓VCC將會對電容C5充電，直到第二比較器1030的第一輸入端的電壓等於電壓Vth時，第二脈衝輸出單元1031將會被觸發，而產生次要延遲訊號CK2，並且將會因上述操作延遲，而與主要延遲訊號CK1之間產生一相位差。圖中所示的第二電晶體CKT3於僅有來自外部的輸入時脈CK時預設為導通，而可用於內建時脈產生電路時應用。
在上述實施例中，除了可將自身晶片的多組DC-DC轉換器的啟動時間錯開，甚至可以透過次要延遲訊號CK2控制其他晶片中的電壓輸出架構，因此，用於降低系統壓降的輸入電容的電容值可減少。另一方面，除了採用外部輸入的時脈訊號以外，此相位調整裝置亦可具備時脈產生電路，以根據輸入電壓及輸出電壓調整相位延遲量。
[第三實施例]
請一併參照圖3、4，圖3是依據本發明第三實施例的相位調整系統2示意圖。圖4是圖3中相位調整系統的電流波形示意圖。如圖3所示，相位調整系統2具有相互耦接的一主要裝置20與一次要裝置21。主要裝置20與相位調整裝置1相同，包括主要延遲電路10、次要延遲電路11、第一轉換器12、第二轉換器13、第一降壓電路14以及第二降壓電路15。相關描述同圖1、2A及2B實施例，在此不重複說明，且在以下描述中相關元件沿用圖1、2中的標號。
如圖3所示，輸入電流Iin被分為第一電流I1、第二電流I2以及第三電流I3，且都具有相同的時脈。第一電流I1與第二電流I2流入主要裝置20，第三電流流入次要裝置21，其中，第二電流 I2會經過主要延遲電路10與次要延遲電路11，且第二電流I2的時脈即為主要延遲電路10的輸入時脈CK，且主要延遲電路10所輸出的主要延遲訊號CK1即為主要裝置20所輸出的電流IL2(電壓V2，且通過電感L2與電容Cout2產生輸出電壓Vout2)的時脈，且第一電流I1不會經過主要延遲電路10，主要裝置20所輸出的電流IL1(電壓V1，且通過電感L1與電容Cout1產生輸出電壓Vout1)與第一電流I1具有相同的時脈，也就是輸入時脈CK。次要延遲電路11所輸出的次要延遲訊號CK2即為主要裝置20所輸出的時脈，此時脈也會被輸入至次要裝置21，且次要裝置21所輸出的電流IL3(電壓V3，且通過電感L3與電容Cout3產生輸出電壓Vout3)的時脈也會是時脈，也就是次要延遲訊號CK2。
也就是說，在主要裝置20中，輸入時脈CK通過主要延遲電路10與次要延遲電路11的處理後，輸出次要延遲訊號CK2當次要裝置21的時脈同步訊號。此外，在其他實施例中，假如主要裝置20內開啟不同的訊號傳送頻道，也能對應產生相位延遲。
舉例來說，當一訊號輸入主要裝置20時，訊號會先後通過主要延遲電路10與次要延遲電路11，以分別被進行第一與第二次延遲處理，產生的主要延遲訊號與次要延遲訊號相較於訊號分別具有第一與第二相位差，且第一與第二相位差不相等。也就是說，當訊號輸入主要裝置後，主要裝置會輸出訊號原始時脈以及訊號被主要延遲電路處理後產生的主要延遲訊號的時脈，而主要延遲訊號被次要延遲電路處理後得到的次要延遲訊號時脈，分別與原始時脈相差不同的相位差，因此，將次要延遲訊號時脈輸入次要裝置後，能進一步通過相位的差異，減小壓降與電磁干擾。
在其他實施例中，相位延遲大小D的控制可分為固定型及動態調整型。固定型可經由外部接腳(pin)去調整相位延遲大小D。動態調整型可根據目前的輸入輸出電壓去決定相位延遲大小D，可以在多訊號傳輸頻道或多組電路(如上述的主要裝置20與次要 裝置21)的應用條件下對相位延遲大小D做最佳化。
[第四實施例]
請參照圖5，圖5是使用本發明相位調整裝置及系統調整後的波形示意圖。如圖5所示，當中的原始相位波形相較於二相位錯開波形以及三相位錯開波形，具有較大的壓降，且二相位錯開波形又比三相位錯開波形具有較大的壓降，由此可看出，藉由相位錯開的效果，能降低壓降，讓所需要的輸入電容值變小，也就是說，對於圖3中相同值的電容Cin，使用相位錯開後會得到較小的壓降，且相位錯開的相位差越大，對於相同電容值會得到更小的壓降，就像圖5中三相位錯開的情形比二相位錯開的情形能得到更小的壓降。
本發明的相位調整裝置及系統相較於現有技術，除了通過將自身電路中的多組直流對直流轉換器的開啟時間錯開，以及控制其它電路的開啟，還能將不同積體電路間的訊號相位錯開，以降低系統最大電流與輸入電容，並消除相位干擾造成的壓降與電磁干擾。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

Claims (14)

  1. 一種相位調整裝置，其包括：一主要延遲電路，其接收一輸入時脈，以產生一主要延遲訊號，該主要延遲電路包括：一第一比較器，該第一比較器的一第一輸入端經由一第一開關電路耦接至一第一電壓，該第一比較器的一第二輸入端經由一第一分壓電路耦接至一第二電壓，該第一開關電路接收該輸入時脈；以及一第一脈衝輸出單元，其耦接至該第一比較器的一輸出端，並輸出該主要延遲訊號；一第一轉換器，其接收該輸入時脈，以產生一第一轉換訊號；一第二轉換器，其耦接至該主要延遲電路，以接收該主要延遲訊號，並產生一第二轉換訊號；一第一降壓電路，其耦接至該第一轉換器，以接收該第一轉換訊號，並產生一第一降壓電壓；以及一第二降壓電路，其耦接至該第二轉換器，以接收該第二轉換訊號，並產生一第二降壓電壓；其中，該主要延遲訊號與該輸入時脈之間具有一第一相位差。
  2. 如請求項1所述的相位調整裝置，其中該第一開關電路包括：一第一電容，耦接於該第一比較器的該第一輸入端及接地端之間；一第一開關，耦接於該第一比較器的該第一輸入端及接地端之間，且具有接收該輸入時脈的一控制端；以及一第一延遲電阻，耦接於該第一比較器的該第一輸入端，且透過一第一電晶體連接於該第一電壓。
  3. 如請求項2所述的相位調整裝置，還進一步包括：一次要延遲電路，其耦接至該主要延遲電路，以接收該主要延遲訊號，該次要延遲電路包括：一第二比較器，該第二比較器的一第一輸入端經由一第二開關電路耦接至該第一電壓，該第二比較器的一第二輸入端經由一第二分壓電路耦接至一第三電壓，該第二開關電路接收該輸入時脈；一第二脈衝輸出單元，其耦接至該第二比較器的一輸出端，並輸出一次要延遲訊號，其中，該次要延遲訊號與該輸入時脈之間有一第二相位差。
  4. 如請求項3所述的相位調整裝置，其中該第二開關電路包括：一第二電容，耦接於該第二比較器的該第一輸入端及接地端之間；一第二開關，耦接於該第二比較器的該第一輸入端及接地端之間，且具有接收該主要延遲訊號的一控制端；以及一第二延遲電阻，耦接於該第二比較器的該第一輸入端，且透過一第二電晶體耦接於該第一電壓。
  5. 如請求項1所述的相位調整裝置，其中，該第一降壓電路與該第二降壓電路個別包括一第一降壓電晶體與一第二降壓電晶體，且該第一降壓電晶體的一源極耦接至該第二降壓電晶體的一汲極。
  6. 如請求項2所述的相位調整裝置，更包括一時脈產生電路，用於輸出該輸入時脈，該時脈產生電路包括：一第三比較器，該第三比較器的一第一輸入端經由一第三分壓電路連接於一輸入電壓，該第三比較器的一輸出端連接於一第一時脈電晶體的一控制端，該第一時脈電晶體耦接於一第一時脈電阻及該第一電壓之間；一第四比較器，該第四比較器的一第一輸入端經由一第三開關電路連接至該第一電壓，該第四比較器的一第二輸入端連接於該第三比較器的該第二輸入端，透過該第一時脈電阻連接於接地端，且透過該第一時脈電晶體連接於該第一電壓；以及一第三脈衝輸出單元，連接於該第四比較器的一輸出端，並輸出該輸入時脈，其中該第三比較器的該輸出端更連接於該第三開關電路的一第一控制端及該第一電晶體的一控制端，且該第三開關電路的一第二控制端接收該輸入時脈。
  7. 如請求項6所述的相位調整裝置，其中該第三開關電路包括：一第三電容，耦接於該第四比較器的該第一輸入端及接地端之間；一第三開關，耦接於該第四比較器的該第一輸入端及接地端之間，且具有接收該輸入時脈的一控制端；以及一第二時脈電阻，耦接於該第四比較器的該第一輸入端，且透過一第二時脈電晶體耦接於該第一電壓，其中該第二時脈電晶體之一控制端耦接於該第三比較器的輸出端。
  8. 一種相位調整系統，其具有相互耦接的一主要裝置與一次要裝置，該主要裝置包括：一主要延遲電路，其接收一輸入時脈，以產生一主要延遲訊號，該主要延遲電路包括：一第一比較器，該第一比較器的一第一輸入端經由一第一開關電路耦接至一第一電壓，該第一比較器的一第二輸入端經由一第一分壓電路耦接至一第二電壓，該第一開關電路接收該輸入時脈；以及一第一脈衝輸出單元，其耦接至該第一比較器的一輸出端，並輸出該主要延遲訊號；一第一轉換器，其接收該輸入時脈，以產生一第一轉換訊號；一第二轉換器，其耦接至該主要延遲電路，以接收該主要延遲訊號，並產生一第二轉換訊號；一第一降壓電路，其耦接至該第一轉換器，以接收該第一轉換訊號，並產生一第一降壓電壓；一第二降壓電路，其耦接至該第二轉換器，以接收該第二轉換訊號，並產生一第二降壓電壓；以及一次要延遲電路，其耦接至該主要延遲電路，以接收該主要延遲訊號，並產生一次要延遲訊號；其中，該主要延遲訊號與該輸入時脈之間具有一第一相位差，該次要延遲訊號與該主要延遲訊號之間有一第二相位差。
  9. 如請求項8所述的相位調整系統，其中該第一開關電路包括：一第一電容，耦接於該第一比較器的該第一輸入端及接地端之間；一第一開關，耦接於該第一比較器的該第一輸入端及接地端之間，且具有接收該輸入時脈的一控制端；以及一第一延遲電阻，耦接於該第一比較器的該第一輸入端，且透過一第一電晶體連接於該第一電壓。
  10. 如請求項8所述的相位調整系統，其中該次要延遲電路包括：一第二比較器，該第二比較器的一第一輸入端經由一第二開關電路耦接至該第一電壓，該第二比較器的一第二輸入端經由一第二分壓電路耦接至一第三電壓，該第二開關電路接收該輸入時脈；一第二脈衝輸出單元，其耦接至該第二比較器的一輸出端，並輸出該次要延遲訊號。
  11. 如請求項10所述的相位調整系統，其中該第二開關電路包括：一第二電容，耦接於該第二比較器的該第一輸入端及接地端之間；一第二開關，耦接於該第二比較器的該第一輸入端及接地端之間，且具有接收該主要延遲訊號的一控制端；以及一第二延遲電阻，耦接於該第二比較器的該第一輸入端，且透過一第二電晶體耦接於該第一電壓。
  12. 如請求項8所述的相位調整系統，其中，該第一降壓電路與該第二降壓電路個別包括一第一降壓電晶體與一第二降壓電晶體，且該第一降壓電晶體的一源極耦接至該第二降壓電晶體的一汲極。
  13. 如請求項9所述的相位調整系統，更包括一時脈產生電路，用於輸出該輸入時脈，該時脈產生電路包括：一第三比較器，該第三比較器的一第一輸入端經由一第三分壓電路連接於一輸入電壓，該第三比較器的一輸出端連接於一第一時脈電晶體的一控制端，該第一時脈電晶體耦接於一第一時脈電阻及該第一電壓之間；一第四比較器，該第四比較器的一第一輸入端經由一第三開關電路連接至該第一電壓，該第四比較器的一第二輸入端連接於該第三比較器的該第二輸入端，透過該第一時脈電阻連接於接地端，且透過該第一時脈電晶體連接於該第一電壓；以及一第三脈衝輸出單元，連接於該第四比較器的一輸出端，並輸出該輸入時脈，其中該第三比較器的該輸出端更連接於該第三開關電路的一第一控制端及該第一電晶體的一控制端，且該第三開關電路的一第二控制端接收該輸入時脈。
  14. 如請求項13所述的相位調整系統，其中該第三開關電路包括：一第三電容，耦接於該第四比較器的該第一輸入端及接地端之間；一第三開關，耦接於該第四比較器的該第一輸入端及接地端之間，且具有接收該輸入時脈的一控制端；以及一第二時脈電阻，耦接於該第四比較器的該第一輸入端，且透過一第二時脈電晶體耦接於該第一電壓，其中該第二時脈電晶體之一控制端耦接於該第三比較器的輸出端。
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