TWI812653B - 用於再生閘極充電之電路及方法 - Google Patents

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TWI812653B TW107141306A TW107141306A TWI812653B TW I812653 B TWI812653 B TW I812653B TW 107141306 A TW107141306 A TW 107141306A TW 107141306 A TW107141306 A TW 107141306A TW I812653 B TWI812653 B TW I812653B
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卡麥隆 布朗
雅蘇德漢 Ｖ 摩吉
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新加坡商西拉娜亞洲私人有限公司
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Abstract

一種用於再生閘極充電之電路包括耦接至一FET之一閘極的一電感器。一輸出控制電路耦接至一時序控制電路及一橋接之電感器驅動器，該橋接之電感器驅動器耦接至該電感器。一感測電路耦接至該閘極且耦接至該時序控制電路，該時序控制電路接收一控制信號，根據一第一開關時序曲線產生輸出控制信號，且將該等輸出控制信號傳輸至該輸出控制電路。根據該第一開關時序曲線，該輸出控制電路將該橋接之電感器驅動器之開關保持在一接通狀態持續一第一時段且將所有該等開關保持在一切斷狀態持續一第二時段。在該第二時段期間且在該第一時段之後對閘極電壓進行取樣。該時序控制電路使用該等取樣之電壓產生一第二開關時序曲線。

Description

用於再生閘極充電之電路及方法 相關申請案
本申請案主張2018年12月6日申請且標題為「CONTROLLED CURRENT MANIPULATION FOR REGENERATIVE CHARGING OF GATE CAPACITANCE」之美國非臨時申請案第15/833,857號的優先權；其在此出於所有目的以引用之方式併入。
發明領域
本發明係有關於用於閘極電容之再生充電的受控電流操縱。
同步切換電源轉換器(「轉換器」)為有效地轉換電源之電力供應器，其併入了至少一個切換元件，諸如場效電晶體(FET)。降壓轉換器為同步切換電源轉換器之實例。現代高效的降壓轉換器設計經常使用同步FET作為整流器以代替二極體，以減少來自正向二極體電壓降之傳導損耗。為了進一步減少傳導損耗，將此等FET實體地製造為大的。然而，大的FET具有顯著的閘極電容，其在每一切換循環充電及放電。大量功率可因為此電容而損失，此為僅伴有較高切換頻率之問題。
在一些實施例中，一種用於閘極電容之再生充電之受控電流操縱的電路包括具有第一端子及第二端子之電感器。該電路包括具有閘極節點之FET，該閘極節點耦接至電感器之第二端子。橋接之電感器驅動器電路耦接至電感器之第一端子及電感器之第二端子。橋接之電感器驅動器電路包括開關。該電路 包括耦接至橋接之電感器驅動器電路之輸出控制電路。感測電路耦接至閘極節點，且時序控制電路耦接至輸出控制電路且耦接至感測電路。時序控制電路在第一切換循環之第一觸發時間接收第一FET控制信號。時序控制電路根據第一開關時序曲線產生第一輸出控制信號。時序控制電路將第一輸出控制信號傳輸至輸出控制電路。輸出控制電路將開關中之一或多者保持在接通狀態持續第一時間段。第一時間段係根據第一開關時序曲線。輸出控制電路將所有開關保持在切斷狀態持續第二時間段。第二時間段係根據第一開關時序曲線。感測電路在第二時間段期間且在第一時間段期滿之後對閘極節點之一或多個第一電壓進行取樣。時序控制電路使用取樣之一或多個第一電壓來產生第二切換循環之第二開關時序曲線。
在一些實施例中，用於再生閘極充電之方法涉及在時序控制電路處在第一切換循環之第一觸發時間接收第一FET控制信號。根據第一開關時序曲線使用時序控制電路產生第一輸出控制信號。將第一輸出控制信號自時序控制電路傳輸至輸出控制電路。使用輸出控制電路將橋接之電感器驅動器電路之一或多個開關保持在接通狀態持續第一時間段。第一時間段係根據第一開關時序曲線，橋接之電感器驅動器耦接至電感器，且FET之閘極節點耦接至電感器。使用輸出控制電路將所有開關保持在切斷狀態持續第二時間段。第二時間段係根據第一開關時序曲線。在第二時間段期間且在第一時間段期滿之後使用感測電路對閘極節點之一或多個電壓進行取樣。感測電路耦接至閘極節點且耦接至時序控制電路。在時序控制電路處使用取樣之一或多個電壓產生第二切換循環之第二開關時序曲線。
100:電源轉換器電路
104:控制電路
106:高側FET；高側場效電晶體(FET)
108:高側驅動電路
110:低側FET；低側FET之閘極充電
112:低側驅動電路
114:相位節點
116:電容器
118:電感器
120:負載
202:電感器驅動器電路
204:輸出控制電路
206:信號處理電路
208:時序控制電路
210:數位組態電路
212:非揮發性記憶體(NVM)電路
2141-N:定時器電路
300:信號時序圖
302:上升邊緣
304:上升邊緣
306:下降邊緣
350:簡化信號圖
400:簡化信號時序圖
404:S1輸出之下降邊緣
406:S2輸出之上升邊緣
408:S2輸出之下降邊緣
410:S3輸出之上升邊緣
412:S3輸出之下降邊緣
414:S4輸出之上升邊緣
450:簡化信號時序圖
452:接收L接通之上升邊緣
454:S2輸出之上升邊緣
456:S1輸出之下降邊緣
458:S2輸出之下降邊緣
460:S3輸出之上升邊緣
462:S3輸出之下降邊緣
464:S4輸出之上升邊緣
500:簡化信號時序圖
502:L接通之下降邊緣
504:S3輸出之上升邊緣
506:S4輸出之下降邊緣
508:S2輸出之上升邊緣
510:S3輸出之下降邊緣
512:S2輸出之下降邊緣
514:S1輸出之上升邊緣
550:簡化信號時序圖
552:L接通之下降邊緣
554:S3輸出之上升邊緣
556:S4輸出之下降邊緣
558:S2輸出之上升邊緣
560:S3輸出之下降邊緣
562:S2輸出之下降邊緣
564:S1輸出之上升邊緣
602:第一高速鎖存比較器；控制比較器
604:第二高速鎖存比較器；控制比較器
700、720、750:信號處理部分
706、726、756:信號處理電路
900:電路示意圖
9021-N:電感器驅動器電路
9101-N:指狀物
950:電路示意圖
954:輸出控制電路
Cfg1-4:組態資料信號
Ctrl1-N:控制信號
D1:二極體
G1-12:邏輯閘極
H接通:輸出信號
I2-4:可控電流源
ID:汲極電流
IG:閘極電流
IL:電流
L1、L11-N:電感器
L接通:接收信號
L驅動:閘極節點處接收信號
PH:相位信號
S1-4:斷言信號
S11-N、S21-N、S31-N、S41-N:開關
Trig1-N:觸發信號
T1-N:延遲信號
Vdd:低側閘極
Vdd、Vss:幹線電壓
VD:汲極電壓
Vg、VG:閘極電壓
V輸入:輸入電壓；節點處
V輸出:輸出電壓；節點
圖1為根據一些實施例之實例同步切換電源轉換器電路的簡化示意圖。
圖2為根據一些實施例的用於閘極電容之再生充電之實例電路的簡化示意圖。
圖3A為簡化之信號時序圖。
圖3B為根據一些實施例之實例輸出控制電路之一部分的簡化示意圖。
圖3C為簡化之信號時序圖。
圖4A至圖4B為簡化之信號時序圖。
圖5A至圖5B為簡化之信號時序圖。
圖6為根據一些實施例之實例信號處理電路之一部分的簡化示意圖。
圖7A至圖7C為根據一些實施例之實例信號處理電路之一部分的簡化示意圖。
圖8A至圖8B為根據一些實施例之實例橋接之電感器驅動器電路的簡化示意圖。
圖9A至圖9B為根據一些實施例之實例控制電路的簡化示意圖。
本文中描述了用於閘極電容之再生充電之受控電流操縱的改良方法及電路。諸如同步切換電源轉換器電路中使用之大的場效電晶體(例如，功率FET)需要大量閘極電荷，該閘極電荷在每一切換循環自供應軌消耗。若能量之用於對閘極充電及放電的部分在切換循環期間恢復，則能量損耗得以減少，且效率得以改良。如本文中所描述，可藉由使用電感器向閘極及自閘極傳遞能量以實現此能量恢復。在一些實施例中，電感器及相關聯之控制電路連同FET在整合之驅動器中實施，因為可非常準確地控制用於操作電感器之控制信號的時序。時序控制之改良實現確保閘極電容之最佳充電及放電以改良功率消耗或最小化功率損耗之優點。另外，電感器可與FET整合在同一晶粒上或同一封裝中， 此進一步增強由對電感器之準確時序控制實現的優點。本文中描述之方法及電路的其他優點或改良亦將自本揭露變得顯而易見。
在一些實施例中，此等方法及電路涉及用於藉由控制通過耦接至FET之閘極之電感器的電流以對FET之閘極充電及放電使得功率損耗得以減少的電路。此等電路接受來自開關模式控制器之輸入且接通及切斷FET，如由切換電源轉換器之所要工作週期所判定。通過電感器且到達FET之閘極的電流由開關時序曲線控制，該開關時序曲線具有靜態及可調諧延遲部分。藉由在FET之閘極之充電或放電循環中的已知時間對FET之閘極電壓進行取樣來調整開關時序曲線之可調諧延遲部分以在後續切換循環中進一步減少功率損耗。將取樣之閘極電壓與所要電壓進行比較以作為關於先前閘極充電或放電循環之一種反饋形式。基於該反饋，調諧開關時序曲線之可調整延遲部分(例如，加長或縮短延遲持續時間)以修改在後續閘極充電或放電循環期間通過電感器之電流。
圖1為根據一些實施例之實例同步切換電源轉換器(「轉換器」)電路100的簡化示意圖，電路100將V輸入節點處之輸入電壓V輸入轉換為V輸出節點處之輸出電壓V輸出。一般而言，轉換器電路100包括控制電路104，其經由高側驅動電路108耦接至高側場效電晶體(FET)106。控制電路104亦經由低側驅動電路112耦接至低側FET110。高側FET106之高側源極節點及低側FET110之低側汲極接點電耦接至相位節點114，相位節點114經由電感器118電耦接至電容器116。相位信號PH為相位節點114處之靜態電壓或持續改變之電壓。控制電路104電耦接至相位節點114以接收相位信號PH。負載，諸如負載120通常與電容器116並聯地電耦接。在一些實施例中，控制電路104電耦接至V輸出節點(例如，經由反饋路徑以接收V輸出)。控制電路104接收V輸出及相位信號PH且可接收為了簡單起見在此處未示出之其他信號。控制電路104輸出信號H接通及信號L接通。高側驅動電路108接收H接通信號。高側驅動電路108對信號H接通進行緩衝、 放大、位準移位或以其他方式調節，以產生適合用於接通及切斷高側FET106的信號H驅動。在高側FET106之高側閘極節點處接收信號H驅動。類似地，低側驅動電路112接收信號L接通。低側驅動電路112對信號L接通進行緩衝、放大、位準移位或以其他方式調節，以產生適合用於接通及切斷低側FET110的信號L驅動。在低側FET110之閘極節點處接收信號L驅動。在一些實施例中，低側驅動電路112自控制電路104接收外部控制信號。
圖2為用於低側FET110之閘極電容之再生充電的實例低側驅動電路112的簡化示意圖。所示低側驅動電路112之一部分包括時序控制電路208，其接收L接通信號且觸發由定時器電路2141-N定時之一系列事件。定時器電路2141-N包括靜態延遲電路及可調整延遲電路以提供靜態延遲以及提供可變(例如，可調諧)延遲，該等延遲由時序控制電路208提供之組態控制。低側驅動電路112亦包括基於來自先前閘極充電/放電循環之反饋而調整可變延遲之控制迴路。在一些實施例中，低側驅動電路112之初始狀態由數位組態電路210設定，數位組態電路210使組態資料信號Cfg1-3源自非揮發性來源，或外部監督控制器。時序控制電路208將一系列定時脈衝輸出至含有組合邏輯之輸出控制電路204，輸出控制電路204將定時脈衝轉換為閘極波形，且對此等信號進行緩衝以控制通過電感器L1之電流，電感器L1耦接至低側FET110之閘極以對低側FET110之閘極充電或放電。在低側FET110之閘極已完成充電或放電之後，但尚未啟用對應的保持開關(或電流源)，信號處理電路206對低側FET110之閘極電壓進行取樣以產生對定時器控制電路208之關於前一循環之效能的反饋。
如所示，低側驅動電路112通常包括耦接至低側FET110之閘極節點的電感器L1。橋接之電感器驅動器電路202耦接至電感器L1且耦接至輸出控制電路204。信號處理電路206耦接至低側FET110之閘極節點。時序控制電路208耦接至定時器電路2141-N，耦接至輸出控制電路204，耦接至信號處理電路206， 且耦接至數位組態電路210。數位組態電路210包括非揮發性記憶體(NVM)電路212。
在所示實例實施例中，橋接之電感器驅動器電路202包括開關S1-4。參考圖8A至圖9B示出及論述了橋接之電感器驅動器電路202之其他實施例。時序控制電路208自控制電路104接收信號L接通且基於該信號藉由將低側FET110之閘極充電至Vdd或將低側FET110之閘極放電至Vss來接通或切斷低側FET110。為了接通或切斷低側FET110，由信號L接通觸發之時序控制電路208產生輸出控制信號(「輸出控制」)且將輸出控制信號傳輸至輸出控制電路204。輸出控制電路204使用輸出控制信號來控制橋接之電感器驅動器電路202以使電流流向及流自電感器L1及低側FET110之閘極節點。在所示實例中，藉由接通或切斷開關S1-4中之一或多者持續一持續時間而導致電流之流動。在一些實施例中，開關S1-4中之一或多者為FET。在其他實施例中，開關S1-4中之一或多者為受控電流源或二極體。
根據開關時序曲線，藉由時序控制電路208產生發送至輸出控制電路204之輸出控制信號。開關時序曲線為定義或控制電流流向及流自電感器L1及低側FET110之閘極節點的時序序列。參考圖4A至圖5B示出及論述了實例時序序列。在一些實施例中，開關時序曲線儲存在數位組態電路210(例如，使用NVM電路212)中且自數位組態電路210擷取。可在轉換器電路100在通電時或在重設之後到達穩定操作狀態時使用預設開關時序曲線。
在切換循環期間之特定時間期間，藉由信號處理電路206來進行對與低側FET110相關之電壓及/或電流的量測。切換循環為其中FET106、110兩者轉變跨越完全接通及切斷狀態(例如，切斷低側FET110...接通高側FET106...切斷高側FET106...接通低側FET110...切斷低側FET110...等等之序列)的持續時間。在所示實例中，藉由信號處理電路206量測低側FET110之閘極節點的電壓 VG，但在其他實施例中，亦量測與低側FET110相關之其他電流/電壓。參考圖7A至圖7C示出及論述了此等實例實施例。基於在電流切換循環期間進行之量測，建立或更新(例如，調諧)後續切換循環中使用之開關時序曲線。當時序控制電路208在後續切換循環之第二觸發時間接收第二FET控制信號時，時序控制電路208根據更新或產生之開關時序曲線(基於來自前一循環之所量測閘極電壓)產生輸出控制信號且將更新之輸出控制信號傳輸至輸出控制電路204。建立或更新之開關時序曲線可由數位組態電路210儲存(例如，藉由將組態信號Cfg4自時序控制電路208傳輸至數位組態電路210)且由數位組態電路210重新調用以供稍後使用。參考圖6示出及論述了信號處理電路206之一部分的實例實施例。
在切換循環期間接收FET控制信號L接通時或之前(或在開始該切換循環時或之前)，時序控制電路208根據與該切換循環相關聯之開關時序曲線使用各別控制信號Ctrl1-N對定時器電路2141-N進行組態。用以對定時器電路2141-N進行組態之開關時序曲線在前一切換循環中產生/更新或由數位組態電路210(例如，自NVM電路212)擷取。
根據開關時序曲線，定時器電路2141-N中之每一者經組態以將某一量之靜態及/或可調整延遲應用於所接收之觸發信號Trig1-N以產生延遲信號T1-N。在一些實施例中，觸發信號Trig1-N中之每一者對應於信號L接通。自時序控制電路208傳輸至輸出控制電路204之輸出控制信號包括延遲信號T1-N。圖3A中之實例簡化信號時序圖300示出了由定時器電路214N產生之延遲信號TN，因為其與由定時器電路214N接收之觸發信號TrigN相關。在第一未觸發持續時間(「未觸發1」)之後，將觸發信號TrigN(例如，Trig3)之上升邊緣302自時序控制電路208發送至定時器電路214N。在第一靜態延遲持續時間(「靜態延遲1」)及第一可調諧延遲持續時間(「可調諧延遲1」)之後，將延遲信號TN(例如，T3)之延遲之上升邊緣304自定時器電路214N傳輸至時序控制電路208。在第二未觸 發持續時間(「未觸發2」)之後，將觸發信號TrigN之下降邊緣306自時序控制電路208傳輸至定時器電路214N。在第二靜態延遲持續時間(「靜態延遲2」)及第二可調諧延遲持續時間(「可調諧延遲2」)之後，將TN之延遲之下降邊緣308自定時器電路214N傳輸至時序控制電路208。定時器電路214N保持未觸發持續第二持續時間(「未觸發2」)。
時序控制電路208將TN以及其他延遲信號(例如，T1、T2)作為輸出控制信號之一部分傳輸至輸出控制電路204。輸出控制電路204使用所接收之輸出控制信號來產生控制橋接之電感器驅動器電路202之信號，藉此控制電流流動通過電感器L1及流向/流自低側FET110之閘極節點。圖3B中示出了輸出控制電路204之實例實施例的一部分。
圖3B所示之電路的一部分示出了輸出控制電路204之輸入與輸出之間的邏輯關係。輸出控制電路204將由輸出控制電路204接收之延遲信號T1-3轉換為信號S1-4輸出。如所示耦接之邏輯閘極G1-12使用延遲信號T1-3及觸發信號L接通來產生開關控制信號S1-4輸出。開關控制信號S1-4輸出用以控制橋接之電感器驅動器電路202。在一些實施例中，對信號S1-4輸出進行緩衝、位準移位、放大或以其他方式修改以控制橋接之電感器驅動器電路202。在一些實施例中，開關控制信號S1-4輸出中之一或多者控制可控電流供應電路。在給定圖3B所示之輸出控制電路204之實例實施例的情況下，圖3C之簡化信號圖350中示出了L接通與T1-3至S1-4輸出之邏輯關係的細節。
圖4A示出了用於對低側FET110之閘極節點充電(例如，接通低側FET110)之實例3階段時序序列的簡化信號時序圖400。基於當前切換循環之當前使用之時序曲線，圖2所示之定時器電路2141-N經組態以產生延遲信號T1-3，延遲信號T1-3由輸出控制電路204接收以產生開關控制信號S1-4輸出。在預觸發階段期間，當取消斷言L接通時(例如，低側FET110為切斷的)，斷言信號S1輸出， 且取消斷言信號S2-4輸出，因此將低側FET110之閘極節點保持在Vss。在預觸發階段期間，通過電感器L1之電流IL的量值為零。在預觸發階段之後，在時序控制電路208處自控制電路104接收L接通之上升邊緣402，其觸發信號S1-4輸出之後續轉變。信號S1輸出之下降邊緣404及信號S2輸出之上升邊緣406致使上升量值之電流IL自Vdd流入至電感器L1中。在包括靜態及可調諧延遲之持續時間(例如，圖3A之靜態延遲1及可調諧延遲1階段)之後，S2輸出之下降邊緣408及S3輸出之上升邊緣410致使源自Vdd及電感器L1之電流對低側FET110之低側閘極充電。當閘極電壓VG上升時，電流IL之量值下降。在包括靜態及可調諧延遲之另一持續時間(例如，圖3A之靜態延遲2及可調諧延遲2階段)之後，S3輸出之下降邊緣412及S4輸出之上升邊緣414致使低側FET110之低側閘極保持在Vdd(指定為「保持」階段)。如所示，信號處理電路206僅在下降邊緣412與上升邊緣414之間的持續時間(指定為「取樣」階段)期間對閘極電壓VG進行取樣。此取樣之電壓用作控制迴路之輸入(例如，當輸出控制對由信號處理電路206在特定時間量測之閘極電壓VG的影響，取樣之電壓經反饋至時序控制電路208以產生新的輸出控制信號，等等時形成的「迴路」)。控制迴路調整在未來循環期間使用之開關時序曲線(例如，調諧可調諧延遲部分以用於後續切換循環中)。在此持續時間期間，不將電流自Vdd提供至低側FET110之閘極節點且不將來自閘極節點之電流供應至Vss(例如，橋接之電感器驅動器電路202之所有開關或電流源為切斷的)。因為僅在此持續時間期間對閘極電壓VG進行取樣，所以可有利地簡化信號處理電路206。
圖4B示出了用於對低側FET110之閘極節點充電(例如，接通低側FET110)之實例4階段時序序列的簡化信號時序圖450。4階段時序序列將預充電階段添加至參考圖4A論述之3階段時序序列。在預觸發階段期間，當取消斷言L接通時，斷言信號S1輸出，且取消斷言信號S2-4輸出，因此將低側FET110 之閘極節點保持在Vss。在預觸發階段期間，通過電感器L1之電流IL的量值為零。在預觸發階段之後，在時序控制電路208處自控制電路104接收L接通之上升邊緣452，上升邊緣452之接收觸發信號S1-4輸出之後續轉變。S2輸出之上升邊緣454致使上升量值之電流IL自Vdd流動通過電感器L1至Vss。信號S1輸出之下降邊緣456致使電流IL停止流動至Vss且替代地開始對低側FET110之閘極節點充電。此導致上升之閘極電壓VG。在包括靜態及可調諧延遲之持續時間之後，信號S2輸出之下降邊緣458及信號S3輸出之上升邊緣460阻止電流自Vdd流動至電感器L1。來自電感器L1之電流IL繼續流動至低側FET110之閘極節點。此致使FET110之閘極電壓VG繼續上升，同時電流IL之量值下降。在包括靜態及可調諧延遲之另一持續時間之後，S3輸出之下降邊緣462及S4輸出之上升邊緣464致使低側FET110之低側閘極保持在Vdd(指定為「保持」階段)。如所示，信號處理電路206僅在下降邊緣462與上升邊緣464之間的持續時間(指定為「取樣」階段)期間對閘極電壓VG進行取樣。此取樣之電壓用作控制迴路之輸入以用於調整未來循環。在此持續時間期間，不將電流自Vdd提供至低側FET110之閘極節點且不將來自閘極節點之電流供應至Vss。
圖5A示出了用於對低側FET110之閘極節點放電(例如，切斷低側FET110)之實例3階段時序序列的簡化信號時序圖500。基於當前切換循環之當前使用之時序曲線，圖2所示之定時器電路2141-N經組態以產生延遲信號T1-3，延遲信號T1-3由輸出控制電路204接收以產生開關控制信號S1-4輸出。在預觸發階段期間，當斷言L接通時(例如，低側FET110為接通的)，斷言信號S4輸出，且取消斷言信號S1-3輸出，因此將低側FET110之閘極節點保持在Vdd。在預觸發階段期間，通過電感器L1之電流IL的量值為零。在預觸發階段之後，在時序控制電路208處自控制電路104接收L接通之下降邊緣502，下降邊緣502之接收觸發信號S1-4輸出之後續轉變。信號S3輸出之上升邊緣504及信號S4輸出之下降 邊緣506致使上升量值(例如，遠離穩態零電流)之電流IL自低側FET110之閘極節點流入至電感器L1中，藉此致使閘極電壓VG減小。在包括靜態及可調諧延遲之持續時間(例如，圖3A之靜態延遲1及可調諧延遲1階段)之後，S2輸出之上升邊緣508及S3輸出之下降邊緣510致使電流流動通過電感器L1至Vdd。當閘極電壓VG繼續減小時，電流IL之量值下降(例如，返回至穩態零)。在包括靜態及可調諧延遲之另一持續時間(例如，圖3A之靜態延遲2及可調諧延遲2階段)之後，S2輸出之下降邊緣512及S1輸出之上升邊緣514致使低側FET110之低側閘極保持在Vss(指定為「保持」階段)。如所示，信號處理電路206僅在下降邊緣512與上升邊緣514之間的持續時間(指定為「取樣」階段)期間對閘極電壓VG進行取樣。此取樣之電壓用作控制迴路之輸入以用於調整未來循環。在此持續時間期間，不將來自閘極節點之電流供應至Vss(例如，橋接之電感器驅動器電路202之所有開關或電流源為切斷的)。因為僅在此持續時間期間對閘極電壓VG進行取樣，所以可有利地簡化信號處理電路206。
圖5B示出了用於對低側FET110之閘極節點放電(例如，切斷低側FET110)之實例4階段時序序列的簡化信號時序圖550。4階段時序序列將預充電階段添加至參考圖5A論述之3階段時序序列。在預觸發階段期間，當斷言L接通時，斷言信號S4輸出，且取消斷言信號S1-3輸出，因此將低側FET110之閘極節點保持在Vdd。在預觸發階段期間，通過電感器L1之電流IL的量值為零。在預觸發階段之後，在時序控制電路208處自控制電路104接收L接通之下降邊緣552，下降邊緣552之接收觸發信號S1-4輸出之後續轉變。S3輸出之上升邊緣554致使上升量值(例如，遠離穩態零電流)之電流IL自Vdd流動通過電感器L1至Vss。信號S4輸出之下降邊緣556致使電流IL停止流動至Vdd且繼續自低側FET110之閘極節點流動至Vss。此導致減小之閘極電壓VG。在包括靜態及可調諧延遲之持續時間之後，信號S2輸出之上升邊緣558及信號S3輸出之下降邊緣 560致使電流流動通過電感器L1至Vdd。此致使FET110之閘極電壓VG繼續下降，同時電流IL之量值亦下降(例如，接近穩態零電流)。在包括靜態及可調諧延遲之另一持續時間之後，S2輸出之下降邊緣562及S1輸出之上升邊緣564致使低側FET110之低側閘極保持在Vss(指定為「保持」階段)。如所示，信號處理電路206僅在S2輸出之下降邊緣562與S1輸出之上升邊緣564之間的持續時間(指定為「取樣」階段)期間對閘極電壓VG進行取樣。此取樣之電壓用作控制迴路之輸入以用於調整未來循環。在此持續時間期間，不將來自閘極節點之電流供應至Vss(例如，橋接之電感器驅動器電路202之所有開關或電流源為切斷的)。因為僅在此持續時間期間對閘極電壓VG進行取樣，所以可有利地簡化信號處理電路206。
圖6示出了信號處理電路206之一部分之實例實施例的電路示意圖。在一些實施例中，可使用如本領域已知的用於對FET之閘極電壓進行取樣之信號處理電路的其他實施例。在一些實施例中，信號處理電路206包括數位至類比轉換器以代替或外加高速鎖存比較器。在所示實例實施例中，信號處理電路206通常包括如圖6所示耦接之第一高速鎖存比較器602及第二高速鎖存比較器604。第一比較器602在非反相輸入處自低側FET110之閘極節點接收閘極電壓VG，且在反相輸入處接收Vdd以將閘極電壓Vg與幹線電壓Vdd進行比較。第二比較器604在反相輸入處自低側FET110之閘極節點接收閘極電壓VG，且在非反相輸入處接收Vss以將閘極電壓Vg與幹線電壓Vss進行比較。將比較器602、604之輸出(分別為Vdd反饋及Vss反饋)作為圖2所示之「Smp」信號之一部分傳輸至時序控制電路208。另外，比較器602、604可自時序控制電路208接收觸發信號(未示出)及/或重設信號作為圖2所示之「Trig」信號之一部分以控制比較器602、604之重設及隨後的樣品鎖存。如參考圖4A至圖5B所論述，信號處理電路206有利地僅在切換循環之選定時間期間對閘極電壓進行取樣。
在一些實施例中，除了閘極電壓VG之外，量測與低側FET110相關之其他電壓及電流。圖7A至圖7C示出了低側驅動電路112之信號處理部分之一部分的實例實施例。信號處理部分700、720及750中之每一者耦接至低側FET110且通常包括與信號處理電路206類似之各別信號處理電路706、726、756。將由信號處理電路706、726、756產生之樣品作為圖2所示之Smp信號之一部分傳輸至時序控制電路208。另外，將觸發信號作為圖2所示之Trig信號的一部分自時序控制電路208傳輸至各別信號處理電路706、726、756。在信號處理電路706、726、756處自數位組態電路210接收組態信號Cfg3。如圖7A所示，在一些實施例中，在零電流切換中藉由信號處理電路706對低側FET之閘極節點的閘極電流IG及閘極電壓VG進行取樣。如圖7B所示，在一些實施例中，在零電流切換中藉由信號處理電路726對低側FET之閘極節點的閘極電壓VG及低側汲極節點的汲極電流ID進行取樣。如圖7C所示，在一些實施例中，在零電流切換中藉由信號處理電路756對低側FET之閘極節點的閘極電壓VG及低側汲極節點的汲極電壓VD進行取樣。
圖8A至圖8B中示出了圖2之橋接之電感器驅動器電路202的其他實例實施例。如圖8A之簡化電路示意圖所示，圖2所示之開關S1-4中之一或多者在一些實施例中由可控電流源I2-4取代以控制電流流動通過電感器L1。如圖8B之簡化電路示意圖所示，圖2所示之開關S3在一些實施例中由二極體D1取代。
根據一些實施例，電感器L1及橋接之電感器驅動器電路之電感可分佈在分佈式功率FET中。如圖9A至圖9B之簡化電路示意圖所示，在一些實施例中，低側FET110包括N個指狀物9101-N。在此等實施例中，電感器L1之電感跨越N個指狀物9101-N而分佈為電感器L11-N。類似地，橋接之電感器驅動器電路202跨越N個指狀物而分佈為橋接之電感器驅動器電路9021-N，在一些實施 例中，分佈式橋接之電感器驅動器電路9021-N具有開關S11-N、S21-N、S31-N，及S41-N。在一些實施例中，如圖9A之簡化電路示意圖900所示，輸出控制電路204亦跨越N個指狀物而分佈為輸出控制電路9041-N。如圖9B之簡化電路示意圖950所示，在一些實施例中，單個輸出控制電路954耦接至分佈式橋接之電感器驅動器電路9021-N中之每一者。
在一些實施例中，高側驅動電路108類似於低側驅動電路112且用於高側FET106之閘極電容的再生充電。在一些實施例中，靜態延遲部分在設計時經設定且取決於所使用之特定開關及電感器大小。在一些實施例中，低側FET110、橋接之電感器驅動器電路202及低側驅動電路112之電路的單片整合在混合信號LDMOS處理節點上發生。在一些實施例中，低側FET110為大的NMOS裝置。在一些實施例中，低側驅動電路112之全部或一部分包括類比電路而非數位電路。在一些實施例中，諸如在多相設計中在許多功率FET中共用單個電感器(例如，單個電感器L1耦接至多個FET之各別閘極節點)。在一些實施例中，電感器L1在包括低側驅動電路112之晶片頂部建構有接合線。在一些實施例中，將電感器L1建構為傳統平面螺旋電感器。在一些實施例中，使用金屬層或再分佈層(RDL)建構電感器L1。在一些實施例中，電感器L1在包括低側驅動電路112之晶片外部或形成多組件混合體之一部分。在一些實施例中，使用在包括低側驅動電路112之晶片外終止的接合線建構電感器L1，使得遠離晶片本身形成螺旋。如熟習此項技術者已知之任何其他合適形式之晶片上或晶片外電感器可用作電感器L1。
為了易於描述，本文中描述之實例實施例係關於低側FET110。一般熟習此項技術者將理解，相同或類似的方法及電路可用以完全驅動高側FET106或另一FET。在一些實施例中，由本文中描述之閘極驅動器電路控制之FET為NMOS或PMOS裝置。在一些實施例中，低側驅動電路112僅用於對低側FET110 之閘極充電。在一些實施例中，低側驅動電路112僅用於對低側FET110放電。在一些實施例中，並非在每一切換循環期間均使用但在一些切換循環期間仍使用再生閘極充電及放電。在一些實施例中，在每一切換循環期間使用再生閘極充電及放電。在一些實施例中，信號處理電路206持續地對閘極電壓VG進行取樣。在一些實施例中，信號處理電路206使用數位至類比轉換器來代替比較器。在一些實施例中，信號處理電路206使用達到之峰值閘極電壓而非最終靜止電壓來用於反饋。在一些實施例中，以數位輸入取代本文中描述之電路的類比組件。在一些實施例中，Vdd及Vss供應器與低電壓系統軌道分開，且可隨操作狀況動態地改變。在一些實施例中，可調諧延遲時序由外部系統控制器控制。在一些實施例中，藉由晶片上NVM自外部源或自PWM信號提供組態。在一些實施例中，本文中描述之電路及方法遞歸地應用於橋接之電感器驅動器電路202之開關。
已詳細參考揭露之本發明之實施例，附圖中已示出本發明之一或多個實例。每一實例已作為本技術之解釋而非作為本技術之限制而提供。實際上，儘管已關於本發明之特定實施例詳細描述了本發明，但將瞭解熟習此項技術者在獲得對上述內容之理解後可易於想到此等實施例之更改、變型及等效物。例如，作為一個實施例之一部分而示出或描述的特徵可與另一實施例一起使用以產生又一實施例。因此，本標的物旨在涵蓋在所附申請專利範圍及其等效物之範疇內的所有此等修改及變型。在不脫離本發明之範疇的情況下，本發明之此等及其他修改及變型可由一般熟習此項技術者實踐，該範疇在所附申請專利範圍中進行更具體地闡述。此外，一般熟習此項技術者將瞭解，以上描述僅作為實例，且不意欲限制本發明。
110:低側FET；低側FET之閘極充電
112:低側驅動電路
202:電感器驅動器電路
204:輸出控制電路
206:信號處理電路
208:時序控制電路
210:數位組態電路
212:非揮發性記憶體(NVM)電路
2141-N:定時器電路
Cfg1-4:組態資料信號
Ctrl1-N:控制信號
IL:電流
L1:電感器
S1-4:斷言信號
Trig1-N:觸發信號
T1-N:延遲信號
Vdd、Vss:幹線電壓
VG:閘極電壓

Claims (20)

  1. 一種用於再生閘極充電之電路，該電路包含：一電感器，該電感器具有一第一端子及一第二端子；一FET，該FET具有耦接至該電感器之該第二端子之一閘極節點；一橋接之電感器驅動器電路，該橋接之電感器驅動器電路耦接至該電感器之該第一端子及該電感器之該第二端子，該橋接之電感器驅動器電路包含複數個開關；一輸出控制電路，該輸出控制電路耦接至該橋接之電感器驅動器電路；一感測電路，該感測電路耦接至該閘極節點；及一時序控制電路，該時序控制電路耦接至該輸出控制電路及該感測電路；其中：該時序控制電路在一第一切換循環之一第一觸發時間接收一第一FET控制信號；該時序控制電路根據一第一開關時序曲線產生多個第一輸出控制信號；該時序控制電路將該等第一輸出控制信號傳輸至該輸出控制電路；該輸出控制電路將該複數個開關中之一或多者保持在一接通狀態持續一第一時間段，該第一時間段係根據該第一開關時序曲線；該輸出控制電路將所有該複數個開關保持在一切斷狀態持續一第二時間段，該第二時間段係根據該第一開關時序曲線；該感測電路在該第二時間段期間且在該第一時間段之一期滿之後對該閘極節點之一或多個第一電壓進行取樣；且該時序控制電路使用該一或多個取樣之第一電壓來產生一第二切換循環之一第二開關時序曲線。
  2. 如請求項1之電路，其中： 該時序控制電路在該第二切換循環之第二觸發時間接收一第二FET控制信號；該時序控制電路根據該第二開關時序曲線產生多個第二輸出控制信號；且該時序控制電路將該等第二輸出控制信號傳輸至該輸出控制電路。
  3. 如請求項1之電路，其進一步包含：一數位組態電路，該數位組態電路包含：一開關時序曲線擷取電路；其中：該開關時序曲線擷取電路擷取一預設開關時序曲線；且該預設開關時序曲線用作該第一開關時序曲線。
  4. 如請求項1之電路，其進一步包含：複數個可調整延遲電路，該複數個可調整延遲電路耦接至該時序控制電路；及複數個靜態延遲電路，該複數個靜態延遲電路耦接至該時序控制電路；其中：該等第一輸出控制信號係在該第一切換循環期間使用該複數個可調整延遲電路及該複數個靜態延遲電路而產生；該複數個可調整延遲電路之各別第一可調整延遲值係根據該第一切換循環期間之該第一開關時序曲線；有多個第二輸出控制信號在該第二切換循環期間使用該複數個可調整延遲電路及該複數個靜態延遲電路而產生；且該複數個可調整延遲電路之各別第二可調整延遲值係根據該第二切換循環期間之該第二開關時序曲線。
  5. 如請求項2之電路，其中該橋接之電感器驅動器電路包含： 一電壓節點；一接地節點；一第一開關，該第一開關具有耦接至該電感器之該第二端子之一第一高側節點、耦接至該輸出控制電路之一第一輸出控制節點，及耦接至該接地節點之一第一低側節點；一第二開關，該第二開關具有耦接至該電壓節點之一第二高側節點、耦接至該輸出控制電路之一第二輸出控制節點，及耦接至該電感器之該第一端子之一第二低側節點；一第三開關，該第三開關具有耦接至該電感器之該第一端子之一第三高側節點、耦接至該輸出控制電路之一第三輸出控制節點，及耦接至該接地節點之一第三低側節點；及一第四開關，該第四開關具有耦接至該電壓節點之一第四高側節點、耦接至該輸出控制電路之一第四輸出控制節點，及耦接至該電感器之該第二端子之一第四低側節點。
  6. 如請求項5之電路，其中在該閘極節點之一充電序列期間：該輸出控制電路在該第二切換循環期間之一第一時間切斷該第一開關；該輸出控制電路在該第二切換循環期間之一第二時間接通該第二開關；該輸出控制電路在該第二切換循環期間之一第三時間切斷該第二開關；該輸出控制電路在該第二切換循環期間之一第四時間接通該第三開關；該輸出控制電路在該第二切換循環期間之一第五時間切斷該第三開關；且該輸出控制電路在該第二切換循環期間之一第六時間接通該第四開關；其中該第一時間、該第二時間、該第三時間、該第四時間、該第五時間及該第六時間係根據該第二開關時序曲線。
  7. 如請求項6之電路，其中： 該第六時間在該第五時間之後出現，該第五時間在該第四時間之後出現，該第四時間在該第三時間之後出現，且該第三時間在該第二時間之後出現；僅在該第五時間之後且在該第六時間之前對該閘極節點之一或多個第二電壓進行取樣；且該時序控制電路使用該一或多個取樣之第二電壓來產生一第三切換循環之一第三開關時序曲線。
  8. 如請求項7之電路，其中：該第一時間及該第二時間在大約該第二觸發時間出現；且該第三時間、該第四時間、該第五時間及該第六時間各自基於各別可調整延遲在時間上自該第二觸發時間偏移，該等各別可調整延遲中之每一者具有一靜態延遲部分及一可調諧延遲部分。
  9. 如請求項5之電路，其中在該閘極節點之一放電序列期間：該輸出控制電路在該第二切換循環期間之一第一時間切斷該第四開關；該輸出控制電路在該第二切換循環期間之一第二時間接通該第三開關；該輸出控制電路在該第二切換循環期間之一第三時間切斷該第三開關；該輸出控制電路在該第二切換循環期間之一第四時間接通該第二開關；該輸出控制電路在該第二切換循環期間之一第五時間切斷該第二開關；且該輸出控制電路在該第二切換循環期間之一第六時間接通該第一開關；其中該第一時間、該第二時間、該第三時間、該第四時間、該第五時間及該第六時間係根據該第二開關時序曲線。
  10. 如請求項9之電路，其中：該第六時間在該第五時間之後出現，該第五時間在該第四時間之後出現，該第四時間在該第三時間之後出現，且該第三時間在該第二時間之後出現； 在該第五時間之後且在該第六時間之前對該閘極節點之一或多個第二電壓進行取樣；且該時序控制電路使用該一或多個取樣之第二電壓來產生一第三切換循環之一第三開關時序曲線。
  11. 如請求項10之電路，其中：該第一時間及該第二時間在大約該第二觸發時間出現；且該第三時間、該第四時間、該第五時間及該第六時間各自基於各別可調整延遲在時間上自該第二觸發時間偏移，該等各別可調整延遲中之每一者具有一靜態延遲部分及一可調諧延遲部分。
  12. 如請求項7之電路，其中該第一時間在該第二時間之前出現。
  13. 如請求項10之電路，其中該第一時間在該第二時間之前出現。
  14. 如請求項7之電路，其中該第一時間在該第二時間之後且在該第三時間之前出現。
  15. 如請求項10之電路，其中該第一時間在該第二時間之後且在該第三時間之前出現。
  16. 如請求項1之電路，其中該FET及該橋接之電感器驅動器電路整合在一半導體晶粒上。
  17. 如請求項16之電路，其中該半導體晶粒及該電感器整合至同一封裝中。
  18. 如請求項16之電路，其中該時序控制電路、該輸出控制電路及該感測電路亦整合在該半導體晶粒上。
  19. 如請求項17之電路，其中：該FET包含複數個指狀物，該複數個指狀物中之每一指狀物具有一分佈式閘極節點；且 該電感器包含複數個分佈式電感器，該複數個分佈式電感器中之每一者具有一第一分佈式端子及一第二分佈式端子。
  20. 一種用於再生閘極充電之方法，該方法包括：在一時序控制電路處在一第一切換循環之一第一觸發時間接收一第一FET控制信號；根據一第一開關時序曲線使用該時序控制電路產生多個第一輸出控制信號；將該等第一輸出控制信號自該時序控制電路傳輸至一輸出控制電路；使用該輸出控制電路將一橋接之電感器驅動器電路之複數個開關中之一或多者保持在一接通狀態持續一第一時間段，其中該第一時間段係根據該第一開關時序曲線，該橋接之電感器驅動器電路耦接至一電感器，且一FET之一閘極節點耦接至該電感器；使用該輸出控制電路將所有該複數個開關保持在一切斷狀態持續一第二時間段，其中該第二時間段係根據該第一開關時序曲線；在該第二時間段期間且在該第一時間段之一期滿之後使用一感測電路對該閘極節點之一或多個電壓進行取樣，其中該感測電路耦接至該閘極節點且耦接至該時序控制電路；及在該時序控制電路處使用該一或多個取樣之電壓來產生一第二切換循環之一第二開關時序曲線。
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