JP5263316B2 - 半導体スイッチング素子の駆動回路 - Google Patents
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Description
本発明は上記事情に鑑みてなされたものであり、その目的は、駆動電圧の印加に制限があるスイッチング素子を高い周波数で高速にスイッチングできる半導体スイッチング素子の駆動回路を提供することにある。
すなわち、駆動対象スイッチング素子をターンオンする場合には、(1)で正側コンデンサを充電し、(2)で駆動用電源と正側コンデンサとを直列に接続して、駆動対象スイッチング素子の制御端子を充電する方向でインダクタに通電すると、(3)でインダクタに蓄積された電磁エネルギーによって駆動対象スイッチング素子の制御端子を充電する。これにより駆動対象スイッチング素子はターンオンする。そして、充電により制御端子の電位が駆動用電源の電圧よりも上昇すると(4)で駆動用電源側に還流電流を流す。
次に、(6)第4スイッチング素子をターンオフしてから、負側スイッチング素子をターンオンし、更に第2スイッチング素子をターンオンすると、駆動用電源(+),正側スイッチング素子,第3スイッチング素子,インダクタ,第2スイッチング素子,負側コンデンサ,負側スイッチング素子,駆動用電源(−)の経路が形成される。これにより、インダクタには(2VG−Vf)の電圧で、(2)とは逆方向に通電が行われる。
すなわち、請求項3によれば、正側及び負側コンデンサが充電される期間が請求項2より長くなるので、それらの端子電圧を電源電圧VGよりも高くすることができ、それにより駆動対象スイッチング素子のターンオン,ターンオフをより高速に行うことができる。
すなわち、請求項4では、請求項2における(1)〜(8)の通電経路の形成パターンと、請求項3における(1)〜(8)の通電経路の形成パターンとを切り替えて行う。尚、ここでのパターンの切替えは、前者と後者とを1回以上ずつ交互に実行することを言う。また、必ずしも両者の連続実行回数が等しくなくても良い。これにより、請求項2の放電期間がより長いパターンと、請求項3の充電期間がより長いパターンとを適宜組み合わせて実行することで、必要に応じて正側及び負側コンデンサの端子電圧を駆動電源電圧よりも高くしたり、或いは、前記端子電圧が一定となるように調整できる。
これにより、駆動対象スイッチング素子をターンオンさせる場合の第1スイッチング素子のオン期間,並びに駆動対象スイッチング素子をターンオフさせる場合の第2スイッチング素子のオン期間は、請求項2のケースと、請求項3のケースとの中間となる。したがって、正側及び負側コンデンサが充電される期間が両者の中間になる。
制御端子の電位Vgsが上昇して(Vgs>VG)になると、インダクタ,第3スイッチング素子の還流ダイオード,正側スイッチング素子,正側コンデンサ,第1スイッチング素子,インダクタの経路で還流電流が流れる。したがって、制御端子の電位Vgsは、電源電圧VGによってクランプされる。
この状態から、(7)第3スイッチング素子をターンオフすると、駆動対象スイッチング素子の制御端子,インダクタ,第2スイッチング素子,負側コンデンサ,負側スイッチング素子,駆動対象スイッチング素子の電位基準側出力端子となる経路が形成される。これにより、駆動対象スイッチング素子の制御端子が、インダクタを介して流れる電流により放電されて制御端子の電位が低下し、駆動対象スイッチング素子はターンオフ状態に移行する。
以下、第1実施例について図1ないし図4を参照して説明する。図1は、例えばNチャネルFETを駆動するための駆動回路を示す。NチャネルFET1(駆動対象スイッチング素子)は、ドレイン側に図示しない負荷が接続されており、駆動回路2は、NチャネルFET1のゲート−ソース間に接続されている(ローサイド駆動方式)。尚、NチャネルFET1については、FETをMOS構造に限定する意図ではないが、図中では便宜上MOSFETのシンボルで図示している。駆動回路2は、ゲート駆動用電源3により供給される電源VGに基づいて、NチャネルMOSFET2のゲート(制御端子)に対して充放電電流Igを供給する。尚、図1に示すスイッチのシンボルとダイオードとの並列回路は、実体としては例えばNチャネルMOSFET(ダイオードは寄生ダイオード)であるが、説明を簡単にするため上記のシンボルで示している。
図3において、先ず(1)(図2〜図4中の丸数字を、括弧付き数字で示す)初期状態として、スイッチSa1及びSa2,S4がオンしてNチャネルFET1のゲートはゲート駆動用電源3の負側端子の電位(例えば0V,グランド電位)となっており、ターンオフ状態にあるとする。ここから、(2)スイッチSa1をターンオフし、続いて(3)スイッチS3をターンオンすると、ゲート駆動用電源3の正側端子,ダイオードDa1,コンデンサC1,スイッチS3及びS4,スイッチSa2,ゲート駆動用電源3の負側端子となる通電経路が形成され、コンデンサC1が駆動電圧(VG−Vf)に充電される。
(1)上記のようにNチャネルFET1がターンオンしている状態から、(2)スイッチSa2をターンオフし、(3)更にスイッチS4をターンオンすると、ゲート駆動用電源3の正側端子,スイッチSa1,スイッチS3及びS4,コンデンサC2,ダイオードDa2,ゲート駆動用電源3の負側端子となる通電経路が形成され、コンデンサC2が駆動電圧(VG−Vf)に充電される。
図5ないし図8は第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例の構成は第1実施例と同様であり、スイッチの一部のオンオフタイミングが異なっている。図5は図2相当図であり、図6,図7は図3,図4の一部相当図である。
図6に示す(6),(8)のスイッチングパターンが第1実施例と相違している。また、(6)のスイッチングパターンが相違することで(7)の通電経路も変化している。(6)では、スイッチS4と共にスイッチS1もターンオフさせている。この時、電流I_L1,NチャネルFET1のゲートを充電する電流Igは、インダクタンスL1,NチャネルFET1のゲート−ソース,コンデンサC2,スイッチS2の還流ダイオードの経路で流れる。これにより、コンデンサC2が充電される。ここで、(1)〜(5)の期間ではコンデンサC2は放電されないため、前記期間のコンデンサC2の端子電圧がVGであれば、(6)において当該端子電圧はVGを超えて上昇する。
この場合も、図7に示す(6),(8)のスイッチングパターンが第1実施例と相違している。(6)では、スイッチS3と共にスイッチS2もターンオフさせている。この時、電流I_L1,NチャネルFET1のゲートを放電させる電流Igは、インダクタンスL1,スイッチS1の還流ダイオード,コンデンサC1,スイッチSa1,ゲート駆動用電源3,スイッチSa2,NチャネルFET1のソース−ゲートの経路で流れる。これにより、コンデンサC1が充電される。
一方、ターンオフ時については、負極性の電流I_L1の上昇期間が長く、下降期間が短いが、前者はコンデンサC2の放電電荷量を規定し、後者はコンデンサC1の充電電荷量を規定する。結果として、コンデンサC1,C2の何れについても(放電電荷量)>(充電電荷量)となっており、第1実施例のスイッチングパターンでは、コンデンサC1,C2の端子電圧V_C1,V_C2は低下することになる。
図9及び図10は第3実施例を示すものである。図9に示すように、第3実施例では、スイッチS1がターンオフするタイミングが、(6)においてスイッチS4がターンオフするタイミングと、(8)においてスイッチS3がターンオンするタイミングとの間に位置しており、これは、第1実施例よりも長く、第2実施例よりも短くなっている。すなわち、第1実施例では、スイッチS1のターンオフタイミングが(8)に一致しており、第2実施例では同タイミングが(6)に一致している。
これにより、図10に示すように、コンデンサC1、C2の充放電電荷量を調整し、(放電電荷量)≒(充電電荷量)とすることで端子電圧V_C1,V_C2を一定に維持することができる。或いは、例えばある制御周期では、コンデンサC1,C2の充電電荷量をより多くして端子電圧V_C1,V_C2を電源電圧VGよりも上昇させ、NチャネルFET1のターンオン,ターンオフを高速に実行させることも可能となる。
図11ないし図14は第4実施例であり、第1実施例と異なる部分について説明する。図11に示す駆動回路11は、駆動回路2と同じ回路素子で構成されているが、それらの接続形態が一部相違している。スイッチS3及びS4の直列回路は、ゲート駆動用電源3の両端に直結されている。また、スイッチSa1及びSa2も直列に接続されており、ダイオードDa1のカソードと、ダイオードDa2のアノードとの間には、コンデンサC1及びC2の直列回路と、スイッチS1及びS2の直列回路とが並列に接続されている。そして、スイッチS1〜S4と図示しない制御回路とが通電制御回路12を構成している。
<NチャネルFET1のターンオン>
図13において、先ず(1)初期状態として、スイッチSa2,S4がオンしてNチャネルFET1のゲートはグランド電位となっており、ターンオフ状態にあるとする。この状態で、コンデンサC1は電圧(VG−Vf)に充電される。ここから、(2)スイッチSa2をターンオフし、スイッチSa1をターンオンすると、コンデンサC2が電圧(VG−Vf)に充電される。
(1)上記のようにNチャネルFET1がターンオンしてコンデンサC2が充電されている状態から、(2)スイッチSa1をターンオフし、スイッチSa2をターンオフすればコンデンサC1が充電される。それから、(3)更にスイッチS2をターンオンすると、ゲート駆動用電源3の正側端子,スイッチS3及びS2,コンデンサC2,スイッチSa2,ゲート駆動用電源3の負側端子となる通電経路が形成され、コンデンサC2がゲート駆動用電源3と直列に接続される。これにより、インダクタL1には電圧(2VG−Vf)が印加され、NチャネルFET1のターンオン時とは逆の方向に電流I_L1が増加する。この状態から(4)スイッチS3をターンオフすると、電流I_L1がNチャネルFET1のゲートから電流Igとして流れ、当該ゲートを放電させる。
図15ないし図17は第5実施例を示すものであり、第4実施例と異なる部分のみ説明する。第5実施例の構成は第4実施例と同様であり、スイッチの一部のオンオフタイミングが異なっている。図15は図12相当図であり、図16,図17は図13,図14の一部相当図である。尚、第4実施例の制御パターンは第1実施例に対応し、第5実施例の制御パターンは第2実施例に対応している。
図16に示す(4),(6)のスイッチングパターンが第4実施例と相違している。(4)では、スイッチS4と共にスイッチS1もターンオフさせている。この時、電流I_L1,すなわちNチャネルFET1のゲートを充電する電流Igは、インダクタンスL1,NチャネルFET1のゲート−ソース,ゲート駆動用電源3,スイッチSa1,コンデンサC2,スイッチS3の還流ダイオードの経路で流れる。これにより、コンデンサC2が充電される。
この場合も、図17に示す(4),(6)のスイッチングパターンが第4実施例と相違している。(4)では、スイッチS3と共にスイッチS2もターンオフさせている。この時、電流I_L1,すなわちNチャネルFET1のゲートを放電させる電流Igは、インダクタンスL1,スイッチS1の還流ダイオード,コンデンサC1,スイッチSa2,NチャネルFET1のソース−ゲートの経路で流れる。これにより、コンデンサC1が充電される。
すなわち、駆動回路11についても、コンデンサC1,C2の端子電圧V_C1,V_C2を一定に維持するには、第3実施例と同様に、第4実施例の制御パターンと第5実施例の制御パターンとを組み合わせる必要がある。それについて、次の第6実施例で説明する。
図18ないし図21は第6実施例を示すものである。第4実施例の図12では、NチャネルFET1のターンオン時に(6)の状態を維持したまま(7)で電流I_L1がゼロになった後に、(8)でスイッチSa1をターンオンしている。これに対して第6実施例では、(6)の状態から(8)で電流I_L1がゼロの状態になる前に、(7)でスイッチSa1をターンオンする。
この場合図19に示すように、(7)では、インダクタL1,スイッチS3,スイッチSa1,コンデンサC2,スイッチS2の還流ダイオード,インダクタL1の経路で還流電流が流れ、第4実施例の(6)に引き続いて(7)でもコンデンサC2が充電される。したがって、第4実施例よりもコンデンサC2の端子電圧V_C2を上昇させることができる。
図22ないし図25は第7実施例であり、第4実施例と異なる部分について説明する。第4実施例では、NチャネルFET1のターンオン時において、(6)でスイッチS1をターンオフ,スイッチS3をターンオンすると同時にスイッチSa1をターンオフしているが、第7実施例では、スイッチSa1のオン状態を維持するように期間を延長している。その結果、図23に示すように、(6)の経路はインダクタL1,スイッチS3,スイッチSa1,コンデンサC2,スイッチS2の還流ダイオード,インダクタL1の経路となり、同様にコンデンサC2を充電する経路となる。その後、(7)でスイッチSa1をターンオフさせれば、第4実施例の(6)と同じ経路になる。
ゲート駆動用電源3の負側端子の電位は0Vに限らず、正側端子よりも低い電位であれば良い。
スイッチSa1,Sa2,S1〜S4を構成するスイッチング素子については、MOSFETや、バイポーラトランジスタ、その他どのような半導体スイッチング素子であっても良い。
また、駆動回路2を構成する場合、スイッチSa1,Sa2については、還流ダイオードを備える必要はない。
Claims (15)
- 駆動対象スイッチング素子の電位基準側出力端子と制御端子との間に印加する駆動電圧を供給する駆動用電源と、
共通接続点となるアノードが前記駆動用電源の正側端子に接続される、正側ダイオード及び正側スイッチング素子からなる正側直列回路と、
共通接続点となるカソードが前記駆動用電源の負側端子に接続される、負側ダイオード及び負側スイッチング素子からなる負側直列回路と、
前記正側直列回路に並列に接続される正側コンデンサと、
前記負側直列回路に並列に接続される負側コンデンサと、
前記駆動対象スイッチング素子の制御端子に接続されるインダクタと、
一端が前記インダクタに接続され、前記駆動用電源の極性に対して逆方向となる還流ダイオードが並列に接続されている4つの通電用スイッチング素子により構成され、前記正側及び負側スイッチング素子と併せて制御することで、以下に示す(1)〜(8)の通電経路を形成可能に構成される通電制御回路とを備え、
(1)前記正側コンデンサを充電する経路。
(2)前記駆動用電源と、前記正側コンデンサとを直列に接続し、前記駆動対象スイッチング素子の制御端子を充電する方向で、前記インダクタに通電する経路。
(3)前記インダクタに蓄積された電磁エネルギーにより、前記駆動対象スイッチング素子の制御端子を充電する経路。
(4)前記制御端子の電位が前記駆動用電源の電圧よりも上昇した場合に、前記駆動用電源側に還流電流を流す経路。
(5)前記負側コンデンサを充電する経路。
(6)前記駆動用電源と、前記負側コンデンサとを直列に接続し、前記駆動対象スイッチング素子の制御端子を放電させる方向で、前記インダクタに通電する経路。
(7)前記インダクタに蓄積された電磁エネルギーにより、前記駆動対象スイッチング素子の制御端子を放電させる経路。
(8)前記制御端子の電位が前記駆動用電源の負側端子の電位よりも低下した場合に、前記駆動用電源側に還流電流を流す経路。
前記通電制御回路は、
前記正側ダイオードのカソードと、前記負側ダイオードのアノードとの間に接続される、第1及び第2スイッチング素子の直列回路と、
前記正側コンデンサと前記負側コンデンサとの間に接続され、共通接続点が前記駆動対象スイッチング素子の制御端子に接続される前記第3及び第4スイッチング素子の直列回路とで構成され、
前記インダクタは、前記第1及び第2スイッチング素子の共通接続点と、前記第3及び第4スイッチング素子の共通接続点との間に接続されることを特徴とする半導体スイッチング素子の駆動回路。 - 前記通電制御回路は、前記正側及び負側スイッチング素子,並びに前記第1ないし第4スイッチング素子を以下のように切り替えることで(但し、オンと記載したもの以外はオフとし、ターンオフ,ターンオンと記載したもの以外は以前のオンオフ状態を維持するものとする)、前記(1)〜(8)の通電経路を形成することを特徴とする請求項1記載の半導体スイッチング素子の駆動回路。
(0)初期状態を、前記正側及び負側スイッチング素子がオン,前記第4スイッチング素子がオンである前記駆動対象スイッチング素子のターンオフ状態とする。
(1)前記正側スイッチング素子をターンオフしてから、前記第3スイッチング素子をターンオン。
(2)前記第3スイッチング素子をターンオフしてから、前記正側スイッチング素子をターンオンし、更に前記第1スイッチング素子をターンオン。
(3)前記第4スイッチング素子をターンオフ。
(4)前記第1スイッチング素子をターンオフ,前記第3スイッチング素子をターンオン。
(5)前記負側スイッチング素子をターンオフしてから、前記第4スイッチング素子をターンオン。
(6)前記第4スイッチング素子をターンオフしてから、前記負側スイッチング素子をターンオンし、更に前記第2スイッチング素子をターンオン。
(7)前記第3スイッチング素子をターンオフ。
(8)前記第2スイッチング素子をターンオフし、前記第4スイッチング素子をターンオン。 - 前記通電制御回路は、前記正側及び負側スイッチング素子,並びに前記第1ないし第4スイッチング素子を以下のように切り替えることで(但し、オンと記載したもの以外はオフとし、ターンオフ,ターンオンと記載したもの以外は以前のオンオフ状態を維持するものとする)、前記(1)〜(8)の通電経路を形成することを特徴とする請求項1記載の半導体スイッチング素子の駆動回路。
(0)初期状態を、前記正側及び負側スイッチング素子がオン,前記第4スイッチング素子がオンである前記駆動対象スイッチング素子のターンオフ状態とする。
(1)前記正側スイッチング素子をターンオフしてから、前記第3スイッチング素子をターンオン。
(2)前記第3スイッチング素子をターンオフしてから、前記正側スイッチング素子をターンオンし、更に前記第1スイッチング素子をターンオン。
(3)前記第1及び第4スイッチング素子をターンオフ。
(4)前記第3スイッチング素子をターンオン。
(5)前記負側スイッチング素子をターンオフしてから、前記第4スイッチング素子をターンオン。
(6)前記第4スイッチング素子をターンオフしてから、前記負側スイッチング素子をターンオンし、更に前記第2スイッチング素子をターンオン。
(7)前記第2及び第3スイッチング素子をターンオフ。
(8)前記第4スイッチング素子をターンオン。 - 前記(1)〜(8)の通電経路を形成するパターンと、それらのうち前記(3),(4),(7),(8)の通電経路を以下の(3)’,(4)’,(7)’,(8)’の通電経路に置き換えて形成するパターンとを切り替えることで、前記正側及び負側コンデンサの端子電圧を調整することを特徴とする請求項2記載の半導体スイッチング素子の駆動回路。
(3)’前記第1及び第4スイッチング素子をターンオフ。
(4)’前記第3スイッチング素子をターンオン。
(7)’前記第2及び第3スイッチング素子をターンオフ。
(8)’前記第4スイッチング素子をターンオン。 - 前記通電制御回路は、前記正側及び負側スイッチング素子,並びに前記第1ないし第4スイッチング素子を以下のように切り替えることで(但し、オンと記載したもの以外はオフとし、ターンオフ,ターンオンと記載したもの以外は以前のオンオフ状態を維持するものとする)、前記(1)〜(8)の通電経路を形成することを特徴とする請求項1記載の半導体スイッチング素子の駆動回路。
(0)初期状態を、前記正側及び負側スイッチング素子がオン,前記第4スイッチング素子がオンである前記駆動対象スイッチング素子のターンオフ状態とする。
(1)前記正側スイッチング素子をターンオフしてから、前記第3スイッチング素子をターンオン。
(2)前記第3スイッチング素子をターンオフしてから、前記正側スイッチング素子をターンオンし、更に前記第1スイッチング素子をターンオン。
(3)前記第4スイッチング素子をターンオフ。
(4)前記第1スイッチング素子をターンオフしてから、前記第3スイッチング素子をターンオン。
(5)前記負側スイッチング素子をターンオフしてから、前記第4スイッチング素子をターンオン。
(6)前記第4スイッチング素子をターンオフしてから、前記負側スイッチング素子をターンオンし、更に前記第2スイッチング素子をターンオン。
(7)前記第3スイッチング素子をターンオフ。
(8)前記第2スイッチング素子をターンオフしてから、前記第4スイッチング素子をターンオン。 - 前記通電制御回路は、前記(3)の通電経路を形成してから、前記(4)の通電経路において前記第1スイッチング素子をターンオフさせるまでの期間長と、前記(7)の通電経路を形成してから、前記(8)の通電経路において前記第2スイッチング素子をターンオフさせるまでの期間長とを調整することで、前記正側及び負側コンデンサの端子電圧を調整することを特徴とする請求項5記載の半導体スイッチング素子の駆動回路。
- 駆動対象スイッチング素子の電位基準側出力端子と制御端子との間に印加する駆動電圧を供給する駆動用電源と、
共通接続点となるアノードが前記駆動用電源の正側端子に接続される、正側ダイオード及び正側スイッチング素子からなる正側直列回路と、
共通接続点となるカソードが前記駆動用電源の負側端子に接続される、負側ダイオード及び負側スイッチング素子からなる負側直列回路と、
前記正側直列回路に並列に接続される正側コンデンサと、
前記負側直列回路に並列に接続される負側コンデンサと、
前記駆動対象スイッチング素子の制御端子に接続されるインダクタと、
一端が前記インダクタに接続され、前記駆動用電源の極性に対して逆方向となる還流ダイオードが並列に接続されている4つの通電用スイッチング素子により構成され、前記正側及び負側スイッチング素子と併せて制御することで、以下に示す(1)〜(8)の通電経路を形成可能に構成される通電制御回路とを備え、
(1)前記正側コンデンサを充電する経路。
(2)前記駆動用電源と、前記正側コンデンサとを直列に接続し、前記駆動対象スイッチング素子の制御端子を充電する方向で、前記インダクタに通電する経路。
(3)前記インダクタに蓄積された電磁エネルギーにより、前記駆動対象スイッチング素子の制御端子を充電する経路。
(4)前記制御端子の電位が前記駆動用電源の電圧よりも上昇した場合に、前記駆動用電源側に還流電流を流す経路。
(5)前記負側コンデンサを充電する経路。
(6)前記駆動用電源と、前記負側コンデンサとを直列に接続し、前記駆動対象スイッチング素子の制御端子を放電させる方向で、前記インダクタに通電する経路。
(7)前記インダクタに蓄積された電磁エネルギーにより、前記駆動対象スイッチング素子の制御端子を放電させる経路。
(8)前記制御端子の電位が前記駆動用電源の負側端子の電位よりも低下した場合に、前記駆動用電源側に還流電流を流す経路。
前記正側コンデンサと前記負側コンデンサとが直列に接続されており、
前記通電制御回路は、
前記正側及び負側コンデンサと並列に接続される、第1及び第2スイッチング素子の直列回路と、
前記駆動用電源と並列に接続される、第3及び第4スイッチング素子の直列回路とで構成され、
前記インダクタは、前記第1及び第2スイッチング素子の共通接続点と、前記第3及び第4スイッチング素子の共通接続点との間に接続されることを特徴とする半導体スイッチング素子の駆動回路。 - 前記通電制御回路は、前記(2)の通電経路を形成する前にも前記(5)の通電経路を形成し、前記(6)の通電経路を形成する前にも前記(2)の通電経路を形成することを特徴とする請求項7記載の半導体スイッチング素子の駆動回路。
- 前記通電制御回路は、前記正側及び負側スイッチング素子,並びに前記第1ないし第4スイッチング素子を以下のように切り替えることで(但し、オンと記載したもの以外はオフとし、ターンオフ,ターンオンと記載したもの以外は以前のオンオフ状態を維持するものとする)、前記(1)〜(8)の通電経路を形成することを特徴とする請求項8記載の半導体スイッチング素子の駆動回路。
(0)初期状態を、前記第4スイッチング素子がオンである前記駆動対象スイッチング素子のターンオフ状態とする。
(1)前記負側スイッチング素子をオン。
(5)前記負側スイッチング素子をターンオフしてから、前記正側スイッチング素子をターンオン。
(2)前記第1スイッチング素子をターンオン。
(3)前記第4スイッチング素子をターンオフ。
(4)前記正側スイッチング素子及び前記第1スイッチング素子をターンオフ,前記第3スイッチング素子をターンオン。
(5)前記正側スイッチング素子をターンオン。
(2)前記正側スイッチング素子をターンオフしてから、前記負側スイッチング素子をターンオン。
(6)前記第2スイッチング素子をターンオン。
(7)前記第3スイッチング素子をターンオフ。
(8)前記負側スイッチング素子及び前記第2スイッチング素子をターンオフ,前記第4スイッチング素子をターンオン。 - 前記通電制御回路は、前記正側及び負側スイッチング素子,並びに前記第1ないし第4スイッチング素子を以下のように切り替えることで(但し、オンと記載したもの以外はオフとし、ターンオフ,ターンオンと記載したもの以外は以前のオンオフ状態を維持するものとする)、前記(1)〜(8)の通電経路を形成することを特徴とする請求項8記載の半導体スイッチング素子の駆動回路。
(0)初期状態を、前記第4スイッチング素子がオンである前記駆動対象スイッチング素子のターンオフ状態とする。
(1)前記負側スイッチング素子をオン。
(5)前記負側スイッチング素子をターンオフしてから、前記正側スイッチング素子をターンオン。
(2)前記第1スイッチング素子をターンオン。
(3)前記第1及び第4スイッチング素子をターンオフ。
(4)前記正側スイッチング素子をターンオフ,前記第3スイッチング素子をターンオン。
(5)前記正側スイッチング素子をターンオン。
(2)前記正側スイッチング素子をターンオフしてから、前記負側スイッチング素子をターンオン。
(6)前記第2スイッチング素子をターンオン。
(7)前記第2及び第3スイッチング素子をターンオフ。
(8)前記負側スイッチング素子をターンオフ,前記第4スイッチング素子をターンオン。 - 前記通電制御回路は、前記(4)の通電経路を形成した後、前記インダクタを介して流れる電流がゼロになる時間が経過する以前に(5)の通電経路を形成し、
前記(8)の通電経路の形成した後、前記インダクタを介して流れる電流がゼロになる時間が経過する以前に前記負側スイッチング素子をターンオンすることを特徴とする請求項10記載の半導体スイッチング素子の駆動回路。 - 前記通電制御回路は、前記(4)の通電経路において前記正側スイッチング素子をターンオフしてから、前記(5)の通電経路において前記正側スイッチング素子をターンオンするまでの期間長と、前記(8)の通電経路において前記負側スイッチング素子をターンオフしてから、次回に行う前記(1)の通電経路において前記負側スイッチング素子をターンオンするまでの期間長とを調整することで、前記正側及び負側コンデンサの端子電圧を調整することを特徴とする請求項8ないし11の何れかに記載の半導体スイッチング素子の駆動回路。
- 前記(1)〜(8)の通電経路を形成するパターンと、それらのうち前記(3),(4),(7),(8)の通電経路を以下の(3)’,(4)’,(7)’,(8)’の通電経路に置き換えて形成するパターンとを切り替えることで、前記正側及び負側コンデンサの端子電圧を調整することを特徴とする請求項9記載の半導体スイッチング素子の駆動回路。
(3)’前記第1及び第4スイッチング素子をターンオフ。
(4)’前記正側スイッチング素子をターンオフ,前記第3スイッチング素子をターンオン。
(7)’前記第2及び第3スイッチング素子をターンオフ。
(8)’前記負側スイッチング素子をターンオフ,前記第4スイッチング素子をターンオン。 - 前記通電制御回路は、前記正側及び負側スイッチング素子,並びに前記第1ないし第4スイッチング素子を以下のように切り替えることで(但し、オンと記載したもの以外はオフとし、ターンオフ,ターンオンと記載したもの以外は以前のオンオフ状態を維持するものとする)、前記(1)〜(8)の通電経路を形成することを特徴とする請求項8記載の半導体スイッチング素子の駆動回路。
(0)初期状態を、前記第4スイッチング素子がオンである前記駆動対象スイッチング素子のターンオフ状態とする。
(1)前記負側スイッチング素子をオン。
(5)前記負側スイッチング素子をターンオフしてから、前記正側スイッチング素子をターンオン。
(2)前記第1スイッチング素子をターンオン。
(3)前記第4スイッチング素子をターンオフ。
(4)前記第1スイッチング素子をターンオフ,前記第3スイッチング素子をターンオン。
(5)前記正側スイッチング素子をターンオフしてから前記正側スイッチング素子をターンオン。
(2)前記正側スイッチング素子をターンオフしてから、前記負側スイッチング素子をターンオン。
(6)前記第2スイッチング素子をターンオン。
(7)前記第3スイッチング素子をターンオフ。
(8)前記第2スイッチング素子をターンオフ,前記第4スイッチング素子をターンオンしてから、前記負側スイッチング素子をターンオフ。 - 前記通電制御回路は、前記(5)の通電経路において前記正側スイッチング素子をターンオフしてから前記正側スイッチング素子をターンオンするまでの期間長と、前記(8)の通電経路において前記負側スイッチング素子をターンオフしてから、次回に行う前記(1)の通電経路において前記負側スイッチング素子をターンオンするまでの期間長とを調整することで、前記正側及び負側コンデンサの端子電圧を調整することを特徴とする請求項14記載の半導体スイッチング素子の駆動回路。
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