CN112019199B - 开关晶体管的驱动电路 - Google Patents

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Abstract

本发明提供一种能够抑制输出电压的尖锋状变动的开关晶体管的驱动电路。驱动电路(300)具备第1晶体管(M1)～第4晶体管(M4)及预驱动器(310)。预驱动器(310)是(i)对第1晶体管(M1)的栅极供给负沿斜率比正沿斜率平缓的第1栅极信号(VG1)，(ii)对第2晶体管(M2)的栅极供给正沿斜率比负沿斜率平缓的第2栅极信号(VG2)，(iii)对第3晶体管(M3)的栅极供给正沿斜率比第1栅极信号(VG1)正沿平缓的第3栅极信号(VG3)，(iv)对第4晶体管(M4)的栅极供给负沿斜率比第2栅极信号(VG2)负沿平缓的第4栅极信号(VG4)。

Description

开关晶体管的驱动电路
技术领域
本发明涉及一种开关晶体管的驱动电路。
背景技术
在DC(direct current，直流)/DC变频器、逆变器或变频器等电力转换装置、或者电动机驱动电路等各种应用中，使用包含功率晶体管及其驱动电路(栅极驱动器)的开关电路。
图1是开关电路的电路图。开关电路100R具备高侧晶体管MH、低侧晶体管ML、自举电容器C1、及驱动电路200。
驱动电路200包含电平位移电路210、高侧驱动器220、低侧驱动器230、及整流元件D1。
整流元件D1与外装的电容器C1一同地形成自举电路。利用自举电路，将自举(VB)线的电压VB维持为比切换(VS)线的电压VS高特定电压范围ΔV(≒VREG)。
电平位移电路210将VDD设为高0V设为低的逻辑电平的高侧脉冲HIN电平位移至VB设为高VS设为低的控制信号LVSFTOUT。高侧驱动器220基于控制信号LVSFTOUT，驱动高侧晶体管MH。
低侧驱动器230基于低侧脉冲LIN，驱动低侧晶体管ML。
图2是表示高侧驱动器220的构成例的电路图。高侧驱动器220包含晶体管M1、M2、及逆变器221～225。
图3是图2的高侧驱动器220的动作波形图。在时刻t0之前，输入电压VIN为低(VS)，第1晶体管M1断开，第2晶体管M2接通，高侧晶体管MH的栅极源极间电压VOUT为零。在时刻t0输入电压VIN成为高(VB)后，第1晶体管M1接通，第2晶体管M2断开，将电流IM1经由第1晶体管M1供给至高侧晶体管MH的栅极电容，栅极源极间电压VOUT上升，高侧晶体管MH开启。
在时刻t1输入电压VIN成为低(VS)后，第1晶体管M1断开，第2晶体管M2接通，经由第2晶体管M2从高侧晶体管MH的栅极电容提取电流IM2，栅极源极间电压VOUT下降，高侧晶体管MH关断。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2012-70333号公报
发明内容
[发明要解决的问题]
如图2所示，驱动电路200具有因键合线或过孔等引起的寄生电感Lwire、或因印刷衬底上的布线等引起的寄生电感Lpcb。因这些寄生电感的影响，如图3所示，有时在高侧晶体管MH开启、关断的时序t0、t1，高侧驱动器220的输出电压VOUT、即开关晶体管的栅极电压会尖锋状地变化。
本发明是鉴于该课题而完成，其某一形态的例示性目的之一在于提供一种能够抑制输出电压的尖锋状变动的驱动电路。
[解决问题的技术手段]
本发明的某一形态涉及一种开关晶体管的驱动电路。驱动电路具备：输出引脚，与开关晶体管的控制端子连接；高侧线；低侧线；P通道第1晶体管，设置在高侧线与输出引脚之间；N通道第2晶体管，设置在输出引脚与低侧线之间；P通道第3晶体管，设置在高侧线与输出引脚之间，且尺寸小于第1晶体管；N通道第4晶体管，设置在输出引脚与低侧线之间，且尺寸小于第2晶体管；及预驱动器，(i)对第1晶体管的栅极，供给负沿斜率比正沿斜率平缓的第1栅极信号，(ii)对第2晶体管的栅极，供给正沿斜率比负沿斜率平缓的第2栅极信号，(iii)对第3晶体管的栅极，供给正沿斜率比第1栅极信号的正沿平缓的第3栅极信号，(iv)对第4晶体管的栅极，供给负沿斜率比第2栅极信号的负沿平缓的第4栅极信号。
根据该形态，通过使第1栅极信号与第2栅极信号的波形钝化，使第1晶体管与第2晶体管的开启速度降低，便能限制将开关晶体管的栅极电容进行充放电的电流的斜率，由此，能够抑制输出电压的尖锋状变动。
但是，因延迟第1晶体管、第2晶体管的开启而产生第1晶体管与第2晶体管两者断开的高阻抗期间。在开关晶体管的栅极电容充电或者放电结束之前，若第1晶体管、第2晶体管两者断开，则流向寄生电感的电流被急剧遮断，所以，高侧线或者低侧线的电压中引起振荡。因此，通过追加第3晶体管及第4晶体管，在第1晶体管与第2晶体管断开的死区时间的期间，使电流流入包含第3晶体管与第4晶体管的路径，便能抑制高侧线或者低侧线的电压振荡。
本发明的另一形态也涉及一种开关晶体管的驱动电路。驱动电路具备：输出引脚，与开关晶体管的控制端子连接；高侧线；低侧线；P通道第1晶体管，设置在高侧线与输出引脚之间；N通道第2晶体管，设置在输出引脚与低侧线之间；P通道第3晶体管，设置在高侧线与输出引脚之间，且尺寸小于第1晶体管；N通道第4晶体管，设置在输出引脚与低侧线之间，且尺寸小于第2晶体管；及预驱动器，对第1晶体管至第4晶体管的栅极供给第1栅极信号至第4栅极信号。预驱动器以第1晶体管的开启时间变得长于其关断时间的方式，产生第1栅极信号，以第2晶体管的开启时间变得长于其关断时间的方式，产生第2栅极信号，且在第1晶体管与第2晶体管两者断开的期间，以第3晶体管与第4晶体管接通的方式，产生第3栅极信号及第4栅极信号。
第1栅极信号与第4栅极信号可共通，且第2栅极信号与第3栅极信号可共通。由此，能够简化电路构成。
预驱动器也可包含：第1驱动单元，接受脉冲信号，产生将脉冲信号的第1沿作为触发器以第1斜率下降且将脉冲信号的第2沿作为触发器以大于第1斜率的第2斜率上升的第1栅极信号；及第2驱动单元，产生将脉冲信号的第1沿作为触发器以第3斜率下降且将脉冲信号的第2沿作为触发器以小于第3斜率的第4斜率上升的第2栅极信号。
第1驱动单元可包含设置在其输出段的第1CMOS逆变器，且第1CMOS逆变器的PMOS晶体管的晶体管尺寸大于第1CMOS逆变器的NMOS晶体管的尺寸，第2驱动单元可包含设置在其输出段的第2CMOS逆变器，且第2CMOS逆变器的PMOS晶体管的晶体管尺寸小于第2CMOS逆变器的NMOS晶体管的尺寸。
第3晶体管也可小于第1晶体管的1/3倍，且第4晶体管可小于第2晶体管的1/3倍。
预驱动器可包含：第1驱动单元，产生第1栅极信号；第2驱动单元，产生第2栅极信号；第3驱动单元，产生第3栅极信号；及第4驱动单元，产生第4栅极信号。
此外，将以上构成要素的任意组合或本发明的构成要素或表达在方法、装置、系统等之间相互置换而成者也另外作为本发明形态而有效。
[发明的效果]
根据本发明的某一形态，能够抑制开关晶体管的栅极电压的尖锋状变动。
附图说明
图1是开关电路的电路图。
图2是表示高侧驱动器的构成例的电路图。
图3是图2的高侧驱动器的动作波形图。
图4是实施方式的具备驱动电路的开关电路的电路图。
图5是说明图4的驱动电路的动作的时序图。
图6是说明图4的驱动电路的动作的模拟波形图。
图7是对驱动电路中将第3晶体管、第4晶体管固定为断开的电路输入脉冲宽度较短的输入信号时的模拟波形图。
图8是图4的驱动电路的模拟波形图。
图9是表示预驱动器的构成例的电路图。
图10是变化例的驱动电路的电路图。
图11是DC/DC变频器的控制器的电路图。
图12是具备驱动电路的逆变器装置的电路图。
具体实施方式
(实施方式)
以下，一边参照附图，一边根据较佳的实施方式对本发明进行说明。对各附图所示的同一或同等的构成要素、部件、处理标注同一符号，适当省略重复的说明。另外，实施方式并非限定发明而是进行例示，实施方式中记述的所有特征或其组合不一定是发明本质。
在本说明书中，所谓“部件A与部件B连接的状态”是指除了部件A与部件B物理性直接连接以外，还包含部件A与部件B经由不对它们的电连接状态带来实质性影响、或者不损及由它们的结合而起到的功能或效果的其他部件间接地连接。
同样地，所谓“部件C设置在部件A与部件B之间的状态”是指除了部件A与部件C、或者部件B与部件C直接连接以外，还包含经由不对它们的电连接状态带来实质性影响、或者不损及由它们的结合而起到的功能或效果的其他部件间接地连接。
另外，所谓“信号A(电压、电流)与信号B(电压、电流)对应”是指信号A与信号B具有关联，具体来说表示(i)信号A为信号B，(ii)信号A与信号B成正比，(iii)信号A是将信号B电平位移而获得，(iv)信号A是将信号B放大而获得，(v)信号A是将信号B反转而获得，(vi)或者它们的任意组合等。业者当理解“对应”的范围是根据信号A、B的种类、用途而定。
图4是实施方式的具备驱动电路300的开关电路100的电路图。开关电路100具备开关晶体管102及驱动电路300。开关晶体管102相当于图1的高侧晶体管MH或者低侧晶体管ML，驱动电路300相当于图1的高侧驱动器220或者低侧驱动器230。开关晶体管102的种类不受限定，例示了MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、双极晶体管、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)等。
驱动电路300在半导体器件302上集成化。半导体器件302具有高侧引脚VH、输出引脚VO、低侧引脚VL。VO引脚与驱动对象的开关晶体管102的控制端子(即栅极，基极)连接。在开关晶体管102为高侧晶体管的情况下，VH引脚、VO引脚、VL引脚分别与图1的VB引脚、HO引脚、VS引脚建立对应关系。在开关晶体管102为低侧晶体管的情况下，VH引脚、VO引脚、VL引脚分别与图1的VDD引脚、LO引脚、GND引脚建立对应关系。电容器104连接于VH引脚与VL引脚之间。在开关晶体管102为高侧晶体管的情况下，电容器104为自举电容器，在开关晶体管102为低侧晶体管的情况下，电容器104为电源用的平滑电容器。
驱动电路300具备第1晶体管M1、第2晶体管M2、第3晶体管M3、第4晶体管M4及预驱动器310。
高侧线304与VH引脚连接，低侧线306与VL引脚连接。驱动电路300将高侧线304的电压VH与低侧线306的电压VL设为电源，驱动开关晶体管102。
第1晶体管M1为P通道MOSFET，且设置在高侧线304与输出引脚VO之间。第2晶体管M2为N通道MOSFET，且设置在输出引脚VO与低侧线306之间。
第3晶体管M3在高侧线304与输出引脚VO之间，且与第1晶体管M1并联设置。第3晶体管M3的尺寸与第1晶体管M1相比尺寸(W/L，W为栅极宽度，L为栅极长度)更小，因此，第3晶体管M3具有大于第1晶体管M1的接通电阻。例如，第3晶体管M3的尺寸优选小于第1晶体管M1的1/3，也可设为1/4左右。
第4晶体管M4是与第2晶体管M2并联设置在输出引脚VO与低侧线306之间。第4晶体管M4的尺寸与第2晶体管M2相比尺寸更小，因此，第4晶体管M4具有大于第2晶体管M2的接通电阻。例如，第4晶体管M4的尺寸优选小于第2晶体管M2的1/3，也可设为1/4左右。
预驱动器310根据输入信号VIN，产生应施加至第1晶体管M1～第4晶体管M4的栅极的第1栅极信号VG1～第4栅极信号VG4，控制第1晶体管M1～第4晶体管M4的接通、断开。
预驱动器310以第1晶体管M1的开启时间TTURN_ON1变得长于其关断时间TTURN_OFF1的方式，产生第1栅极信号VG1。另外，预驱动器310以第2晶体管M2的开启时间TTURN_ON2变得长于其关断时间TTURN_OFF2的方式，产生第2栅极信号VG2。
另外，预驱动器310在第1晶体管M1与第2晶体管M2两者断开的期间，以第3晶体管M3与第4晶体管M4接通的方式，产生第3栅极信号VG3及第4栅极信号VG4。
在本实施方式中，预驱动器310(i)对第1晶体管M1的栅极，供给负沿(后沿、下降沿)斜率比正沿(前沿、上升沿)斜率平缓的第1栅极信号VG1。预驱动器310(ii)对第2晶体管M2的栅极，供给正沿斜率比负沿斜率平缓的第2栅极信号VG2。另外，预驱动器310(iii)对第3晶体管M3的栅极，供给正沿斜率比第1栅极信号VG1的正沿平缓的第3栅极信号VG3，(iv)对第4晶体管M4的栅极，供给负沿斜率比第2栅极信号VG2的负沿平缓的第4栅极信号VG4。
在本实施方式中，第1栅极信号VG1与第4栅极信号VG4共通，第2栅极信号VG2与第3栅极信号VG3共通。
以上为驱动电路300的构成。接着，对驱动电路300的动作进行说明。图5是说明图4的驱动电路300的动作的时序图。
首先，为便于理解，而忽视第3晶体管M3及第4晶体管M4，而对驱动电路300的动作进行说明。
着眼于开关晶体管102的开启动作。开关晶体管102的开启以输入电压VIN由低向高的转换作为触发器产生。第1栅极信号VG1的负沿比正沿钝化。由此，第1晶体管M1的开启时间变长，第1晶体管M1平缓地转换为接通。
着眼于开关晶体管102的关断动作。开关晶体管102的关断以输入电压VIN由高向低的转换作为触发器产生。第2栅极信号VG2的正沿比负沿钝化，由此，第2晶体管M2的开启时间变长，第2晶体管M2平缓地转换为接通。
图6是说明图4的驱动电路300的动作的模拟波形图。因第1晶体管M1平缓地开启，流入第1晶体管M1中的电流IM1、即将开关晶体管102的栅极电容Cgs进行充电的电流iOUT与将第1晶体管M1以较短开启时间开启的情况相比平缓地变化。
寄生电感Lpcb1、Lpcb2中产生的反电动势由以下式表示。
VPEAK＝(Lpcb1+Lpcb2)·diOUT/dt
该反电动势VPEAK在与开关晶体管102的栅极源极间电压VGS重叠时，使输出电压VOUT尖锋状地变化。在图4的驱动电路300中，通过抑制开关晶体管102开启时的输出电流iOUT的斜率，便能抑制寄生电感中产生之反电动势VPEAK，进而能够抑制输出电压VOUT的尖锋状变动。
同样地，因第2晶体管M2平缓地开启，流入第2晶体管M2中的电流IM2、即将开关晶体管102的栅极电容Cgs放电的电流iOUT与将第2晶体管M2陡峭地开启的情况相比平缓地变化。最终，即便关断开关晶体管102时，也能够抑制输出电压VOUT的尖锋状变动。
返回图5。使第1晶体管M1与第2晶体管M2的开启延迟，结果产生它们两者断开的死区时间TDEAD。本发明者认识到因该死区时间而导致产生以下的问题。
参照图7，对因死区时间所致的问题进行说明。图7是驱动电路300中对第3晶体管M3、第4晶体管M4固定为断开的电路输入占空比极小的输入信号VIN时的模拟波形图。
在时刻t0，输入电压VIN转换为高。在从时刻t0经过延迟时间后的时刻t1，第1栅极信号VG1、第2栅极信号VG2转换为低。如上所述，因第1栅极信号VG1陡峭地下降，第1晶体管M1瞬间地开启。当第1晶体管M1开启后，电流IM1从电容器104流入第1晶体管M1，供给至开关晶体管102的栅极，将栅极电容Cgs充电。
在时刻t2，输入电压VIN转换为低。在从时刻t2经过延迟时间后的时刻t3，第1栅极信号VG1转换为高，第1晶体管M1立即断开，转移至死区时间。当输入信号VIN的脉冲宽度较短时，在栅极电容Cgs充电完成之前，即电流IM1正在流入第1晶体管M1时，第1晶体管M1关断，电流IM1急剧地减少。因电流IM1从图4的电容器104经由寄生电感Lpcb3、Lwire1供给，所以，寄生电感Lpcb3、Lwire1中产生与电流IM1的斜率dIM1/dt成正比的反电动势。通过将该反电动势与电容器104的电压重叠，高侧线304的电压VH尖锋状地变动。这样的变动不被期望。
同样的问题也在驱动电路300中对于将第3晶体管M3、第4晶体管M4固定为断开的电路，输入占空比接近100％的输入信号VIN时产生。具体来说，因在电流IM2正在流入第2晶体管M2时，第2晶体管M2关断，而在寄生电感Lwire3及Lpcb3中产生反电动势，从而低侧线306的电压VL尖锋状地变动。
通过在图4的驱动电路300中设置第3晶体管M3、第4晶体管M4来解决这些问题。图8是图4的驱动电路300的模拟波形图。
在时刻t0，输入电压VIN转换为高。在从时刻t0经过延迟时间后的时刻t1，第1栅极信号VG1～第4栅极信号VG4转换为低。如上所述，由于第1栅极信号VG1陡峭地下降，所以，第1晶体管M1瞬间地开启。当第1晶体管M1开启时，电流IM1从电容器104流入第1晶体管M1，供给至开关晶体管102的栅极，从而将栅极电容Cgs充电。第3晶体管M3先于第1晶体管M1开启，对开关晶体管102的栅极供给电流IM3。但是，因第3晶体管M3的尺寸因小于第1晶体管M1，所以IM3＜IM1。
在时刻t2，输入电压VIN转换为低。在从时刻t2经过延迟时间后的时刻t3，第1栅极信号VG1转换为高，第1晶体管M1立即断开，转移至死区时间。
此处，寄生电感Lpcb3、Lwire1中流入第1晶体管M1的电流IM1与第3晶体管M3的电流IM3的合计电流IM1+IM3。在时刻t3，第1晶体管M1的电流IM1急剧地减少，但第3晶体管M3的电流IM3平缓地减少，所以，合计电流IM1+IM3的斜率小于图7中的电流IM1的斜率。由此，能够抑制高侧线304的电压VH的尖锋状变动。
此外，时刻t3后，第4晶体管M4立即先于第2晶体管M2接通，所以，应注意流入第1晶体管M1及第2晶体管M2中的电流IM1+IM3作为贯通电流流入第4晶体管M4。虽然普通开关电路中忌惮贯通电流，但本实施方式是通过有意地流入贯通电流来抑制电压变动。但是，由于使第3晶体管与第4晶体管的尺寸变小，所以不流入如将第1晶体管M1与第2晶体管M2同时接通时一样大的贯通电流。
即便输入电压VIN的占空比接近100％之类的情形，驱动电路300也同样地动作，由此，能够抑制低侧线306的电压VL的尖锋状噪音。
图9是表示预驱动器310的构成例的电路图。预驱动器310包含逆变器312、第1驱动单元U1及第2驱动单元U2。第1驱动单元U1产生第1栅极信号VG1。该栅极信号VG1也供给至第4晶体管M4的栅极。第1驱动单元U1包含逆变器314及输出段的第1CMOS逆变器316。第1CMOS逆变器316设计成PMOS晶体管M11的能力(接通电阻)高(小)于NMOS晶体管M12的能力(接通电阻)。
第2驱动单元U2产生第2栅极信号VG2。该栅极信号VG2也供给至第3晶体管M3的栅极。第2驱动单元U2包含逆变器318及输出段的第2CMOS逆变器320。第2CMOS逆变器320设计成PMOS晶体管M21的能力(接通电阻)低(高)于NMOS晶体管M22的能力(接通电阻)。
以上，根据实施方式对本发明进行了说明。业者应理解该实施方式为例示，它们的各构成要素或各处理工艺的组合中能够实施各种变化例，另外，这种变化例也属于本发明的范围。以下，对这样的变化例进行说明。
(变化例1)
至此为止的说明是使第1栅极信号VG1与第4栅极信号VG4共通化，使第2栅极信号VG2与第3栅极信号VG3共通化，但这些信号也可个别地产生。图10是变化例的驱动电路300的电路图。在该变化例中，预驱动器310具备第1驱动单元U1～第4驱动单元U4。第1驱动单元U1～第4驱动单元U4分别产生第1栅极信号VG1～第4栅极信号VG4。根据该构成，通过在每个晶体管M1～M4中设置个别的驱动单元U1～U4，便能将晶体管M1～M4的开启、关断的时序个别地最佳化。
(变化例2)
为使栅极信号的正沿与负沿斜率不均匀，而在图9中，将晶体管M11与M12(或者M21、M22)的接通电阻最佳化，但不限于此。例如，也可使晶体管M11与M12的能力相等，将电阻插入至晶体管M12侧。晶体管M21、M22侧也情况相同，可使它们的能力相等，将电阻插入至晶体管M21侧。
(变化例3)
在图5中，第4栅极信号VG4的正沿斜率比负沿斜率陡峭，第4晶体管M4先于第2晶体管M2开启，但不限于此。也可使第4栅极信号VG4的正沿斜率变得平缓，延迟第4晶体管M4开启的时序。
同样地，在图5中，第3栅极信号VG3的负沿斜率比正沿斜率陡峭，第3晶体管M3先于第1晶体管M1开启，但不限于此。也可使第3栅极信号VG3的负沿斜率变得平缓，延迟第3晶体管M3开启的时序。
(用途)
最后，对驱动电路300的用途进行说明。驱动电路300能够用于DC/DC变频器。图11是DC/DC变频器500的控制器400的电路图。DC/DC变频器500为同步整流型的降压(Buck)变频器，且除了控制器400以外，还具备电容器C1、C2及电感器L1。
控制器400具备高侧晶体管MH、低侧晶体管ML、脉冲调制器410、低侧驱动器420、电平位移器430、及高侧驱动器440。脉冲调制器410以DC/DC变频器500的输出(输出电压或者输出电流、或者负载的状态)接近目标的方式，产生脉冲信号HIN、LIN。例如，脉冲调制器410既可以使输出电压VOUT接近目标电压VREF(恒定电压控制)，也可使输出电流iOUT接近目标电流IREF(恒定电流控制)。
电平位移器430将逻辑电平的脉冲信号HIN进行电平位移。高侧驱动器440基于电平位移后的脉冲信号HIN，驱动高侧晶体管MH。另外，低侧驱动器420基于脉冲信号LIN，驱动低侧晶体管ML。低侧驱动器420及高侧驱动器440基于上述驱动电路300的体系结构而构成。
驱动电路300能够用于逆变器装置。图12是具备驱动电路300的逆变器装置600的电路图。逆变器装置600具备三相逆变器610及U相、V相、W相的驱动电路620U、620V、620W。三相逆变器610具有高侧晶体管MHU、MHV、MHW及低侧晶体管MLU、MLV、MLW。驱动电路620#(#＝U、V、W)包含高侧驱动器640与低侧驱动器630。高侧驱动器640、低侧驱动器630基于上述驱动电路300的体系结构而构成。
开关电路100的用途不限于DC/DC变频器或逆变器装置。例如，开关电路100也能够应用于将交流电压转换为直流电压的变频器、将直流电压与交流电压相互转换的双向变频器、及电池的充电电路等。
基于实施方式，使用具体句式对本发明进行了说明，但实施方式仅表示本发明的原理、应用，实施方式中，在不脱离申请专利范围中规定的本发明思想的范围中，较多的变化例或配置变更予以承认。
[符号的说明]
100 开关电路
MH 高侧晶体管
ML 低侧晶体管
102 开关晶体管
104 电容器
300 驱动电路
302 半导体器件
304 高侧线
306 低侧线
VH 高侧引脚
VL 低侧引脚
VO 输出引脚
M1 第1晶体管
M2 第2晶体管
M3 第3晶体管
M4 第4晶体管
310 预驱动器
312 逆变器
U1 第1驱动单元
U2 第2驱动单元
U3 第3驱动单元
U4 第4驱动单元
400 控制器
410 脉冲调制器
420 低侧驱动器
430 电平位移器
440 高侧驱动器
500 DC/DC变频器

Claims (12)

1.一种驱动电路，其特征在于，其是开关晶体管的驱动电路，且具备：
输出引脚，与所述开关晶体管的控制端子连接；
高侧线；
低侧线；
P通道第1晶体管，设置在所述高侧线与所述输出引脚之间；
N通道第2晶体管，设置在所述输出引脚与所述低侧线之间；
P通道第3晶体管，在所述高侧线与所述输出引脚之间，与所述第1晶体管并联设置，且尺寸小于所述第1晶体管；
N通道第4晶体管，在所述输出引脚与所述低侧线之间，与所述第2晶体管并联设置，且尺寸小于所述第2晶体管；及
预驱动器，(i)对所述第1晶体管的栅极，供给负沿斜率比正沿斜率平缓的第1栅极信号，(ii)对所述第2晶体管的栅极，供给正沿斜率比负沿斜率平缓的第2栅极信号，(iii)对所述第3晶体管的栅极，供给正沿斜率比所述第1栅极信号的正沿平缓的第3栅极信号，(iv)对所述第4晶体管的栅极，供给负沿斜率比所述第2栅极信号的负沿平缓的第4栅极信号。
2.根据权利要求1所述的驱动电路，其特征在于：所述第3栅极信号的负沿斜率比其正沿斜率陡峭，所述第4栅极信号的正沿斜率比其负沿斜率陡峭。
3.根据权利要求1或2所述的驱动电路，其特征在于：所述预驱动器包含：
第1驱动单元，产生所述第1栅极信号；
第2驱动单元，产生所述第2栅极信号；
第3驱动单元，产生所述第3栅极信号；及
第4驱动单元，产生所述第4栅极信号。
4.根据权利要求1或2所述的驱动电路，其特征在于：所述第1栅极信号与所述第4栅极信号共通，且所述第2栅极信号与所述第3栅极信号共通。
5.根据权利要求1或2所述的驱动电路，其特征在于：所述预驱动器包含：
第1驱动单元，接受脉冲信号，产生将所述脉冲信号的第1沿作为触发器以第1斜率下降且将所述脉冲信号的第2沿作为触发器以大于所述第1斜率的第2斜率上升的所述第1栅极信号；及
第2驱动单元，产生将所述脉冲信号的所述第1沿作为触发器以第3斜率下降且将所述脉冲信号的第2沿作为触发器以小于所述第3斜率的第4斜率上升的所述第2栅极信号。
6.根据权利要求5所述的驱动电路，其特征在于：所述第1驱动单元包含设置在其输出段的第1CMOS逆变器，且所述第1CMOS逆变器的PMOS晶体管的晶体管尺寸大于所述第1CMOS逆变器的NMOS晶体管的尺寸，
所述第2驱动单元包含设置在其输出段的第2CMOS逆变器，所述第2CMOS逆变器的PMOS晶体管的晶体管尺寸小于所述第2CMOS逆变器的NMOS晶体管的尺寸。
7.根据权利要求1或2所述的驱动电路，其中所述第3晶体管小于所述第1晶体管的1/3倍，且
所述第4晶体管小于所述第2晶体管的1/3倍。
8.一种驱动电路，其特征在于：其是开关晶体管的驱动电路，且具备：
输出引脚，与所述开关晶体管的控制端子连接；
高侧线；
低侧线；
P通道第1晶体管，设置在所述高侧线与所述输出引脚之间；
N通道第2晶体管，设置在所述输出引脚与所述低侧线之间；
P通道第3晶体管，在所述高侧线与所述输出引脚之间，与所述第1晶体管并联设置，且尺寸小于所述第1晶体管；
N通道第4晶体管，在所述输出引脚与所述低侧线之间，与所述第2晶体管并联设置，且尺寸小于所述第2晶体管；及
预驱动器，对所述第1晶体管、所述第2晶体管、所述第3晶体管、所述第4晶体管的栅极供给第1栅极信号、第2栅极信号、第3栅极信号、第4栅极信号；
所述预驱动器是
以所述第1晶体管的开启时间变得长于其关断时间的方式，产生所述第1栅极信号，
以所述第2晶体管的开启时间变得长于其关断时间的方式，产生所述第2栅极信号，且
在所述第1晶体管与所述第2晶体管两者断开的期间中，以所述第3晶体管与所述第4晶体管接通的方式，产生所述第3栅极信号及所述第4栅极信号。
9.根据权利要求8所述的驱动电路，其特征在于：所述第1栅极信号与所述第4栅极信号共通，且所述第2栅极信号与所述第3栅极信号共通。
10.根据权利要求8所述的驱动电路，其特征在于：所述预驱动器包含：
第1驱动单元，接受脉冲信号，产生将所述脉冲信号的第1沿作为触发器以第1斜率下降且将所述脉冲信号的第2沿作为触发器以大于所述第1斜率的第2斜率上升的所述第1栅极信号；及
第2驱动单元，产生将所述脉冲信号的所述第1沿作为触发器以第3斜率下降且将所述脉冲信号的第2沿作为触发器以小于所述第3斜率的第4斜率上升的所述第2栅极信号。
11.根据权利要求10所述的驱动电路，其特征在于：所述第1驱动单元包含设置在其输出段的第1CMOS逆变器，且所述第1CMOS逆变器的PMOS晶体管的晶体管尺寸大于所述第1CMOS逆变器的NMOS晶体管的尺寸，
所述第2驱动单元包含设置在其输出段的第2CMOS逆变器，所述第2CMOS逆变器的PMOS晶体管的晶体管尺寸小于所述第2CMOS逆变器的NMOS晶体管的尺寸。
12.根据权利要求8所述的驱动电路，其中所述第3晶体管小于所述第1晶体管的1/3倍，且
所述第4晶体管小于所述第2晶体管的1/3倍。
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