JP7308661B2 - スイッチングトランジスタの駆動回路 - Google Patents

Description

本発明は、スイッチングトランジスタの駆動回路に関する。

ＤＣ／ＤＣコンバータ、インバータやコンバータなどの電力変換装置、あるいはモータ駆動回路などのさまざまなアプリケーションにおいて、パワートランジスタおよびその駆動回路（ゲートドライバ）を含むスイッチング回路が用いられる。

図１は、スイッチング回路の回路図である。スイッチング回路１００Ｒは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ブートストラップキャパシタＣ１、駆動回路２００を備える。

駆動回路２００は、レベルシフト回路２１０、ハイサイドドライバ２２０、ローサイドドライバ２３０、整流素子Ｄ１を含む。

整流素子Ｄ１は、外付けのキャパシタＣ１とともにブートストラップ回路を形成する。ブートストラップ回路により、ブートストラップ（ＶＢ）ラインの電圧Ｖ_Ｂは、スイッチング（ＶＳ）ラインの電圧Ｖ_Ｓよりも、所定電圧幅ΔＶ（≒Ｖ_ＲＥＧ）、高く維持される。

レベルシフト回路２１０は、Ｖ_ＤＤをハイ、０ＶをローとするロジックレベルのハイサイドパルスＨＩＮを、Ｖ_Ｂをハイ、Ｖ_Ｓをローとする制御信号ＬＶＳＦＴＯＵＴにレベルシフトする。ハイサイドドライバ２２０は、制御信号ＬＶＳＦＴＯＵＴにもとづいてハイサイドトランジスタＭＨを駆動する。

ローサイドドライバ２３０は、ローサイドパルスＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。

図２は、ハイサイドドライバ２２０の構成例を示す回路図である。ハイサイドドライバ２２０は、トランジスタＭ１，Ｍ２、インバータ２２１～２２５を含む。

図３は、図２のハイサイドドライバ２２０の動作波形図である。時刻ｔ_０より前に、入力電圧Ｖ_ＩＮはロー（Ｖ_Ｓ）であり、第１トランジスタＭ１はオフ、第２トランジスタＭ２はオンとなり、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖ_ＯＵＴはゼロとなっている。時刻ｔ_０に入力電圧Ｖ_ＩＮがハイ（Ｖ_Ｂ）となると、第１トランジスタＭ１はオン、第２トランジスタＭ２はオフとなり、第１トランジスタＭ１を介してハイサイドトランジスタＭＨのゲート容量に電流Ｉ_Ｍ１が供給され、ゲートソース間電圧Ｖ_ＯＵＴが上昇し、ハイサイドトランジスタＭＨがターンオンする。

時刻ｔ_１に入力電圧Ｖ_ＩＮがロー（Ｖ_Ｓ）となると、第１トランジスタＭ１はオフ、第２トランジスタＭ２はオンとなり、第２トランジスタＭ２を介してハイサイドトランジスタＭＨのゲート容量から電流Ｉ_Ｍ２が引き抜かれ、ゲートソース間電圧Ｖ_ＯＵＴが下降し、ハイサイドトランジスタＭＨがターンオフする。

特開２０１２－７０３３３号公報

図２に示すように、駆動回路２００は、ボンディングワイヤやビアホールなどに起因する寄生インダクタンスＬｗｉｒｅや、プリント基板上の配線などに起因する寄生インダクタンスＬｐｃｂを有する。これらの寄生インダクタンスの影響によって、図３に示すように、ハイサイドトランジスタＭＨのターンオン、ターンオフのタイミングｔ_０，ｔ_１において、ハイサイドドライバ２２０の出力電圧Ｖ_ＯＵＴ、すなわちスイッチングトランジスタのゲート電圧がスパイク状に変化する場合があった。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、出力電圧のスパイク状の変動を抑制可能な駆動回路の提供にある。

本発明のある態様は、スイッチングトランジスタの駆動回路に関する。駆動回路は、スイッチングトランジスタの制御端子と接続される出力ピンと、ハイサイドラインと、ローサイドラインと、ハイサイドラインと出力ピンの間に設けられるＰチャンネルの第１トランジスタと、出力ピンとローサイドラインの間に設けられるＮチャンネルの第２トランジスタと、ハイサイドラインと出力ピンの間に設けられ、第１トランジスタよりもサイズが小さいＰチャンネルの第３トランジスタと、出力ピンとローサイドラインの間に設けられ、第２トランジスタよりもサイズが小さいＮチャンネルの第４トランジスタと、（i）第１トランジスタのゲートに、ネガティブエッジの傾きがポジティブエッジの傾きよりも緩やかな第１ゲート信号を供給し、（ii）第２トランジスタのゲートに、ポジティブエッジの傾きがネガティブエッジの傾きよりも緩やかな第２ゲート信号を供給し、（iii）第３トランジスタのゲートに、ポジティブエッジの傾きが、第１ゲート信号のポジティブエッジよりも緩やかな第３ゲート信号を供給し、（iv）第４トランジスタのゲートに、ネガティブエッジの傾きが、第２ゲート信号のネガティブエッジよりも緩やかな第４ゲート信号を供給するプリドライバと、を備える。

この態様によると、第１ゲート信号と第２ゲート信号の波形を鈍らせ、第１トランジスタと第２トランジスタのターンオンの速度を低下させることで、スイッチングトランジスタのゲート容量を充放電する電流の傾きを制限することができ、それにより出力電圧のスパイク状の変動を抑制できる。

ただし、第１トランジスタ、第２トランジスタのターンオンが遅れることにより、第１トランジスタと第２トランジスタが両方オフとなるハイインピーダンス期間が発生する。スイッチングトランジスタのゲート容量の充電あるいは放電が完了する前に、第１トランジスタ、第２トランジスタが両方オフすると、寄生インダクタンスに流れていた電流が急激に遮断されるため、ハイサイドラインあるいはローサイドラインの電圧に振動を引き起こす。そこで、第３トランジスタおよび第４トランジスタを追加し、第１トランジスタと第２トランジスタがオフとなるデッドタイムの間、第３トランジスタと第４トランジスタを含む経路に電流を流すことで、ハイサイドラインあるいはローサイドラインの電圧の振動を抑制できる。

本発明の別の態様も、スイッチングトランジスタの駆動回路に関する。駆動回路は、スイッチングトランジスタの制御端子と接続される出力ピンと、ハイサイドラインと、ローサイドラインと、ハイサイドラインと出力ピンの間に設けられるＰチャンネルの第１トランジスタと、出力ピンとローサイドラインの間に設けられるＮチャンネルの第２トランジスタと、ハイサイドラインと出力ピンの間に設けられ、第１トランジスタよりもサイズが小さいＰチャンネルの第３トランジスタと、出力ピンとローサイドラインの間に設けられ、第２トランジスタよりもサイズが小さいＮチャンネルの第４トランジスタと、第１トランジスタから第４トランジスタのゲートに、第１ゲート信号から第４ゲート信号を供給するプリドライバと、を備える。プリドライバは、第１トランジスタのターンオン時間がそのターンオフ時間より長くなるように第１ゲート信号を生成し、第２トランジスタのターンオン時間がそのターンオフ時間より長くなるように第２ゲート信号を生成し、第１トランジスタと第２トランジスタが両方オフとなる期間において、第３トランジスタと第４トランジスタがオンとなるように、第３ゲート信号および第４ゲート信号を生成する。

第１ゲート信号と第４ゲート信号は共通であり、第２ゲート信号と第３ゲート信号は共通であってもよい。これにより回路構成を簡素化できる。

プリドライバは、パルス信号を受け、パルス信号の第１のエッジをトリガとして第１の傾きで低下し、パルス信号の第２のエッジをトリガとして第１の傾きより大きな第２の傾きで上昇する第１ゲート信号を生成する第１駆動ユニットと、パルス信号の第１のエッジをトリガとして第３の傾きで低下し、パルス信号の第２のエッジをトリガとして第３の傾きより小さな第４の傾きで上昇する第２ゲート信号を生成する第２駆動ユニットと、を含んでもよい。

第１駆動ユニットは、その出力段に設けられた第１ＣＭＯＳインバータを含み、第１ＣＭＯＳインバータのＰＭＯＳトランジスタのトランジスタサイズは、第１ＣＭＯＳインバータのＮＭＯＳトランジスタのサイズよりも大きく、第２駆動ユニットは、その出力段に設けられた第２ＣＭＯＳインバータを含み、第２ＣＭＯＳインバータのＰＭＯＳトランジスタのトランジスタサイズは、第２ＣＭＯＳインバータのＮＭＯＳトランジスタのサイズよりも小さくてもよい。

第３トランジスタは、第１トランジスタの１／３倍より小さく、第４トランジスタは、第２トランジスタの１／３倍より小さくてもよい。

プリドライバは、第１ゲート信号を生成する第１駆動ユニットと、第２ゲート信号を生成する第２駆動ユニットと、第３ゲート信号を生成する第３駆動ユニットと、第４ゲート信号を生成する第４駆動ユニットと、を含んでもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、スイッチングトランジスタのゲート電圧のスパイク状の変動を抑制できる。

スイッチング回路の回路図である。 ハイサイドドライバの構成例を示す回路図である。 図２のハイサイドドライバの動作波形図である。 実施の形態に係る駆動回路を備えるスイッチング回路の回路図である。 図４の駆動回路の動作を説明するタイムチャートである。 図４の駆動回路の動作を説明するシミュレーション波形図である。 駆動回路において第３トランジスタ、第４トランジスタをオフに固定した回路に対して、パルス幅が短い入力信号を入力したときのシミュレーション波形図である。 図４の駆動回路のシミュレーション波形図である。 プリドライバの構成例を示す回路図である。 変形例に係る駆動回路の回路図である。 ＤＣ／ＤＣコンバータのコントローラの回路図である。 駆動回路を備えるインバータ装置の回路図である。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

図４は、実施の形態に係る駆動回路３００を備えるスイッチング回路１００の回路図である。スイッチング回路１００は、スイッチングトランジスタ１０２および駆動回路３００を備える。スイッチングトランジスタ１０２は、図１のハイサイドトランジスタＭＨあるいはローサイドトランジスタＭＬに相当し、駆動回路３００は、図１のハイサイドドライバ２２０あるいはローサイドドライバ２３０に相当する。スイッチングトランジスタ１０２の種類は限定されず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）などが例示される。

駆動回路３００は、半導体デバイス３０２に集積化されている。半導体デバイス３０２は、ハイサイドピンＶＨ、出力ピンＶＯ、ローサイドピンＶＬを有する。ＶＯピンは、駆動対象のスイッチングトランジスタ１０２の制御端子（すなわちゲート、ベース）と接続される。スイッチングトランジスタ１０２が、ハイサイドトランジスタである場合、ＶＨピン、ＶＯピン、ＶＬピンはそれぞれ、図１のＶＢピン、ＨＯピン、ＶＳピンに対応付けられる。スイッチングトランジスタ１０２がローサイドトランジスタである場合、ＶＨピン、ＶＯピン、ＶＬピンはそれぞれ、図１のＶＤＤピン、ＬＯピン、ＧＮＤピンに対応付けられる。キャパシタ１０４は、ＶＨピンとＶＬピンの間に接続される。スイッチングトランジスタ１０２がハイサイドトランジスタの場合、キャパシタ１０４はブートストラップキャパシタであり、ローサイドトランジスタの場合、キャパシタ１０４は、電源用の平滑キャパシタである。

駆動回路３００は、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４およびプリドライバ３１０を備える。

ハイサイドライン３０４はＶＨピンと接続され、ローサイドライン３０６は、ＶＬピンと接続される。駆動回路３００は、ハイサイドライン３０４の電圧Ｖ_Ｈとローサイドライン３０６の電圧Ｖ_Ｌを電源としてスイッチングトランジスタ１０２を駆動する。

第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴであり、ハイサイドライン３０４と出力ピンＶＯの間に設けられる。第２トランジスタＭ２はＮチャンネルＭＯＳＦＥＴであり、出力ピンＶＯとローサイドライン３０６の間に設けられる。

第３トランジスタＭ３は、ハイサイドライン３０４と出力ピンＶＯの間に、第１トランジスタＭ１と並列に設けられる。第３トランジスタＭ３のサイズは、第１トランジスタＭ１よりもサイズ（Ｗ／Ｌ、Ｗはゲート幅、Ｌはゲート長）よりも小さく、したがって第３トランジスタＭ３は、第１トランジスタＭ１よりも大きなオン抵抗を有する。たとえば第３トランジスタＭ３のサイズは、第１トランジスタＭ１の１／３より小さいことが好ましく、１／４程度としてもよい。

第４トランジスタＭ４は、出力ピンＶＯとローサイドライン３０６の間に第２トランジスタＭ２と並列に設けられる。第４トランジスタＭ４のサイズは、第２トランジスタＭ２よりもサイズよりも小さく、したがって第４トランジスタＭ４は、第２トランジスタＭ２よりも大きなオン抵抗を有する。たとえば第４トランジスタＭ４のサイズは、第２トランジスタＭ２の１／３より小さいことが好ましく、１／４程度としてもよい。

プリドライバ３１０は、入力信号Ｖ_ＩＮに応じて、第１トランジスタＭ１～第４トランジスタＭ４のゲートに印加すべき第１ゲート信号Ｖ_Ｇ１～第４ゲート信号Ｖ_Ｇ４を生成し、第１トランジスタＭ１～第４トランジスタＭ４のオン、オフを制御する。

プリドライバ３１０は、第１トランジスタＭ１のターンオン時間Ｔ_{ＴＵＲＮ＿ＯＮ１}がそのターンオフ時間Ｔ_{ＴＵＲＮ＿ＯＦＦ１}より長くなるように第１ゲート信号Ｖ_Ｇ１を生成する。またプリドライバ３１０は、第２トランジスタＭ２のターンオン時間Ｔ_{ＴＵＲＮ＿ＯＮ２}がそのターンオフ時間Ｔ_{ＴＵＲＮ＿ＯＦＦ２}より長くなるように第２ゲート信号Ｖ_Ｇ２を生成する。

またプリドライバ３１０は、第１トランジスタＭ１と第２トランジスタＭ２が両方オフとなる期間において、第３トランジスタＭ３と第４トランジスタＭ４がオンとなるように、第３ゲート信号Ｖ_Ｇ３および第４ゲート信号Ｖ_Ｇ４を生成する。

本実施の形態において、プリドライバ３１０は、（i）第１トランジスタＭ１のゲートに、ネガティブエッジ（トレーリングエッジ、立ち下がりエッジ）の傾きがポジティブエッジ（リーディングエッジ、立ち上がりエッジ）の傾きよりも緩やかな第１ゲート信号Ｖ_Ｇ１を供給する。プリドライバ３１０は、（ii）第２トランジスタＭ２のゲートに、ポジティブエッジの傾きがネガティブエッジの傾きよりも緩やかな第２ゲート信号Ｖ_Ｇ２を供給する。またプリドライバ３１０は、（iii）第３トランジスタＭ３のゲートに、ポジティブエッジの傾きが、第１ゲート信号Ｖ_Ｇ１のポジティブエッジよりも緩やかな第３ゲート信号Ｖ_Ｇ３を供給し、（iv）第４トランジスタＭ４のゲートに、ネガティブエッジの傾きが、第２ゲート信号Ｖ_Ｇ２のネガティブエッジよりも緩やかな第４ゲート信号Ｖ_Ｇ４を供給する。

本実施の形態において、第１ゲート信号Ｖ_Ｇ１と第４ゲート信号Ｖ_Ｇ４は共通であり、第２ゲート信号Ｖ_Ｇ２と第３ゲート信号Ｖ_Ｇ３は共通である。

以上が駆動回路３００の構成である。続いてその動作を説明する。図５は、図４の駆動回路３００の動作を説明するタイムチャートである。

はじめに、理解の容易化のために、第３トランジスタＭ３および第４トランジスタＭ４を無視して、駆動回路３００の動作を説明する。

スイッチングトランジスタ１０２のターンオン動作に着目する。スイッチングトランジスタ１０２のターンオンは、入力電圧Ｖ_ＩＮのローからハイへの遷移をトリガとして発生する。第１ゲート信号Ｖ_Ｇ１のネガティブエッジは、ポジティブエッジより鈍っている。これにより第１トランジスタＭ１のターンオン時間が長くなり、第１トランジスタＭ１が緩やかにオンに遷移する。

スイッチングトランジスタ１０２のターンオフ動作に着目する。スイッチングトランジスタ１０２のターンオフは、入力電圧Ｖ_ＩＮのハイからローへの遷移をトリガとして発生する。第２ゲート信号Ｖ_Ｇ２のポジティブエッジは、ネガティブエッジより鈍っており、これにより第２トランジスタＭ２のターンオン時間が長くなり、第２トランジスタＭ２が緩やかにオンに遷移する。

図６は、図４の駆動回路３００の動作を説明するシミュレーション波形図である。第１トランジスタＭ１が緩やかにターンオンすることにより、第１トランジスタＭ１に流れる電流Ｉ_Ｍ１、すなわちスイッチングトランジスタ１０２のゲート容量Ｃｇｓを充電する電流ｉ_ＯＵＴは、第１トランジスタＭ１を短いターンオン時間でターンオンする場合に比べて緩やかに変化することとなる。

寄生インダクタンスＬｐｃｂ１，Ｌｐｃｂ２に発生する逆起電力は、以下の式で表される。
Ｖ_ＰＥＡＫ＝（Ｌｐｃｂ１＋Ｌｐｃｂ２）・ｄｉ_ＯＵＴ／ｄｔ
この逆起電力Ｖ_ＰＥＡＫが、スイッチングトランジスタ１０２のゲートソース間電圧Ｖ_ＧＳに重畳されると、出力電圧Ｖ_ＯＵＴをスパイク状に変化させる。図４の駆動回路３００では、スイッチングトランジスタ１０２のターンオン時の出力電流ｉ_ＯＵＴの傾きを抑制することにより、寄生インダクタンスに発生する逆起電力Ｖ_ＰＥＡＫを抑制することができ、ひいては出力電圧Ｖ_ＯＵＴのスパイク状の変動を抑制できる。

同様に、第２トランジスタＭ２が緩やかにターンオンすることにより、第２トランジスタＭ２に流れる電流Ｉ_Ｍ２、すなわちスイッチングトランジスタ１０２のゲート容量Ｃｇｓを放電する電流ｉ_ＯＵＴは、第２トランジスタＭ２を急峻にターンオンする場合に比べて緩やかに変化することとなる。その結果、スイッチングトランジスタ１０２のターンオフ時においても、出力電圧Ｖ_ＯＵＴのスパイク状の変動を抑制できる。

図５に戻る。第１トランジスタＭ１と第２トランジスタＭ２のターンオンを遅らせた結果、それらが両方オフとなるデッドタイムＴ_ＤＥＡＤが発生する。本発明者は、このデッドタイムに起因して以下の問題が発生することを認識するに至った。

図７を参照してデッドタイムに起因する問題を説明する。図７は、駆動回路３００において第３トランジスタＭ３，第４トランジスタＭ４をオフに固定した回路に対して、デューティ比が非常に小さい入力信号Ｖ_ＩＮを入力したときのシミュレーション波形図である。

時刻ｔ_０に、入力電圧Ｖ_ＩＮがハイに遷移する。時刻ｔ_０から、遅延時間の経過後の時刻ｔ_１に、第１ゲート信号Ｖ_Ｇ１、第２ゲート信号Ｖ_Ｇ２がローに遷移する。上述のように、第１ゲート信号Ｖ_Ｇ１は急峻に低下するため、第１トランジスタＭ１は瞬時にターンオンする。第１トランジスタＭ１がターンオンすると、キャパシタ１０４から第１トランジスタＭ１に電流Ｉ_Ｍ１が流れ、スイッチングトランジスタ１０２のゲートに供給され、ゲート容量Ｃｇｓが充電される。

時刻ｔ_２に、入力電圧Ｖ_ＩＮがローに遷移する。時刻ｔ_２から遅延時間の経過後の時刻ｔ_３に第１ゲート信号Ｖ_Ｇ１がハイに遷移し、第１トランジスタＭ１は直ちにオフとなり、デッドタイムに移行する。入力信号Ｖ_ＩＮのパルス幅が短いと、ゲート容量Ｃｇｓの充電が完了する前に、すなわち第１トランジスタＭ１に電流Ｉ_Ｍ１が流れている最中に、第１トランジスタＭ１がターンオフし、電流Ｉ_Ｍ１が急激に減少する。電流Ｉ_Ｍ１は、図４のキャパシタ１０４から、寄生インダクタンスＬｐｃｂ３，Ｌｗｉｒｅ１を経由して供給されているから、寄生インダクタンスＬｐｃｂ３，Ｌｗｉｒｅ１には、電流Ｉ_Ｍ１の傾きｄＩ_Ｍ１／ｄｔに比例した逆起電力が発生する。この逆起電力が、キャパシタ１０４の電圧に重畳されることにより、ハイサイドライン３０４の電圧Ｖ_Ｈがスパイク状に変動する。このような変動は望ましくない。

同様の問題は、駆動回路３００において第３トランジスタＭ３，第４トランジスタＭ４をオフに固定した回路に対して、デューティ比が１００％に近い入力信号Ｖ_ＩＮを入力したときにも発生しうる。具体的には、第２トランジスタＭ２に電流Ｉ_Ｍ２が流れている最中に、第２トランジスタＭ２がターンオフすることにより、寄生インダクタンスＬｗｉｒｅ３およびＬｐｃｂ３に逆起電力が発生し、ローサイドライン３０６の電圧Ｖ_Ｌがスパイク状に変動する。

これらの問題は、図４の駆動回路３００において、第３トランジスタＭ３、第４トランジスタＭ４を設けることにより解決されている。図８は、図４の駆動回路３００のシミュレーション波形図である。

時刻ｔ_０に、入力電圧Ｖ_ＩＮがハイに遷移する。時刻ｔ_０から、遅延時間の経過後の時刻ｔ_１に、第１ゲート信号Ｖ_Ｇ１～第４ゲート信号Ｖ_Ｇ４がローに遷移する。上述のように、第１ゲート信号Ｖ_Ｇ１は急峻に低下するため、第１トランジスタＭ１は瞬時にターンオンする。第１トランジスタＭ１がターンオンすると、キャパシタ１０４から第１トランジスタＭ１に電流Ｉ_Ｍ１が流れ、スイッチングトランジスタ１０２のゲートに供給され、ゲート容量Ｃｇｓが充電される。第３トランジスタＭ３は、第１トランジスタＭ１に先行してターンオンし、スイッチングトランジスタ１０２のゲートに電流Ｉ_Ｍ３を供給する。ただし第３トランジスタＭ３のサイズは第１トランジスタＭ１よりも小さいため、Ｉ_Ｍ３＜Ｉ_Ｍ１である。

時刻ｔ_２に、入力電圧Ｖ_ＩＮがローに遷移する。時刻ｔ_２から遅延時間の経過後の時刻ｔ_３に第１ゲート信号Ｖ_Ｇ１がハイに遷移し、第１トランジスタＭ１は直ちにオフとなり、デッドタイムに移行する。

ここで寄生インダクタンスＬｐｃｂ３，Ｌｗｉｒｅ１には、第１トランジスタＭ１の電流Ｉ_Ｍ１と第３トランジスタＭ３の電流Ｉ_Ｍ３の合計の電流Ｉ_Ｍ１＋Ｉ_Ｍ３が流れている。時刻ｔ_３において、第１トランジスタＭ１の電流Ｉ_Ｍ１は急激に減少するが、第３トランジスタＭ３の電流Ｉ_Ｍ３は緩やかに減少するため、合計電流Ｉ_Ｍ１＋Ｉ_Ｍ３の傾きは、図７における電流Ｉ_Ｍ１の傾きよりも小さくなる。これにより、ハイサイドライン３０４の電圧Ｖ_Ｈのスパイク状の変動を抑制できる。

なお、時刻ｔ_３の直後、第２トランジスタＭ２に先行して、第４トランジスタＭ４がオンするため、第１トランジスタＭ１および第２トランジスタＭ２に流れる電流Ｉ_Ｍ１＋Ｉ_Ｍ３は、第４トランジスタＭ４に貫通電流として流れていることに留意されたい。一般的なスイッチング回路において貫通電流は忌避されるが、本実施の形態では、貫通電流を積極的に流すことにより、電圧の変動を抑制しているといえる。ただし、第３トランジスタと第４トランジスタのサイズを小さくしているため、第１トランジスタＭ１と第２トランジスタＭ２を同時にオンしたときのような大きな貫通電流は流れない。

入力電圧Ｖ_ＩＮのデューティ比が１００％に近いようなケースにおいても、駆動回路３００は同様に動作し、これによりローサイドライン３０６の電圧Ｖ_Ｌのスパイク状のノイズを抑制できる。

図９は、プリドライバ３１０の構成例を示す回路図である。プリドライバ３１０は、インバータ３１２、第１駆動ユニットＵ１および第２駆動ユニットＵ２を含む。第１駆動ユニットＵ１は、第１ゲート信号Ｖ_Ｇ１を生成する。このゲート信号Ｖ_Ｇ１は第４トランジスタＭ４のゲートにも供給される。第１駆動ユニットＵ１は、インバータ３１４と、出力段の第１ＣＭＯＳインバータ３１６を含む。第１ＣＭＯＳインバータ３１６は、ＰＭＯＳトランジスタＭ１１の能力（オン抵抗）が、ＮＭＯＳトランジスタＭ１２の能力（オン抵抗）よりも高く（小さく）設計される。

第２駆動ユニットＵ２は、第２ゲート信号Ｖ_Ｇ２を生成する。このゲート信号Ｖ_Ｇ２は第３トランジスタＭ３のゲートにも供給される。第２駆動ユニットＵ２は、インバータ３１８と、出力段の第２ＣＭＯＳインバータ３２０を含む。第２ＣＭＯＳインバータ３２０は、ＰＭＯＳトランジスタＭ２１の能力（オン抵抗）が、ＮＭＯＳトランジスタＭ２２の能力（オン抵抗）よりも低く（高く）設計される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１）
これまでの説明では、第１ゲート信号Ｖ_Ｇ１と第４ゲート信号Ｖ_Ｇ４を共通化し、第２ゲート信号Ｖ_Ｇ２と第３ゲート信号Ｖ_Ｇ３を共通化したが、それぞれを個別に生成してもよい。図１０は、変形例に係る駆動回路３００の回路図である。この変形例において、プリドライバ３１０は、第１駆動ユニットＵ１～第４駆動ユニットＵ４を備える。第１駆動ユニットＵ１～第４駆動ユニットＵ４はそれぞれ、第１ゲート信号Ｖ_Ｇ１～第４ゲート信号Ｖ_Ｇ４を生成する。この構成によれば、トランジスタＭ１～Ｍ４ごとに個別の駆動ユニットＵ１～Ｕ４を設けることで、トランジスタＭ１～Ｍ４のターンオン、ターンオフのタイミングを個別に最適化できる。

（変形例２）
ゲート信号のポジティブエッジとネガティブエッジの傾きを不均一にするために、図９では、トランジスタＭ１１とＭ１２（あるいはＭ２１，Ｍ２２）のオン抵抗を最適化したが、その限りでない。たとえばトランジスタＭ１１とＭ１２の能力を等しくして、トランジスタＭ１２側に抵抗を挿入してもよい。トランジスタＭ２１，Ｍ２２側も同様であり、それらの能力を等しくして、トランジスタＭ２１側に抵抗を挿入してもよい。

（変形例３）
図５において、第４ゲート信号Ｖ_Ｇ４のポジティブエッジの傾きはネガティブエッジの傾きより急峻であり、第４トランジスタＭ４は、第２トランジスタＭ２より先行してターンオンしたが、その限りでない。第４ゲート信号Ｖ_Ｇ４のポジティブエッジの傾きを緩めて、第４トランジスタＭ４がターンオンするタイミングを遅くしてもよい。

同様に図５では、第３ゲート信号Ｖ_Ｇ３のネガティブエッジの傾きはポジティブエッジの傾きより急峻であり、第３トランジスタＭ３は、第１トランジスタＭ１より先行してターンオンしたが、その限りでない。第３ゲート信号Ｖ_Ｇ３のネガティブエッジの傾きを緩めて、第３トランジスタＭ３がターンオンするタイミングを遅くしてもよい。

（用途）
最後に駆動回路３００の用途を説明する。駆動回路３００は、ＤＣ／ＤＣコンバータに用いることができる。図１１は、ＤＣ／ＤＣコンバータ５００のコントローラ４００の回路図である。ＤＣ／ＤＣコンバータ５００は同期整流型の降圧（Ｂｕｃｋ）コンバータであり、コントローラ４００に加えて、キャパシタＣ１，Ｃ２およびインダクタＬ１を備える。

コントローラ４００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、パルス変調器４１０、ローサイドドライバ４２０、レベルシフタ４３０、ハイサイドドライバ４４０を備える。パルス変調器４１０は、ＤＣ／ＤＣコンバータ５００の出力（出力電圧あるいは出力電流、あるいは負荷の状態）が目標に近づくようにパルス信号ＨＩＮ，ＬＩＮを生成する。たとえばパルス変調器４１０は、出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_ＲＥＦに近づけてもよいし（定電圧制御）、出力電流ｉ_ＯＵＴを目標電流Ｉ_ＲＥＦに近づけてもよい（定電流制御）。

レベルシフタ４３０は、ロジックレベルのパルス信号ＨＩＮをレベルシフトする。ハイサイドドライバ４４０は、レベルシフト後のパルス信号ＨＩＮにもとづいてハイサイドトランジスタＭＨを駆動する。またローサイドドライバ４２０は、パルス信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。ローサイドドライバ４２０およびハイサイドドライバ４４０は、上述の駆動回路３００のアーキテクチャにもとづいて構成される。

駆動回路３００は、インバータ装置に用いることができる。図１２は、駆動回路３００を備えるインバータ装置６００の回路図である。インバータ装置６００は、三相インバータ６１０と、Ｕ相、Ｖ相、Ｗ相の駆動回路６２０Ｕ，６２０Ｖ，６２０Ｗを備える。三相インバータ６１０は、ハイサイドトランジスタＭＨＵ，ＭＨＶ，ＭＨＷと、ローサイドトランジスタＭＬＵ，ＭＬＶ，ＭＬＷを有する。駆動回路６２０＃（＃＝Ｕ，Ｖ，Ｗ）は、ハイサイドドライバ６４０とローサイドドライバ６３０を含む。ハイサイドドライバ６４０、ローサイドドライバ６３９は、上述の駆動回路３００のアーキテクチャにもとづいて構成される。

スイッチング回路１００の用途は、ＤＣ／ＤＣコンバータやインバータ装置に限定されない。たとえばスイッチング回路１００は、交流電圧を直流電圧に変換するコンバータ、直流電圧と交流電圧を相互に変換する双方向コンバータ、バッテリの充電回路などにも適用可能である。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ スイッチング回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
１０２ スイッチングトランジスタ
１０４ キャパシタ
３００ 駆動回路
３０２ 半導体デバイス
３０４ ハイサイドライン
３０６ ローサイドライン
ＶＨ ハイサイドピン
ＶＬ ローサイドピン
ＶＯ 出力ピン
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
３１０ プリドライバ
３１２ インバータ
Ｕ１ 第１駆動ユニット
Ｕ２ 第２駆動ユニット
Ｕ３ 第３駆動ユニット
Ｕ４ 第４駆動ユニット
４００ コントローラ
４１０ パルス変調器
４２０ ローサイドドライバ
４３０ レベルシフタ
４４０ ハイサイドドライバ
５００ ＤＣ／ＤＣコンバータ

Claims (8)

1. スイッチングトランジスタの駆動回路であって、
   前記スイッチングトランジスタの制御端子と接続される出力ピンと、
   ハイサイドラインと、
   ローサイドラインと、
   前記ハイサイドラインと前記出力ピンの間に設けられるＰチャンネルの第１トランジスタと、
   前記出力ピンと前記ローサイドラインの間に設けられるＮチャンネルの第２トランジスタと、
   前記ハイサイドラインと前記出力ピンの間に前記第１トランジスタと並列に設けられ、前記第１トランジスタよりもサイズが小さいＰチャンネルの第３トランジスタと、
   前記出力ピンと前記ローサイドラインの間に前記第２トランジスタと並列に設けられ、前記第２トランジスタよりもサイズが小さいＮチャンネルの第４トランジスタと、
   （i）前記第１トランジスタのゲートに、ネガティブエッジの傾きがポジティブエッジの傾きよりも緩やかな第１ゲート信号を供給し、（ii）前記第２トランジスタのゲートに、ポジティブエッジの傾きがネガティブエッジの傾きよりも緩やかな第２ゲート信号を供給し、（iii）前記第３トランジスタのゲートに、ポジティブエッジの傾きが、前記第１ゲート信号のポジティブエッジよりも緩やかな第３ゲート信号を供給し、（iv）前記第４トランジスタのゲートに、ネガティブエッジの傾きが、前記第２ゲート信号のネガティブエッジよりも緩やかな第４ゲート信号を供給するプリドライバと、
   を備えることを特徴とする駆動回路。
2. 前記第３ゲート信号のネガティブエッジの傾きはそのポジティブエッジの傾きより急峻であり、前記第４ゲート信号のポジティブエッジの傾きはそのネガティブエッジの傾きより急峻であることを特徴とする請求項１に記載の駆動回路。
3. スイッチングトランジスタの駆動回路であって、
   前記スイッチングトランジスタの制御端子と接続される出力ピンと、
   ハイサイドラインと、
   ローサイドラインと、
   前記ハイサイドラインと前記出力ピンの間に設けられるＰチャンネルの第１トランジスタと、
   前記出力ピンと前記ローサイドラインの間に設けられるＮチャンネルの第２トランジスタと、
   前記ハイサイドラインと前記出力ピンの間に前記第１トランジスタと並列に設けられ、前記第１トランジスタよりもサイズが小さいＰチャンネルの第３トランジスタと、
   前記出力ピンと前記ローサイドラインの間に前記第２トランジスタと並列に設けられ、前記第２トランジスタよりもサイズが小さいＮチャンネルの第４トランジスタと、
   前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタのゲートに、第１ゲート信号、第２ゲート信号、第３ゲート信号、第４ゲート信号を供給するプリドライバと、
   を備え、
   前記プリドライバは、
   前記第１トランジスタのターンオン時間がそのターンオフ時間より長くなるように前記第１ゲート信号を生成し、
   前記第２トランジスタのターンオン時間がそのターンオフ時間より長くなるように前記第２ゲート信号を生成し、
   前記第１トランジスタと前記第２トランジスタが両方オフとなる期間において、前記第３トランジスタと前記第４トランジスタがオンとなるように、前記第３ゲート信号および前記第４ゲート信号を生成することを特徴とする駆動回路。
4. 前記第１ゲート信号と前記第４ゲート信号は共通であり、前記第２ゲート信号と前記第３ゲート信号は共通であることを特徴とする請求項１から３のいずれかに記載の駆動回路。
5. 前記プリドライバは、
   パルス信号を受け、前記パルス信号の第１のエッジをトリガとして第１の傾きで低下し、前記パルス信号の第２のエッジをトリガとして前記第１の傾きより大きな第２の傾きで上昇する前記第１ゲート信号を生成する第１駆動ユニットと、
   前記パルス信号の前記第１のエッジをトリガとして第３の傾きで低下し、前記パルス信号の第２のエッジをトリガとして前記第３の傾きより小さな第４の傾きで上昇する前記第２ゲート信号を生成する第２駆動ユニットと、
   を含むことを特徴とする請求項１から４のいずれかに記載の駆動回路。
6. 前記第１駆動ユニットは、その出力段に設けられた第１ＣＭＯＳインバータを含み、前記第１ＣＭＯＳインバータのＰＭＯＳトランジスタのトランジスタサイズは、前記第１ＣＭＯＳインバータのＮＭＯＳトランジスタのサイズよりも大きく、
   前記第２駆動ユニットは、その出力段に設けられた第２ＣＭＯＳインバータを含み、前記第２ＣＭＯＳインバータのＰＭＯＳトランジスタのトランジスタサイズは、前記第２ＣＭＯＳインバータのＮＭＯＳトランジスタのサイズよりも小さいことを特徴とする請求項５に記載の駆動回路。
7. 前記第３トランジスタは、前記第１トランジスタの１／３倍より小さく、
   前記第４トランジスタは、前記第２トランジスタの１／３倍より小さいことを特徴とする請求項１から６のいずれかに記載の駆動回路。
8. 前記プリドライバは、
   前記第１ゲート信号を生成する第１駆動ユニットと、
   前記第２ゲート信号を生成する第２駆動ユニットと、
   前記第３ゲート信号を生成する第３駆動ユニットと、
   前記第４ゲート信号を生成する第４駆動ユニットと、
   を含むことを特徴とする請求項１または２に記載の駆動回路。

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