JP2024086403A - 駆動回路 - Google Patents

Abstract

【課題】高レベルの電流から低レベルの電流へ円滑に遷移し、且つ、各電流の精度が向上するスルーレート制御を実現する駆動回路の提供。【解決手段】駆動端子と、前記駆動端子に流す第１電流を生成する第１電流源と、前記第１電流に加える第２電流を生成する第２電流源と、駆動指令がオン指令になると、前記第１電流と前記第２電流を前記駆動端子に流してから前記第２電流の流れを停止し、前記駆動指令がオフ指令になると、前記第１電流の流れを停止する制御回路と、を備える、駆動回路。【選択図】図８

Description

本開示は、駆動回路に関する。

ＥＭＣ対策のため、スルーレート制御によってトランジスタを駆動する技術が知られている（例えば、特許文献１の図２ａ及び図２ｂ参照）。

特許文献１の図２ａに示されるように、スルーレート制御では、ターンオン指示に対する応答として、高レベルの電流Ｉ_１が、持続時間ｔ_１の間、トランジスタのゲート端子に供給される。持続時間ｔ_１は、ミラー領域が始まる前に終わる。この持続時間ｔ_１の間、トランジスタの入力容量は急速に充電され、ゲート電圧は中間レベルまで上昇する。持続時間ｔ_１の終わりに、ゲート端子に印加される電流は、高レベルの電流Ｉ_１から低レベルの電流Ｉ_２に変化する。この低レベルの電流Ｉ_２はミラー領域を通して維持され、トランジスタのＶ_ＤＳは低下する。

一方、特許文献１の図２ｂに示されるように、スルーレート制御では、ターンオフ指示に対する応答として、高レベルの電流Ｉ_１が、持続時間ｔ_１の間、トランジスタのゲート端子から引き出される。この持続時間ｔ_１の間、トランジスタの入力容量は急速に放電され、ゲート電圧は中間レベルまで低下する。持続時間ｔ_１の終わりに、ゲート端子から引き出される電流は、高レベルの電流Ｉ_１から低レベルの電流Ｉ_２に変化する。この低レベルの電流Ｉ_２はミラー領域を通して維持され、トランジスタのＶ_ＤＳは増加する。

米国特許第９２９４０８４号明細書

しかしながら、高レベルの電流と低レベルの電流を一つの電流源で生成すると、高レベルの電流と低レベルの電流との差が大きいほど、各電流の精度は悪化する場合がある。電流精度の悪化は、トランジスタのＶ_ＤＳが変化しない無駄な時間及びトランジスタのＶ_ＧＳが変化しないミラー領域の時間のばらつきを招く。また、高レベル電流と低レベル電流を２つ以上の電流源で生成する場合、電流の切り替えの際に電流の不整合が発生する可能性がある。

本開示は、高レベルの電流から低レベルの電流へ円滑に遷移し、且つ、各電流の精度が向上するスルーレート制御を実現する駆動回路を提供する。

本開示の一態様として、
駆動端子と、
前記駆動端子に流す第１電流を生成する第１電流源と、
前記第１電流に加える第２電流を生成する第２電流源と、
駆動指令がオン指令になると、前記第１電流と前記第２電流を前記駆動端子に流してから前記第２電流の流れを停止し、前記駆動指令がオフ指令になると、前記第１電流の流れを停止する制御回路と、を備える、駆動回路が提供される。

本開示の一態様によれば、高レベルの電流から低レベルの電流へ円滑に遷移し、且つ、各電流の精度が向上するスルーレート制御を実現する駆動回路を提供できる。

一実施形態の駆動回路を備える電力変換回路の一構成例を示す図である。 駆動回路により駆動されるトランジスタのターンオン時の動作波形を例示する図である。 駆動回路により駆動されるトランジスタのターンオフ時の動作波形を例示する図である。 高レベルの電流と低レベルの電流を一つの電流源で生成する一比較例を説明するための電流波形図である。 高レベルの電流と低レベルの電流を一つの電流源で生成する一比較例において、両電流の大きさを設定するための設定値を格納するテーブルの一例を示す図である。 高レベルの電流と低レベルの電流を複数の電流源で生成する一実施例を説明するための電流波形図である。 高レベルの電流と低レベルの電流を複数の電流源で生成する一実施例において、両電流の大きさを設定するための設定値を格納するテーブルの一例を示す図である。 高レベルの電流と低レベルの電流を複数の電流源で生成する一実施形態の駆動回路の構成例を示す図である。 高レベルの電流と低レベルの電流を複数の電流源で生成する一実施形態の駆動回路のより具体的な構成例を示す図である。 電流設定回路の具体例を示す図である。 電流設定回路によりブースト電流の大きさ設定するための設定信号を格納するテーブルの一例を示す図である。 図９に示す駆動回路の一動作例を示すタイミングチャートである。 高レベルの電流から低レベルの電流への遷移が円滑でない例を示す図である。 高レベルの電流から低レベルの電流への遷移が円滑でない例を示す図である。

以下、実施形態を図面に従って説明する。

図１は、一実施形態の駆動回路を備える電力変換回路の一構成例を示す図である。電力変換回路２０１は、直流電源から供給される直流電圧ＶＤＤを、モータＭ等の負荷３０１に供給する交流電圧に変換する。電力変換回路２０１は、ハイサイドのトランジスタＭ１、ローサイドのトランジスタＭ２、及びトランジスタＭ１，Ｍ２を駆動する駆動回路１０１を備える。

電力変換回路２０１が例えばＵ，Ｖ，Ｗ相の三相の交流電力を生成するインバータの場合、トランジスタＭ１，Ｍ２及び駆動回路１０１をそれぞれ有する同一構成の３つのスイッチング回路を備える。図１は、電力変換回路２０１が備える複数のスイッチング回路（例えば、Ｕ，Ｖ，Ｗ相の３つのスイッチング回路）のうちの一つのスイッチング回路を示している。

電力変換回路２０１は、直流を交流に変換するインバータに限られず、直流を直流に変換するコンバータでもよい。電力変換回路２０１は、電源回路として使用されてもよい。負荷３０１は、例えば、冷却用のファン等を回転させるモータであるが、負荷３０１の種類は、これに限られない。

駆動回路１０１は、駆動回路１０１に外付けされたトランジスタＭ１，Ｍ２を駆動する。トランジスタＭ１，Ｍ２は、第１主電極、第２主電極及びゲート電極を有するゲート駆動型のスイッチング素子である。その具体例として、ドレイン、ソース及びゲートを有するＮチャネル型の電界効果トランジスタ（ＦＥＴ）、コレクタ、エミッタ及びゲートを有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などがある。ＦＥＴの具体例として、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などがある。ドレイン又はコレクタは、第１主電極の一例である。ソース又はエミッタは、第２主電極の一例である。図１は、トランジスタＭ１，Ｍ２がＮチャネル型のＦＥＴの場合を例示する。

駆動回路１０１は、モータＭ等の負荷３０１を駆動するトランジスタＭ１，Ｍ２を駆動するプリドライバである。駆動回路１０１は、例えは、集積回路によって形成される。

駆動回路１０１は、不図示のコントローラから供給される信号（クロックＣＬＫ、ハイサイド指令信号ＨＩＮ及びローサイド指令信号ＬＩＮ）に従って、トランジスタＭ１，Ｍ２を駆動することで、トランジスタＭ１，Ｍ２をスイッチング（オン又はオフ）させる。ハイサイド指令信号ＨＩＮ及びローサイド指令信号ＬＩＮは、クロックＣＬＫと同期して変化する。ハイサイド指令信号ＨＩＮは、ハイサイドのトランジスタＭ１のオンを指令するオン指令、及び、ハイサイドのトランジスタＭ１のオフを指令するオフ指令を含む。ローサイド指令信号ＬＩＮは、ローサイドのトランジスタＭ２のオンを指令するオン指令、及び、ローサイドのトランジスタＭ２のオフを指令するオフ指令を含む。駆動回路１０１は、ハイサイド指令信号ＨＩＮ及びローサイド指令信号ＬＩＮに従って、トランジスタＭ１，Ｍ２を交互にオンさせる。

駆動回路１０１は、制御回路３０、ハイサイドのソース電流源４０Ｈ、ハイサイドのシンク電流源５０Ｈ、ローサイドのソース電流源４０Ｌ及びローサイドのシンク電流源５０Ｌを備える。また、駆動回路１０１は、ハイサイドの駆動端子ＯＵＴＨ、中間端子ＯＵＴＭ、ローサイドの駆動端子ＯＵＴＬ及びグランド端子ＰＧＮＤを備える。

制御回路３０は、トランジスタＭ１をオンさせるソース電流源４０Ｈを制御し、且つ、トランジスタＭ１をオフさせるシンク電流源５０Ｈを制御する。制御回路３０は、トランジスタＭ２をオンさせるソース電流源４０Ｌを制御し、且つ、トランジスタＭ２をオフさせるシンク電流源５０Ｌを制御する。制御回路３０は、ロジック回路３１、ハイサイド制御回路３２及びローサイド制御回路３３を備える。

ロジック回路３１は、ハイサイド指令信号ＨＩＮ及びローサイド指令信号ＬＩＮに基づいて、ソース制御の駆動指令ＨＨＩＮとシンク制御の駆動指令ＨＬＩＮを生成する。ロジック回路３１は、ハイサイド指令信号ＨＩＮ及びローサイド指令信号ＬＩＮに基づいて、ソース制御の駆動指令ＬＨＩＮとシンク制御の駆動指令ＬＬＩＮを生成する。ロジック回路３１は、制御回路３０又は駆動回路１０１の外部にあってもよい。駆動指令ＨＨＩＮは、ソース駆動指令の一例である。駆動指令ＨＬＩＮは、シンク駆動指令の一例である。

ハイサイド制御回路３２は、ソース制御の駆動指令ＨＨＩＮに従って、ハイサイドのソース電流源４０Ｈにより生成されるソース電流を制御する。ハイサイド制御回路３２は、シンク制御の駆動指令ＨＬＩＮに従って、ハイサイドのシンク電流源５０Ｈにより生成されるシンク電流を制御する。ハイサイド制御回路３２は、駆動指令ＨＨＩＮ及び駆動指令ＨＬＩＮに従って、電流源４０Ｈ，５０Ｈの出力トランジスタをオフさせるデッドタイムを挟んで電流源４０Ｈ，５０Ｈの出力トランジスタを交互にオンさせる。

ローサイド制御回路３３は、ソース制御の駆動指令ＬＨＩＮに従って、ローサイドのソース電流源４０Ｌにより生成されるソース電流を制御する。ローサイド制御回路３３は、シンク制御の駆動指令ＬＬＩＮに従って、ローサイドのシンク電流源５０Ｌにより生成されるシンク電流を制御する。ローサイド制御回路３３は、駆動指令ＬＨＩＮ及び駆動指令ＬＬＩＮに従って、電流源４０Ｌ，５０Ｌの出力トランジスタをオフさせるデッドタイムを挟んで電流源４０Ｌ，５０Ｌの出力トランジスタを交互にオンさせる。

ソース電流源４０Ｈは、Ｐチャネル型のＭＯＳＦＥＴにより形成された出力トランジスタを含み、トランジスタＭ１のゲートに流し込むソース電流を生成する。ソース電流源４０Ｈは、トランジスタＭ１のゲートに接続される駆動端子ＯＵＴＨと、ハイサイドの電源電圧ＶＣＰＨの電源ノードとの間に接続されている。

電源電圧ＶＣＰＨは、直流電圧ＶＤＤとローサイドの電源電圧ＶＣＰＬとの和に等しい。電源電圧ＶＣＰＨは、例えば、直流電圧ＶＤＤと電源電圧ＶＣＰＬを用いて、不図示のチャージポンプにより生成される。

シンク電流源５０Ｈは、Ｎチャネル型のＭＯＳＦＥＴにより形成された出力トランジスタを含み、トランジスタＭ１のゲートから引き込むシンク電流を生成する。シンク電流源５０Ｈは、トランジスタＭ１のゲートに接続される駆動端子ＯＵＴＨと、負荷３０１に接続される中間端子ＯＵＴＭとの間に接続されている。

ソース電流源４０Ｌは、Ｐチャネル型のＭＯＳＦＥＴにより形成された出力トランジスタを含み、トランジスタＭ２のゲートに流し込むソース電流を生成する。ソース電流源４０Ｌは、トランジスタＭ２のゲートに接続される駆動端子ＯＵＴＬと、ローサイドの電源電圧ＶＣＰＬの電源ノードとの間に接続されている。

シンク電流源５０Ｌは、Ｎチャネル型のＭＯＳＦＥＴにより形成された出力トランジスタを含み、トランジスタＭ２のゲートから引き込むシンク電流を生成する。シンク電流源５０Ｌは、トランジスタＭ２のゲートに接続される駆動端子ＯＵＴＬと、グランドに接続されるグランド端子ＰＧＮＤとの間に接続されている。

駆動回路１０１は、トランジスタＭ１，Ｍ２を定電流駆動方式で駆動する。駆動回路１０１は、ソース電流源４０ＨのＰＭＯＳの出力トランジスタから駆動端子ＯＵＴＨにソース電流を流し込むことで、トランジスタＭ１のゲートを充電し、トランジスタＭ１をオンさせる。駆動回路１０１は、シンク電流源５０ＨのＮＭＯＳの出力トランジスタに駆動端子ＯＵＴＨからシンク電流を引き込むことで、トランジスタＭ１のゲートを放電させ、トランジスタＭ１をオフさせる。同様に、駆動回路１０１は、ソース電流源４０ＬのＰＭＯＳの出力トランジスタから駆動端子ＯＵＴＬにソース電流を流し込むことで、トランジスタＭ２のゲートを充電し、トランジスタＭ２をオンさせる。駆動回路１０１は、シンク電流源５０ＬのＮＭＯＳの出力トランジスタに駆動端子ＯＵＴＬからシンク電流を引き込むことで、トランジスタＭ２のゲートを放電させ、トランジスタＭ２をオフさせる。

図２は、トランジスタＭ１又はトランジスタＭ２のターンオン時の動作波形を示す。トランジスタＭ１（Ｍ２）のゲート電圧Ｖｇｓは、ソース電流源４０Ｈ（４０Ｌ）により生成されるソース電流の流し込みによって、ミラー電圧Ｖｍ１まで一旦上昇した後に、ミラー電圧Ｖｍ１よりも更に上昇する。

トランジスタＭ１（Ｍ２）のゲート電圧Ｖｇｓがゲート閾値電圧Ｖ_ＴＨを超えるまでの遅延期間Ｔｄ１では、トランジスタＭ１（Ｍ２）のドレイン－ソース間電圧Ｖｄｓは、変化しない。そのため、遅延期間Ｔｄ１は、負荷３０１の駆動に寄与しない無駄な時間といえる。一方、ドレイン－ソース間電圧Ｖｄｓが低下するスイッチ期間Ｔｓｗ１が長くなると、電磁障害（ＥＭＩ）が改善する効果がある。

ソース電流源４０Ｈ（４０Ｌ）は、高レベルのソース電流を遅延期間Ｔｄ１に流した後に低レベルのソース電流を流すことで、遅延期間Ｔｄ１が短くなり、且つ、スイッチ期間Ｔｓｗ１が長くなる。これにより、トランジスタＭ１（Ｍ２）のターンオン時において、負荷３０１の駆動に寄与しない無駄な時間が短縮され、ＥＭＩが改善する。

図３は、トランジスタＭ１又はトランジスタＭ２のターンオフ時の動作波形を示す。トランジスタＭ１（Ｍ２）のゲート電圧Ｖｇｓは、シンク側の電流源５０Ｈ（５０Ｌ）により生成されるシンク電流の引き込みによって、ミラー電圧Ｖｍ２まで一旦低下した後に、ミラー電圧Ｖｍ２よりも更に低下する。

トランジスタＭ１（Ｍ２）のゲート電圧Ｖｇｓがミラー電圧Ｖｍ２に到達するまでの遅延期間Ｔｄ２では、トランジスタＭ１（Ｍ２）のドレイン－ソース間電圧Ｖｄｓは、変化しない。そのため、遅延期間Ｔｄ２は、負荷３０１の駆動に寄与しない無駄な時間といえる。一方、ドレイン－ソース間電圧Ｖｄｓが上昇するスイッチ期間Ｔｓｗ２が長くなると、電磁障害（ＥＭＩ）が改善する効果がある。

シンク電流源５０Ｈ（５０Ｌ）は、高レベルのシンク電流を遅延期間Ｔｄ２に流した後に低レベルのシンク電流を流すことで、遅延期間Ｔｄ２が短くなり、且つ、スイッチ期間Ｔｓｗ２が長くなる。これにより、トランジスタＭ１（Ｍ２）のターンオフ時において、負荷３０１の駆動に寄与しない無駄な時間が短縮され、ＥＭＩが改善する。

しかし、図１及び図２において、高レベルのソース電流と低レベルのソース電流を一つのソース電流源で生成すると、高レベルのソース電流と低レベルのソース電流との差が大きいほど、各ソース電流の誤差が大きくなる。本実施形態のソース電流源４０Ｈ（４０Ｌ）は、後述の通り、低レベルのソース電流として生成する第１ソース電流Ｉａ１と、高レベルのソース電流の生成のために第１ソース電流Ｉａ１に加える第２ソース電流Ｉｂ１とを、別々のＭＯＳから出力する。これにより、電流値に合わせた適切なサイズのＭＯＳが選定可能となるので、第１ソース電流Ｉａ１と第２ソース電流Ｉｂ１の各々の精度が向上する。

同様に、図１及び図３において、高レベルのシンク電流と低レベルのシンク電流を一つのシンク電流源で生成すると、高レベルのシンク電流と低レベルのシンク電流との差が大きいほど、各シンク電流の誤差が大きくなる。本実施形態のシンク電流源５０Ｈ（５０Ｌ）は、後述の通り、低レベルのシンク電流として生成される第１シンク電流Ｉａ２と、高レベルのシンク電流の生成のために第１シンク電流Ｉａ２に加える第２シンク電流Ｉｂ２とを、別々のＭＯＳから出力する。これにより、電流値に合わせた適切なサイズのＭＯＳが選定可能となるので、第１シンク電流Ｉａ２と第２シンク電流Ｉｂ２の各々の精度が向上する。

例えば、図４は、高レベルの電流Ｉｐと低レベルの電流Ｉａを一つの電流源で生成する一比較例を説明するための電流波形図である。図５は、高レベルの電流Ｉｐと低レベルの電流Ｉａを一つの電流源で生成する一比較例において、両電流Ｉｐ，Ｉａの大きさを設定するための設定値を格納するテーブルの一例を示す図である。設定値の個数および各設定値で設定される各電流値は、単なる一例である。

図４において、一つのソース電流源は、図５に示す設定値１～４の中から選択された第１設定値（例えば、設定値４）に従って、第１設定値で設定される高電流値（例えば、３２ｍＡ）のソース電流Ｉｐを期間Ｔ１に流す。そして、図４において、その一つのソース電流源は、図５に示す設定値１～４の中から選択された第２設定値（例えば、設定値１）に従って、第２設定値で設定される低電流値（例えば、４ｍＡ）のソース電流Ｉａを期間Ｔ２に流す。この場合、ソース電流Ｉｐの高電流値とソース電流Ｉａの低電流値との差が大きいほど、一つのソース電流源がカバーすべき電流値範囲が広くなるので、ソース電流Ｉｐとソース電流Ｉａの各電流値の誤差が大きくなる。

同様に、図４において、一つのシンク電流源は、図５に示す設定値１～４の中から選択された第１設定値（例えば、設定値４）に従って、第１設定値で設定される高電流値（例えば、８０ｍＡ）のシンク電流Ｉｐを期間Ｔ１に流す。そして、図４において、その一つのシンク電流源は、図５に示す設定値１～４の中から選択された第２設定値（例えば、設定値１）に従って、第２設定値で設定される低電流値（例えば、１０ｍＡ）のシンク電流Ｉａを期間Ｔ２に流す。この場合、シンク電流Ｉｐの高電流値とシンク電流Ｉａの低電流値との差が大きいほど、一つのシンク電流源がカバーすべき電流値範囲が広くなるので、シンク電流Ｉｐとシンク電流Ｉａの各電流値の誤差が大きくなる。

これに対し、図６は、高レベルの電流Ｉｐと低レベルの電流Ｉａを複数の電流源で生成する一実施例を説明するための電流波形図である。図７は、高レベルの電流Ｉｐと低レベルの電流Ｉａを複数の電流源で生成する一実施例において、両電流Ｉｐ，Ｉａの大きさを設定するための設定値を格納するテーブルの一例を示す図である。設定値の個数および各設定値で設定される各電流値は、単なる一例である。このようなテーブルは、駆動回路１０１内のメモリに格納される。

例えば、本実施形態の駆動回路１０１は、複数のソース電流源として、第１ソース電流源及び第２ソース電流源を備える。図６において、第１ソース電流源は、図７に示す設定値０～７の中から選択された第１設定値（例えば、設定値０）に従って、第１設定値で設定される低電流値（例えば、５ｍＡ）の第１ソース電流Ｉａ１を両期間Ｔ１，Ｔ２に亘って流し続ける。第２ソース電流源は、図７に示す設定値０～３の中から選択された第２設定値（例えば、設定値３）に従って、第２設定値で設定されるブースト電流値（例えば、３００ｍＡ）の第２ソース電流Ｉｂ１を期間Ｔ１のみに流し、期間Ｔ２では第２ソース電流Ｉｂ１を流さない。つまり、第２ソース電流源によって生成される第２ソース電流Ｉｂ１は、第１ソース電流源によって生成される第１ソース電流Ｉａ１に期間Ｔ１のみにブースト電流Ｉｂとして加えられる。

このように、高レベルのソース電流Ｉｐは、第１ソース電流源によって生成される第１ソース電流Ｉａ１と第２ソース電流源によって生成される第２ソース電流Ｉｂ１との和により生成される。一方、第１ソース電流源によって生成される第１ソース電流Ｉａ１は、低レベルのソース電流Ｉａとしてそのまま使用される。

したがって、駆動回路１０１は、第１ソース電流Ｉａ１と第２ソース電流Ｉｂ１を流してから、第２ソース電流源の出力オフにより第２ソース電流Ｉｂ１の流れを停止することで、ソース電流Ｉｐは、高レベルから低レベルへ円滑に遷移する。これにより、高レベルから低レベルへの切り替えの際のソース電流Ｉｐの不整合が発生する可能性を低減できる。例えば、図１３に示すように、期間Ｔ２の開始タイミングの遅れにより電流が流れない区間が発生する可能性を低減でき、図１４に示すように、期間Ｔ１の終了タイミングの遅れにより電流が過大に流れる区間が発生する可能性を低減できる。よって、ソース電流Ｉｐの高電流値とソース電流Ｉａの低電流値との差が比較的大きくても、駆動回路１０１は、ソース電流Ｉｐからソース電流Ｉａへ円滑に遷移可能なスルーレート制御を実現できる。また、第１ソース電流Ｉａ１と第２ソース電流Ｉｂ１とを別々の電流源から出力することで、電流値に合わせた適切なサイズのＭＯＳが選定可能となるので、第１ソース電流Ｉａ１と第２ソース電流Ｉｂ１の各々の精度が向上する。

例えば、本実施形態の駆動回路１０１は、複数のシンク電流源として、第１シンク電流源及び第２シンク電流源を備える。図６において、第１シンク電流源は、図７に示す設定値０～７の中から選択された第１設定値（例えば、設定値０）に従って、第１設定値で設定される低電流値（例えば、５ｍＡ）の第１シンク電流Ｉａ２を両期間Ｔ１，Ｔ２に亘って流し続ける。第２シンク電流源は、図７に示す設定値０～３の中から選択された第２設定値（例えば、設定値３）に従って、第２設定値で設定されるブースト電流値（例えば、５４０ｍＡ）の第２シンク電流Ｉｂ２を期間Ｔ１のみに流し、期間Ｔ２では第２シンク電流Ｉｂ２を流さない。つまり、第２シンク電流源によって生成される第２シンク電流Ｉｂ２は、第１シンク電流源によって生成される第１シンク電流Ｉａ２に期間Ｔ１のみにブースト電流Ｉｂとして加えられる。

このように、高レベルのシンク電流Ｉｐは、第１シンク電流源によって生成される第１シンク電流Ｉａ２と第２シンク電流源によって生成される第２シンク電流Ｉｂ２との和により生成される。一方、第１シンク電流源によって生成される第１シンク電流Ｉａ２は、低レベルのシンク電流Ｉａとしてそのまま使用される。

したがって、駆動回路１０１は、第１シンク電流Ｉａ２と第２シンク電流Ｉｂ２を流してから、第２シンク電流源の出力オフにより第２シンク電流Ｉｂ２の流れを停止することで、シンク電流Ｉｐは、高レベルから低レベルへ円滑に遷移する。これにより、高レベルから低レベルへの切り替えの際のシンク電流Ｉｐの不整合が発生する可能性を低減できる。例えば、図１３に示すように、期間Ｔ２の開始タイミングの遅れにより電流が流れない区間が発生する可能性を低減でき、図１４に示すように、期間Ｔ１の終了タイミングの遅れにより電流が過大に流れる区間が発生する可能性を低減できる。よって、シンク電流Ｉｐの高電流値とシンク電流Ｉａの低電流値との差が比較的大きくても、駆動回路１０１は、シンク電流Ｉｐからシンク電流Ｉａへ円滑に遷移可能なスルーレート制御を実現できる。また、第１シンク電流Ｉａ２と第２シンク電流Ｉｂ２とを別々の電流源から出力することで、電流値に合わせた適切なサイズのＭＯＳが選定可能となるので、第１シンク電流Ｉａ２と第２シンク電流Ｉｂ２の各々の精度が向上する。

図８は、高レベルの電流と低レベルの電流を複数の電流源で生成する一実施形態の駆動回路の構成例を示す図である。図８は、図１に示す駆動回路１０１のうち、ハイサイドのトランジスタＭ１を駆動するハイサイド駆動回路の部分を示している。ローサイドのトランジスタＭ２を駆動するローサイド駆動回路の基本構成は、図８に示すハイサイド駆動回路の構成と同一でよいため、ローサイド駆動回路の説明については、ハイサイド駆動回路の以下の説明を援用することで、省略する。

駆動回路１０１は、ロジック回路３１、ハイサイド制御回路３２、ソース電流源４０Ｈ及びシンク電流源５０Ｈを備える。ロジック回路３１は、ハイサイド駆動回路とローサイド駆動回路で共通である。

図８において、ソース電流源４０Ｈは、駆動端子ＯＵＴＨに流す第１ソース電流Ｉａ１を生成する第１ソース電流源４１と、第１ソース電流Ｉａ１に加える第２ソース電流Ｉｂ１を生成する第２ソース電流源４２と、を備える。第１ソース電流源４１は、第１電流源又はその一部に対応する。第２ソース電流源４２は、第２電流源又はその一部に対応する。ハイサイド制御回路３２は、ソース制御の駆動指令ＨＨＩＮがオフ指令からオン指令になると、第１ソース電流Ｉａ１と第２ソース電流Ｉｂ１を駆動端子ＯＵＴＨに流してから第２ソース電流Ｉｂ１の流れを停止する。そして、ハイサイド制御回路３２は、ソース制御の駆動指令ＨＨＩＮがオン指令からオフ指令になると、第１ソース電流Ｉａ１の流れを停止する。これにより、駆動端子ＯＵＴＨを介してトランジスタＭ１のゲートに流れ込むソース電流は、図６に示すように、高レベルのソース電流Ｉｐから低レベルのソース電流Ｉａに円滑に遷移する。よって、駆動回路１０１は、ソース電流Ｉｐからソース電流Ｉａへ円滑に遷移し、且つ、ソース電流Ｉｐとソース電流Ｉａの各々の精度が向上するスルーレート制御を実現できる。

図８において、ハイサイド制御回路３２は、例えば、駆動指令ＨＨＩＮがオフ指令からオン指令に切り替わり後、駆動端子ＯＵＴＨ又は配線３４と中間端子ＯＵＴＭとの間の電位差を検出した値Ｖｏが所定の第１閾値Ｖｔｈ１よりも上昇すると、第２ソース電流Ｉｂ１の流れを停止してもよい。配線３４は、駆動端子ＯＵＴＨに接続される配線であり、駆動回路１０１の外部配線でも駆動回路１０１の内部配線でもよい。検出値Ｖｏは、トランジスタＭ１のゲート電圧Ｖｇｓの検出値に略等しい。検出値Ｖｏが所定の第１閾値Ｖｔｈ１よりも上昇したときに第２ソース電流Ｉｂ１の流れが停止することで、図６に示すように、高レベルのソース電流Ｉｐは低レベルのソース電流Ｉａに円滑に遷移する。

第１閾値Ｖｔｈ１は、例えば、駆動端子ＯＵＴＨに接続される被駆動トランジスタ（この場合、トランジスタＭ１）のミラー電圧Ｖｍ１よりも低い閾値に設定される（図２参照）。これにより、ゲート電圧Ｖｇｓがミラー電圧Ｖｍ１に到達する前に、高レベルのソース電流Ｉｐから低レベルのソース電流Ｉａへの切り替えができる。第１閾値Ｖｔｈ１は、トランジスタＭ１のゲート閾値電圧Ｖ_ＴＨと等しくてもよい。一定時間の経過をモニタするのではなく、検出値Ｖｏをミラー電圧Ｖｍ１よりも低い閾値と比較することで、ドレイン－ソース間電圧Ｖｄｓが変動するミラー区間の前に、第２ソース電流Ｉｂ１の流れを停止することができる。

図８において、ハイサイド制御回路３２は、例えば、駆動指令ＨＨＩＮがオフ指令からオン指令に切り替わり後、所定の第１閾値時間Ｔｔｈ１が経過すると、第２ソース電流Ｉｂ１の流れを停止してもよい。これにより、駆動指令ＨＨＩＮがオフ指令からオン指令に切り替わってから、高レベルのソース電流Ｉｐが低レベルのソース電流Ｉａに切り替わるまでの時間の精度が向上する。第１閾値時間Ｔｔｈ１の経過は、例えば、タイマ又はカウンタ等により計測される。駆動指令ＨＨＩＮを、タイマ又はカウンタに使用するクロックＣＬＫと同期させることで、クロックＣＬＫにより生成される第１閾値時間Ｔｔｈ１の精度が更に向上する。

図７において、第２ソース電流Ｉｂ１の値は、第１ソース電流Ｉａ１の値よりも高く設定されているので、第１ソース電流Ｉａ１よりも大きなブースト電流Ｉｂが生成される。これにより、遅延期間Ｔｄ１（図２参照）が短縮するので、トランジスタのターンオン速度の高速化ができる。

図７では、ハイサイド制御回路３２は、第１電流値群に含まれる複数の異なる第１ソース電流Ｉａ１の値の中から第１ソース電流Ｉａ１の値を選択し、第２電流値群に含まれる複数の異なる第２ソース電流Ｉｂ１の値の中から第２ソース電流Ｉｂ１の値を選択する。第２電流値群の中で最も低い電流値（この例では、１００ｍＡ）は、第１電流値群の中で最も高い電流値（この例では、８０ｍＡ）よりも高い。これにより、第１ソース電流Ｉａ１よりも十分に大きなブースト電流Ｉｂが生成されるので、遅延期間Ｔｄ１が更に短縮し、トランジスタのターンオン速度の更なる高速化ができる。

図８において、シンク電流源５０Ｈは、駆動端子ＯＵＴＨに流す第１シンク電流Ｉａ２を生成する第１シンク電流源５１と、第１シンク電流Ｉａ２に加える第２シンク電流Ｉｂ２を生成する第２シンク電流源５２と、を備える。第１シンク電流源５１は、第１電流源又はその一部に対応する。第２シンク電流源５２は、第２電流源又はその一部に対応する。ハイサイド制御回路３２は、シンク制御の駆動指令ＨＬＩＮがオフ指令からオン指令になると、第１シンク電流Ｉａ２と第２シンク電流Ｉｂ２を駆動端子ＯＵＴＨに流してから第２シンク電流Ｉｂ２の流れを停止する。そして、ハイサイド制御回路３２は、シンク制御の駆動指令ＨＬＩＮがオン指令からオフ指令になると、第１シンク電流Ｉａ２の流れを停止する。これにより、駆動端子ＯＵＴＨを介してトランジスタＭ１のゲートから引き込むシンク電流は、図６に示すように、高レベルのシンク電流Ｉｐから低レベルのシンク電流Ｉａに円滑に遷移する。よって、駆動回路１０１は、シンク電流Ｉｐからシンク電流Ｉａへ円滑に遷移し、且つ、シンク電流Ｉｐとシンク電流Ｉａの各々の精度が向上するスルーレート制御を実現できる。

図８において、ハイサイド制御回路３２は、例えば、駆動指令ＨＬＩＮがオフ指令からオン指令に切り替わり後、駆動端子ＯＵＴＨ又は配線３４と中間端子ＯＵＴＭとの間の電位差を検出した値Ｖｏが所定の第２閾値Ｖｔｈ２よりも低下すると、第２シンク電流Ｉｂ２の流れを停止してもよい。検出値Ｖｏが所定の第２閾値Ｖｔｈ２よりも低下したときに第２シンク電流Ｉｂ２の流れが停止することで、図６に示すように、高レベルのシンク電流Ｉｐは低レベルのシンク電流Ｉａに円滑に遷移する。

第２閾値Ｖｔｈ２は、例えば、駆動端子ＯＵＴＨに接続される被駆動トランジスタ（この場合、トランジスタＭ１）のミラー電圧Ｖｍ２よりも高い閾値に設定される（図３参照）。これにより、ゲート電圧Ｖｇｓがミラー電圧Ｖｍ２に到達する前に、高レベルのソース電流Ｉｐから低レベルのソース電流Ｉａへの切り替えができる。一定時間の経過をモニタするのではなく、検出値Ｖｏをミラー電圧Ｖｍ２よりも高い閾値と比較することで、ドレイン－ソース間電圧Ｖｄｓが変動するミラー区間の前に、第２シンク電流Ｉｂ２の流れを停止することができる。

図８において、ハイサイド制御回路３２は、例えば、駆動指令ＨＬＩＮがオフ指令からオン指令に切り替わり後、所定の第２閾値時間Ｔｔｈ２が経過すると、第２シンク電流Ｉｂ２の流れを停止してもよい。これにより、駆動指令ＨＬＩＮがオフ指令からオン指令に切り替わってから、高レベルのシンク電流Ｉｐが低レベルのシンク電流Ｉａに切り替わるまでの時間の精度が向上する。第２閾値時間Ｔｔｈ２の経過は、例えば、タイマ又はカウンタ等により計測される。駆動指令ＨＬＩＮを、タイマ又はカウンタに使用するクロックＣＬＫと同期させることで、クロックＣＬＫにより生成される第２閾値時間Ｔｔｈ２の精度が更に向上する。

図７において、第２シンク電流Ｉｂ２の値は、第１シンク電流Ｉａ２の値よりも高く設定されているので、第１シンク電流Ｉａ２よりも大きなブースト電流Ｉｂが生成される。これにより、遅延期間Ｔｄ２（図３参照）が短縮するので、トランジスタのターンオフ速度の高速化ができる。

図７では、ハイサイド制御回路３２は、第１電流値群に含まれる複数の異なる第１シンク電流Ｉａ２の値の中から第１シンク電流Ｉａ２の値を選択し、第２電流値群に含まれる複数の異なる第２シンク電流Ｉｂ２の値の中から第２シンク電流Ｉｂ２の値を選択する。第２電流値群の中で最も低い電流値（この例では、１８０ｍＡ）は、第１電流値群の中で最も高い電流値（この例では、８０ｍＡ）よりも高い。これにより、第１シンク電流Ｉａ２よりも十分に大きなブースト電流Ｉｂが生成されるので、遅延期間Ｔｄ２が更に短縮し、トランジスタのターンオフ速度の更なる高速化ができる。

図９は、高レベルの電流と低レベルの電流を複数の電流源で生成する一実施形態の駆動回路のより具体的な構成例を示す図である。図９は、図８に示す構成（ハイサイド制御回路３２、ソース電流源４０Ｈ及びシンク電流源５０Ｈ）の具体例を示す。図９に示すハイサイド駆動回路の具体例は、ローサイド駆動回路に援用可能である。

ハイサイド制御回路３２は、第１ソース電流Ｉａ１の出力有無を制御する第１制御トランジスタ６１と、第２ソース電流Ｉｂ１の出力有無を制御する第２制御トランジスタ６２と、を含む。第１ソース電流源４１は、第１ソース電流Ｉａ１を出力する第１出力トランジスタ４１ｏと、第１制御トランジスタ６１が接続される第１入力トランジスタ４１ｉと、を含む。第２ソース電流源４２は、第２ソース電流Ｉｂ１を出力する第２出力トランジスタ４２ｏと、第２制御トランジスタ６２が接続される第２入力トランジスタ４２ｉと、を含む。

この構成によれば、ハイサイド制御回路３２は、信号ＳＰ３をアサートして第１制御トランジスタ６１をオンさせると、第１出力トランジスタ４１ｏから第１ソース電流Ｉａ１を出力できる。一方、ハイサイド制御回路３２は、信号ＳＰ３をネゲートして第１制御トランジスタ６１をオフさせると、第１出力トランジスタ４１ｏからの第１ソース電流Ｉａ１の出力を停止できる。同様に、ハイサイド制御回路３２は、信号ＳＰ４をアサートして第２制御トランジスタ６２をオンさせると、第２出力トランジスタ４２ｏから第２ソース電流Ｉｂ１を出力できる。一方、ハイサイド制御回路３２は、信号ＳＰ４をネゲートして第２制御トランジスタ６２をオフさせると、第２出力トランジスタ４２ｏからの第２ソース電流Ｉｂ１の出力を停止できる。

図示の例では、第１制御トランジスタ６１及び第２制御トランジスタは、Ｎチャネル型のＭＯＳＦＥＴである。第１出力トランジスタ４１ｏ、第１入力トランジスタ４１ｉ、第２出力トランジスタ４２ｏ及び第２入力トランジスタ４２ｉは、Ｐチャネル型のＭＯＳＦＥＴである。第１出力トランジスタ４１ｏ及び第１入力トランジスタ４１ｉは、第１ソース電流Ｉａ１を生成するＰＭＯＳ型の第１ソースカレントミラーを形成する。第２出力トランジスタ４２ｏ及び第２入力トランジスタ４２ｉは、第２ソース電流Ｉｂ１を生成するＰＭＯＳ型の第２ソースカレントミラーを形成する。

ハイサイド制御回路３２は、第１シンク電流Ｉａ２第２シンク電流Ｉｂ２の出力有無を制御する第３制御トランジスタ６３を含む。第１シンク電流源５１は、中間端子ＯＵＴＭと電源電圧ＶＤＤ５０の電源ノードとの間において、ＮＭＯＳ型の第１シンクカレントミラー５１ａ及びＰＭＯＳ型の第３ソースカレントミラー５１ｂを含む。電源電圧ＶＤＤ５０は、電源電圧ＶＣＰＨよりも低い電圧である。第２シンク電流源５２は、中間端子ＯＵＴＭと電源電圧ＶＤＤ５０の電源ノードとの間において、ＮＭＯＳ型の第２シンクカレントミラー５２ａ及びＰＭＯＳ型の第４ソースカレントミラー５２ｂを含む。第１シンク電流源５１の第１シンクカレントミラー５１ａは、第３制御トランジスタ６３を介して第１シンク電流Ｉａ２を駆動端子ＯＵＴＰに流す第３出力トランジスタ５１ｏを含む。第２シンク電流源５２の第２シンクカレントミラー５２ａは、第３制御トランジスタ６３を介して第２シンク電流Ｉｂ２を駆動端子ＯＵＴＰに流す第４出力トランジスタ５２ｏを含む。

この構成によれば、ハイサイド制御回路３２は、信号ＳＮ３をアサートして第３制御トランジスタ６３をオンさせると、第３出力トランジスタ５１ｏから第１シンク電流Ｉａ２を出力でき、且つ、第４出力トランジスタ５２ｏから第２シンク電流Ｉｂ２を出力できる。一方、ハイサイド制御回路３２は、信号ＳＮ３をネゲートして第３制御トランジスタ６３をオフさせると、第３出力トランジスタ５１ｏからの第１シンク電流Ｉａ２の出力及び第４出力トランジスタ５２ｏからの第２シンク電流Ｉｂ２の出力を停止できる。

図示の例では、第３制御トランジスタは、Ｎチャネル型のＭＯＳＦＥＴである。第３出力トランジスタ５１ｏ及び第４出力トランジスタ５２ｏは、Ｎチャネル型のＭＯＳＦＥＴである。

第３制御トランジスタ６３は、第１シンク電流源５１及び第２シンク電流源５２よりも高い耐圧の素子により形成されてもよい。例えば、第３制御トランジスタ６３は、第３出力トランジスタ５１ｏ及び第４出力トランジスタ５２ｏよりも高い耐圧の素子により形成されている。これにより、第１シンク電流Ｉａ２及び第２シンク電流Ｉｂ２を生成する電流シンク回路の面積を削減でき、第１シンク電流Ｉａ２及び第２シンク電流Ｉｂ２の精度が向上する。

高耐圧ＭＯＳＦＥＴによりカレントミラーを形成すると、シンク電流の精度を上げるためには、カレントミラーの面積が広くなることがある。一方、高耐圧ＭＯＳＦＥＴをスイッチとして使用する場合、ゲート電圧を高く設定できるため、スイッチの面積はカレントミラーよりも広くならない。したがって、カレントミラーを標準耐圧のＭＯＳＦＥＴにより形成することで、高耐圧ＭＯＳＦＥＴにより形成する場合に比べて、電流シンク回路の面積を削減でき、シンク電流の精度が向上する。

ハイサイド制御回路３２は、ソース電流源４０Ｈにより生成されるソース電流の大きさを切り替えるソース電流設定回路７０を備えてもよい。ソース電流設定回路７０は、第１ソース電流Ｉａ１の大きさを切り替える第１ソース電流設定回路７１と第２ソース電流Ｉｂ１の大きさを切り替える第２ソース電流設定回路７２の少なくとも一方を備える。図示の例では、第１ソース電流設定回路７１は、第１制御トランジスタ６１と中間端子ＯＵＴＭとの間に接続されている。第２ソース電流設定回路７２は、第２制御トランジスタ６２と中間端子ＯＵＴＭとの間に接続されている。第１ソース電流設定回路７１は、カレントミラーの出力電流の大きさを信号ＳＰ３に従って切り替える制御スイッチを含む。第２ソース電流設定回路７２は、カレントミラーの出力電流の大きさを信号ＳＰ２に従って切り替える制御スイッチを含む。

ハイサイド制御回路３２は、シンク電流源５０Ｈにより生成されるシンク電流の大きさを切り替えるシンク電流設定回路８０を備えてもよい。シンク電流設定回路８０は、第１シンク電流Ｉａ２の大きさを切り替える第１シンク電流設定回路８１と第２シンク電流Ｉｂ２の大きさを切り替える第２シンク電流設定回路８２の少なくとも一方を備える。図示の例では、第１シンク電流設定回路８１は、第１シンク電流源５１の第３ソースカレントミラー５１ｂと中間端子ＯＵＴＭとの間に接続されている。第２シンク電流設定回路８２は、第２シンク電流源５２の第４ソースカレントミラー５２ｂと中間端子ＯＵＴＭとの間に接続されている。第１シンク電流設定回路８１は、カレントミラーの出力電流の大きさを信号ＳＮ１に従って切り替える制御スイッチを含む。第２シンク電流設定回路８２は、カレントミラーの出力電流の大きさを信号ＳＮ２に従って切り替える制御スイッチを含む。

図１０は、電流設定回路の具体例を示す図である。図１０は、第２ソース電流Ｉｂ１の大きさを切り替える第２ソース電流設定回路７２又は第２シンク電流Ｉｂ２の大きさを切り替える第２シンク電流設定回路８２の構成例を示す。設定信号ＤＲＩ＿ＣＮＴＲ＿＊＊は、図９における信号ＳＰ２又は信号ＳＮ２に相当する。「＊＊」は、この例では、「００」「０１」「０２」「０３」の４通りを示す。第１ソース電流設定回路７１及び第１シンク電流設定回路８１の基本構成は、図１０に示す構成と同一でよい。電流の切り替えパターン数に応じて、ＦＥＴの並列数が異なる。

図１１は、図１０に示す電流設定回路によりブースト電流Ｉｂの大きさ設定するための設定信号ＤＲＩ＿ＣＮＴＬ＿＊＊を格納するテーブルの一例を示す図である。設定信号の個数および各設定信号で設定される各電流値は、単なる一例である。このようなテーブルは、駆動回路１０１内のメモリに格納される。

第２ソース電流設定回路７２は、設定信号ＤＲＩ＿ＣＮＴＲ＿＊＊に従って、並列に接続された複数の制御スイッチ（図１０）をオン又はオフすることで、第２ソース電流Ｉｂ１の大きさを切り替える。第２シンク電流設定回路８２は、設定信号ＤＲＩ＿ＣＮＴＲ＿＊＊に従って、並列に接続された複数の制御スイッチ（図１０）をオン又はオフすることで、第２シンク電流Ｉｂ２の大きさを切り替える。

図１２は、図９に示す駆動回路の一動作例を示すタイミングチャートである。図１２は、ハイサイド駆動回路のタイミングチャートである。図１２に示すタイミングチャートは、ローサイド駆動回路の動作に援用可能である。図９を参照して図１２について説明する。

ハイサイド制御回路３２は、駆動指令ＨＨＩＮがオン指令のとき、信号ＳＰ１及び信号ＳＰ３をアサートすることで、駆動端子ＯＵＴＰへ第１ソース電流Ｉａ１を流し込む。ハイサイド制御回路３２は、駆動指令ＨＨＩＮがオフ指令のとき、信号ＳＰ１及び信号ＳＰ３をネゲートすることで、駆動端子ＯＵＴＰへの第１ソース電流Ｉａ１の流し込みを停止する。一方、ハイサイド制御回路３２は、駆動指令ＨＨＩＮがオフ指令からオン指令に切り替わると、信号ＳＰ２及び信号ＳＰ４をアサートすることで、駆動端子ＯＵＴＰへ第２ソース電流Ｉｂ１を流し込む。ハイサイド制御回路３２は、第１ソース電流Ｉａ１及び第２ソース電流Ｉｂ１を流してから上記に例示する条件に従って信号ＳＰ２及び信号ＳＰ４をネゲートすることで、第２ソース電流Ｉｂ１の流し込みを停止する。ハイサイド制御回路３２は、第２ソース電流Ｉｂ１の流し込みの停止後、駆動指令ＨＨＩＮがオン指令からオフ指令に切り替わると、信号ＳＰ１及び信号ＳＰ３をネゲートすることで、第１ソース電流Ｉａ１の流し込みを停止する。駆動回路１０１は、このように動作によって、高レベルのソース電流Ｉｐから低レベルのソース電流Ｉａへ円滑に遷移し、且つ、ソース電流Ｉｐとソース電流Ｉａの各々の精度が向上するスルーレート制御を実現できる。

ハイサイド制御回路３２は、駆動指令ＨＬＩＮがオン指令のとき、信号ＳＮ１及び信号ＳＮ３をアサートすることで、駆動端子ＯＵＴＰから第１シンク電流Ｉａ２を引き込む。ハイサイド制御回路３２は、駆動指令ＨＬＩＮがオフ指令のとき、信号ＳＮ１及び信号ＳＮ３をネゲートすることで、駆動端子ＯＵＴＰからの第１シンク電流Ｉａ２の引き込みを停止する。一方、ハイサイド制御回路３２は、駆動指令ＨＬＩＮがオフ指令からオン指令に切り替わると、信号ＳＮ１，ＳＮ２，ＳＮ３をアサートすることで、駆動端子ＯＵＴＰから第２シンク電流Ｉｂ２を引き込む。ハイサイド制御回路３２は、第１シンク電流Ｉａ２及び第２シンク電流Ｉｂ２を流してから上記に例示する条件に従って信号ＳＮ２をネゲートすることで、第２シンク電流Ｉｂ２の引き込みを停止する。ハイサイド制御回路３２は、第２シンク電流Ｉｂ２の引き込みの停止後、駆動指令ＨＬＩＮがオン指令からオフ指令に切り替わると、信号ＳＮ１及び信号ＳＮ３をネゲートすることで、第１シンク電流Ｉａ２の流れを停止する。駆動回路１０１は、このように動作によって、高レベルのシンク電流Ｉｐから低レベルのシンク電流Ｉａへ円滑に遷移し、且つ、ソース電流Ｉｐとソース電流Ｉａの各々の精度が向上するスルーレート制御を実現できる。

以上の通り、実施形態を説明したが、上記実施形態は、例として提示したものであり、上記実施形態により本発明が限定されるものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の組み合わせ、省略、置き換え、変更などを行うことが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

３１ ロジック回路
３２ ハイサイド制御回路
３３ ローサイド制御回路
３４ 配線
４０Ｈ，４０Ｌ ソース電流源
４１ 第１ソース電流源
４１ｉ 第１入力トランジスタ
４１ｏ 第１出力トランジスタ
４２ 第２ソース電流源
４２ｉ 第２入力トランジスタ
４２ｏ 第２出力トランジスタ
５０Ｈ，５０Ｌ シンク電流源
５１ 第１シンク電流源
５１ａ 第１シンクカレントミラー
５１ｂ 第３ソースカレントミラー
５１ｏ 第３出力トランジスタ
５２ 第２シンク電流源
５２ａ 第２シンクカレントミラー
５２ｂ 第４ソースカレントミラー
５２ｏ 第４出力トランジスタ
６１ 第１制御トランジスタ
６２ 第２制御トランジスタ
６３ 第３制御トランジスタ
７０ ソース電流設定回路
７１ 第１ソース電流設定回路
７２ 第２ソース電流設定回路
８０ シンク電流設定回路
８１ 第１シンク電流設定回路
８２ 第２シンク電流設定回路
１０１ 駆動回路
２０１ 電力変換回路
Ｍ１，Ｍ２ トランジスタ

Claims (16)

1. 駆動端子と、
   前記駆動端子に流す第１電流を生成する第１電流源と、
   前記第１電流に加える第２電流を生成する第２電流源と、
   駆動指令がオン指令になると、前記第１電流と前記第２電流を前記駆動端子に流してから前記第２電流の流れを停止し、前記駆動指令がオフ指令になると、前記第１電流の流れを停止する制御回路と、を備える、駆動回路。
2. 前記第１電流は、前記駆動端子に流す第１ソース電流であり、
   前記第２電流は、前記第１ソース電流に加える第２ソース電流である、請求項１に記載の駆動回路。
3. 前記制御回路は、前記駆動指令がオン指令に切り替わり後、前記駆動端子又は前記駆動端子に接続される配線の電圧の検出値が所定の第１閾値よりも上昇すると、前記第２ソース電流の流れを停止する、請求項２に記載の駆動回路。
4. 前記第１閾値は、前記駆動端子に接続される被駆動トランジスタのミラー電圧よりも低い閾値である、請求項３に記載の駆動回路。
5. 前記制御回路は、前記駆動指令がオフ指令からオン指令に切り替わり後、前記駆動指令と同期したクロックにより生成される第１閾値時間が経過すると、前記第２ソース電流の流れを停止する、請求項２に記載の駆動回路。
6. 前記第１電流は、前記駆動端子に流す第１シンク電流であり、
   前記第２電流は、前記第１シンク電流に加える第２シンク電流である、請求項１に記載の駆動回路。
7. 前記制御回路は、前記駆動指令がオン指令に切り替わり後、前記駆動端子又は前記駆動端子に接続される配線の電圧の検出値が所定の第２閾値よりも低下すると、前記第２シンク電流の流れを停止する、請求項６に記載の駆動回路。
8. 前記第２閾値は、前記駆動端子に接続される被駆動トランジスタのミラー電圧よりも高い閾値である、請求項７に記載の駆動回路。
9. 前記制御回路は、前記駆動指令がオフ指令からオン指令に切り替わり後、前記駆動指令と同期したクロックにより生成される第２閾値時間が経過すると、前記第２シンク電流の流れを停止する、請求項６に記載の駆動回路。
10. 前記第２電流の値は、前記第１電流の値よりも高い、請求項１に記載の駆動回路。
11. 前記制御回路は、複数の異なる電流値の中から前記第１電流の値を選択し、又は、複数の異なる電流値の中から前記第２電流の値を選択する、請求項１に記載の駆動回路。
12. 前記制御回路は、第１電流値群に含まれる複数の異なる電流値の中から前記第１電流の値を選択し、第２電流値群に含まれる複数の異なる電流値の中から前記第２電流の値を選択し、
    前記第２電流値群の中で最も低い電流値は、前記第１電流値群の中で最も高い電流値よりも高い、請求項１１に記載の駆動回路。
    
13. 前記第１電流源は、前記駆動端子に流す第１ソース電流を生成する第１ソース電流源と、前記駆動端子に流す第１シンク電流を生成する第１シンク電流源と、を含み、
    前記第２電流源は、前記第１ソース電流に加える第２ソース電流を生成する第２ソース電流源と、前記第１シンク電流に加える第２シンク電流を生成する第２シンク電流源と、を含み、
    前記制御回路は、ソース制御の前記駆動指令がオン指令になると、前記第１ソース電流と前記第２ソース電流を前記駆動端子に流してから前記第２ソース電流の流れを停止し、ソース制御の前記駆動指令がオフ指令になると、前記第１ソース電流の流れを停止し、シンク制御の前記駆動指令がオン指令になると、前記第１シンク電流と前記第２シンク電流を前記駆動端子に流してから前記第２シンク電流の流れを停止し、シンク制御の前記駆動指令がオフ指令になると、前記第１シンク電流の流れを停止する、請求項１から１２のいずれか一項に記載の駆動回路。
14. 前記制御回路は、前記第１ソース電流の出力有無を制御する第１制御トランジスタと、前記第２ソース電流の出力有無を制御する第２制御トランジスタと、を含み、
    前記第１ソース電流源は、前記第１ソース電流を出力する第１出力トランジスタと、前記第１制御トランジスタが接続される第１入力トランジスタと、を含み、
    前記第２ソース電流源は、前記第２ソース電流を出力する第２出力トランジスタと、前記第２制御トランジスタが接続される第２入力トランジスタと、を含む、請求項１３に記載の駆動回路。
15. 前記制御回路は、前記第１シンク電流及び前記第２シンク電流の出力有無を制御する第３制御トランジスタを含み、
    前記第１シンク電流源は、前記第３制御トランジスタを介して前記第１シンク電流を前記駆動端子に流す第３出力トランジスタを含み、
    前記第２シンク電流源は、前記第３制御トランジスタを介して前記第２シンク電流を前記駆動端子に流す第４出力トランジスタを含む、請求項１４に記載の駆動回路。
16. 前記第３制御トランジスタの耐圧は、前記第３出力トランジスタ及び前記第４出力トランジスタの耐圧よりも高い、請求項１５に記載の駆動回路。

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