JP2023166269A - 電源用半導体装置及びスイッチトキャパシタコンバータ - Google Patents

Abstract

【課題】スイッチトキャパシタコンバータにおいてノイズ発生を抑制する。
【解決手段】複数のスイッチ素子及び複数のキャパシタを有するスイッチトキャパシタコンバータに用いられる電源用半導体装置において、複数のスイッチ素子は、制御信号に基づいてオン、オフが制御される第１スイッチ素子群（Ｍ１、Ｍ７）と、制御信号と位相が１８０°ずれた信号に基づいてオン、オフが制御される第２スイッチ素子群（Ｍ２、Ｍ８）と、を有する。第１スイッチ素子群は、入力電圧を受けるよう構成された対象スイッチ素子（Ｍ１）と、非対象スイッチ素子（Ｍ７）を有する。制御信号に基づいて前記第１スイッチ素子群に属する各スイッチ素子をターンオンさせる際、対象スイッチ素子のターンオンタイミングを、非対象スイッチ素子のターンオンタイミングより遅らせる。
【選択図】図１９

Description

本開示は、電源用半導体装置及びスイッチトキャパシタコンバータに関する。

電源装置の一種としてスイッチトキャパシタコンバータがある。スイッチトキャパシタコンバータは、複数のパワートランジスタと複数のキャパシタを有し、複数のパワートランジスタのスイッチングにより入力電圧から出力電圧を生成する。

特開２００６－６０９３９号公報

スイッチトキャパシタコンバータに分類されない電源装置と同様に、スイッチトキャパシタコンバータにおいてノイズ（放射ノイズ）の抑制は重要である。

本開示は、ノイズの抑制に寄与する電源用半導体装置及びスイッチトキャパシタコンバータを提供することを目的とする。

本開示に係る電源用半導体装置は、複数のスイッチ素子及び複数のキャパシタを有し、前記複数のスイッチ素子を所定パターンに従ってオン、オフすることで入力電圧から出力電圧を生成するスイッチトキャパシタコンバータに用いられるよう構成された電源用半導体装置であって、各スイッチ素子のオン又はオフを指定する制御信号を生成し、前記制御信号に基づき各スイッチ素子をオン又はオフするよう構成された制御駆動回路を備え、前記複数のスイッチ素子は、前記制御信号に基づいてオン、オフが制御される第１スイッチ素子群と、前記制御信号と位相が１８０°ずれた信号に基づいてオン、オフが制御される第２スイッチ素子群と、を有し、前記第１スイッチ素子群は、前記入力電圧を受けるよう構成された対象スイッチ素子と、非対象スイッチ素子を有し、前記制御駆動回路は、前記制御信号に基づいて前記第１スイッチ素子群に属する各スイッチ素子をターンオンさせる際、前記対象スイッチ素子のターンオンタイミングを、前記非対象スイッチ素子のターンオンタイミングより遅らせる。

本開示によれば、ノイズの抑制に寄与する電源用半導体装置及びスイッチトキャパシタコンバータを提供することが可能となる。

図１は、本開示の実施形態に係る電源装置（スイッチトキャパシタコンバータ）の回路図である。 図２は、本開示の実施形態に係る電源装置（スイッチトキャパシタコンバータ）の回路図である。 図３は、本開示の実施形態に係る電源装置の概略ブロック図である。 図４は、本開示の実施形態に係る電源ＩＣの外観斜視図である。 図５は、本開示の実施形態に係る電源ＩＣの外観斜視図である。 図６は、本開示の実施形態に係る電源ＩＣの概略ブロック図である。 図７は、本開示の実施形態に係り、電源ＩＣと複数のキャパシタとの接続関係を示す図である。 図８は、本開示の実施形態に係り、駆動電圧生成ブロックと複数のキャパシタとの関係を示す図である。 図９は、本開示の実施形態に係り、電源ＩＣにて実行可能な基本スイッチング制御のタイミングチャートである。 図１０は、本開示の実施形態に係り、基本スイッチング制御における或る期間（Ｐ１）での各スイッチ素子の状態を示す図である。 図１１は、本開示の実施形態に係り、基本スイッチング制御における他の期間（Ｐ２）での各スイッチ素子の状態を示す図である。 図１２は、本開示の実施形態に係り、基本スイッチング制御における各端子電圧の波形を示す図である。 図１３は、本開示の実施形態に係り、基本スイッチング制御における各端子電圧の波形を示す図である。 図１４は、本開示の実施形態に係り、基本スイッチング制御における電流の流れを説明するための図である。 図１５は、本開示の実施形態に係り、基本スイッチング制御における信号波形図である。 図１６は、本開示の実施形態に係り、電源ＩＣにて実行可能な改良スイッチング制御のタイミングチャートである。 図１７は、本開示の実施形態に係り、改良スイッチング制御の動作に特に関与する部分の回路図である。 図１８は、本開示の実施形態に係り、改良スイッチング制御における信号波形図である。 図１９は、本開示の実施形態に係り、改良スイッチング制御における電流の流れを説明するための図である。 図２０は、本開示の実施形態に係り、制御駆動回路に検出回路が設けられる様子を示す図である。

以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。

任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。

ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Ｐチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート－ソース間電圧の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。任意のＦＥＴについて、ゲート閾電圧とは、所定の周辺温度環境下において、当該ＦＥＴのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート－ソース間電圧として定義される。ゲート－ソース間電圧はソース電位から見たゲート電位に相当する。

以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。

ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。

任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

図１に本開示の実施形態に係る電源装置１の回路図を示す。電源装置１はスイッチトキャパシタコンバータ（以下、ＳＣＣと称する）である。故に、電源装置１を以下ＳＣＣ１と称する。

ＳＣＣ１は、主たる構成部品として、スイッチ素子Ｍ１～Ｍ８とフライングキャパシタであるキャパシタＣ１～Ｃ３とを備える。ＳＣＣ１に対して電圧源４が接続される。電圧源４は、所定の正の直流電圧値を有する直流電圧を生成し、該直流電圧を入力電圧Ｖ_ＩＮとしてＳＣＣ１に供給する。図１にはＳＣＣ１の負荷ＬＤも示されている。負荷ＬＤはＳＣＣ１に対して接続される任意の負荷である。

図２に示す如く、スイッチ素子Ｍ１～Ｍ８はパワートランジスタにて構成される。このため、部品Ｍ１～Ｍ８はスイッチ素子Ｍ１～Ｍ８と称されることもあるし、パワートランジスタＭ１～Ｍ８と称されることもある。パワートランジスタＭ１～Ｍ８は、夫々に、Ｎチャネル型のＭＯＳＦＥＴにより形成される。スイッチ素子Ｍ１の一端はパワートランジスタＭ１のドレインに相当し、スイッチ素子Ｍ１の他端はパワートランジスタＭ１のソースに相当する。同様に、スイッチ素子Ｍ２の一端はパワートランジスタＭ２のドレインに相当し、スイッチ素子Ｍ２の他端はパワートランジスタＭ２のソースに相当する。スイッチ素子Ｍ３～Ｍ８についても同様である。

端子ＰＩＮは入力端子（電圧入力端子）であって入力電圧Ｖ_ＩＮを受ける。端子ＯＵＴは出力端子（電圧出力端子）であって端子ＯＵＴに出力電圧Ｖ_ＯＵＴが加わる。出力電圧Ｖ_ＯＵＴはＳＣＣ１の出力電圧である。端子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７に加わる電圧を、夫々、電圧Ｖ_ＳＷ１、Ｖ_ＳＷ２、Ｖ_ＳＷ３、Ｖ_ＳＷ６、Ｖ_ＳＷ７と称する。端子ＰＩＮ及びＯＵＴに対してパワートランジスタＭ１～Ｍ８及びキャパシタＣ１～Ｃ３から成るスイッチング回路が接続され、パワートランジスタＭ１～Ｍ８を所定パターンに従ってオン、オフすることで入力電圧Ｖ_ＩＮから出力電圧Ｖ_ＯＵＴが生成されるよう、パワートランジスタＭ１～Ｍ８及びキャパシタＣ１～Ｃ３が互いに接続される。

具体的には、パワートランジスタＭ１のドレインは端子ＰＩＮに接続される。端子ＰＩＮは電圧源４の正側出力端子に接続され、電圧源４からの入力電圧Ｖ_ＩＮを受ける。従ってパワートランジスタＭ１のドレインに入力電圧Ｖ_ＩＮが加わる。パワートランジスタＭ１のソース、パワートランジスタＭ２のドレイン及びキャパシタＣ１の第１端は端子ＳＷ１に共通接続される。キャパシタＣ１の第２端、パワートランジスタＭ７のソース及びパワートランジスタＭ８のドレインは端子ＳＷ７に共通接続される。パワートランジスタＭ２のソース、パワートランジスタＭ３のドレイン及びキャパシタＣ２の第１端は端子ＳＷ２に共通接続される。キャパシタＣ２の第２端、パワートランジスタＭ６のソース及びパワートランジスタＭ５のドレインは端子ＳＷ６に共通接続される。パワートランジスタＭ３のソース、パワートランジスタＭ４のドレイン及びキャパシタＣ３の第１端は端子ＳＷ３に共通接続される。キャパシタＣ３の第２端は端子ＳＷ７に接続される。パワートランジスタＭ４のソースとパワートランジスタＭ６及びＭ７の各ドレインは端子ＯＵＴに共通接続される。パワートランジスタＭ５及びＭ８の各ソースは端子ＰＧＮＤに共通接続される。端子ＰＧＮＤはグランドに接続される。負荷ＬＤの一端は端子ＯＵＴに接続され、負荷ＬＤの他端は端子ＰＧＮＤに接続される。

このため、パワートランジスタＭ１は自身のオン、オフによって端子ＰＩＮ及びＳＷ１間を導通又は遮断する。パワートランジスタＭ２は自身のオン、オフによって端子ＳＷ１及びＳＷ２間を導通又は遮断する。パワートランジスタＭ３は自身のオン、オフによって端子ＳＷ２及びＳＷ３間を導通又は遮断する。パワートランジスタＭ４は自身のオン、オフによって端子ＳＷ３及びＯＵＴ間を導通又は遮断する。パワートランジスタＭ５は自身のオン、オフによって端子ＳＷ６及びＰＧＮＤ間を導通又は遮断する。パワートランジスタＭ６は自身のオン、オフによって端子ＯＵＴ及びＳＷ６間を導通又は遮断する。パワートランジスタＭ７は自身のオン、オフによって端子ＯＵＴ及びＳＷ７間を導通又は遮断する。パワートランジスタＭ８は自身のオン、オフによって端子ＳＷ７及びＰＧＮＤ間を導通又は遮断する。

ここでは、ＳＣＣ１を分圧器として機能させることが想定されている。具体的には、図１及び図２のＳＣＣ１において、出力電圧Ｖ_ＯＵＴは入力電圧Ｖ_ＩＮの１／４倍の電圧である。入力電圧Ｖ_ＩＮの値は任意であって良いが、ここでは、説明の具体化のため、入力電圧Ｖ_ＩＮは４８Ｖであるとする。そうすると、ＳＣＣ１が安定して動作している状態において、出力電圧Ｖ_ＯＵＴは１２Ｖである。パワートランジスタＭ１～Ｍ８の各ゲートに加わる信号をゲート信号と称し、パワートランジスタＭ１～Ｍ８のゲート信号を夫々ゲート信号Ｇ１～Ｇ８と称する。

図３はＳＣＣ１の概略的な構成ブロック図である。ＳＣＣ１は、電源用半導体装置である電源ＩＣ２と、電源ＩＣ２に対して外付け接続される複数のディスクリート部品から成るディスクリート部品群３と、を備える。キャパシタＣ１～Ｃ３はディスクリート部品群３に含まれる。電源ＩＣ２によりパワートランジスタＭ１～Ｍ８が所定パターンに従ってオン、オフされることで入力電圧Ｖ_ＩＮから出力電圧Ｖ_ＯＵＴが生成される。パワートランジスタＭ１～Ｍ８は電源ＩＣ２に内蔵される。但し、パワートランジスタＭ１～Ｍ８がディスクリート部品群３に含まれるよう変形しても良い。

図４及び図５に電源ＩＣ２の外観斜視図を示す。電源ＩＣ２は、半導体基板上に形成された半導体集積回路を有する半導体チップＣＰと、半導体チップＣＰを収容する筐体ＣＳ（パッケージ）と、筐体ＣＳから電源ＩＣ２の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップＣＰを樹脂にて構成された筐体ＣＳ内に封入することで電源ＩＣ２が形成される。図４は、電源ＩＣ２の筐体ＣＳの表面側から電源ＩＣ２を観測したときの、電源ＩＣ２の外観斜視図である。図５は、電源ＩＣ２の筐体ＣＳの裏面側から電源ＩＣ２を観測したときの、電源ＩＣ２の外観斜視図である。図４及び図５の内、図４においてのみ半導体チップＣＰの概略形状を破線にて示している。筐体ＣＳの裏面には放熱用の金属パッドＰＡＤが設けられる。図１及び図２に示される端子ＰＩＮ、ＯＵＴ、ＰＧＮＤ、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ６及びＳＷ７は、電源ＩＣ２に設けられる外部端子である。

尚、図４及び図５に示される電源ＩＣ２の筐体の種類並びに電源ＩＣ２の外部端子の形状及び数は例示に過ぎず、それらを任意に設計可能である。

図６に電源ＩＣ２の概略的な内部ブロック図を示す。電源ＩＣ２は制御ブロック１０、駆動ブロック２０、スイッチブロック３０及び駆動電圧生成ブロック４０を備える。スイッチブロック３０はパワートランジスタＭ１～Ｍ８を有する。電源ＩＣ２に設けられる回路であって、制御ブロック１０及び駆動ブロック２０を有して構成される回路を制御駆動回路５０と称する。制御ブロック１０、駆動ブロック２０、スイッチブロック３０及び駆動電圧生成ブロック４０が半導体集積回路の形態にて半導体チップＣＰに設けられ、従って制御駆動回路５０も半導体集積回路の形態にて半導体チップＣＰに設けられる。

制御ブロック１０は、パワートランジスタＭ１～Ｍ８のオン、オフを指定する制御信号ＣＮＴを生成し、生成した制御信号ＣＮＴを駆動ブロック２０に出力する。駆動ブロック２０はパワートランジスタＭ１～Ｍ８の各ゲートに接続され、制御信号ＣＮＴに基づいてパワートランジスタＭ１～Ｍ８のゲートを駆動することでパワートランジスタＭ１～Ｍ８をオン又はオフさせる。即ち、駆動ブロック２０は制御信号ＣＮＴに基づいてゲート信号Ｇ１～Ｇ８を生成及び出力し、これにより制御信号ＣＮＴの指定内容に従ってパワートランジスタＭ１～Ｍ８の状態を個別にオン状態又はオフ状態とする。駆動電圧生成ブロック４０は、パワートランジスタＭ１～Ｍ８を駆動するための電圧である駆動用電圧を生成する。駆動ブロック２０は、駆動用電圧を用いてパワートランジスタＭ１～Ｍ８の状態を個別にオン状態又はオフ状態とする。

図７に示されるゲートドライバ２１～２８が駆動ブロック２０に設けられる。図７に示される端子ＢＳＴ１～ＢＳＴ４、ＢＳＴ６及びＢＳＴ７は、電源ＩＣ２に設けられる外部端子である。図７において、キャパシタＣ_ＢＳＴ１～Ｃ_ＢＳＴ４、Ｃ_ＢＳＴ６及びＣ_ＢＳＴ７は、ディスクリート部品群３に含まれるブートストラップキャパシタである。

電源ＩＣ２の外部において、キャパシタＣ_ＢＳＴ１～Ｃ_ＢＳＴ４、Ｃ_ＢＳＴ６及びＣ_ＢＳＴ７の第１端は、夫々、端子ＢＳＴ１～ＢＳＴ４、ＢＳＴ６及びＢＳＴ７に接続される。電源ＩＣ２の外部において、キャパシタＣ_ＢＳＴ１～Ｃ_ＢＳＴ３、Ｃ_ＢＳＴ６及びＣ_ＢＳＴ７の第２端は、夫々、端子ＳＷ１～ＳＷ３、ＳＷ６及びＳＷ７に接続され、キャパシタＣ_ＢＳＴ４の第２端は端子ＯＵＴに接続される。フライングキャパシタであるキャパシタＣ１～Ｃ３も電源ＩＣ２の外部に設けられ、電源ＩＣ２の外部において、キャパシタＣ１が端子ＳＷ１及びＳＷ７に接続され、キャパシタＣ２が端子ＳＷ２及びＳＷ６に接続され、且つ、キャパシタＣ３が端子ＳＷ３及びＳＷ７に接続される。

ゲートドライバ２１は、端子ＢＳＴ１及びＳＷ１並びにパワートランジスタＭ１のゲートに接続され、端子ＢＳＴ１及びＳＷ１間の電圧に基づいてゲートＧ１を生成及び出力する。ゲートドライバ２２は、端子ＢＳＴ２及びＳＷ２並びにパワートランジスタＭ２のゲートに接続され、端子ＢＳＴ２及びＳＷ２間の電圧に基づいてゲートＧ２を生成及び出力する。ゲートドライバ２３は、端子ＢＳＴ３及びＳＷ３並びにパワートランジスタＭ３のゲートに接続され、端子ＢＳＴ３及びＳＷ３間の電圧に基づいてゲートＧ３を生成及び出力する。ゲートドライバ２６は、端子ＢＳＴ６及びＳＷ６並びにパワートランジスタＭ６のゲートに接続され、端子ＢＳＴ６及びＳＷ６間の電圧に基づいてゲートＧ６を生成及び出力する。ゲートドライバ２７は、端子ＢＳＴ７及びＳＷ７並びにパワートランジスタＭ７のゲートに接続され、端子ＢＳＴ７及びＳＷ７間の電圧に基づいてゲートＧ７を生成及び出力する。

ゲートドライバ２４は、端子ＢＳＴ４及びＯＵＴ並びにパワートランジスタＭ４のゲートに接続され、端子ＢＳＴ４及びＯＵＴ間の電圧に基づいてゲートＧ４を生成及び出力する。ゲートドライバ２５は、内部電源電圧Ｖ_ＲＥＧが加わる端子、端子ＰＧＮＤ並びにパワートランジスタＭ５のゲートに接続され、グランド電位を基準に内部電源電圧Ｖ_ＲＥＧに基づいてゲートＧ５を生成及び出力する。ゲートドライバ２８は、内部電源電圧Ｖ_ＲＥＧが加わる端子、端子ＰＧＮＤ並びにパワートランジスタＭ８のゲートに接続され、グランド電位を基準に内部電源電圧Ｖ_ＲＥＧに基づいてゲートＧ８を生成及び出力する。

図８に示す如く、駆動電圧生成ブロック４０は、端子ＢＳＴ１～ＢＳＴ４、ＢＳＴ６、ＢＳＴ７、ＳＷ１～ＳＷ３、ＳＷ６、ＳＷ７及びＯＵＴに接続され、キャパシタＣ_ＢＳＴ１～Ｃ_ＢＳＴ４、Ｃ_ＢＳＴ６及びＣ_ＢＳＴ７と共にブートストラップ回路を構成することで、上述の駆動用電圧（パワートランジスタＭ１～Ｍ８を駆動するための電圧）を生成する。ブートストラップ回路自体は公知技術に属するため、その内部の詳細な回路構成及び動作の説明を省略する。

駆動用電圧は、端子ＳＷ１の電位から見た端子ＢＳＴ１の電圧である第１ブート電圧、端子ＳＷ２の電位から見た端子ＢＳＴ２の電圧である第２ブート電圧、端子ＳＷ３の電位から見た端子ＢＳＴ３の電圧である第３ブート電圧、端子ＯＵＴの電位から見た端子ＢＳＴ４の電圧である第４ブート電圧、端子ＳＷ６の電位から見た端子ＢＳＴ６の電圧である第６ブート電圧、及び、端子ＳＷ７の電位から見た端子ＢＳＴ７の電圧である第７ブート電圧を含み、ここでは更に内部電源電圧Ｖ_ＲＥＧを含むと考える。尚、内部電源電圧Ｖ_ＲＥＧは入力電圧Ｖ_ＩＮ又は出力電圧Ｖ_ＯＵＴに基づき生成される正の直流電圧である。

第１、第２、第３、第４、第６、第７ブート電圧は、夫々、パワートランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ６、Ｍ７のゲート閾電圧より大きい。内部電源電圧Ｖ_ＲＥＧはパワートランジスタＭ５及びＭ８の各ゲート閾電圧より大きい。各パワートランジスタのゲート閾電圧は正の電圧値（例えば０．５Ｖ）を有する。

ゲート信号Ｇ１～Ｇ８は夫々にハイレベル又はローレベルの信号レベルを持つ。ハイレベルのゲート信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ６、Ｇ７は、夫々、端子ＢＳＴ１、ＢＳＴ２、ＢＳＴ３、ＢＳＴ４、ＢＳＴ６、ＢＳＴ７の電位を有する。ローレベルのゲート信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ６、Ｇ７は、夫々、端子ＳＷ１、ＳＷ２、ＳＷ３、ＯＵＴ、ＳＷ６、ＳＷ７の電位を有する。ハイレベルのゲート信号Ｇ５及びＧ８は内部電源電圧Ｖ_ＲＥＧの電位を有する。ローレベルのゲート信号Ｇ５及びＧ８はグランド電位を有する。

故に、パワートランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８は、夫々、ゲート信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７、Ｇ８がハイレベルを有するときオン状態である。パワートランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８は、夫々、ゲート信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７、Ｇ８がローレベルを有するときオフ状態である。

図９に基本スイッチング制御ＳＣ１のタイミングチャートを示す。電源ＩＣ２は基本スイッチング制御ＳＣ１を実行できて良い。この際、基本スイッチング制御ＳＣ１は制御ブロック１０及び駆動ブロック２０の協働により実現されると解される。基本スイッチング制御ＳＣ１において、制御ブロック１０は、制御信号ＣＮＴ（図６参照）として制御信号ＣＮＴ１及びＣＮＴ２を生成し駆動ブロック２０に出力する。基本スイッチング制御ＳＣ１において、制御信号ＣＮＴ１及びＣＮＴ２は、交互にハイレベル、ローレベルの信号レベルを持つ周波数ｆ_ＳＷの矩形波信号である。周波数ｆ_ＳＷはパワートランジスタＭ１～Ｍ８のスイッチング周波数に相当する。

即ち、基本スイッチング制御ＳＣ１において、制御信号ＣＮＴ１は交互にハイレベル、ローレベルとなり、制御信号ＣＮＴ１の１周期における制御信号ＣＮＴ１のハイレベル期間の長さ及び制御信号ＣＮＴ１のローレベル期間の長さは互いに等しい。故に制御信号ＣＮＴ１のデューティは５０％である。制御信号ＣＮＴ１の１周期の逆数が周波数ｆ_ＳＷである。基本スイッチング制御ＳＣ１において、制御信号ＣＮＴ２も交互にハイレベル、ローレベルとなる。但し、制御信号ＣＮＴ１と制御信号ＣＮＴ２とは、位相が１８０°互いにずれている。故に、基本スイッチング制御ＳＣ１において、制御信号ＣＮＴ１がハイレベルであるとき、制御信号ＣＮＴ２はローレベルであり、且つ、制御信号ＣＮＴ１がローレベルであるとき、制御信号ＣＮＴ２はハイレベルである。制御信号ＣＮＴ１がハイレベルであって且つ制御信号ＣＮＴ２がローレベルである期間を期間Ｐ１と称し、制御信号ＣＮＴ１がローレベルであって且つ制御信号ＣＮＴ２がハイレベルである期間を期間Ｐ２と称する。基本スイッチング制御ＳＣ１では期間Ｐ１及びＰ２が交互に繰り返し訪れ、期間Ｐ１及びＰ２の繰り返し周波数が周波数ｆ_ＳＷである。

基本スイッチング制御ＳＣ１において、制御信号ＣＮＴ１はゲートドライバ２１、２３、２５及び２７に対する制御信号として機能し、制御信号ＣＮＴ２はゲートドライバ２２、２４、２６及び２８に対する制御信号として機能する。

期間Ｐ１において、ゲートドライバ２１、２３、２５、２７はハイレベルの制御信号ＣＮＴ１に基づき夫々ハイレベルのゲート信号Ｇ１、Ｇ３、Ｇ５、Ｇ７をパワートランジスタＭ１、Ｍ３、Ｍ５、Ｍ７のゲートに供給する。期間Ｐ１において、ゲートドライバ２２、２４、２６、２８はローレベルの制御信号ＣＮＴ２に基づき夫々ローレベルのゲート信号Ｇ２、Ｇ４、Ｇ６、Ｇ８をパワートランジスタＭ２、Ｍ４、Ｍ６、Ｍ８のゲートに供給する。このため、基本スイッチング制御ＳＣ１に係る期間Ｐ１において、図１０に示す如く、パワートランジスタＭ１、Ｍ３、Ｍ５及びＭ７はオン状態に制御される一方、パワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８はオフ状態に制御される。

期間Ｐ２において、ゲートドライバ２１、２３、２５、２７はローレベルの制御信号ＣＮＴ１に基づき夫々ローレベルのゲート信号Ｇ１、Ｇ３、Ｇ５、Ｇ７をパワートランジスタＭ１、Ｍ３、Ｍ５、Ｍ７のゲートに供給する。期間Ｐ２において、ゲートドライバ２２、２４、２６、２８はハイレベルの制御信号ＣＮＴ２に基づき夫々ハイレベルのゲート信号Ｇ２、Ｇ４、Ｇ６、Ｇ８をパワートランジスタＭ２、Ｍ４、Ｍ６、Ｍ８のゲートに供給する。このため、基本スイッチング制御ＳＣ１に係る期間Ｐ２において、図１１に示す如く、パワートランジスタＭ１、Ｍ３、Ｍ５及びＭ７はオフ状態に制御される一方、パワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８はオン状態に制御される。

図１２及び図１３に基本スイッチング制御ＳＣ１における各端子の電圧波形を示す。図１２には、基本スイッチング制御ＳＣ１における電圧Ｖ_ＳＷ１及びＶ_ＳＷ３の波形が矩形波状の実線波形で示され、基本スイッチング制御ＳＣ１における電圧Ｖ_ＳＷ２及びＶ_ＳＷ６の波形が矩形波状の破線波形で示される。図１３には、基本スイッチング制御ＳＣ１における電圧Ｖ_ＳＷ１、Ｖ_ＳＷ３及びＶ_ＳＷ７の波形が矩形波状の実線波形で示され、基本スイッチング制御ＳＣ１における電圧Ｖ_ＳＷ２の波形が矩形波状の破線波形で示される。図１２及び図１３は、ＳＣＣ１の出力電圧Ｖ_ＯＵＴが安定化された後の各端子電圧を表している。ＳＣＣ１の出力電圧Ｖ_ＯＵＴが安定化された後、出力電圧Ｖ_ＯＵＴは電圧（Ｖ_ＩＮ×１／４）と実質的に一致する。

基本スイッチング制御ＳＣ１に係る期間Ｐ１において、電圧Ｖ_ＳＷ１は入力電圧Ｖ_ＩＮと実質的に一致し、電圧Ｖ_ＳＷ２及びＶ_ＳＷ３は電圧（Ｖ_ＩＮ×１／２）と実質的に一致し、電圧Ｖ_ＳＷ６は０Ｖと実質的に一致し、電圧Ｖ_ＳＷ７は電圧（Ｖ_ＩＮ×１／４）と実質的に一致する。基本スイッチング制御ＳＣ１に係る期間Ｐ２において、電圧Ｖ_ＳＷ１及びＶ_ＳＷ２は電圧（Ｖ_ＩＮ×３／４）と実質的に一致し、電圧Ｖ_ＳＷ３及びＶ_ＳＷ６は電圧（Ｖ_ＩＮ×１／４）と実質的に一致し、電圧Ｖ_ＳＷ７は０Ｖと実質的に一致する。

図１４及び図１５を参照して、基本スイッチング制御ＳＣ１における電流の流れを説明する。電圧源４から端子Ｐ_ＩＮに供給される電流を入力電流Ｉ＿ｉｎと称する。入力電流Ｉ＿ｉｎは、パワートランジスタＭ１がオンであるときにパワートランジスタＭ１のチャネルを通じ端子ＳＷ１に向けて流れる。図１４において、Ｃｐ２はパワートランジスタＭ２に付加される寄生容量を表す。寄生容量Ｃｐ２はパワートランジスタＭ２のドレイン及びソース間に付加される。

図１５には、基本スイッチング制御ＳＣ１において制御信号ＣＮＴ１のアップエッジが生じる時刻Ｔ_Ａ１の周辺の信号波形が示されている。図１５では、上から下に向けて、制御信号ＣＮＴ１、電圧Ｖ_ＳＷ１、電圧Ｖ_ＳＷ２、入力電流Ｉ＿ｉｎの波形が示される。基本スイッチング制御ＳＣ１では、時刻Ｔ_Ａ１における制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ１、Ｍ３、Ｍ５及びＭ７のターンオンとパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８のターンオフが同時に行われる。

時刻Ｔ_Ａ１における制御信号ＣＮＴ１のアップエッジに同期したパワートランジスタＭ１のターンオンに伴い、時刻Ｔ_Ａ１から時刻Ｔ_Ａ２にかけて電圧Ｖ_ＳＷ１が電圧（Ｖ_ＩＮ×３／４）から入力電圧Ｖ_ＩＮに向けて上昇する。時刻Ｔ_Ａ１における制御信号ＣＮＴ１のアップエッジ（換言すれば制御信号ＣＮＴ２のダウンエッジ）に同期したパワートランジスタＭ２のターンオフに伴い、時刻Ｔ_Ａ１から時刻Ｔ_Ａ２にかけて電圧Ｖ_ＳＷ２が電圧（Ｖ_ＩＮ×３／４）から電圧（Ｖ_ＩＮ×１／２）に向けて低下する。このため、時刻Ｔ_Ａ１及びＴ_Ａ２間において寄生容量Ｃｐ２が電圧（Ｖ_ＩＮ×１／２）分だけ充電され、その充電に必要な電流が入力電流Ｉ＿ｉｎに含まれる。即ち、時刻Ｔ_Ａ１及びＴ_Ａ２間において入力電流Ｉ＿ｉｎにより寄生容量Ｃｐ２が電圧（Ｖ_ＩＮ×１／２）分だけ充電される。

時刻Ｔ_Ａ１を起点とする電圧Ｖ_ＳＷ１の上昇及び電圧Ｖ_ＳＷ２の低下が時刻Ｔ_Ａ２にて完了する。時刻Ｔ_Ａ２の後、入力電流Ｉ＿ｉｎはキャパシタＣ１に向けて流れ、キャパシタＣ１の充電に供される。時刻Ｔ_Ａ２の後の入力電流Ｉ＿ｉｎは、端子ＯＵＴに電荷を移動させるための電流であって、所望電圧にて出力電圧Ｖ_ＯＵＴを安定化させるために本来必要な電流であり、負荷ＬＤの消費電流に応じて変化する。

時刻Ｔ_Ａ１及びＴ_Ａ２間における寄生容量Ｃｐ２への充電電流は相応に大きく、寄生容量Ｃｐ２への充電電流が入力配線を通じて流れることで比較的大きなノイズ（放射ノイズ）が発生する。入力配線とは、電圧源４と端子ＰＩＮとを接続する配線を指す。入力配線に高周波の大電流が流れることはノイズの増大要因となる。電圧源４及び端子ＰＩＮ間の距離が大きく、入力配線が長くなる場合にはノイズの影響も増大する。

このようなノイズの低減に寄与するスイッチング制御として、改良スイッチング制御ＳＣ２を提案する。ＳＣＣ１に設けられる複数のスイッチ素子（Ｍ１～Ｍ８）は、制御信号ＣＮＴ１に基づいてオン、オフが制御される第１スイッチ素子群と、制御信号ＣＮＴ２に基づいてオン、オフが制御される第２スイッチ素子群と、を有する。換言すれば、ＳＣＣ１に設けられる各スイッチ素子（Ｍ１～Ｍ８）は、制御信号ＣＮＴ１に基づいてオン、オフが制御される第１スイッチ素子群、及び、制御信号ＣＮＴ２に基づいてオン、オフが制御される第２スイッチ素子群の何れかに属する。具体的には、スイッチ素子Ｍ１、Ｍ３、Ｍ５及びＭ７が第１スイッチ素子群に属し、スイッチ素子Ｍ２、Ｍ４、Ｍ６及びＭ８が第２スイッチ素子群に属する。換言すれば、第１スイッチ素子群はスイッチ素子Ｍ１、Ｍ３、Ｍ５及びＭ７を有し、第２スイッチ素子群はスイッチ素子Ｍ２、Ｍ４、Ｍ６及びＭ８を有する。

改良スイッチング制御ＳＣ２では、制御信号ＣＮＴ１に基づいて第１スイッチ素子群に属する各スイッチ素子をターンオンさせる際、スイッチ素子Ｍ１のターンオンタイミングを、スイッチ素子Ｍ３、Ｍ５及びＭ７のターンオンタイミングより遅らせる。この点を除き、改良スイッチング制御ＳＣ２は基本スイッチング制御ＳＣ１と同様であって良い。スイッチ素子Ｍ１は対象スイッチ素子の例であり、スイッチ素子Ｍ３、Ｍ５及びＭ７は非対象スイッチ素子の例である。

図１６に改良スイッチング制御ＳＣ２のタイミングチャートを示す。本開示に係る電源ＩＣ２において、実際には基本スイッチング制御ＳＣ１ではなく改良スイッチング制御ＳＣ２が実行される。改良スイッチング制御ＳＣ２は制御ブロック１０及び駆動ブロック２０の協働により実現されると解される。尚、基本スイッチング制御ＳＣ１又は改良スイッチング制御ＳＣ２を選択的に実行可能となるよう、電源ＩＣ２が形成されていても良い。改良スイッチング制御ＳＣ２において、制御ブロック１０は、制御信号ＣＮＴ（図６参照）として制御信号ＣＮＴ１及びＣＮＴ２を生成し駆動ブロック２０に出力する。改良スイッチング制御ＳＣ２における制御信号ＣＮＴ１及びＣＮＴ２は、基本スイッチング制御ＳＣ１における制御信号ＣＮＴ１及びＣＮＴ２と同じものである。故に、改良スイッチング制御ＳＣ２において、制御信号ＣＮＴ１及びＣＮＴ２は交互にハイレベル、ローレベルの信号レベルを持つ周波数ｆ_ＳＷの矩形波信号であり、制御信号ＣＮＴ１と制御信号ＣＮＴ２とは位相が１８０°互いにずれている。周波数ｆ_ＳＷはパワートランジスタＭ１～Ｍ８のスイッチング周波数に相当する。

上述したように、制御信号ＣＮＴ１がハイレベルであって且つ制御信号ＣＮＴ２がローレベルである期間を期間Ｐ１と称し、制御信号ＣＮＴ１がローレベルであって且つ制御信号ＣＮＴ２がハイレベルである期間を期間Ｐ２と称する。基本スイッチング制御ＳＣ１と同様、改良スイッチング制御ＳＣ２では期間Ｐ１及びＰ２が交互に繰り返し訪れ、期間Ｐ１及びＰ２の繰り返し周波数が周波数ｆ_ＳＷである。

制御信号ＣＮＴ１のアップエッジタイミングと制御信号ＣＮＴ２のダウンエッジタイミングは同じであり、制御信号ＣＮＴ１のダウンエッジタイミングと制御信号ＣＮＴ２のアップタイミングは同じであるので、制御信号ＣＮＴ１のアップエッジタイミング及びダウンエッジタイミングに着目して改良スイッチング制御ＳＣ２を説明する。

改良スイッチング制御ＳＣ２では、制御信号ＣＮＴ１のアップエッジに同期してゲート信号Ｇ３、Ｇ５及びＧ７にアップエッジを生じさせることでパワートランジスタＭ３、Ｍ５及びＭ７を同時にターンオンさせ、且つ、制御信号ＣＮＴ１のアップエッジに同期して（換言すれば制御信号ＣＮＴ２のダウンエッジに同期して）ゲート信号Ｇ２、Ｇ４、Ｇ６及びＧ８にダウンエッジを生じさせることでパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８を同時にターンオフさせる。

改良スイッチング制御ＳＣ２では、制御信号ＣＮＴ１のアップエッジタイミングから遅延時間ｔｄが経過したタイミングにてゲート信号Ｇ１にアップエッジを生じさせることでパワートランジスタＭ１をターンオンさせる。

このため、改良スイッチング制御ＳＣ２に係る期間Ｐ１は、パワートランジスタＭ３、Ｍ５及びＭ７がオン且つパワートランジスタＭ１、Ｍ２、Ｍ４、Ｍ６及びＭ８がオフとなる前段期間と、パワートランジスタＭ１、Ｍ３、Ｍ５及びＭ７がオン且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８がオフとなる後段期間とで構成され、遅延時間ｔｄ分の前段期間の後に後段期間が訪れる。遅延時間ｔｄは期間Ｐ１よりも十分に短く、例えば、制御信号ＣＮＴ１の位相の１°分程度の時間である。

改良スイッチング制御ＳＣ２では、制御信号ＣＮＴ１のダウンエッジに同期してゲート信号Ｇ１、Ｇ３、Ｇ５及びＧ７にダウンエッジを生じさせることでパワートランジスタＭ１、Ｍ３、Ｍ５及びＭ７を同時にターンオフさせ、且つ、制御信号ＣＮＴ１のダウンエッジに同期して（換言すれば制御信号ＣＮＴ２のアップエッジに同期して）ゲート信号Ｇ２、Ｇ４、Ｇ６及びＧ８にアップエッジを生じさせることでパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８を同時にターンオンさせる。

このため、改良スイッチング制御ＳＣ２に係る期間Ｐ２では、基本スイッチング制御ＳＣ１に係る期間Ｐ２と同様、パワートランジスタＭ１、Ｍ３、Ｍ５及びＭ７がオフ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８がオンである。

図１７に、ＳＣＣ１の回路の内、改良スイッチング制御ＳＣ２の動作に特に関与する部分の回路図を示す。図１及び図２等には示されていないが、ＳＣＣ１において端子ＯＵＴとグランドとの間には出力キャパシタＣ_ＯＵＴが設けられる。即ち、出力キャパシタＣ_ＯＵＴの一端は端子ＯＵＴに接続され、出力キャパシタＣ_ＯＵＴの他端はグランド（従って端子ＰＧＮＤ）に接続される。出力キャパシタＣ_ＯＵＴの両端間に出力電圧Ｖ_ＯＵＴが加わる。

図１８には、改良スイッチング制御ＳＣ２において制御信号ＣＮＴ１のアップエッジが生じる時刻Ｔ_Ｂ１の周辺の信号波形が示されている。図１８では、上から下に向けて、制御信号ＣＮＴ１、電圧Ｖ_ＳＷ１、電圧Ｖ_ＳＷ２、電圧Ｖ_ＳＷ７、入力電流Ｉ＿ｉｎの波形が実線波形として示される。図１８には更に、ゲート信号Ｇ１及びＧ７の波形が破線波形として示される。但し、図１８のタイミングチャートにおいて、後述の時刻Ｔ_Ｂ３に至るまでゲート信号Ｇ１のレベルは電圧Ｖ_ＳＷ１のレベルと一致するため、電圧Ｖ_ＳＷ１の波形とゲート信号Ｇ１の波形が互いに重なり合う（重なり合う様子は図１８では明らかでない）。また、図１８のタイミングチャートにおいて、時刻Ｔ_Ｂ１に至るまでゲート信号Ｇ７のレベルは電圧Ｖ_ＳＷ７のレベルと一致するため、電圧Ｖ_ＳＷ７の波形とゲート信号Ｇ７の波形が互いに重なり合う（重なり合う様子は図１８では明らかでない）。

時刻Ｔ_Ｂ１において制御信号ＣＮＴ１にアップエッジが生じる。時刻Ｔ_Ｂ１での制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせるべくゲート信号Ｇ３、Ｇ５及びＧ７がローレベルからハイレベルに向けて上昇し、その上昇の過程でパワートランジスタＭ３、Ｍ５及びＭ７がターンオンする。時刻Ｔ_Ｂ１での制御信号ＣＮＴ１のアップエッジに同期して（換言すれば制御信号ＣＮＴ２のダウンエッジに同期して）パワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせるべくゲート信号Ｇ２、Ｇ４、Ｇ６及びＧ８がハイレベルからローレベルに向けて低下し、その低下の過程でパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８がターンオフする。

時刻Ｔ_Ｂ１での制御信号ＣＮＴ１のアップエッジに同期したパワートランジスタＭ７のターンオン及びパワートランジスタＭ８のターンオフに伴い、電圧Ｖ_ＳＷ７が０Ｖから出力電圧Ｖ_ＯＵＴに向けて上昇する。時刻Ｔ_Ｂ１での制御信号ＣＮＴ１のアップエッジに同期したパワートランジスタＭ２のターンオフ及びパワートランジスタＭ３のターンオンに伴い、電圧Ｖ_ＳＷ２が電圧（Ｖ_ＩＮ×３／４）から電圧（Ｖ_ＩＮ×１／２）に向けて低下する。時刻Ｔ_Ｂ１より後の時刻Ｔ_Ｂ２は、電圧Ｖ_ＳＷ７の出力電圧Ｖ_ＯＵＴへの上昇及び電圧Ｖ_ＳＷ２の電圧（Ｖ_ＩＮ×１／２）への低下が完了した時刻を表す。尚、上述したように、出力電圧Ｖ_ＯＵＴは電圧（Ｖ_ＩＮ×１／４）に相当する（図１３等参照）。

時刻Ｔ_Ｂ１での制御信号ＣＮＴ１のアップエッジを契機にパワートランジスタＭ２がターンオフする一方で電圧Ｖ_ＳＷ７が電圧（Ｖ_ＩＮ×１／４）分だけ上昇する。電圧Ｖ_ＳＷ７の上昇はキャパシタＣ１を通じて端子ＳＷ１の電圧Ｖ_ＳＷ１を上昇させる。この段階においてパワートランジスタＭ１はオフ状態であるため、電圧Ｖ_ＳＷ１を上昇させるための電荷は、図１９の折れ線６１０の如く、出力キャパシタＣ_ＯＵＴから端子ＯＵＴ、パワートランジスタＭ７のチャネル、及び、キャパシタＣ１を通じ、端子ＳＷ１に向けて供給され、寄生容量Ｃｐ２の充電に供される。電圧Ｖ_ＳＷ７の上昇に連動して電圧Ｖ_ＳＷ１が時刻Ｔ_Ｂ２にて入力電圧Ｖ_ＩＮに達する。

時刻Ｔ_Ｂ２においてゲート信号Ｇ１はローレベルであり、ゲート信号Ｇ１のローレベルは端子ＳＷ１の電圧Ｖ_ＳＷ１に一致する。時刻Ｔ_Ｂ２の後の時刻Ｔ_Ｂ３において、駆動ブロック２０はゲート信号Ｇ１をローレベルからハイレベルに上昇させる。この上昇には一定の時間を要するが、ここでは時刻Ｔ_Ｂ３にてゲート信号Ｇ１にアップエッジが生じ、時刻Ｔ_Ｂ３にてパワートランジスタＭ１がターンオンすると考える。そうすると、時刻Ｔ_Ｂ１から時刻Ｔ_Ｂ３までの時間は上述の遅延時間ｔｄに相当する。時刻Ｔ_Ｂ３の後の入力電流Ｉ＿ｉｎは、端子ＯＵＴに電荷を移動させるための電流であって、所望電圧にて出力電圧Ｖ_ＯＵＴを安定化させるために本来必要な電流であり、負荷ＬＤの消費電流に応じて変化する。

時刻Ｔ_Ｂ３の段階では寄生容量Ｃｐ２の充電が完了している。このため、基本スイッチング制御ＳＣ１とは異なり、改良スイッチング制御ＳＣ２では、寄生容量Ｃｐ２を充電するための入力電流Ｉ＿ｉｎ（図１５の時刻Ｔ_Ａ１及びＴ_Ａ２間の入力電流Ｉ＿ｉｎに相当）が流れない又は抑制される。結果、基本スイッチング制御ＳＣ１との比較においてノイズの発生量を低減することができる。

尚、ＳＣＣ１の出力電圧Ｖ_ＯＵＴは負荷ＬＤに供給されるための電圧であるため、基本的に、負荷ＬＤは端子ＯＵＴ及び出力キャパシタＣ_ＯＵＴの近くに配置され、負荷ＬＤと端子ＯＵＴ及び出力キャパシタＣ_ＯＵＴとを接続する配線（以下、出力配線と称する）は短い。これに対し、電圧源４及びＳＣＣ１間の配線（入力配線）は、電圧源４、ＳＣＣ１及び負荷ＬＤが組み込まれる装置の形状等に依存して長くなることもある。即ち、入力配線は出力配線よりも長いことが多い。このため、入力配線での発生ノイズの抑制が肝要となり、実際、装置の規格試験では入力配線からの放射ノイズ量が重視又は評価される。また、端子ＰＩＮの近くに入力電圧Ｖ_ＩＮを受ける入力キャパシタ（不図示）が設けられることが想定されるが、入力電圧Ｖ_ＩＮが比較的高いこともあって、入力キャパシタの容量は出力キャパシタＣ_ＯＵＴの容量よりも小さいことが多い。故に、寄生容量Ｃｐ２の充電電流を入力配線ではなく出力配線を通じて供給した方がノイズ抑制にとって有利である。

以下、複数の実施例の中で、ＳＣＣ１に関わる幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

＜＜第１実施例＞＞
第１実施例を説明する。図１８の例に係る制御駆動回路５０（図６参照）は、制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせた後、端子ＳＷ１における電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮにまで上昇してからパワートランジスタＭ１をターンオンさせている。

但し、制御駆動回路５０（図６参照）は、制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせた後、端子ＳＷ１における電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮへ上昇する過程においてパワートランジスタＭ１をターンオンさせても良い。この場合、時刻Ｔ_Ｂ１の後であって且つ時刻Ｔ_Ｂ２に至る前に、駆動ブロック２０は、ゲート信号Ｇ１のローレベルからハイレベルへの上昇を開始させてパワートランジスタＭ１をターンオンさせることになる。これによっても、基本スイッチング制御ＳＣ１と比べて、寄生容量Ｃｐ２を充電するための入力電流Ｉ＿ｉｎは小さくなるため、発生ノイズは低減される。

＜＜第２実施例＞＞
第２実施例を説明する。第２実施例に係る遅延時間ｔｄは予め設定された時間（即ち所定時間）である。即ち、第２実施例に係る制御駆動回路５０は、制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせる一方、制御信号ＣＮＴ１のアップエッジタイミングより所定時間である遅延時間ｔｄを経てからパワートランジスタＭ１をターンオンさせる。

遅延時間ｔｄを適切に設定しておけば、第２実施例に係る制御駆動回路５０は、制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせた後、電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮにまで上昇してからパワートランジスタＭ１をターンオンさせることになる。

時刻Ｔ_Ｂ１の後、電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮに達するまでに要する時間を、例えば電源ＩＣ２又はＳＣＣ１の設計段階において評価し、評価結果に基づき遅延時間ｔｄを設定すれば良い。この際、ＳＣＣ１の効率向上等を図るため、電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮに達した後、極力はやくパワートランジスタＭ１がターンオンされるよう遅延時間ｔｄを設定しておくことが好ましい。

但し、電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮに達した後にパワートランジスタＭ１がターンオンされることを目指して遅延時間ｔｄを設定した場合でも、各部品の特性ばらつき又はＳＣＣ１の周辺温度等に依存して、電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮに達するまでに要する時間と比べて、遅延時間ｔｄが短くなることもある。即ち結果的に、第２実施例に係る制御駆動回路５０は、制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせた後、端子ＳＷ１における電圧Ｖ_ＳＷ１が入力電圧Ｖ_ＩＮへ上昇する過程においてパワートランジスタＭ１をターンオンさせる場合もある。

＜＜第３実施例＞＞
第３実施例を説明する。制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせた後、電圧Ｖ_ＳＷ１の入力電圧Ｖ_ＩＮへの上昇が完了したかを検出するようにしても良く、当該検出を行うための検出回路６０を制御駆動回路５０に設けておいて良い（図２０参照）。

検出回路６０は端子ＰＩＮ及びＳＷ１に接続されて入力電圧Ｖ_ＩＮ及び電圧Ｖ_ＳＷ１を受ける。検出回路６０は入力電圧Ｖ_ＩＮ及び電圧Ｖ_ＳＷ１間の差の大きさ（｜Ｖ_ＩＮ－Ｖ_ＳＷ１｜）を所定の微小な閾値ｔｈと比較し、前者が後者（ｔｈ）より大きい時には“０”の値を持つ信号Ｓ６０を出力し、前者が後者（ｔｈ）より小さいときには“１”の値を持つ信号Ｓ６０を出力する。信号Ｓ６０の値における“０”から“１”に切り替わりは、電圧Ｖ_ＳＷ１の入力電圧Ｖ_ＩＮへの上昇が完了したことを表す（当該完了が検出されたことを表す）。

第３実施例に係る制御駆動回路５０は、制御信号ＣＮＴ１のアップエッジに同期してパワートランジスタＭ３、Ｍ５及びＭ７をターンオンさせ且つパワートランジスタＭ２、Ｍ４、Ｍ６及びＭ８をターンオフさせた後、信号Ｓ６０の値が“０”から“１”に切り替わると、電圧Ｖ_ＳＷ１の入力電圧Ｖ_ＩＮへの上昇が完了したと判断してパワートランジスタＭ１をターンオンさせる（即ち当該完了の検出後にパワートランジスタＭ１をターンオンさせる）。

＜＜第４実施例＞＞
第４実施例を説明する。第４実施例では上述の各事項に対する変形技術等を説明する。

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。例えば、パワートランジスタＭ１～Ｍ８をＰチャネル型のＭＯＳＦＥＴにて形成することもできる。

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

本実施形態では、８つのスイッチ素子（Ｍ１～Ｍ８）と３つのフライングキャパシタ（Ｃ１～Ｃ３）を図１の接続関係で接続して構成されるＳＣＣを例に挙げた。しかしながら、周知の如く、ＳＣＣにおけるスイッチ素子の数及びフライングキャパシタの数、並びに、複数のスイッチ素子及び複数のフライングキャパシタの接続関係は、様々であって、上述したものに本開示技術は限定されない。入力電圧（Ｖ_ＩＮ）を受ける入力端子及び出力電圧（Ｖ_ＯＵＴ）が加わる出力端子に対し、複数のスイッチ素子及び複数のフライングキャパシタから成るスイッチング回路を接続し、複数のスイッチ素子を所定パターンに従ってオン、オフすることで入力電圧（Ｖ_ＩＮ）から出力電圧（Ｖ_ＯＵＴ）が生成されるよう、複数のスイッチ素子及び複数のフライングキャパシタが互いに接続されておれば良い。

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

本開示の一側面に係る電源用半導体装置は、複数のスイッチ素子（Ｍ１～Ｍ８）及び複数のキャパシタ（Ｃ１～Ｃ３）を有し、前記複数のスイッチ素子を所定パターンに従ってオン、オフすることで入力電圧（Ｖ_ＩＮ）から出力電圧（Ｖ_ＯＵＴ）を生成するスイッチトキャパシタコンバータ（１）に用いられるよう構成された電源用半導体装置（２）であって、各スイッチ素子のオン又はオフを指定する制御信号（ＣＮＴ１）を生成し、前記制御信号に基づき各スイッチ素子をオン又はオフするよう構成された制御駆動回路（５０）を備え、前記複数のスイッチ素子は、前記制御信号（ＣＮＴ１）に基づいてオン、オフが制御される第１スイッチ素子群（Ｍ１、Ｍ３、Ｍ５、Ｍ７）と、前記制御信号と位相が１８０°ずれた信号（ＣＮＴ２）に基づいてオン、オフが制御される第２スイッチ素子群（Ｍ２、Ｍ４、Ｍ６、Ｍ８）と、を有し、前記第１スイッチ素子群は、前記入力電圧を受けるよう構成された対象スイッチ素子（Ｍ１）と、非対象スイッチ素子（Ｍ３、Ｍ５、Ｍ７）を有し、前記制御駆動回路は、前記制御信号に基づいて前記第１スイッチ素子群に属する各スイッチ素子をターンオンさせる際、前記対象スイッチ素子（Ｍ１）のターンオンタイミングを、前記非対象スイッチ素子（Ｍ３、Ｍ５、Ｍ７）のターンオンタイミングより遅らせる構成（第１の構成）である。

これにより、対象スイッチ素子に繋がる寄生容量への充電電流を、対象スイッチ素子がターンオンする前に、非対象スイッチ素子を通じて供給するといったことが可能となる。つまり、対象スイッチ素子に繋がる寄生容量への充電電流が対象スイッチ素子を通じて供給されることが抑制される。結果、入力電圧が加わる配線（入力配線）に上記充電電流が流れることによるノイズ（放射ノイズ）が抑制される。

上記第１の構成に係る電源用半導体装置において、前記制御信号は第１レベル又は第２レベルを有し、前記制御駆動回路は、前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して、前記非対象スイッチ素子（Ｍ３、Ｍ５、Ｍ７）をターンオンさせ且つ前記第２スイッチ素子群における各スイッチ素子（Ｍ２、Ｍ４、Ｍ６、Ｍ８）をターンオフさせてから、前記対象スイッチ素子（Ｍ１）をターンオンさせ、前記制御信号における前記第２レベルから前記第１レベルの変化に同期して、前記対象スイッチ素子及び前記非対象スイッチ素子をターンオフさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオンさせる構成（第２の構成）であっても良い。

尚、第１レベル、第２レベルは例えば夫々ハイレベル、ローレベルに対応するが、それらの関係は逆であっても良い。

上記第２の構成に係る電源用半導体装置において、前記対象スイッチ素子（Ｍ１）は、前記入力電圧が加わる入力端子（ＰＩＮ）と第１端子（ＳＷ１）に接続されて前記入力端子及び前記第１端子間を導通又は遮断し、前記第１スイッチ素子群は、前記非対象スイッチ素子として、前記出力電圧が加わる出力端子（ＯＵＴ）と第２端子（ＳＷ７）に接続されて前記出力端子及び前記第２端子間を導通又は遮断する第１特定スイッチ素子（Ｍ７）を有し、前記第２スイッチ素子群は、前記第１端子（ＳＷ１）と第３端子（ＳＷ２）に接続されて前記第１端子及び前記第３端子間を導通又は遮断する第２特定スイッチ素子（Ｍ２）と、前記第２端子（ＳＷ７）と前記出力電圧より低い電位を有する第４端子（ＰＧＮＤ）に接続されて前記第２端子及び前記第４端子間を導通又は遮断する第３特定スイッチ素子（Ｍ８）と、を有し、前記複数のキャパシタは前記第１端子及び前記第２端子間に設けられる対象キャパシタ（Ｃ１）を有する構成（第３の構成）であっても良い。

これにより、第２特定スイッチ素子に付加される寄生容量への充電電流を、対象スイッチ素子がターンオンする前に、出力端子から第１特定スイッチ素子及び対象キャパシタを通じて供給するといったことが可能となる。つまり、上記寄生容量への充電電流が対象スイッチ素子を通じて供給されることが抑制される。結果、入力電圧が加わる配線（入力配線）に上記充電電流が流れることによるノイズ（放射ノイズ）が抑制される。

尚、上述の実施形態において、上記第４端子は端子ＰＧＮＤに対応するが、出力電圧より低い電位を有する端子であれば任意である。

上記第３の構成に係る電源用半導体装置において（図１８、図１９参照）、前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して前記非対象スイッチ素子がターンオンされ且つ前記第２スイッチ素子群における各スイッチ素子がターンオフされることで、前記第２端子の電圧（Ｖ_ＳＷ７）が前記出力電圧に向けて上昇し、前記第２端子の電圧の上昇が前記対象キャパシタ（Ｃ１）を通じて前記第１端子の電圧（Ｖ_ＳＷ１）を前記入力電圧に向けて上昇させ、前記制御駆動回路は、前記第１端子の電圧が前記入力電圧にまで上昇してから前記対象スイッチ素子をターンオンさせる、又は、前記第１端子の電圧の前記入力電圧への上昇の過程において前記対象スイッチ素子をターンオンさせる構成（第４の構成）であっても良い。

これにより、入力電圧が加わる配線（入力配線）に上記充電電流が流れることによるノイズ（放射ノイズ）が抑制される。

上記第２～第４の構成の何れかに係る電源用半導体装置において、前記制御駆動回路は、前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して、前記非対象スイッチ素子をターンオンさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオフさせ、前記制御信号における前記第１レベルから前記第２レベルへの変化の後、所定時間を経てから前記対象スイッチ素子をターンオンさせる構成（第５の構成）であっても良い。

所定時間を適切に設定しておくことで、例えば、第１端子の電圧が入力電圧にまで上昇してから対象スイッチ素子をターンオンさせることが可能となる。

上記第４の構成に係る電源用半導体装置において、前記制御駆動回路は、前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して、前記非対象スイッチ素子をターンオンさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオフさせた後、前記第１端子の電圧の前記入力電圧への上昇が完了したかを検出し、前記完了の検出後に前記対象スイッチ素子をターンオンさせる構成（第６の構成）であっても良い。

これにより、第１端子の電圧が入力電圧にまで上昇してから対象スイッチ素子をターンオンさせるというシーケンスを確実に担保できる。

上記第１～第６の構成の何れかに係る電源用半導体装置において、前記入力端子を受けるよう構成された入力端子（ＰＩＮ）と、前記出力電圧が加わるよう構成された出力端子（ＯＵＴ）と、を備え、前記入力端子及び前記出力端子に対し、前記複数のスイッチ素子及び前記複数のキャパシタを有するスイッチング回路が接続され、前記複数のスイッチ素子を前記所定パターンに従ってオン、オフすることで前記入力電圧から前記出力電圧が生成されるよう、前記複数のスイッチ素子及び前記複数のキャパシタが互いに接続される構成（第７の構成）であっても良い。

本開示の一側面に係るスイッチドキャパシタコンバータは、複数のパワートランジスタを有する、上記第１～第７の構成の何れかに係る電源用半導体装置と、複数のキャパシタを備える構成（第８の構成）である。

１ ＳＣＣ（スイッチドキャパシタコンバータ）
２ 電源ＩＣ
３ ディスクリート部品群
４ 電圧源
Ｃ１～Ｃ３ キャパシタ（フライングキャパシタ）
Ｍ１～Ｍ８ パワートランジスタ（スイッチ素子）
ＬＤ 負荷
ＰＩＮ、ＳＷ１～ＳＷ３、ＳＷ６、ＳＷ７、ＯＵＴ、ＰＧＮＤ 端子
Ｇ１～Ｇ８ ゲート信号
ＣＳ 筐体
ＣＰ 半導体チップ
ＰＡＤ 放熱パッド
Ｖ_ＩＮ 入力電圧
Ｖ_ＯＵＴ 出力電圧
Ｖ_ＳＷ１～Ｖ_ＳＷ３、Ｖ_ＳＷ６、Ｖ_ＳＷ７ 電圧
１０ 制御ブロック
２０ 駆動ブロック
２１～２８ ゲートドライバ
３０ スイッチブロック
４０ 駆動電圧生成ブロック
５０ 制御駆動回路
６０ 検出回路
Ｃ_ＢＳＴ１～Ｃ_ＢＳＴ４、Ｃ_ＢＳＴ６、Ｃ_ＢＳＴ７ キャパシタ（ブートストラップキャパシタ）
ＢＳＴ１～ＢＳＴ４、ＢＳＴ６、ＢＳＴ７ 端子
ＣＮＴ、ＣＮＴ１、ＣＮＴ２ 制御信号
Ｃｐ２ 寄生容量

Claims (8)

1. 複数のスイッチ素子及び複数のキャパシタを有し、前記複数のスイッチ素子を所定パターンに従ってオン、オフすることで入力電圧から出力電圧を生成するスイッチトキャパシタコンバータに用いられるよう構成された電源用半導体装置であって、
   各スイッチ素子のオン又はオフを指定する制御信号を生成し、前記制御信号に基づき各スイッチ素子をオン又はオフするよう構成された制御駆動回路を備え、
   前記複数のスイッチ素子は、前記制御信号に基づいてオン、オフが制御される第１スイッチ素子群と、前記制御信号と位相が１８０°ずれた信号に基づいてオン、オフが制御される第２スイッチ素子群と、を有し、
   前記第１スイッチ素子群は、前記入力電圧を受けるよう構成された対象スイッチ素子と、非対象スイッチ素子を有し、
   前記制御駆動回路は、前記制御信号に基づいて前記第１スイッチ素子群に属する各スイッチ素子をターンオンさせる際、前記対象スイッチ素子のターンオンタイミングを、前記非対象スイッチ素子のターンオンタイミングより遅らせる
   、電源用半導体装置。
2. 前記制御信号は第１レベル又は第２レベルを有し、
   前記制御駆動回路は、
   前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して、前記非対象スイッチ素子をターンオンさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオフさせてから、前記対象スイッチ素子をターンオンさせ、
   前記制御信号における前記第２レベルから前記第１レベルへの変化に同期して、前記対象スイッチ素子及び前記非対象スイッチ素子をターンオフさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオンさせる
   、請求項１に記載の電源用半導体装置。
3. 前記対象スイッチ素子は、前記入力電圧が加わる入力端子と第１端子に接続されて前記入力端子及び前記第１端子間を導通又は遮断し、
   前記第１スイッチ素子群は、前記非対象スイッチ素子として、前記出力電圧が加わる出力端子と第２端子に接続されて前記出力端子及び前記第２端子間を導通又は遮断する第１特定スイッチ素子を有し、
   前記第２スイッチ素子群は、前記第１端子と第３端子に接続されて前記第１端子及び前記第３端子間を導通又は遮断する第２特定スイッチ素子と、前記第２端子と前記出力電圧より低い電位を有する第４端子に接続されて前記第２端子及び前記第４端子間を導通又は遮断する第３特定スイッチ素子と、を有し、
   前記複数のキャパシタは前記第１端子及び前記第２端子間に設けられる対象キャパシタを有する
   、請求項２に記載の電源用半導体装置。
4. 前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して前記非対象スイッチ素子がターンオンされ且つ前記第２スイッチ素子群における各スイッチ素子がターンオフされることで、前記第２端子の電圧が前記出力電圧に向けて上昇し、前記第２端子の電圧の上昇が前記対象キャパシタを通じて前記第１端子の電圧を前記入力電圧に向けて上昇させ、
   前記制御駆動回路は、前記第１端子の電圧が前記入力電圧にまで上昇してから前記対象スイッチ素子をターンオンさせる、又は、前記第１端子の電圧の前記入力電圧への上昇の過程において前記対象スイッチ素子をターンオンさせる
   、請求項３に記載の電源用半導体装置。
5. 前記制御駆動回路は、前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して、前記非対象スイッチ素子をターンオンさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオフさせ、前記制御信号における前記第１レベルから前記第２レベルへの変化の後、所定時間を経てから前記対象スイッチ素子をターンオンさせる
   、請求項２～４の何れかに記載の電源用半導体装置。
6. 前記制御駆動回路は、前記制御信号における前記第１レベルから前記第２レベルへの変化に同期して、前記非対象スイッチ素子をターンオンさせ且つ前記第２スイッチ素子群における各スイッチ素子をターンオフさせた後、前記第１端子の電圧の前記入力電圧への上昇が完了したかを検出し、前記完了の検出後に前記対象スイッチ素子をターンオンさせる
   、請求項４に記載の電源用半導体装置。
7. 前記入力端子を受けるよう構成された入力端子と、
   前記出力電圧が加わるよう構成された出力端子と、を備え、
   前記入力端子及び前記出力端子に対し、前記複数のスイッチ素子及び前記複数のキャパシタを有するスイッチング回路が接続され、前記複数のスイッチ素子を前記所定パターンに従ってオン、オフすることで前記入力電圧から前記出力電圧が生成されるよう、前記複数のスイッチ素子及び前記複数のキャパシタが互いに接続される
   、請求項１に記載の電源用半導体装置。
8. 複数のスイッチ素子を有する、請求項１に記載の電源用半導体装置と、
   複数のキャパシタと、を備える
   、スイッチドキャパシタコンバータ。

Images