CN115136495A - 栅极驱动器 - Google Patents

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Abstract

用于驱动连接在输入电压的施加端子与开关电压的施加端子之间的N沟道型晶体管的该栅极驱动器包括：电容器电路，其连接在启动电压的施加端子与开关电压的施加端子之间，启动电压比开关电压高出启动电容器的端子之间的电压；以及定时控制电路，其在晶体管的导通转变期间用输入电压对晶体管的输入栅极电容进行预充电之后用启动电压对输入栅极电容进行充电，并且在晶体管的导通转变之后减小电容器电路的电容值。

Description

栅极驱动器
技术领域
本说明书中公开的发明涉及栅极驱动器。
背景技术
传统上，被提供来自自举电路的启动电压(boot voltage)并驱动N沟道型晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT))的栅极驱动器是广泛且通常已知的(例如，参见专利文献1)。
现有技术文献
专利文献
专利文献1：特开2004-304527号公报
发明内容
发明要解决的问题
然而，如果启动电容器(boot capacitor)的电容小，则难以将启动电压维持在所需的值，并且晶体管栅极的驱动可能受到阻碍。
鉴于本申请的发明人发现的上述问题，本说明书中公开的本发明的目的是提供一种即使启动电容器的电容小在晶体管栅极的驱动中也几乎不引起阻碍的栅极驱动器。
解决问题的手段
例如，在本说明书中公开的驱动连接在输入电压的施加端子与开关电压的施加端子之间的N沟道型晶体管的栅极驱动器包括：电容器电路，其连接在启动电压的施加端子与开关电压的施加端子之间，所述启动电压比开关电压高出启动电容器的两端之间的电压；以及定时控制电路，其在晶体管的导通转变期间用输入电压对晶体管的输入栅极电容进行预充电之后，用启动电压对该输入栅极电容进行充电，并且在晶体管的导通转变之后减小电容器电路的电容值(第一结构)。
注意，具有上述的第一结构的栅极驱动器可以具有这样一种结构(第二结构)，该结构还包括连接在输入电压的施加端子与晶体管的栅极之间的第一内部开关、连接在晶体管的栅极与开关电压的施加端子之间的第二内部开关以及连接在启动电压的施加端子与晶体管的栅极之间的第三内部开关，其中定时控制电路控制第一内部开关、第二内部开关以及第三内部开关的切换定时。
另外，具有上述的第二结构的栅极驱动器可以具有这样一种结构(第三结构)，其中电容器电路包括第一端连接至启动电压的施加端子的第一电容器、第一端连接至开关电压的施加端子的第二电容器、连接在第一电容器的第二端与开关电压的施加端子之间的第四内部开关、连接在第一电容器的第二端与第二电容器的第二端之间的第五内部开关、以及连接在启动电压的施加端子与第二电容器的第二端之间的第六内部开关，其中定时控制电路控制第四内部开关、第五内部开关以及第六内部开关的切换定时。
另外，具有上述的第三结构的栅极驱动器可以具有这样一种结构(第四结构)，其中定时控制电路顺序地在以下阶段之间切换：第一驱动阶段，其中第一内部开关、第三内部开关以及第五内部开关被关断，而第二内部开关、第四内部开关以及第六内部开关被接通；第二驱动阶段，其中第二内部开关、第三内部开关以及第五内部开关被关断，而第一内部开关、第四内部开关以及第六内部开关被接通；第三驱动阶段，其中第一内部开关、第二内部开关以及第五内部开关被关断，而第三内部开关、第四内部开关以及第六内部开关被接通；以及第四驱动阶段，其中第一内部开关、第二内部开关、第四内部开关以及第六内部开关被关断，而第三内部开关以及第五内部开关被接通。
另外，具有上述的第二至第四结构中任一种结构的栅极驱动器可以具有这样一种结构(第五结构)，其中第一内部开关包括NDMOSFET和NMOSFET的结构，NDMOSFET的漏极连接至输入电压的施加端子，NMOSFET的源极连接至NDMOSFET的源极并且NMOSFET的漏极连接至晶体管的栅极。
另外，具有上述的第五结构的栅极驱动器可以具有这样一种结构(第六结构)，其中定时控制电路在导通NDMOSFET之前导通NMOSFET，并且在接通第三内部开关之前关断NMOSFET。
另外，具有上述的第二至第六结构中任一种结构的栅极驱动器可以具有其中第三内部开关是PDMOSFET的结构(第七结构)。
另外，例如，在本说明书中公开的半导体器件可以具有包括具有上述的第一至第七结构中任一种结构的栅极驱动器的集成的结构(第八结构)。
另外，具有上述的第八结构的半导体器件可以具有还包括连接在启动电压的施加端子与开关电压的施加端子之间的启动电容器的集成的结构(第九结构)。
另外，具有上述的第八或第九结构的半导体器件可以具有还包括连接在输入电压的施加端子与开关电压的施加端子之间的N沟道型晶体管的集成的结构(第十结构)。
发明的效果
根据在本说明书中公开的本发明，可以提供一种即使启动电容器的电容小在晶体管栅极的驱动中也几乎不引起阻碍的栅极驱动器。
附图说明
图1是示出开关电源的整体结构的图。
图2是示出上侧驱动器的一个结构示例的图。
图3是示出电容器电路的一个结构示例的图。
图4是示出驱动阶段的一个示例的图。
图5是示出各个驱动阶段的开关切换状态的图。
图6是示出开关电压和启动电压的上升行为的图。
图7是示出内部开关和定时控制电路的一个结构示例的图。
图8是示出NMOSFET的垂直横截面的图。
图9是示出定时控制电路的一个操作示例的图。
具体实施方式
<开关电源>
图1是示出开关电源的整体结构的图。该结构示例的开关电源1是降低输入电压Vi以产生期望的输出电压Vo的降压型DC/DC转换器，并且它包括半导体器件100和附接于半导体器件100上的分立部件(在该图中例示了电感器L和电容器C)。
半导体器件100是一体地控制开关电源1的操作的主体(所谓的电源控制IC)，并且具有被设置为与器件的外部建立电连接的多个外部端子(在该图中例示了PVIN引脚、SW引脚和GND引脚)。
PVIN引脚(电源端子)连接至输入电压Vi的施加端子。SW引脚(开关端子)连接至电感器L的第一端。电感器L的第二端和电容器C的第一端连接至输出电压Vo的施加端子。GND引脚(接地端子)和电容器C的第二端连接至接地端子。以这种方式连接的电感器L和电容器C用作整流和平滑电路，其对SW引脚处的具有矩形波形的开关电压Vsw进行整流和平滑以便产生输出电压Vo。
<半导体器件>
接下来，参照图1，描述半导体器件100的内部结构。该结构示例的半导体器件100包括被集成的上侧晶体管10H、下侧晶体管10L、上侧驱动器20H、下侧驱动器20L、上侧电平移位器30H、下侧电平移位器30L、逻辑电路40、启动电容器Cb和内部开关SW0。
上侧晶体管10H是用作连接在PVIN引脚与GND引脚之间的半桥输出级的上侧开关(输出晶体管)的半导体元件，并且在该图中由NMOSFET构成。下面描述具体的连接关系。上侧晶体管10H的漏极连接至PVIN引脚。上侧晶体管10H的源极连接至SW引脚。上侧晶体管10H的栅极连接至上侧驱动器20H的输出端子(即，上侧栅极驱动信号HG的施加端子)。
上侧晶体管10H在上侧栅极驱动信号HG为高电平(即，Vb)时导通，并且在上侧栅极驱动信号HG为低电平(即，Vsw)时关断。
注意，上侧晶体管10H伴随有栅极-漏极寄生电容Cgd、栅极-源极寄生电容Cgs和漏极-源极寄生电容Cds。这里，栅极-漏极寄生电容Cgd和栅极-源极寄生电容Cgs之和对应于上侧晶体管10H的输入栅极电容Ciss(Ciss＝Cgd+Cgs)。相比之下，漏极-源极寄生电容Cds和栅极-漏极寄生电容Cgd之和对应于上侧晶体管10H的输出栅极电容Coss(Coss＝Cds+Cgd)。另外，栅极-漏极寄生电容Cgd对应于上侧晶体管10H的反馈栅极电容Crss(Crss＝Cgd)。
下侧晶体管10L是用作上述的半桥输出级的下侧开关(同步整流晶体管)的半导体元件，并且在该图中由NMOSFET构成。下面描述具体的连接关系。下侧晶体管10L的漏极连接至SW引脚。下侧晶体管10L的源极连接至GND引脚。下侧晶体管10L的栅极连接至下侧栅极驱动器20L的输出端子(即，下侧栅极驱动信号LG的施加端子)。
下侧晶体管10L在下侧栅极驱动信号LG为高电平(即，Vi)时导通，并且在下侧栅极驱动信号LG为低电平(即，GND)时关断。
然而，开关电源1的整流方法不一定限于同步整流，而是可以是二极管整流方法。在这种情况下，代替下侧晶体管10L，可以包含或外部附接二极管，使得阴极连接至SW引脚并且阳极连接至GND引脚。
上侧驱动器20H接收上侧栅极控制信号HS的输入并输出上侧栅极驱动信号HG。注意，在上侧栅极控制信号HS为高电平(即，Vb)时，上侧驱动器20H基本上将上侧栅极驱动信号HG设置为高电平(即，Vb)，并且在上侧栅极控制信号HS为低电平(即，Vsw)时，上侧驱动器20H将上侧栅极驱动信号HG设置为低电平(即，Vsw)。
另外，上侧驱动器20H具有各种功能，使得即使启动电容器Cb的电容小，也几乎不阻碍上侧晶体管10H的栅极驱动(例如，使用输入电压Vi的预充电功能、使用电容器电路的启动电压保持功能等，其细节将稍后描述)。
下侧驱动器20L接收下侧栅极控制信号LS的输入并输出下侧栅极驱动信号LG。在下侧栅极控制信号LS为高电平(即，Vi)时，下侧驱动器20L基本上将下侧栅极驱动信号LG设置为高电平(即，Vi)，并且在下侧栅极控制信号LS为低电平(即，GND)时，下侧驱动器20L将下侧栅极驱动信号LG设置为低电平(即，GND)。
上侧电平移位器30H使上侧逻辑信号HS0(例如，LV-GND)的电平移位，以产生上侧栅极控制信号HS(例如，Vb-Vsw)。
下侧电平移位器30L使下侧逻辑信号LS0(例如，LV-GND)的电平移位，以产生下侧栅极控制信号LS(例如，Vi-GND)。
逻辑电路40产生上侧逻辑信号HS0和下侧逻辑信号LS0，使得从输入电压Vi产生期望的输出电压Vo。注意，输出电压Vo的反馈控制方法可以是任何已知的方法(例如，电压模式控制、电流模式控制或滞后控制(纹波控制))，其详细描述被省略。
启动电容Cb连接在启动电压Vb的施加端子与SW引脚(即，开关电压Vsw的施加端子)之间。
内部开关SW0连接在启动电压Vb的施加端子与PVIN引脚(即，输入电压Vi的施加端子)之间。例如，内部开关SW0在下侧晶体管10L的导通时段(即，开关电压Vsw的低电平时段)期间接通，并且在上侧晶体管10H的导通时段(即，开关电压Vsw的高电平时段)期间关断。注意，内部开关SW0可以连接在启动电压Vb的施加端子与内部电源电压VREF(例如，5V)的施加端子之间。
以这种方式连接的启动电容器Cb和内部开关SW0构成自举电路，该自举电路产生比开关电压Vsw高出启动电容器Cb的两端之间的电压的启动电压Vb。
如该图所示，启动电容器Cb被包含在半导体器件100中，并且可以减少外部附接的分立部件的数量。然而，IC包含类型的启动电容器Cb不能具有足够的电容值(例如，假设为伴随上侧晶体管10H的输入栅极电容Ciss的大约五倍)。
因此，如果上侧驱动器10H没有特别设计，由于上侧晶体管10H的导通转变，存储在启动电容器Cb中的电荷被输入栅极电容Ciss的电荷吸收，因此启动电压Vb下降，使得上侧晶体管10H的栅极驱动可能会受到阻碍。
鉴于此考虑，上侧驱动器10H被不同地设计为使得即使启动电容器Cb的电容小，上侧晶体管10H的栅极驱动也几乎不受到阻碍。在下面的描述中，详细描述了上侧驱动器20H。
<上侧驱动器>
图2是示出上侧驱动器20H的一个结构示例的图。该结构示例的上侧驱动器20H包括内部开关SW1至SW3、电容器电路21和定时控制电路22。
内部开关SW1连接在输入电压Vi的施加端子与上侧栅极驱动信号HG的施加端子(即，上侧晶体管10H的栅极)之间，并且根据开关控制信号S1接通和关断。
内部开关SW2连接在上侧栅极驱动信号HG的施加端子与开关电压Vsw的施加端子之间，并且根据开关控制信号S2接通和关断。
内部开关SW3连接在启动电压Vb的施加端子与上侧栅极驱动信号HG的施加端子之间，并且根据开关控制信号S3接通和关断。
电容电路21连接在启动电压Vb的施加端子与开关电压Vsw的施加端子之间，并且它的电容值C21根据开关控制信号S4切换。注意，电容器电路21包括多个电容器和内部开关(未被示出)，并且其内部结构将稍后描述。
定时控制电路22接收上侧栅极控制信号HS的输入，并产生开关控制信号S1至S4，以控制内部开关SW1至SW3的接通/关断切换定时以及电容电路22的电容值切换定时。
例如，定时控制电路22应产生开关控制信号S1至S4，以便在上侧晶体管10H的导通转变期间用输入电压Vi对上侧晶体管10H的输入栅极电容Ciss进行预充电(接通SW1、关断SW2及接通SW3)之后用启动电压Vb对该输入栅极电容Ciss进行充电(关断SW1、关断SW2及接通SW3)，并且在上侧晶体管10H的导通转变之后减小电容器电路21的电容值C21。
利用这种内部开关控制，即使启动电容器Cb的电容小，也可以抑制由于上侧晶体管10H的导通转变而导致的启动电压Vb的下降，因此几乎不阻碍上侧晶体管10H的栅极驱动(稍后将描述细节)。
<电容器电路>
图3是示出电容器电路21的一个结构示例的图。该结构示例的电容器电路21是所谓的倍压电容器(倍压器)，并且包括电容器C1和C2、延迟级DLY以及内部开关SW4至SW6。
电容C1的第一端连接至启动电压Vb的施加端子。
电容器C2的第一端连接至开关电压Vsw的施加端子。
延迟级DLY对开关控制信号S4给与适当的延迟来产生开关控制信号S44、S45和S46。另外，在延迟级DLY中，如果需要，可以使开关控制信号S4的逻辑电平反相。例如，将包括串联连接的多个反相器的反相器级用作延迟级DLY，并且在上述多个反相器中，输出开关控制信号S44、S45和S46的反相器的输出端子分别连接至内部开关SW4、SW5和SW6的控制端子(门)。
内部开关SW4(例如，NMOSFET)连接在电容器C1的第二端与开关电压Vsw的施加端子之间，并且根据开关控制信号S44(例如，开关控制信号S4的延迟信号)接通和关断。例如，当开关控制信号S44为高电平时，内部开关SW4接通，而当开关控制信号S44为低电平时，内部开关SW4关断。
内部开关SW5(例如，NMOSFET)连接在电容器C1的第二端与电容器C2的第二端之间，并且根据开关控制信号S45(例如，开关控制信号S44的延迟信号)接通和关断。例如，当开关控制信号S45为高电平时，内部开关SW5接通，而当开关控制信号S45为低电平时，内部开关SW5关断。
内部开关SW6(例如，PDMOSFET)连接在启动电压Vb的施加端子与电容器C2的第二端之间，并且根据开关控制信号S46(例如，开关控制信号S4的延迟和逻辑反相信号)接通和关断。例如，当开关控制信号S46为高电平时，内部开关SW6关断，而当开关控制信号S46为低电平时，内部开关SW6接通。
这样，根据从定时控制电路22输入的开关控制信号S4来控制内部开关SW4至SW6的接通/关断切换定时。
特别地，该结构示例的电容器电路21具有两个操作状态，包括第一操作状态和第二操作状态，在第一操作状态中，内部开关SW4和SW6被接通，而内部开关SW5被关断，在第二操作状态中，与第一操作状态相反，内部开关SW4和SW6被关断，而内部开关SW5被接通。下面详细描述操作状态。
首先，考虑内部开关SW4和SW6被接通而内部开关SW5被关断的第一操作状态。在这种情况下，电容器C1和C2并联连接在启动电压Vb的施加端子与开关电压Vsw的施加端子之间。因此，电容电路21的电容值C21满足C21＝C1+C2。注意，在上述的第一操作状态中，电容器C1和C2被并联充电。
接下来，考虑上述的第一操作状态转变为内部开关SW4和SW6被关断而内部开关SW5被接通的第二操作状态的情况。在这种情况下，电容器C1和C2串联连接在启动电压Vb的施加端子与开关电压Vsw的施加端子之间。因此，电容器电路21的电容值C21被减小为满足C21＝C1×C2/(C1+C2)。
在这种情况下，电容器C1和C2都具有在上述的第一操作状态中存储的电荷。因此，假设就在转变为第二操作状态之前，电容器C1和C2中每一个的两端之间的电压是VC，则就在从第一操作状态转变为第二操作状态之后，启动电压Vb从VC+Vsw增加到2VC+Vsw。换言之，两端之间的电压VC加倍。
注意，如果电容器C1和C2中每一个的电容值增加得更多，则启动电压Vb可以增加得更多，但是其在半导体器件100的芯片中的占据面积增加得更多。因此，考虑到它们之间的权衡，例如优选设置电容器C1和C2中每一个的电容值，使得在第二操作状态(即，电容器C1和C2串联连接的状态)中的电容器电路21的电容值C21(C21＝C1×C2/(C1+C2))约为输入栅极电容Ciss的1/2。
当然，电容器电路21的结构不一定限于上述的结构，而是可以是能够实现两端之间的电压VC的m倍(m＞1)升压的结构。
<内部开关控制>
接下来，参照附图详细描述由定时控制电路22执行的内部开关S1至S6的接通/关断切换控制。
图4是示出内部开关控制中的驱动阶段的一个示例的图，示出了开关电压Vsw和驱动阶段(1)至(4)之间的关系。在该图中，从时间t1到时间t2的驱动阶段(1)对应于开关电压Vsw的低电平时段。从时间t3到时间t4的驱动阶段(2)对应于开关电压Vsw的上升时段(前半部分)。从时间t4到时间t5的驱动阶段(3)对应于开关电压Vsw的上升时段(后半部分)。从时间t5到时间t6的驱动阶段(4)对应于开关电压Vsw的高电平时段。
图5是示出上述的驱动阶段(1)至(4)中的内部开关SW0至SW6的接通/关断切换状态的图。注意，内部开关SW0不一定由定时控制电路22控制接通和关断，但是为了便于描述，以与该图中的内部开关SW1至SW6相同的方式处理。
首先，在与开关电压Vsw的低电平时段对应的驱动阶段(1)(即，时间t1至时间t2)中，内部开关SW0被接通，使得启动电压Vb的施加端子和PVIN引脚(即，输入电压Vi的施加端子)彼此电连接。结果，启动电容器Cb被充电，直到两端之间的电压变得几乎等于输入电压Vi。
另外，在驱动阶段(1)中，定时控制电路22关断内部开关SW1及SW3，并且接通内部开关SW2。因此，上侧栅极驱动信号HG变为低电平(即，Vsw)，并且上侧晶体管10H完全关断。
另外，在驱动阶段(1)中，定时控制电路22关断内部开关SW5，并且接通内部开关SW4和SW6。因此，电容器C1和C2并联连接，并且电容器电路21的电容值C21满足C21＝C1+C2。
接下来，在与开关电压Vsw的上升时段(前半部分)对应的驱动阶段(2)(即，时间t3至时间t4)中，内部开关SW0被关断，使得启动电压Vb的施加端子和PVIN引脚被断开。在这种情况下，启动电容器Cb具有在上述的驱动阶段(1)中存储的电荷。结果，随着开关电压Vsw的上升，启动电压Vb上升到具有比开关电压Vsw高出启动电容器Cb的两端之间的电压(≈Vi)的电压值(Vb≈Vsw+Vi)。
另外，在驱动阶段(2)中，定时控制电路22关断内部开关SW2及SW3，并且接通内部开关SW1。因此，输入电压Vi的施加端子和上侧栅极驱动信号HG的施加端子彼此电连接，并且使用输入电压Vi对上侧晶体管10H的输入栅极电容Ciss进行预充电。
另外，在驱动阶段(2)中，在上述的驱动阶段(1)之后，定时控制电路22保持内部开关SW5的关断状态和内部开关SW4和SW6的接通状态。因此，电容器C1和C2保持在并联连接状态。
接下来，在与开关电压Vsw的上升时段(后半部分)对应的驱动阶段(3)(即，时间t4至时间t5)中，在上述的驱动阶段(2)之后，内部开关SW0保持在关断状态。
另外，在驱动阶段(3)中，定时控制电路22关断内部开关SW1和SW2，并且接通内部开关SW3。因此，启动电压Vb的施加端子和上侧栅极驱动信号HG的施加端子彼此电连接，因此使用启动电压Vb对上侧晶体管10H的输入栅极电容Ciss进行充电。
注意，在驱动阶段(3)中，类似于上述的驱动阶段(1)和(2)，定时控制电路22将内部开关SW5保持在关断状态，并且将内部开关SW4和SW6保持在接通状态。因此，电容器C1和C2保持在并联连接状态。
接下来，在与开关电压Vsw的高电平时段对应的驱动阶段(4)(即，时间t5至时间t6)中，在上述的驱动阶段(2)和(3)之后，内部开关SW0保持在关断状态。
另外，在驱动阶段(4)中，类似于上述的驱动阶段(3)，定时控制电路22将内部开关SW1和SW2保持在关断状态，并且将内部开关SW3保持在接通状态。因此，上侧栅极驱动信号HG为高电平(即，Vb)，上侧晶体管10H完全导通。
另外，在驱动阶段(4)中，定时控制电路22关断内部开关SW4和SW6，并且接通内部开关SW5。因此，电容器C1和C2串联连接，并且电容器电路21的电容值C21被减小为满足C21＝C1×C2/(C1+C2)。结果，可以抑制由于输入栅极电容Ciss的充电而导致的启动电压Vb的下降。
图6是示出开关电压Vsw和启动电压Vb的上升行为的图。注意，该图中的时间t3至时间t5对应于上述的时间t3至时间t5。
如上所述，在从时间t3到时间t4的开关电压Vsw的上升时段(前半部分)中，使用输入电压Vi执行对输入栅极电容Ciss的预充电。此后，在从时间t4到时间t5的开关电压Vsw的上升时段(后半部分)中，使用启动电压Vb对输入栅极电容Ciss的剩余部分进行充电。注意，从时间t3到时间t4以及从时间t4到时间t5的开关电压Vsw和启动电压Vb的上升斜率根据内部开关SW3和SW4的接通电阻而变化。
另外，在时间t5之后的开关电压Vsw的高电平时段中，电容器电路21的电容值C21减小，因此抑制了由于输入栅极电容Ciss的充电而导致的启动电压Vb的下降(将实线与启动电压Vb的虚线进行比较)。
这样，即使启动电容器Cb的电容小，该结构示例的上侧驱动器20H也抑制了启动电压Vb的下降，使得可以保护上侧晶体管10H的栅极-源极电压Vgs。因此，上侧晶体管10H可以没有故障地完全导通，因此可以减小上侧晶体管10H的导通电阻值以有助于效率的提高。
<内部开关和定时控制电路>
图7是示出内部开关SW1至SW3和定时控制电路22的一个结构示例的图。
内部开关SW1包括N沟道型双扩散MOS场效应晶体管(NDMOSFET)N1和N沟道型MOS场效应晶体管(NMOSFET)N2。另外，NMOSFET和PDMOSFET分别用作内部开关SW2和SW3。
晶体管N1的漏极连接至输入电压Vi的施加端子。晶体管N1和N2的源极彼此连接。晶体管N2的漏极连接至上侧栅极驱动信号HG的施加端子(即，上侧晶体管10H的栅极)。晶体管N1和N2的栅极分别连接至开关控制信号S11和S12(对应于上述的开关控制信号S1)的施加端子。
在开关控制信号S11为高电平(即，Vb)时，晶体管N1导通，而在开关控制信号S11为低电平(即，Vsw)时，晶体管N1关断。另外，在开关控制信号S12为高电平(即，Vb)时，晶体管N2导通，而在开关控制信号S12为低电平(即，Vsw)时，晶体管N2关断。
注意，晶体管N1和N2分别伴随有体二极管BD1和BD2，体二极管BD1和BD2的阴极是晶体管的漏极，并且其阳极是晶体管的源极。
通常，DMOSFET具有比MOSFET更高的耐受电压、更低的导通电阻、更大的电流、更高的速度等的优点。因此，优选使用为NDMOSFET的晶体管N1作为内部开关SW1。
然而，如果晶体管N1仅用作内部开关SW1，则在对晶体管N1施加反向偏压时(即，在SW3接通时)，电流从上侧栅极驱动电压HG的施加端子到输入电压Vi的施加端子在体二极管BD1中流过，并且电流的一部分作为子漏电流流入p型基板，从而导致基板电位升高。
因此，内部开关SW1除了晶体管N1(NDMOSFET)之外还包括以与晶体管N1相反的方向与晶体管N1串联连接的晶体管N2(NMOSFET)。利用这种结构，晶体管N2的体二极管BD2可以在施加反向偏压时阻止子漏电流，因此可以抑制基板电位的升高。
图8是示出用作晶体管N2的NMOSFET的垂直横截面的图。NMOSFET300包括p型基板301、n型阱302、n+型半导体区域303、p型阱304、n+型半导体区域305、n+型半导体区域306、p+型半导体区域307、n型半导体区域308和309、栅极氧化膜310和栅电极311。
n型阱302形成在p型基板301中。n型阱302经由n+型半导体区域303被提供启动电压Vb。因此，n型阱302用作掩埋层BL，用于p型基板301与p型阱304之间的电隔离。
n+型半导体区域303形成在n型阱302的表面(周边)中，并且用作用于施加启动电压Vb的触点。
p型阱304形成在n型阱302的表面中(在由n+型半导体区域303包围的区域中)，并且用作NMOSFET 300的背栅(BG)。
n+型半导体区域305形成在p型阱304的表面中，并且用作NMOSFET 300的漏极(D)。
n+型半导体区域306在与n+型半导体区域305隔开预定距离的位置处形成在p型阱304的表面中，并且用作NMOSFET 300的源极(S)。
p+型半导体区域307形成在p型阱304的表面(周边)中，并且用作背栅(BG)的触点。
n型半导体区域308形成在p型阱304的表面中，从与n+型半导体区域305相邻的位置到栅极氧化膜310的外边缘正下方的位置。
n型半导体区域309形成在p型阱304的表面中，从与n+型半导体区域306相邻的位置到栅极氧化膜310的外边缘正下方的位置。
栅极氧化膜310形成在p型阱304的表面上。
栅电极311形成在栅极氧化膜310的表面上。
注意，NMOSFET 300伴随有形成在其多个部分处的寄生电容器p1至p7和寄生二极管p8至p10。
更具体而言，寄生电容器p1至p3分别形成在栅极氧化膜310与n+型半导体区域305之间、栅极氧化膜310与n+型半导体区域306之间以及栅极氧化膜310与p型阱304之间。另外，寄生电容器p4及p5分别形成在p型阱304与n+型半导体区域305之间，以及p型阱304与n+型半导体区域306之间。此外，寄生电容器p6和p7分别形成在n型阱302与p型阱304之间，以及n型阱302与p型基板301之间。
相比之下，寄生二极管p8形成在n+型半导体区域305与p型阱304之间。寄生二极管p8的阴极在n+型半导体区域305中并且阳极在p型阱304中。另外，寄生二极管p9形成在n型阱302与p型阱304之间。寄生二极管p9的阴极在n型阱302中并且阳极在p型阱304中。此外，寄生二极管p10形成在n型阱302与p型基板301之间。寄生二极管p10的阴极在n型阱302中并且阳极在p型基板301中。
注意，当NMOSFET 300被用作内部开关SW1的晶体管N2时，该图中的寄生二极管p8对应于上述的体二极管BD2。
再次参照图7，进一步描述了定时控制电路22的内部结构。定时控制电路22包括与门220和221、与非门222和延迟级223至229。注意，将使用单个反相器或包括串联连接的多个反相器的反相器级作为例如延迟级223至229。
与门220产生反相的下侧栅极驱动信号XLG_LVS(即，下侧栅极驱动信号LG的逻辑反相和电平移位的信号)和上侧栅极控制信号HS的与信号A0，并且将该与信号A0输出作为内部输入信号HGIN。因此，当反相的下侧栅极驱动信号XLG_LVS和上侧栅极控制信号HS都处于高电平时，内部输入信号HGIN变为高电平，并且当反相的下侧栅极驱动信号XLG_LVS和上侧栅极控制信号HS中的至少一个处于低电平时，内部输入信号HGIN变为低电平。
注意，反相的下侧栅极驱动信号XLG_LVS被输入用于定时控制电路22识别下侧晶体管10L被关断。更具体而言，在反相的下侧栅极驱动信号XLG_LVS上升到高电平之后导通上侧晶体管10H，因此可以避免上侧晶体管10H和下侧晶体管10L的同时导通，从而可以抑制过大的直通电流(shoot-through current)。
与门221产生节点信号n11(即，节点信号n2a的逻辑反相信号)和上侧栅极控制信号HS的与信号A1，并将该与信号A1输出作为开关控制信号S12。因此，当节点信号n11和上侧栅极控制信号HS都处于高电平时，开关控制信号S12变为高电平，并且当节点信号n11和上侧栅极控制信号HS中的至少一个处于低电平时，开关控制信号S12变为低电平。
与非门222产生节点信号ndelay(即，节点信号n11的延迟和逻辑反相信号)和上侧栅极控制信号HS的与非信号A2。因此，当节点信号ndelay和上侧栅极控制信号HS都处于高电平时，与非信号A2变为低电平，并且当节点信号ndelay和上侧栅极控制信号HS中的至少一个处于低电平时，与非信号A2变为高电平。
延迟级223对内部输入信号HGIN给与适当的延迟来产生节点信号n2a。
延迟级224对节点信号n2a给与适当的延迟并使其逻辑电平反相来产生节点信号n11。注意，如果不需要使节点信号n2a延迟，则将使用单个反相器作为延迟级224。
延迟级225对节点信号n11给与适当的延迟并使其逻辑电平反相来产生节点信号ndelay。
延迟级226对节点信号n2a给与适当的延迟来产生开关控制信号S11。
延迟级227对内部输入信号HGIN给与适当的延迟并使其逻辑电平反相来产生开关控制信号S2。
延迟级228对NAND信号A2给与适当的延迟来产生开关控制信号S3。
延迟级229对开关控制信号S3给与适当的延迟来产生开关控制信号S4。
图9是示出定时控制电路22的一个操作示例的图，从上到下示出了上侧栅极控制信号HS、反相的下侧栅极驱动信号XLG_LVS、内部输入信号HGIN、开关控制信号S1至S4、内部开关SW1至SW3的接通/关断状态以及电容器电路21的电容值C21。
在时间t11之前，上侧栅极控制信号HS处于低电平，因此内部输入信号HGIN也处于低电平。在这种情况下，开关控制信号S11和S12均处于低电平，晶体管N1和N2均被关断。换言之，内部开关SW1关断。相反，开关控制信号S2和S3都处于高电平，内部开关SW2被接通，并且内部开关S3被关断。因此，上侧栅极驱动信号HG降低至低电平，因此上侧晶体管10H完全关断。另外，开关控制信号S4处于高电平，并且电容器电路21的电容值C21满足C21＝C1+C2(并联组合值)。
在时间t11处，上侧栅极控制信号HS升高到高电平。此时，节点信号n11(未被示出)处于高电平，与信号A1(未被示出)上升到高电平，并且开关控制信号S12上升到高电平。相反，此时，反相的下侧栅极驱动信号XLG_LVS处于低电平，内部输入信号HGIN也处于低电平，并且开关控制信号S11保持处于低电平。结果，晶体管N1被关断，而晶体管N2被导通。
这样，定时控制电路22在导通晶体管N1(NDMOSFET)之前导通晶体管N2(NMOSFET)。换言之，整个内部开关SW1保持关断状态，并且仅晶体管N2被导通。利用这种定时控制，可以提前导通不如晶体管N1快的晶体管N2，以便减小其导通电阻。
在时间t12处，反相的下侧栅极驱动信号XLG_LVS上升到高电平，并且内部输入信号HGIN上升到高电平。然而，此时，开关控制信号S1至S4的逻辑电平不改变，因此内部开关SW1至SW3的接通/关断状态中的任一种和电容器电路21的电容值C21不改变。
在时间t13处，作为内部输入信号HGIN的延迟和逻辑反相信号的开关控制信号S2下降到低电平，并且内部开关SW2关断。因此，内部开关SW1至SW3全都关断，使得上侧栅极驱动信号HG的施加端子暂时变为高阻抗状态。
在时间t14处，作为内部输入信号HGIN的延迟信号的开关控制信号S11上升到高电平，并且晶体管N1导通。此时，晶体管N1和N2都导通，并且内部开关SW1接通，使得开始用输入电压Vi对输入栅极电容Ciss的预充电。
在时间t15处，作为内部输入信号HGIN的延迟和逻辑反相信号的节点信号n11(未被示出)下降到低电平，并且与信号A1(未被示出)下降到低电平，因此开关控制信号S12下降到低电平。结果，晶体管N2关断。相反，此时，节点信号ndelay(未被示出)处于低电平，因此与非信号A2(未被示出)处于高电平，并且开关控制信号S3被保持在高电平。换言之，内部开关SW3被关断。
这样，定时控制电路22在接通内部开关SW3以便用启动电压Vb开始充电之前关断晶体管N2(因此，关断内部开关SW1)。利用这种定时控制，当施加反向偏压时，晶体管N1的子漏电流可以被安全地阻止。
注意，当晶体管N2在上述定时处关断时，体二极管BD2被正向偏压，直到输入电压Vi与上侧栅极驱动信号HG之间的电位差变得小于体二极管BD2的正向电压降Vf，因此继续用输入电压Vi对输入栅极电容Ciss的预充电。
另外，晶体管N2不是NDMOSFET而是NMOSFET，因此当电流在体二极管BD2中流动时，不发生到p型基板的子漏电流。
在时间t16处，在节点信号ndelay(未被示出)的高电平转变和与非信号A2(未被示出)的低电平转变之后，作为与非信号A2的延迟信号的开关信号S3下降到低电平。结果，内部开关SW3被接通，并且开始用启动电压Vb对输入栅极电容Ciss的充电。
在时间t17处，作为开关控制信号S3的延迟信号的开关控制信号S4下降到低电平。在这种情况下，电容器电路21的电容值C21被减小为满足C21＝C1×C2/(C1+C2)(串联组合值)。结果，可以抑制由于输入栅极电容Ciss的充电而导致的启动电压Vb的下降。
在时间t18处，上侧栅极控制信号HS下降到低电平，并且内部输入信号HGIN下降到低电平。然而，此时，开关控制信号S1至S4的逻辑电平不改变，因此内部开关SW1至SW3的接通/关断状态中的任一种和电容器电路21的电容值C21不改变。
在时间t19处，在与非信号A2(未被示出)的高电平转变之后，作为与非信号A2的延迟信号的开关信号S3上升到高电平，并且内部开关SW3关断。因此，内部开关SW1至SW3全都关断，并且上侧栅极驱动信号HG的施加端子暂时变为高阻抗状态。
在时间t20处，作为内部输入信号HGIN的延迟和逻辑反相信号的开关控制信号S2上升到高电平，并且内部开关SW2接通。因此，上侧栅极驱动信号HG降低至低电平，并且上侧晶体管10H完全关断。
在时间t21处，作为开关控制信号S3的延迟信号的开关控制信号S4上升到高电平。结果，电容器电路21的电容值C21增大为满足C21＝C1+C2(并联组合值)。另外，作为内部输入信号HGIN的延迟信号的开关控制信号S11下降到低电平，并且晶体管N1关断。
<其他的变型例>
注意，除了上述实施方式之外，本说明书中公开的各种技术特征可以在不脱离技术创新的精神的情况下以不同的方式修改。例如，本说明书中公开的栅极驱动器可以旨在驱动IGBT。这样，上文所描述的实施方式仅为例子，且不应被解释为限制。本发明的技术范围不限于上述实施方式，并且应当被理解为包括在与权利要求等同的含义和范围内的所有修改。
工业上的适用性
例如，本说明书中公开的栅极驱动器可用作被设置为驱动半桥输出级的上侧晶体管(例如NMOSFET)的装置。
符号的说明
1 开关电源
10H 上侧晶体管(NMOSFET)
10L 下侧晶体管(NMOSFET)
20H 上侧驱动器
20L 下侧驱动器
21 电容器电路
22 定时控制电路
220、221 与门
222 与非门
223至229延迟级
30H 上侧电平移位器
30L 下侧电平移位器
40 逻辑电路
100 半导体器件(电源控制IC)
300 NMOSFET
301 p型基板
302 n型阱
303 n+型半导体区域(触点)
304 p型阱
305 n+型半导体区域(漏极)
306 n+型半导体区域(源极)
307 n+型半导体区域(触点)
308、309 n型半导体区域
310 栅极氧化膜
311 栅电极
BD1、BD2 体二极管
C、C1、C2 电容器
Cb 启动电容器
DLY 延迟级
L 电感器
N1 NDMOSFET
N2 NMOSFET
p1至p7 寄生电容器
p8至p10 寄生二极管
SW0至SW6 内部开关

Claims (10)

1.一种栅极驱动器，其被设置为驱动连接在输入电压的施加端子与开关电压的施加端子之间的N沟道型晶体管，所述栅极驱动器包括：
电容器电路，其连接在启动电压的施加端子与所述开关电压的施加端子之间，所述启动电压比所述开关电压高出启动电容器的两端之间的电压，以及
定时控制电路，其被设置为：在所述晶体管的导通转变期间用所述输入电压对所述晶体管的输入栅极电容进行预充电之后，用所述启动电压对所述输入栅极电容进行充电，并且在所述晶体管的所述导通转变之后减小所述电容器电路的电容值。
2.根据权利要求1所述的栅极驱动器，其还包括：
第一内部开关，其连接在所述输入电压的施加端子与所述晶体管的栅极之间；
第二内部开关，其连接在所述晶体管的栅极与所述开关电压的施加端子之间；以及
第三内部开关，其连接在所述启动电压的施加端子与所述晶体管的栅极之间，其中
所述定时控制电路控制所述第一内部开关、所述第二内部开关以及所述第三内部开关的切换定时。
3.根据权利要求2所述的栅极驱动器，其中，
所述电容器电路包括第一电容器、第二电容器、第四内部开关、第五内部开关以及第六内部开关，其中，所述第一电容器具有连接至所述启动电压的施加端子的第一端，所述第二电容器具有连接至所述开关电压的施加端子的第一端，所述第四内部开关连接在所述第一电容器的第二端与所述开关电压的施加端子之间，所述第五内部开关连接在所述第一电容器的第二端与所述第二电容器的第二端之间，以及所述第六内部开关连接在所述启动电压的施加端子与所述第二电容器的第二端之间，并且
所述定时控制电路控制所述第四内部开关、所述第五内部开关以及所述第六内部开关的切换定时。
4.根据权利要求3所述的栅极驱动器，其中，所述定时控制电路顺序地在以下阶段之间切换：
第一驱动阶段，其中所述第一内部开关、所述第三内部开关以及所述第五内部开关被关断，而所述第二内部开关、所述第四内部开关以及所述第六内部开关被接通；
第二驱动阶段，其中所述第二内部开关、所述第三内部开关以及所述第五内部开关被关断，而所述第一内部开关、所述第四内部开关以及所述第六内部开关被接通；
第三驱动阶段，其中所述第一内部开关、所述第二内部开关以及所述第五内部开关被关断，而所述第三内部开关、所述第四内部开关以及所述第六内部开关被接通；以及
第四驱动阶段，其中所述第一内部开关、所述第二内部开关、所述第四内部开关以及所述第六内部开关被关断，而所述第三内部开关以及所述第五内部开关被接通。
5.根据权利要求2至4中任一项所述的栅极驱动器，其中，所述第一内部开关包括NDMOSFET和NMOSFET，所述NDMOSFET的漏极连接至所述输入电压的施加端子，所述NMOSFET的源极连接至所述NDMOSFET的源极并且所述NMOSFET的漏极连接至所述晶体管的栅极。
6.根据权利要求5所述的栅极驱动器，其中，所述定时控制电路在导通所述NDMOSFET之前导通所述NMOSFET，并且在接通所述第三内部开关之前关断所述NMOSFET。
7.根据权利要求2至6中任一项所述的栅极驱动器，其中，所述第三内部开关是PDMOSFET。
8.一种半导体器件，其包括根据权利要求1至7中任一项所述的栅极驱动器的集成。
9.根据权利要求8所述的半导体器件，其还包括连接在所述启动电压的施加端子与所述开关电压的施加端子之间的启动电容器的集成。
10.根据权利要求8或9所述的半导体器件，其还包括连接在所述输入电压的施加端子与所述开关电压的施加端子之间的N沟道型晶体管的集成。
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