JP5586088B2 - 昇圧型ｄｃ／ｄｃコンバータ及びこれを備えた電子機器 - Google Patents

Description

本発明は、同期整流方式の昇圧型ＤＣ／ＤＣコンバータ、及び、これを備えた電子機器に関するものである。

従来から、熱損失が少なく、かつ、入出力較差が大きい場合に比較的効率が良い安定化電源手段の一つとして、出力トランジスタのスイッチング制御（デューティ制御）によってエネルギ貯蔵素子（キャパシタやインダクタなど）を駆動することにより、入力電圧から所望の出力電圧を生成する昇圧型ＤＣ／ＤＣコンバータ（いわゆるスイッチングレギュレータ）が広く用いられている（図１１Ａ〜図１１Ｃを参照）。

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。

特開２００７−２８２４１１号公報

ところで、図１１Ａの昇圧型ＤＣ／ＤＣコンバータでは、同期整流素子として、オン抵抗の小さいＰチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ７０１が用いられていた。このような構成を採用した場合には、重負荷時の効率を高めることができる反面、チップ面積が大きくなるという課題があった。

一方、図１１Ｂの昇圧型ＤＣ／ＤＣコンバータでは、非同期整流素子として、素子サイズの小さいダイオード８０１が用いられていた。このような構成を採用した場合には、図１１Ａの構成と比べて、チップ面積を縮小することができる反面、重負荷時の効率が低下するという課題があった。

そこで、上記双方の課題を解消すべく、本願出願人による特許文献１では、図１１Ｃに示したように、Ｎチャネル型電界効果トランジスタ９０１を同期整流素子として用いた上で、インダクタ９０３の一端に現れるスイッチ電圧ＳＷを少なくともトランジスタ９０１のオンスレッショルド電圧分だけ高めたブート電圧ＢＯＯＴを生成するブートストラップ回路（ブートストラップ用のダイオード９０７とコンデンサ９０８）を設け、トランジスタ９０１のゲート電圧Ｇ１をスイッチ電圧ＳＷとブート電圧ＢＯＯＴとの間でパルス駆動する構成が開示・提案されていた。

確かに、図１１Ｃの従来構成を採用すれば、チップ面積を大型化することなく電力変換効率を高めることが可能である。しかしながら、図１１Ｃの従来構成では、ブートストラップ回路を形成する逆流電流防止素子として、ダイオード９０７が用いられていたので、コンデンサ９０８の一端には、入力電圧Ｖｉｎからダイオード９０７の順方向効果電圧Ｖｆ（約０．７Ｖ）を差し引いた電圧だけしか印加することができず、入力電圧Ｖｉｎが小さいときには、同期整流動作に支障を生じるおそれがあった。

本発明は、本願の発明者によって見い出された上記の問題点に鑑み、チップ面積を大型化することなく電力変換効率を高めることが可能であり、かつ、入力電圧が小さいときでも同期整流動作を支障なく行うことが可能な昇圧型ＤＣ／ＤＣコンバータ、及び、これを備えた電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係る昇圧型ＤＣ／ＤＣコンバータは、入力電圧から所望の出力電圧を生成するためにインダクタの一端に各々接続されたＮチャネル型の出力トランジスタ及び同期整流トランジスタと、接地電圧と前記入力電圧との間で前記出力トランジスタのゲート電圧をパルス駆動する第１ドライバと、前記インダクタの一端に現れるスイッチ電圧を少なくとも前記同期整流トランジスタのオンスレッショルド電圧分だけ高めたブート電圧を生成するブートストラップ回路と、前記スイッチ電圧と前記ブート電圧との間で前記同期整流トランジスタのゲート電圧をパルス駆動する第２ドライバと、前記第１ドライバと前記第２ドライバを介して前記出力トランジスタと前記同期整流トランジスタのオン／オフ制御を行うドライバ制御回路と、を有する昇圧型ＤＣ／ＤＣコンバータであって、前記ブートストラップ回路は、前記入力電圧の印加端と前記ブート電圧の印加端との間に、前記ドライバ制御回路によってオン／オフ制御されるＰチャネル型電界効果トランジスタを含んでいる構成（第１の構成）とされている。

なお、上記第１の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記出力トランジスタと前記Ｐチャネル型電界効果トランジスタとを同期してオン／オフさせる構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記出力トランジスタと前記同期整流トランジスタの同時オンを防止するためのデッドタイム生成部を有する構成（第３の構成）にするとよい。

また、上記第３の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記昇圧型ＤＣ／ＤＣコンバータが起動してから所定期間にわたって、前記同期整流トランジスタをオフさせたまま、前記出力トランジスタのみをオン／オフさせる非同期整流駆動を行い、その後、前記出力トランジスタと前記同期整流トランジスタを相補的にオン／オフさせる同期整流駆動を行う構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ブートストラップ回路は、前記入力電圧の印加端と前記ブート電圧の印加端との間に電流制限抵抗を含んでいる構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る昇圧型ＤＣ／ＤＣコンバータは、基準電圧を生成する基準電圧生成回路と、前記出力電圧に応じた帰還電圧と前記基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと、前記昇圧型ＤＣ／ＤＣコンバータが起動してから所定のソフトスタート期間にわたって前記誤差電圧を緩やかに上昇させるためのソフトスタート回路と、三角波電圧を生成する発振回路と、前記誤差電圧と前記三角波電圧とを比較してパルス幅変調信号を生成するＰＷＭコンパレータと、を含む出力帰還回路をさらに有し、前記ドライバ制御回路は、前記パルス幅変調信号に基づいて前記出力トランジスタと前記同期整流トランジスタのオン／オフ制御を行う構成（第６の構成）にするとよい。

また、上記第６の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記昇圧型ＤＣ／ＤＣコンバータが起動してから前記ソフトスタート期間にわたって前記非同期整流駆動を行う構成（第７の構成）にするとよい。

また、上記第６または第７の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記出力トランジスタ、前記同期整流トランジスタ、前記第１ドライバ、前記第２ドライバ、前記ブートストラップ回路、前記ドライバ制御回路、及び、前記出力帰還回路は、いずれも半導体装置に集積化されている構成（第８の構成）にするとよい。

また、上記第８の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記半導体装置には、前記ブートストラップ回路を形成する素子として、前記スイッチ電圧の印加端と前記ブート電圧の印加端との間に、ブートストラップ用のコンデンサが外付けされている構成（第９の構成）にするとよい。

また、上記第８または第９の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記半導体装置には、前記入力電圧の印加端と前記スイッチ電圧の印加端との間に、前記インダクタが外付けされている構成（第１０の構成）にするとよい。

また、本発明に係る電子機器は、前記入力電圧の供給源である電源と、前記入力電圧から前記出力電圧を生成する上記第１〜第１０いずれかの構成から成る昇圧型ＤＣ／ＤＣコンバータと、前記出力電圧を受けて動作する負荷と、を有する構成（第１１の構成）とされている。

なお、上記第１１の構成から成る電子機器において、前記電源は、バッテリである構成（第１２の構成）にするとよい。

また、上記第１１または第１２の構成から成る電子機器において、前記負荷は、液晶表示パネルである構成（第１３の構成）にするとよい。

本発明に係る昇圧型ＤＣ／ＤＣコンバータ及びこれを備えた電子機器であれば、チップ面積を大型化することなく電力変換効率を高めることが可能であり、かつ、入力電圧が小さいときでも同期整流動作を支障なく行うことが可能となる。

本発明に係る昇圧型ＤＣ／ＤＣコンバータの一構成例を示す図 ドライバ制御回路１０７の一構成例を示す図 起動時における駆動方式制御シーケンスの一例を示すタイミングチャート 本発明に係る電源ＩＣの一構成例を示す図 電源ＩＣ３００のピン配置図 ピンの機能一覧表 電源起動シーケンスの一例を示すタイミングチャート 電源ＩＣ３００の第１の接続例を示すアプリケーション回路図 電源ＩＣ３００の第２の接続例を示すアプリケーション回路図 携帯電話端末への適用例を示すブロック図 昇圧型ＤＣ／ＤＣコンバータの第１従来例を示す図 昇圧型ＤＣ／ＤＣコンバータの第２従来例を示す図 昇圧型ＤＣ／ＤＣコンバータの第３従来例を示す図

図１は、本発明に係る昇圧型ＤＣ／ＤＣコンバータの一構成例を示す図である。本構成例の昇圧型ＤＣ／ＤＣコンバータは、半導体装置１００と、これに外付けされるディスクリート素子として、インダクタ２０１と、コンデンサ２０２及び２０３と、抵抗２０４及び２０５と、を有する。

半導体装置１００は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１０１及び１０２と、ドライバ１０３及び１０４と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１０５と、抵抗１０６と、ドライバ制御回路１０７と、ＰＷＭ［Pulse Width Modulation］コンパレータ１０８と、エラーアンプ１０９と、発振回路１１０と、基準電圧生成回路１１１と、ソフトスタート回路１１２と、保護回路１１３と、を集積化した電源ＩＣである。また、半導体装置１００は、装置外部との電気的な接続を確立する手段として、外部端子Ｔ１１〜Ｔ１５を有している。

半導体装置１００の外部において、外部端子Ｔ１１（ブート端子）は、コンデンサ２０３の第１端に接続されている。外部端子Ｔ１２（出力端子）は、コンデンサ２０２の第１端と抵抗２０４の第１端にそれぞれ接続されている。コンデンサ２０２の第２端は、接地端に接続されている。外部端子Ｔ１３（スイッチ端子）は、インダクタ２０１の第１端とコンデンサ２０３の第２端にそれぞれ接続されている。インダクタ２０１の第２端は、入力電圧ＶＣＣの印加端に接続されている。外部端子Ｔ１４（接地端子）は、接地端に接続されている。外部端子Ｔ１５（帰還端子）は、抵抗２０４の第２端と抵抗２０５の第１端にそれぞれ接続されている。抵抗２０５の第２端は、接地端に接続されている。

トランジスタ１０１は、ドライバ１０３から入力されるゲート電圧Ｇ１に応じてスイッチング制御される同期整流トランジスタである。トランジスタ１０１のドレインは、外部端子Ｔ１２に接続されている。トランジスタ１０１のソース及びバックゲートは、外部端子Ｔ１３に接続されている。トランジスタ１０１のゲートは、ドライバ１０３の出力端に接続されている。なお、トランジスタ１０１のドレイン・ソース間には、ボディダイオードＢＤ（寄生ダイオード）が付随している。

トランジスタ１０２は、ドライバ１０４から入力されるゲート電圧Ｇ２に応じてスイッチング制御される出力トランジスタである。トランジスタ１０２のドレインは、外部端子Ｔ１３に接続されている。トランジスタ１０２のソース及びバックゲートは、外部端子Ｔ１４に接続されている。トランジスタ１０２のゲートは、ドライバ１０４の出力端に接続されている。

ドライバ１０３は、スイッチ電圧ＳＷとブート電圧ＢＯＯＴとの間で、トランジスタ１０１のゲート電圧Ｇ１をパルス駆動する。ドライバ１０３の第１電源端（高電位端）は、外部端子Ｔ１１（ブート電圧ＢＯＯＴの印加端）に接続されている。ドライバ１０３の第２電源端（低電位端）は、外部端子Ｔ１３（スイッチ電圧ＳＷの印加端）に接続されている。ドライバ１０３の入力端は、ドライバ制御回路１０７に接続されている。ドライバ１０３の出力端は、先述したように、トランジスタ１０１のゲートに接続されている。

ドライバ１０４は、接地電圧ＧＮＤと入力電圧ＶＣＣとの間で、トランジスタ１０２のゲート電圧Ｇ２をパルス駆動する。ドライバ１０４の第１電源端（高電位端）は、入力電圧ＶＣＣの印加端に接続されている。ドライバ１０４の第２電源端（低電位端）は、外部端子Ｔ１４（接地電圧ＧＮＤの印加端）に接続されている。ドライバ１０４の入力端は、ドライバ制御回路１０７に接続されている。ドライバ１０４の出力端は、先述した通り、トランジスタ１０２のゲートに接続されている。

トランジスタ１０５と抵抗１０６は、半導体装置１００に外付けされたコンデンサ２０３と共に、スイッチ電圧ＳＷを少なくともトランジスタ１０１のオンスレッショルド電圧分だけ高めたブート電圧ＢＯＯＴ（本構成ではＢＯＯＴ≒ＳＷ＋ＶＣＣ）を生成するブートストラップ回路を形成する。トランジスタ１０５のドレインは、入力電圧ＶＣＣの印加端に接続されている。トランジスタ１０５のソース及びバックゲートは、抵抗１０６を介して外部端子Ｔ１１に接続されている。トランジスタ１０５のゲートは、ドライバ制御回路１０７に接続されている。なお、詳細については後述するが、トランジスタ１０５は、トランジスタ１０２と同期してオン／オフ制御される。

ドライバ制御回路１０７は、ＰＷＭコンパレータ１０８から入力されるパルス幅変調信号ＰＷＭに基づき、ドライバ１０３及び１０４を介してトランジスタ１０１及び１０２のオン／オフ制御を行うとともに、トランジスタ１０５のオン／オフ制御も合わせて行う。なお、ドライバ制御回路１０７の回路構成及び動作については、後ほど詳細に説明する。

ＰＷＭコンパレータ１０８は、エラーアンプ１０９から入力される誤差電圧ＥＲＲと、発振回路１１０から入力される三角波電圧ＳＡＷとを比較して、パルス幅変調信号ＰＷＭを生成する。

エラーアンプ１０９は、外部端子Ｔ５から入力される帰還電圧ＦＢ（＝抵抗２０４と抵抗２０５の接続ノードから引き出される出力電圧ＶＯＵＴの分圧電圧）とソフトスタート回路１１２から入力されるソフトスタート電圧ＳＳのより低い方と、基準電圧生成回路１１１から入力される基準電圧ＲＥＦとの差分を増幅して誤差電圧ＥＲＲを生成する。

発振回路１１０は、所定周波数の三角波電圧ＳＡＷを生成する。

基準電圧生成回路１１１は、所定電圧値の基準電圧ＲＥＦを生成する。

ソフトスタート回路１１２は、昇圧型ＤＣ／ＤＣコンバータが起動してから緩やかに上昇するソフトスタート電圧ＳＳを生成する。このようなソフトスタート電圧ＳＳをエラーアンプ１０９に供給することにより、エラーアンプ１０９では、昇圧型ＤＣ／ＤＣコンバータが起動してから所定のソフトスタート期間（ソフトスタート電圧ＳＳが帰還電圧ＦＢよりも低い期間）が経過するまで、ソフトスタート電圧ＳＳと基準電圧ＲＥＦとの差分に応じた誤差電圧ＥＲＲが生成されることになるので、帰還電圧ＦＢに依らず、誤差電圧ＥＲＲを緩やかに上昇させることが可能となる。

なお、上記のＰＷＭコンパレータ１０８、エラーアンプ１０９、発振回路１１０、基準電圧生成回路１１１、及び、ソフトスタート回路１１２により、出力電圧ＶＯＵＴに応じた出力帰還制御を行う出力帰還回路が形成されている。このような出力帰還回路を設けたことにより、ドライバ制御回路１０７は、出力電圧ＶＯＵＴが所望の目標値となるようにドライバ１０３及び１０４を介してトランジスタ１０１及び１０２のスイッチング制御を行うことが可能となる。

保護回路１１３は、半導体装置１００の異常状態（温度異常、低電圧異常、過電圧、過電流など）を監視して昇圧動作のシャットダウン制御を行う。

続いて、上記構成から成る昇圧型ＤＣ／ＤＣコンバータの基本的な昇圧動作（定常状態時における昇圧動作）について説明する。

まず、ドライバ１０２によってゲート電圧Ｇ２がハイレベル（＝入力電圧ＶＣＣ）とされ、トランジスタ１０２がオンされると、インダクタ２０１にはトランジスタ１０２を介して接地端に向けた電流が流れ、その電気エネルギが蓄えられる。なお、このとき、インダクタ２０１の一端に現れるスイッチ電圧ＳＷは、トランジスタ１０２を介してほぼ接地電圧ＧＮＤ（＝０Ｖ）となる。

また、トランジスタ１０２がオンされたときには、トランジスタ１０５もオンされるので、入力電圧ＶＣＣの印加端と外部端子Ｔ１１との間が導通され、入力電圧ＶＣＣの印加端から、コンデンサ２０３とトランジスタ１０２を介して接地端に至る経路にも電流が流れる。その結果、コンデンサ２０３には電荷が蓄積され、その両端間には、ほぼ入力電圧ＶＣＣに相当する電位差が生じる。すなわち、ドライバ１０１の第１電源端に印加されるブート電圧ＢＯＯＴは、スイッチ電圧ＳＷをコンデンサ２０３の充電電圧分（≒ＶＣＣ）だけ高めた電圧値となる。

なお、トランジスタ１０２のオン期間において、すでにコンデンサ２０２に電荷が蓄積されていた場合、不図示の負荷には、コンデンサ２０２からの電流が流れることになる。また、トランジスタ１０２のオン期間中には、ドライバ１０１によってゲート電圧Ｇ１がローレベル（＝スイッチ電圧ＳＷ）とされ、トランジスタ１０１がトランジスタ１０２のオン状態に対して相補的（排他的）にオフ状態とされるため、コンデンサ２０２からトランジスタ１０２に向けて電流が流れ込むことはない。

次に、ドライバ１０２によってゲート電圧Ｇ２がローレベル（＝接地電圧ＧＮＤ）とされ、トランジスタ１０２がオフされると、インダクタ２０１に生じた逆起電圧によって、これに蓄積されていた電気エネルギが放出される。従って、インダクタ２０１の一端に現れるスイッチ電圧ＳＷは、入力電圧ＶＣＣよりも高電位レベル（＝出力電圧ＶＯＵＴ）まで持ち上げられる。

一方、トランジスタ１０２がオフ状態に遷移された後、所定の同時オフ期間が経過すると、ドライバ１０１によってゲート電圧Ｇ１がハイレベル（＝ブート電圧ＢＯＯＴ）とされる。このとき、コンデンサ２０３の両端間には、先述の充電によって生じた電位差が保持されているので、ブート電圧ＢＯＯＴは、スイッチ電圧ＳＷをコンデンサ２０３の充電電圧分（≒ＶＣＣ）だけ高めた電圧値（≒ＳＷ＋ＶＣＣ）となる。

従って、トランジスタ１０１のゲート・ソース間には、そのオンスレッショルド電圧を超える電位差が与えられる形となり、トランジスタ１０１は、トランジスタ１０２のオフ状態に対して相補的（排他的）にオン状態とされる。その結果、外部端子Ｔ１３からトランジスタ１０１を介して流れる電流は、不図示の負荷に流れ込むとともに、コンデンサ２０２を介して接地端にも流れ込み、コンデンサ２０２を充電することになる。

なお、トランジスタ１０２がオフされたときには、トランジスタ１０５もオフされるので、入力電圧ＶＣＣの印加端と外部端子Ｔ１１（ブート電圧ＢＯＯＴの印加端）との間が遮断される。従って、外部端子Ｔ１１から入力電圧ＶＣＣの印加端に向けた逆流電流が流れることはない。

上記の動作が繰り返されることで、不図示の負荷には、コンデンサ２０２により平滑された出力電圧ＶＯＵＴが供給される。

上記したように、本構成例の昇圧型ＤＣ／ＤＣコンバータでは、Ｎチャネル型電界効果トランジスタ１０１を同期整流素子として用いた上で、インダクタ２０１の一端に現れるスイッチ電圧ＳＷを少なくともトランジスタ１０１のオンスレッショルド電圧分だけ高めたブート電圧ＢＯＯＴを生成するブートストラップ回路を設け、トランジスタ１０１のゲート電圧Ｇ１をスイッチ電圧ＳＷとブート電圧ＢＯＯＴとの間でパルス駆動する構成とされている。このような構成とすることにより、同期整流素子としてＰチャネル型電界効果トランジスタを用いた従来構成（図１１Ａを参照）や、非同期整流素子としてダイオードを用いた従来構成（図１１Ｂを参照）に比べて、チップ面積を大型化することなく電力変換効率を高めることが可能である。

また、本構成例の昇圧型ＤＣ／ＤＣコンバータにおいて、ブートストラップ回路は、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間に挿入される逆流電流防止素子として、ダイオードを用いた従来構成（図１１Ｃを参照）と異なり、よりオン抵抗の小さいＰチャネル型電界効果トランジスタ１０５を用いた構成とされている。このような構成とすることにより、コンデンサ２０３の一端には、ほぼ入力電圧ＶＣＣと等しい電圧を印加することができるので、入力電圧Ｖｉｎが小さいときでも、同期整流動作に支障を生じにくくなる。なお、トランジスタ１０５の電流能力は小さくても足りるので、その素子サイズを不要に大型化する必要はない。

また、本構成例の昇圧型ＤＣ／ＤＣコンバータにおいて、ブートストラップ回路は、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間に、電流制限用の抵抗１０６を含んでいる。このような構成とすることにより、昇圧型ＤＣ／ＤＣコンバータの起動時において、入力電圧ＶＣＣの印加端からコンデンサ２０３に流れ込むチャージ電流を抑制することが可能となる。

次に、ドライバ制御回路１０７の回路構成について説明する。図２は、ドライバ制御回路１０７の一構成例を示す図である。本構成例のドライバ制御回路１０７は、レベルシフタ１〜３と、デッドタイム生成部４及び５と、論理積演算器６及び７と、否定論理積演算器８と、否定論理和演算器９及び１０と、インバータ１１と、を含んでいる。

レベルシフタ１は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間でパルス駆動される論理信号（＝否定論理積演算器８の出力信号）をレベルシフトすることにより、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間でパルス駆動される論理信号（＝トランジスタ１０５のゲート信号）を生成する。

レベルシフタ２は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間でパルス駆動される論理信号（＝論理積演算器６の出力信号）をレベルシフトすることにより、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間でパルス駆動される論理信号（＝ドライバ１０３の入力信号）を生成する。

レベルシフタ３は、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間でパルス駆動される論理信号（＝トランジスタ１０１のゲート信号Ｇ１）をレベルシフトすることにより、入力電圧ＶＣＣと接地電圧ＧＮＤとの間でパルス駆動される論理信号（＝デッドタイム生成部４の入力信号）を生成する。

デッドタイム生成部４は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、レベルシフタ３を介して入力されるトランジスタ１０１のゲート信号Ｇ１に所定の遅延を与えて出力する。

デッドタイム生成部５は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、トランジスタ１０１のゲート信号Ｇ２に所定の遅延を与えて出力する。

論理積演算器６は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、ソフトスタート終了信号ＸＳＯＦＴと、否定論理和演算器９の出力信号との論理積信号を生成して、レベルシフタ２経由でドライバ１０３に出力する。なお、上記のソフトスタート終了信号ＸＳＯＦＴは、ソフトスタート期間中にはローレベルに維持されて、ソフトスタート期間が満了した時点（すなわち、ソフトスタート電圧ＳＳが帰還電圧ＦＢを上回った時点）でハイレベルとなる２値信号である。

論理積演算器７は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、ソフトスタート終了信号ＸＳＯＦＴと、デッドタイム生成部４の出力信号（遅延が与えられたゲート信号Ｇ１）との論理積信号を生成して、否定論理和演算器１０に出力する。

否定論理積演算器８は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、パルス幅変調信号ＰＷＭと、トランジスタ１０２のゲート信号Ｇ１との否定論理積信号を生成して、レベルシフタ１経由でトランジスタ１０５のゲートに出力する。

否定論理和演算器９は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、パルス幅変調信号ＰＷＭと、デッドタイム生成部５の出力信号（遅延が与えられたゲート信号Ｇ２）との否定論理和信号を生成して、論理積演算器６に出力する。

否定論理和演算器１０は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、論理積演算器７の出力信号と、インバータ１１の出力信号（論理反転されたパルス幅変調信号ＰＷＭ）との否定論理和信号を生成して、ドライバ１０４に出力する。

インバータ１１は、パルス幅変調信号ＰＷＭを論理反転して、否定論理和演算器１０に出力する。

本構成例のドライバ制御回路１０７は、基本的なスイッチング制御動作として、パルス幅変調信号ＰＷＭがハイレベルであるときに、トランジスタ１０１をオフ、トランジスタ１０２をオンとし、これとは逆に、パルス幅変調信号ＰＷＭがローレベルであるときに、トランジスタ１０１をオン、トランジスタ１０２をオフとする。すなわち、ドライバ制御回路１０７は、基本的なスイッチング制御動作として、トランジスタ１０１とトランジスタ１０２とを互いに相補的（排他的）にオン／オフさせる。

ただし、ドライバ制御回路１０７は、トランジスタ１０１及び１０２のオン／オフ状態を完全に逆転させるものではなく、貫通電流防止の観点から、トランジスタ１０１及び１０２が同時にオン状態とならないように、デッドタイム生成部４及び５を用いて、互いのオン／オフ遷移タイミングに所定の遅延を与えている。具体的に述べると、一方のトランジスタのオンタイミングが他方のトランジスタのオフタイミングよりも遅らされている。

また、ドライバ制御回路１０７は、先にも説明した通り、トランジスタ１０２とトランジスタ１０５とを同期してオン／オフさせる構成とされている。より具体的に述べると、ドライバ制御回路１０７は、トランジスタ１０２をオンとするときに、トランジスタ１０５もオンとする。このようなスイッチング制御により、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間が導通され、入力電圧ＶＣＣの印加端からコンデンサ２０３及びトランジスタ１０２を介して接地端に向けた電流が流れるので、コンデンサ２０３へのチャージを行うことが可能となる。これとは逆に、ドライバ制御回路１０７は、トランジスタ１０２をオフとするときに、トランジスタ１０５もオフとする。このようなスイッチング制御により、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間が遮断されるので、ブート電圧ＢＯＯＴの印加端から入力電圧ＶＣＣの印加端への逆流電流を防止することが可能となる。

ただし、ブートストラップ回路を設けた昇圧型ＤＣ／ＤＣコンバータにおいて、トランジスタ１０１及び１０２の同時オンを防止するために、互いのゲート信号Ｇ１及びＧ２を監視し合う構成を採用した場合には、昇圧型ＤＣ／ＤＣコンバータの起動時にレベルシフタ３の出力論理レベル（延いては、デッドタイム生成部４の出力論理レベル）が不定となり、同期整流駆動を開始することができない、という問題がある。この問題は、一度でもトランジスタ１０２をオンさせて、コンデンサ２０３にチャージを行わない限り、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間に電位差が生じないので、トランジスタ１０１をオンさせることができず、延いては、トランジスタ１０２もオンさせることができないことに起因する。

そこで、本構成例のドライバ制御回路１０７は、昇圧型ＤＣ／ＤＣコンバータが起動してから所定期間に亘って、トランジスタ１０１をオフさせたまま、トランジスタ１０２のみをオン／オフさせる非同期整流駆動を行い、その後、トランジスタ１０１とトランジスタ１０２を相補的（排他的）にオン／オフさせる同期整流駆動を行う構成とされている。

図３は、起動時における駆動方式制御シーケンスの一例を示すタイミングチャートであり、上から順番に、三角波電圧ＳＡＷ、誤差電圧ＥＲＲ、ソフトスタート終了信号ＸＳＯＦＴ、ゲート電圧Ｇ１、ゲート電圧Ｇ２、スイッチ電圧ＳＷ、及び、出力電圧ＶＯＵＴが描写されている。

パルス幅変調信号ＰＷＭがローレベルに維持されているスタンバイ状態では、ゲート信号Ｇ１及びＧ２がいずれもローレベルとされ、トランジスタ１０１及び１０２がいずれもオフされている。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＣＣからボディダイオードＢＤの順方向降下電圧Ｖｆを差し引いた電圧値（＝ＶＣＣ−Ｖｆ）となっている。

その後、昇圧型ＤＣ／ＤＣコンバータが起動してから所定期間（本図ではソフトスタート終了信号ＸＳＯＦＴがハイレベルに立ち上がるまでの期間）にわたって、トランジスタ１０１をオフさせたまま、トランジスタ１０２のみをオン／オフさせる非同期整流駆動が行われる。すなわち、トランジスタ１０２のゲート信号Ｇ２は、パルス幅変調信号ＰＷＭに応じてパルス駆動されるが、ゲート信号Ｇ１は、パルス幅変調信号ＰＷＭに依ることなく、常にローレベルに維持される。なお、この非同期整流駆動期間には、出力電圧ＶＯＵＴが入力電圧ＶＣＣよりも高く昇圧される。また、この非同期整流駆動期間には、コンデンサ２０３の充電も進められ、ブート電圧ＢＯＯＴがスイッチ電圧ＳＷよりも高くなる。

その後、上記の所定期間が経過すると、トランジスタ１０１とトランジスタ１０２を相補的（排他的）にオン／オフさせる同期整流駆動が行われる。この時点において、ブート電圧ＢＯＯＴは、スイッチ電圧ＳＷをコンデンサ２０３の充電電圧分（≒ＶＣＣ）だけ高めた電圧値（≒ＳＷ＋ＶＣＣ）となっているので、トランジスタ１０１を確実にオン／オフ制御することが可能である。

このような構成とすることにより、昇圧型ＤＣ／ＤＣコンバータを確実に起動することが可能となる。なお、図２の回路構成、及び、図３のタイミングチャートでは、ソフトスタート期間と非同期整流駆動期間を一致させた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ソフトスタート電圧ＳＳが所定の閾値に達した時点で非同期整流駆動方式から同期整流駆動方式への切り替えを行うなど、様々なバリエーションが考えられる。

次に、本発明に係る昇圧型ＤＣ／ＤＣコンバータの応用例について説明する。図４は、本発明に係る電源ＩＣの一構成例を示す図である。本構成例の電源ＩＣ３００は、同期整流方式を採用した１チャンネルの昇圧型ＤＣ／ＤＣコンバータ、正負チャージポンプ、１２チャンネルのレベルシフタを１チップで制御するＴＦＴ−液晶表示パネル用システム電源ＩＣである。電源ＩＣ３００における入力電圧ＶＣＣの入力範囲は１．６〜３．８Ｖであり、低電圧動作、低消費電力を実現することが可能である。

第１の特長は、ＤＲＶ＿ＥＮ端子により、同期整流方式の昇圧型ＤＣ／ＤＣコンバータとして、若しくは、非同期整流方式の昇圧型コントローラとして、任意に用いることが可能な点である。第２の特長は、正負チャージポンプを備えている点である。第３の特長は１２チャンネルのレベルシフタを備えている点である。第４の特長は、外付け抵抗によりスイッチング周波数を設定可能（０．５〜２．０ＭＨｚ）な点である。第５の特長は、各種のＩＣ保護回路（低電圧誤動作防止回路、温度保護回路、過電流保護回路、過電圧保護回路、タイマラッチ式出力地絡保護回路）を内蔵している点である。第６の特長は、ＶＢＧＡ０６３Ｗ０５０パッケージを採用した点である。

次に、電源ＩＣ３００に内蔵された主要な回路ブロックの説明を行う。

基準電圧生成回路３０１は、１．２Ｖ（ｔｙｐ）の内部基準電圧を生成する。

温度保護回路（ＴＳＤ［Thermal Shutdown］回路）３０２は、ＩＣ内部温度が１７５℃（ｔｙｐ）となったときに、電源ＩＣ３００の動作をシャットダウンさせる。

低電圧誤動作防止回路（ＵＶＬＯ［Under Voltage Lock-Out］回路）３０３は、入力電圧ＶＣＣが１．３５Ｖ（ｔｙｐ）以下となったときに、電源ＩＣ３００の動作をシャットダウンし、入力電圧ＶＣＣが１．４Ｖ（ｔｙｐ）以上となったときに電源ＩＣ３００の動作を開始させる。

エラーアンプ３０４は、出力電圧ＡＶＤＤに応じたフィードバック電圧ＦＢと、基準電圧との差分を増幅して誤差電圧を生成する。

発振回路３０５は、昇圧型ＤＣ／ＤＣコンバータに用いる三角波電圧ＳＡＷと、チャージポンプに用いるクロック信号ＣＬＫを生成する。ＲＴ端子に接続される外付け抵抗の抵抗値を調整することにより、発振周波数を０．５〜２．０ＭＨｚの範囲で任意に設定することが可能である。なお、クロック信号ＣＬＫのデューティは５０％（ｔｙｐ）であり、その発振周波数は三角波電圧ＳＡＷの発振周波数と同値である。

ＰＷＭコンパレータ３０６は、昇圧型ＤＣ／ＤＣコンバータに含まれる回路ブロックであり、エラーアンプ３０４の出力と三角波電圧ＳＡＷとを比較し、スイッチングデューティを決定する。スイッチングデューティは、最大９２％（ｔｙｐ）に制限されている。

ＤＣ／ＤＣドライバ３０７は、昇圧型ＤＣ／ＤＣコンバータに含まれるドライバ回路ブロックであり、同期整流トランジスタＭ１、出力トランジスタＭ２、及び、ブートストラップ用トランジスタＭ３のオン／オフ制御を行う。なお、ＤＣ／ＤＣドライバ３０７は、図１のドライバ１０３及び１０４、並びに、ドライバ制御回路１０７に相当する。

ソフトスタート回路３０８及び３０９は、昇圧型ＤＣ／ＤＣコンバータ、正チャージポンプ、及び、負チャージポンプを起動する際に、３．０ｍｓ（ｔｙｐ）のソフトスタート期間にわたって、出力電圧（ＳＵＰ、ＶＧＨ、ＶＧＬ）を緩やかに立ち上げるための回路ブロックである。このようなソフトスタート回路３０８及び３０９を備えたことにより、出力コンデンサや負荷（いずれも不図示）への突入電流を低減することが可能となる。

正チャージポンプドライバ３１０は、正チャージポンプのコントローラ回路であり、帰還電圧ＦＢＰが０．４０Ｖ（ｔｙｐ）となるようにスイッチング振幅を制御する。

負チャージポンプドライバ３１１は、負チャージポンプのコントローラ回路であり、帰還電圧ＦＢＮが０．４０Ｖ（ｔｙｐ）となるようにスイッチング振幅を制御する。

コントローラ３１２は、レベルシフタ３１３のコントローラ回路であり、ＩＮ１端子〜ＩＮ１３端子に入力された信号の論理レベルに応じて、ＯＵＴ１端子〜ＯＵＴ１２端子から出力される信号の論理レベルを制御する。

レベルシフタ３１３は、コントローラ３１２からの入力信号をレベルシフトすることにより、正チャージポンプの出力電圧ＶＧＨと負チャージポンプの出力電圧ＶＧＬとの間でパルス駆動する出力信号を生成し、これをＯＵＴ１端子〜ＯＵＴ１２端子に出力する。

オン／オフシーケンサ３１４は、電源ＩＣ３００の起動シーケンスやシャットダウンシーケンスを制御する。

出力地絡保護回路３１５は、ＦＢ端子、ＦＢＰ端子、及び、ＦＢＮ端子の各端子電圧を監視して出力地絡を検出し、出力地絡状態が６５．５ｍｓ（ｔｙｐ）（発振周波数＝２ＭＨｚ時）以上にわたって継続された時点で、電源ＩＣ３００をシャットダウンさせる。なお、ショート検出電圧（ｔｙｐ）は、ＦＢ端子、ＦＢＰ端子、及び、ＦＢＮ端子のいずれについても、出力目標値の５０％に設定されている。

図５は、電源ＩＣ３００のピン配置図であり、図６は、ピンの機能一覧表である。Ａ１ピン（ＶＣＣ）は、電源入力端子である。Ａ２ピン（ＦＢ）は、昇圧ＤＣ／ＤＣフィードバック端子である。Ａ３ピン（ＲＥＦ）は、基準電圧出力端子である。Ａ４ピン（ＰＧＮＤ）は、昇圧ＤＣ／ＤＣドライバＧＮＤ端子である。Ａ５ピン（ＧＤ）は、昇圧ＤＣ／ＤＣ外付けＦＥＴゲートドライバ出力端子である。Ａ６ピン（ＳＷ）は、昇圧ＤＣ／ＤＣスイッチング端子である。Ａ７ピン及びＡ８ピン（ＳＵＰ）は、いずれも、昇圧ＤＣ／ＤＣ出力端子である。

Ｂ１ピンは、欠番である。Ｂ２ピン（ＲＴ）は、周波数設定抵抗端子である。Ｂ３ピン（ＦＢＰ）は、正チャージポンプフィードバック端子である。Ｂ４ピン（ＧＮＤ）は、ＧＮＤ端子である。Ｂ５ピン及びＢ６ピン（ＳＷ）は、いずれも昇圧ＤＣ／ＤＣスイッチング端子である。Ｂ７ピン（ＳＵＰ）は、昇圧ＤＣ／ＤＣ出力端子である。Ｂ８ピン（ＳＵＰ＿ＣＰ）は、チャージポンプ電源入力端子である。

Ｃ１ピン（ＣＯＭＰ）は、昇圧ＤＣ／ＤＣエラーアンプ出力端子である。Ｃ２ピン（ＦＢＮ）は負チャージポンプフィードバック端子である。Ｃ３ピン（ＣＰ＿ＳＥＬＥＣＴ）は、正チャージポンプ切替端子である。なお、ＣＰ＿ＳＥＬＥＣＴ＝Ｈのときには、正チャージポンプがＶＣＣ×３倍昇圧動作モードとなり、ＣＰ＿ＳＥＬＥＣＴ＝Ｌのときには正チャージポンプがＶＣＣ×２倍昇圧動作モードとなる。Ｃ４ピン（ＰＧＮＤ）は、昇圧ＤＣ／ＤＣドライバＧＮＤ端子である。Ｃ５ピン（ＶＳ）は、ＡＶＤＤ出力コントロール端子である。Ｃ６ピン（ＶＳＯＦＦ）は、ＡＶＤＤ出力ディスチャージ端子である。Ｃ７ピン（ＢＯＯＴ）は昇圧ＤＣ／ＤＣブート用容量接続端子である。Ｃ８ピン（ＣＰＰ１）は、正チャージポンプフライングコンデンサ接続端子である。

Ｄ１ピン（ＩＮ１１）は、レベルシフタ入力端子である。Ｄ２ピン（ＤＲＶ＿ＥＮ）は昇圧ＤＣ／ＤＣドライバ切替端子である。なお、ＤＲＶ＿ＥＮ＝Ｈのときには、電源ＩＣ３００が外付けＦＥＴ駆動モードとなり、ＤＲＶ＿ＥＮ＝Ｌのときには、電源ＩＣ３００が内蔵ＦＥＴ駆動モードとなる。Ｄ３ピン（ＳＥＱ）は、シーケンスコントロール端子である。なお、ＳＥＱ＝Ｈのときには、電源ＩＣ３００が通常動作モードとなり、ＳＥＱ＝Ｌの時には、電源ＩＣ３００がシャットダウンモードとなる。Ｄ４ピン（ＰＧＮＤ）は、昇圧ＤＣ／ＤＣドライバＧＮＤ端子端子である。Ｄ５ピン（ＳＵＰ＿Ｓ）は、昇圧ＤＣ／ＤＣ出力センス端子である。Ｄ６ピン（ＶＧＨＯＦＦ）は、正チャージポンプ出力ディスチャージ端子である。Ｄ７ピン（ＣＰＨ２）及びＤ８ピン（ＣＰＨ１）は、いずれも正チャージポンプフライングコンデンサ接続端子である。

Ｅ１ピン（ＩＮ１）、Ｅ２ピン（ＩＮ５）、及び、Ｅ３ピン（ＩＮ９）は、いずれもレベルシフタ入力端子である。Ｅ４ピン（ＧＮＤ）は、ＧＮＤ端子である。Ｅ５ピン（ＯＵＴ１）は、レベルシフタ出力端子である。Ｅ６ピン（ＶＧＨ）は、正チャージポンプ出力端子である。Ｅ７ピン（ＯＵＴ５）は、レベルシフタ出力端子である。Ｅ８ピン（ＣＰＨ３）は、正チャージポンプフライングコンデンサ接続端子である。

Ｆ１ピン（ＩＮ２）、Ｆ２ピン（ＩＮ６）、及び、Ｆ３ピン（ＩＮ１０）は、いずれもレベルシフタ入力端子である。Ｆ４ピン（ＶＧＬ）は負チャージポンプ出力端子である。Ｆ５ピン（ＯＵＴ９）、Ｆ６ピン（ＯＵＴ２）、及び、Ｆ７ピン（ＯＵＴ６）は、いずれもレベルシフタ出力端子である。Ｆ８ピン（ＣＰＰ２）は、正チャージポンプフライングコンデンサ接続端子である。

Ｇ１ピン（ＩＮ３）、Ｇ２ピン（ＩＮ７）、及び、Ｇ３ピン（ＩＮ１２）は、いずれもレベルシフタ入力端子である。Ｇ４ピン（ＶＧＬＯＦＦ）は、負チャージポンプ出力ディスチャージ端子である。Ｇ５ピン（ＣＰ２）は、負チャージポンプフライングコンデンサ接続端子である。Ｇ６ピン（ＯＵＴ３）、Ｇ７ピン（ＯＵＴ７）、及び、Ｇ８ピン（ＯＵＴ１１）は、いずれもレベルシフタ出力端子である。

Ｈ１ピン（ＩＮ４）、Ｈ２ピン（ＩＮ８）、及び、Ｈ３ピン（ＩＮ１３）は、いずれもレベルシフタ入力端子である。Ｈ４ピン（ＣＰＬ）は、負チャージポンプフライングコンデンサ接続端子である。Ｈ５ピン（ＯＵＴ１０）、Ｈ６ピン（ＯＵＴ４）、Ｈ７ピン（ＯＵＴ８）、及び、Ｈ８ピン（ＯＵＴ１２）は、いずれもレベルシフタ出力端子である。

次に、電源ＩＣ３００の電源起動シーケンスについて説明する。図７は、電源ＩＣ３００の電源起動シーケンスの一例を示すタイミングチャートである。本図に示すように、電下ＩＣ３００の電源起動シーケンスは、ＧＮＤ→ＶＣＣ→ロジック信号（ＳＥＱ）→ＳＵＰ→ＶＧＬ・ＶＧＨ→ＡＶＤＤの順となる。レベルシフタ３１３の出力は、ＶＧＨとＶＧＬが起動し、レベルシフタ３１３の駆動電圧が確保されるまでハイインピーダンス状態となる。レベルシフタ３１３の出力異常動作を防止するために、ＶＧＬ及びＶＧＨの遷移期間中には、レベルシフタ３１３へのロジック入力をハイレベルまたはローレベルに固定することが望ましい。なお、上記の電源起動シーケンス中におけるロジック信号とは、信号の立ち上がり／立ち下がりだけではなく、ハイレベル入力またはローレベル入力も含む。

次に、電源ＩＣ３００を用いたアプリケーション例について説明する。

図８は、電源ＩＣ３００の第１の接続例を示すアプリケーション回路図（ＶＣＣ＝２．５Ｖまたは３．３Ｖ、同期整流方式の昇圧型ＤＣ／ＤＣコンバータとして使用時（内蔵ＦＥＴ駆動モード選択時））である。本図に示すように、ＤＲＶ＿ＥＮ端子をＧＮＤショートすると、内蔵ＦＥＴを用いた同期整流方式の昇圧ＤＣ／ＤＣコンバータとして、電源ＩＣ３００を用いることができる。このとき、ＧＤ端子はオープンとすればよい。

図９は、電源ＩＣ３００の第２の接続例を示すアプリケーション回路図（ＶＣＣ＝１．８Ｖ、２．５Ｖ、または、３．３Ｖ、非同期整流方式の昇圧型ＤＣ／ＤＣコントローラとして使用時（外付けＦＥＴ駆動モード選択時））である。本図に示すように、ＤＲＶ＿ＥＮ端子をＶＣＣショートすると、外付けＦＥＴと外付けダイオードを用いた非同期整流方式の昇圧型ＤＣ／ＤＣコントローラとして、電源ＩＣ３００を用いることができる。この駆動モードでは、ダイオードによる整流を行うため、外付けのダイオードが必要となる。なお、ＳＷ端子とＢＯＯＴ端子はいずれもオープンとすればよい。

次に、携帯電話端末に搭載され、バッテリの出力電圧を変換して端末各部（例えばＴＦＴ［Thin Film Transistor］液晶表示パネル）の駆動電圧を生成する昇圧型ＤＣ／ＤＣコンバータに本発明を適用した場合を例に挙げて説明を行う。

図１０は、携帯電話端末への適用例を示すブロック図（特に、ＴＦＴ液晶表示パネルへの電源系部分）である。本図に示すように、本適用例の携帯電話端末は、電源ＩＣ３００と、バッテリ４００と、タイミングコントローラ５００と、ＴＦＴ液晶表示パネル６００と、ゲートドライバ７００と、ソースドライバ８００と、階調部９００と、を有する。

電源ＩＣ３００は、先に説明済みの半導体集積回路装置である。図１０では、電源ＩＣ３００に含まれる回路ブロックとして、レベルシフタ３１３と電源ブロック３２０のみを描写したが、具体的な回路構成は、図４で示した通りである。なお、電源ブロック３２０は、ＡＶＤＤを生成する昇圧型ＤＣ／ＤＣコンバータ、ＶＧＨを生成する正チャージポンプ、及び、ＶＨＬを生成する負チャージポンプを一まとめにした回路ブロックである。

バッテリ４００は、電源ＩＣ３００に入力される入力電圧ＶＣＣの供給源であり、リチウムイオン電池などを好適に用いることができる。

タイミングコントローラ５００は、ＴＦＴ液晶表示パネル６００の垂直走査信号を生成するロジック回路である。

ＴＦＴ液晶表示パネル６００は、ゲートドライバ７００から入力されるゲート駆動信号と、ソースドライバ８００から入力されるソース駆動信号と、に応じた映像出力を行う。

ゲートドライバ７００は、電源ＩＣ３００からＶＧＨとＶＧＬを受けて動作し、タイミングコントローラ５００から入力される垂直走査信号に基づいて、ＴＦＴ液晶表示パネル６００のゲート駆動信号を生成する。

ソースドライバ８００は、階調部９００から入力される階調信号に基づいて、ＴＦＴ液晶表示パネル６００のソース駆動信号を生成する。

階調部９００は、電源ＩＣ３００からＡＶＤＤを受けて動作し、映像ソース（不図示）から入力される映像信号に応じた階調信号を生成する。

また、本図には明示されていないが、本適用例の携帯電話端末は、上記構成要素のほかにも、その本質的な機能（通信機能など）を実現する手段として、送受信回路部、スピーカ部、マイク部、表示部、操作部、メモリ部など、を当然に有する。

このように本発明に係る昇圧型ＤＣ／ＤＣコンバータを備えた携帯電話端末であれば、端末サイズを大型化することなく、バッテリ４００の寿命を延ばすことが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、同期整流方式を採用した昇圧型ＤＣ／ＤＣコンバータの電力損失低減を図る上で有用な技術であり、入力電圧よりも高い出力電圧が必要なあらゆる電子機器（特に、電池を電源とするポータブル機器）について好適に利用することができる。

１００ 半導体装置（電源ＩＣ）
１０１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
１０２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
１０３、１０４ ドライバ
１０５ Ｐチャネル型ＭＯＳ電界効果トランジスタ（ブートストラップ用）
１０６ 抵抗
１０７ ドライバ制御回路
１０８ ＰＷＭコンパレータ
１０９ エラーアンプ
１１０ 発振回路
１１１ 基準電圧生成回路
１１２ ソフトスタート回路
１１３ 保護回路
２０１ インダクタ
２０２ コンデンサ
２０３ コンデンサ（ブートストラップ用）
２０４、２０５ 抵抗
ＢＤ ボディダイオード（寄生ダイオード）
１〜３ レベルシフタ
４、５ デッドタイム生成部
６、７ 論理積演算器
８ 否定論理積演算器
９、１０ 否定論理和演算器
１１ インバータ
３００ 電源ＩＣ
３０１ 基準電圧生成回路
３０２ 温度保護回路（ＴＳＤ）
３０３ 低電圧誤動作防止回路（ＵＶＬＯ）
３０４ エラーアンプ
３０５ 発振回路
３０６ ＰＷＭコンパレータ
３０７ ＤＣ／ＤＣドライバ
３０８、３０９ ソフトスタート回路
３１０ 正チャージポンプドライバ
３１１ 負チャージポンプドライバ
３１２ コントローラ
３１３ レベルシフタ
３１４ オン／オフシーケンサ
３１５ 出力地絡保護回路
３２０ 電源ブロック
Ｍ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｍ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｍ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ（ブートストラップ用）
４００ バッテリ
５００ タイミングコントローラ
６００ ＴＦＴ液晶表示パネル
７００ ゲートドライバ
８００ ソースドライバ
９００ 階調部

Claims (8)

1. 入力電圧から所望の出力電圧を生成するためにインダクタの一端に各々接続されたＮチャネル型の出力トランジスタ及び同期整流トランジスタと、
   接地電圧と前記入力電圧との間で前記出力トランジスタの第１ゲート信号をパルス駆動する第１ドライバと、
   前記インダクタの一端に現れるスイッチ電圧を少なくとも前記同期整流トランジスタのオンスレッショルド電圧分だけ高めたブート電圧を生成するブートストラップ回路と、
   前記スイッチ電圧と前記ブート電圧との間で前記同期整流トランジスタの第２ゲート信号をパルス駆動する第２ドライバと、
   基準電圧を生成する基準電圧生成回路と、
   前記出力電圧に応じた帰還電圧と前記基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと、
   昇圧型ＤＣ／ＤＣコンバータが起動してから所定のソフトスタート期間にわたって前記誤差電圧を緩やかに上昇させるためのソフトスタート回路と、
   三角波電圧を生成する発振回路と、
   前記誤差電圧と前記三角波電圧とを比較してパルス幅変調信号を生成するＰＷＭコンパレータと、
   前記パルス幅変調信号に基づき前記第１ドライバと前記第２ドライバを介して前記出力トランジスタと前記同期整流トランジスタのオン／オフ制御を行うドライバ制御回路と、
   を有する昇圧型ＤＣ／ＤＣコンバータであって、
   前記ブートストラップ回路は、前記入力電圧の印加端と前記ブート電圧の印加端との間に、前記ドライバ制御回路によってオン／オフ制御されるＰチャネル型電界効果トランジスタを含んでおり、
   前記ドライバ制御回路は、
   前記入力電圧と前記接地電圧との間でパルス駆動される第１論理信号をレベルシフトすることにより、前記ブート電圧と前記スイッチ電圧との間でパルス駆動される第３ゲート信号を生成して前記Ｐチャネル型電界効果トランジスタのゲートに出力する第１レベルシフタと；
   前記入力電圧と前記接地電圧との間でパルス駆動される第２論理信号をレベルシフトすることにより、前記ブート電圧と前記スイッチ電圧との間でパルス駆動される第３論理信号を生成して前記第２ドライバに出力する第２レベルシフタと；
   前記第２ゲート信号をレベルシフトすることにより、前記入力電圧と前記接地電圧との間でパルス駆動される第４論理信号を生成する第３レベルシフタと；
   前記入力電圧と前記接地電圧との間で動作し、前記第４論理信号に所定の遅延を与えて第１遅延信号を生成する第１デッドタイム生成部と；
   前記入力電圧と前記接地電圧との間で動作し、前記第１ゲート信号に所定の遅延を与えて第２遅延信号を生成する第２デッドタイム生成部と；
   前記入力電圧と前記接地電圧との間で動作し、前記ソフトスタート期間にはローレベルに維持されて前記ソフトスタート期間が満了した時点でハイレベルとなるソフトスタート終了信号と第５論理信号との論理積演算により前記第２論理信号を生成する第１論理積演算器と；
   前記入力電圧と前記接地電圧との間で動作し、前記ソフトスタート終了信号と前記第１遅延信号との論理積演算により第６論理信号を生成する第２論理積演算器と；
   前記入力電圧と前記接地電圧との間で動作し、前記パルス幅変調信号と前記第１ゲート信号との否定論理積演算により前記第１論理信号を生成する否定論理積演算器と；
   前記入力電圧と前記接地電圧との間で動作し、前記パルス幅変調信号と前記第２遅延信号との否定論理和演算により前記第５論理信号を生成する第１否定論理和演算器と；
   前記入力電圧と前記接地電圧との間で動作し、前記第６論理信号と第７論理信号との否定論理和演算により第８論理信号を生成して前記第１ドライバに出力する第２否定論理和演算器と；
   前記パルス幅変調信号を論理反転して前記第８論理信号を生成するインバータと；
   を含み、
   前記出力トランジスタと前記Ｐチャネル型電界効果トランジスタとを同期してオン／オフさせ、
   前記出力トランジスタと前記同期整流トランジスタの同時オンを防止し、かつ、
   前記昇圧型ＤＣ／ＤＣコンバータが起動してから前記ソフトスタート期間にわたって、前記同期整流トランジスタをオフさせたまま、前記出力トランジスタのみをオン／オフさせる非同期整流駆動を行い、その後、前記出力トランジスタと前記同期整流トランジスタを相補的にオン／オフさせる同期整流駆動を行う、
   ことを特徴とする昇圧型ＤＣ／ＤＣコンバータ。
2. 前記ブートストラップ回路は、前記入力電圧の印加端と前記ブート電圧の印加端との間に、電流制限抵抗を含んでいることを特徴とする請求項１に記載の昇圧型ＤＣ／ＤＣコンバータ。
3. 前記出力トランジスタ、前記同期整流トランジスタ、前記第１ドライバ、前記第２ドライバ、前記ブートストラップ回路、前記ドライバ制御回路、前記基準電圧生成回路、前記エラーアンプ、前記ソフトスタート回路、前記発振回路、及び、前記ＰＷＭコンパレータは、いずれも半導体装置に集積化されていることを特徴とする請求項１または請求項２に記載の昇圧型ＤＣ／ＤＣコンバータ。
4. 前記半導体装置には、前記ブートストラップ回路を形成する素子として、前記スイッチ電圧の印加端と前記ブート電圧の印加端との間に、ブートストラップ用のコンデンサが外付けされていることを特徴とする請求項３に記載の昇圧型ＤＣ／ＤＣコンバータ。
5. 前記半導体装置には、前記入力電圧の印加端と前記スイッチ電圧の印加端との間に、前記インダクタが外付けされていることを特徴とする請求項３または請求項４に記載の昇圧型ＤＣ／ＤＣコンバータ。
6. 前記入力電圧の供給源である電源と、
   前記入力電圧から前記出力電圧を生成する請求項１〜請求項５のいずれかに記載の昇圧型ＤＣ／ＤＣコンバータと、
   前記出力電圧を受けて動作する負荷と、
   を有することを特徴とする電子機器。
7. 前記電源は、バッテリであることを特徴とする請求項６に記載の電子機器。
8. 前記負荷は、液晶表示パネルであることを特徴とする請求項６または請求項７に記載の電子機器。

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