JP6213381B2

JP6213381B2 - スイッチング電源装置

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Publication number: JP6213381B2
Application number: JP2014114862A
Authority: JP
Inventors: 宏和定松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-06-03
Filing date: 2014-06-03
Publication date: 2017-10-18
Anticipated expiration: 2034-06-03
Also published as: JP2015231247A

Description

本発明は、半導体スイッチング素子をＰＷＭ制御することで負荷に供給する出力電圧を制御するスイッチング電源装置に関する。

スイッチング電源装置については、半導体スイッチング素子や負荷に過電流が流れることを防止するため、過電流保護を行うことが一般的である。この過電流保護は、例えば半導体スイッチング素子がオンした期間に流れる電流を抵抗素子により電圧に変換して検出し、その電圧を検出用閾値電圧と比較して行う。

例えば図１１に示すように、ＩＣ（集積回路）として構成される降圧型スイッチング電源装置１の外部には、電源ＶＩＮとグランド（ＧＮＤ（１））との間に、抵抗素子２（RSHUNT）、ＰチャネルＭＯＳＦＥＴ３、コイル４（Ｌ１）及び抵抗素子５（ＲＬ）の直列回路が接続されている。ＰチャネルＭＯＳＦＥＴ３のドレインにはダイオード６（Ｄ１）のカソードが接続され、ダイオード６のアノードはグランドに接続されている。抵抗素子５には、コンデンサ７（Ｃ１）が並列に接続されている。ＰチャネルＭＯＳＦＥＴ３のソースは、スイッチング電源装置１の端子ＯＣＩＮに接続され、ＰチャネルＭＯＳＦＥＴ３のゲートは同端子ＧＡＴＥに接続されている。そして、コイル４と抵抗素子５との共通接続点が電圧ＶＯＵＴの出力端子となっている。

電圧ＶＯＵＴとグランドとの間には、抵抗素子８及び９の直列回路が接続されており、両者の共通接続点は、スイッチング電源装置１の端子ＶＤＥＴに接続されている。端子ＶＤＥＴは、スイッチング素子１の内部でオペアンプ１０の反転入力端子に接続されており、オペアンプ１０の非反転入力端子には、出力電圧制御用の基準電圧VREF1が与えられている。オペアンプ１０の出力端子（信号AMPOUT）は、次段のコンパレータ１１（ＰＷＭ信号生成回路）の非反転入力端子に接続されており、コンパレータ１１の反転入力端子には、発振回路１２が出力するＰＷＭ制御の搬送波（三角波ＣＴＴ）が入力されている。

コンパレータ１１の出力端子（信号COMPOUT，ＰＷＭ信号）は、波形整形回路（PWM LOGIC）１３の入力端子に接続されている。波形整形回路１３は、入力されるＰＷＭ信号を、例えば２個直列接続したＮＯＴゲートを介すことで波形整形した信号PWMOUTを駆動回路（DRIVER）１４に出力する。駆動回路１４には、グランドＧＮＤ（２）を基準として、グランドＧＮＤ（１）に対応した電源（１）よりも高い電圧の電源（２）が供給されている。そして、駆動回路１４は、入力される信号PWMOUTに応じたゲート信号を、端子ＧＡＴＥを介してＰチャネルＭＯＳＦＥＴ３のゲートに出力する。

端子ＯＣＩＮは、スイッチング電源装置１の内部でコンパレータ１５の反転入力端子に接続されており、コンパレータ１５の非反転入力端子には基準電圧VREF2が与えられている。コンパレータ１５には電源ＶＩＮが入力されており、コンパレータ１５は、その電圧ＶＩＮと端子ＯＣＩＮの電圧との電位差を、過電流検出用の基準電圧VREF2と比較する。

コンパレータ１５の出力端子（信号OCOUT）は、フリップフロップ１６のセット端子Ｓ（負論理）に接続されており、フリップフロップ１６のクロック端子ＣＬＫには、発振回路１２より出力されるクロック信号ＣＬＫが入力されている。クロック信号ＣＬＫは、ＰＷＭ制御の搬送波ＣＴＴに同期した同じ周波数の矩形波である。そして、フリップフロップ１６の出力端子Ｑより、過電流検出信号FFOUTが外部に出力される。

図１２に示すように、ゲート信号（ＧＡＴＥ）がローレベルとなりＰチャネルＭＯＳＦＥＴ３がオンしている期間に、抵抗素子２及びコイル４に電流が流れ、その電流が過電流状態であれば、電位差（ＶＩＮ−ＯＣＩＮ）は基準電圧VREF2を超える。そのタイミングで、コンパレータ１５の出力信号OCOUTはローレベルに変化する。そのローレベルに変化した状態をフリップフロップ１６でラッチすることで、検出信号FFOUTがハイレベル（アクティブ）となる。尚、以下に示す特許文献１は図１１に示す構成に対応するものではなく、一般的なスイッチング電源装置の一例を提示したものである。

特開２００９−２７８２２６号公報

上記構成のスイッチング電源装置１では、ＰＷＭ制御の搬送波ＣＴＴに同期したクロック信号ＣＬＫの立上りエッジでコンパレータ１５の出力信号OCOUTがローレベルに変化した状態を捉えて過電流検出を行うことを意図している。しかしながら、コンパレータ１１よりＰＷＭ信号が出力されてから、ＰチャネルＭＯＳＦＥＴ３が実際にオンして負荷のコイル４が通電されるまでに、波形整形回路１３及び駆動回路１４を経由している。そのため、搬送波に同期したタイミングが、ＰチャネルＭＯＳＦＥＴ３がオンしているタイミングに必ずしも同期せず、過電流の検出ができなくなるおそれがある。

すなわち、図１２に示すように、コンパレータ１５の出力信号OCOUTがローレベルになるタイミングがクロック信号ＣＬＫの立上りエッジよりも後になれば、フリップフロップ１６が前記ローレベルへの変化を捉えることができず、信号FFOUTがローレベルのままとなり過電流が検出できない。
本発明は上記事情に鑑みてなされたものであり、その目的は、過電流検出をより確実に行うことができるスイッチング電源装置を提供することにある。

請求項１記載のスイッチング電源装置によれば、電圧比較回路は、負荷と直列に接続される半導体スイッチング素子がオンした際に電流が流れる通電経路に配置される抵抗素子の端子電圧と、過電流検出用の基準電圧とを比較する。そして、ラッチ回路は、ＰＷＭ信号生成回路の出力端子から半導体スイッチング素子の導通制御端子までの信号経路中の信号を用いて、電圧比較回路の出力信号を、半導体スイッチング素子がオンからオフに移行する期間にラッチする。

すなわち、信号経路中の信号を用いてラッチ回路に電圧比較回路の出力信号をラッチさせることで、ＰＷＭ信号の搬送波のレベル変化タイミングと、前記ＰＷＭ信号が半導体スイッチング素子の導通制御端子に与えられて実際にスイッチング動作するタイミングとの時間差が縮小される。したがって、ラッチ回路は、電圧比較回路が過電流を検出した際に出力した信号を取りこぼすことなく確実にラッチすることができる。

また、請求項１記載のスイッチング電源装置によれば、ラッチ回路に入力するラッチ信号に、ＰＷＭ信号に応じて、駆動回路が半導体スイッチング素子の導通制御端子に出力する駆動信号を用いる。すなわち、前記駆動信号は、上記導通制御端子に直接出力される信号であるから、その信号の変化は半導体スイッチング素子のスイッチング動作と時間差が殆ど無い。したがって、ラッチ回路は、半導体スイッチング素子がオンからオフに移行する期間にラッチ動作を一層確実に行うことができる。

第１実施形態であり、スイッチング電源装置の構成を示す図動作タイミングチャート第２実施形態であり、スイッチング電源装置の構成を示す図第３実施形態であり、スイッチング電源装置の構成を示す図第４実施形態であり、スイッチング電源装置の構成を示す図動作タイミングチャート第５実施形態であり、スイッチング電源装置の構成を示す図動作タイミングチャート第６実施形態であり、スイッチング電源装置の構成を示す図動作タイミングチャート従来技術を示す、スイッチング電源装置の構成を示す図動作タイミングチャート

（第１実施形態）
以下、図１１と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１に示すように、本実施形態のスイッチング電源装置２１は、内部の構成要素はスイッチング電源装置１と同じであるが、フリップフロップ１６（ラッチ回路）のクロック端子ＣＬＫには、発振回路１２（図１では図示せず）が出力するクロック信号ではなく、波形整形回路１３が出力する信号ＣＬＫが入力されている。この信号ＣＬＫは、信号PWMOUTと同相である。したがって、駆動能力に問題が無ければ、信号PWMOUTをフリップフロップ１６のクロック端子ＣＬＫに与えても良い。

次に、本実施形態の作用について説明する。図２に示すように、フリップフロップ１６のクロック端子ＣＬＫには、ＰチャネルＭＯＳＦＥＴ３（半導体スイッチング素子）のゲート信号との遅延時間差がごく僅かの信号ＣＬＫ（PWMOUT）が与えられている。したがって、ＰチャネルＭＯＳＦＥＴ３がオンしている期間に流れる電流が過電流状態になり、コンパレータ１５の出力信号OCOUTがローレベルに変化した場合、フリップフロップ１６はその信号変化を信号ＣＬＫの立上りエッジで確実にラッチして検出信号FFOUTをハイレベルにできる。

以上のように本実施形態によれば、コンパレータ１５（電圧比較回路）は、コイル４と直列に接続されるＰチャネルＭＯＳＦＥＴ３がオンした際に電流が流れる通電経路に配置される抵抗素子２の端子電圧と、過電流検出用の基準電圧VREF2とを比較する。そして、フリップフロップ１６は、コンパレータ１１の出力端子からＰチャネルＭＯＳＦＥＴ３のゲートまでの信号経路中の信号を用いて、コンパレータ１５の出力信号を、ＰチャネルＭＯＳＦＥＴ２がオンからオフに移行する期間にラッチする。具体的には、コンパレータ１１（ＰＷＭ信号生成回路）が出力するＰＷＭ信号の波形を整形して出力する波形整形回路１２の出力信号ＣＬＫ（PWMOUT）をラッチ信号としてフリップフロップ１６のクロック端子ＣＬＫに与えるようにした。

すなわち、信号経路中の信号を用いてフリップフロップ１６にコンパレータ１５の出力信号をラッチさせることで、ＰＷＭ信号の搬送波のレベル変化タイミングと、前記ＰＷＭ信号がＰチャネルＭＯＳＦＥＴ３のゲートに与えられて実際にスイッチング動作するタイミングとの時間差が縮小される。したがって、フリップフロップ１６は、コンパレータ１５が過電流を検出した際に出力した信号を取りこぼすことなく確実にラッチすることができる。

（第２実施形態）
図３に示すように、第２実施形態のスイッチング電源装置３１は、フリップフロップ１６のクロック端子ＣＬＫには、駆動回路１４が出力するゲート信号（駆動信号）と同相の信号がレベルシフト回路３２を介して入力されている。第１実施形態と同様に、ゲート信号の駆動能力に問題がなければ、ゲート信号をクロック端子ＣＬＫに与えても良い。

駆動回路１４は、フリップフロップ１６の動作電源である電源（１）よりも電圧が高い電源（２）が供給されて動作するので、ゲート信号の最大振幅も、電源（１）よりも高い電圧となっている。そこで、クロック端子ＣＬＫに入力する信号の最大振幅を、レベルシフト回路３２を介すことで電源（１）の電圧にシフトして出力する。

すなわち、ゲート信号は、信号経路中の信号のうちＰチャネルＭＯＳＦＥＴ３のゲートに直接与えられる信号であるから、その信号の変化はＰチャネルＭＯＳＦＥＴ３のスイッチング動作と時間差が殆ど無い。したがって、フリップフロップ１６は、コンパレータ１５が過電流を検出した際に出力した信号を一層確実にラッチすることができる。

（第３実施形態）
図４に示すように、第３実施形態のスイッチング電源装置４１は、第１実施形態のスイッチング電源装置２１の内部に、抵抗素子２及びＰチャネルＭＯＳＦＥＴ３を配置した構成である。それに伴い。端子ＧＡＴＥに替わる端子Ｄ１には、スイッチング素子４１の内部でＰチャネルＭＯＳＦＥＴ３のドレインが接続されており、外部でダイオード６のカソード及びコイル４の一端が接続されている。

（第４実施形態）
図５に示すように、第４実施形態のスイッチング電源装置５１は、第１実施形態のスイッチング電源装置２１に信号レベル維持回路５２を追加した構成である。信号レベル維持回路５２は、タイマ５３（遅延回路）とＯＲゲート５４とで構成され、タイマ５３の入力端子及びＯＲゲート５４の入力端子の一方には信号ＣＬＫ（PWMOUT）が与えられており、ＯＲゲート５４の入力端子の他方はタイマ５３の出力端子に接続されている。そして、ＯＲゲート５４の出力端子（Ｓ信号）はフリップフロップ１６のセット端子Ｓに接続され、フリップフロップ１６のクロック端子ＣＬＫには、コンパレータ１５の出力信号OCOUTが与えられている。

タイマ５３は、計時動作を停止している期間は出力信号をハイレベルにしており、信号ＣＬＫ（PWMOUT）がローレベルになると出力信号をローレベルにして計時動作を開始する。そして、一定の時間を計時すると計時動作を停止して出力信号をハイレベルに戻す。

次に、第４実施形態の作用について説明する。図６に示すように、信号ＣＬＫ（PWMOUT）のデューティが小さい場合でも、タイマ５３が一定時間を計時する間はローレベル信号を出力する。ＯＲゲート５４は信号ＣＬＫ（PWMOUT）と前記ローレベル信号とのＯＲをとってＳ信号を生成し出力するので、Ｓ信号がローレベルを示す期間は上記一定時間以上確保される。そして、フリップフロップ１６は、コンパレータ１５が過電流状態を検出した際にローレベルになる信号OCOUTの立上りエッジでＳ信号をラッチするので、過電流検出信号FFOUTをハイレベルにできる。

以上のように第４実施形態によれば、信号経路中の信号がアクティブレベルに変化した状態を一定期間維持する信号レベル維持回路５２を備え、フリップフロップ１６は、信号レベル維持回路５２が出力する信号を用いてラッチ動作を行う（すなわち、信号OCOUTの立上りエッジでＳ信号をラッチすることは、結果としてコンパレータ１５が過電流状態を検出した際にローレベルになる信号OCOUTをＳ信号でラッチすることと等価である）。

具体的には、レベル維持回路５２をタイマ５３とＯＲゲート５４とで構成した。したがって、信号ＣＬＫ（PWMOUT）のローレベルデューティが小さい場合でも、信号レベル維持回路５２が出力するＳ信号は、タイマ５３が一定時間を計時する間はローレベルを維持するので、過電流検出信号FFOUTを確実にハイレベル（アクティブ）にできる。

（第５実施形態）
図７に示すように、第５実施形態のスイッチング電源装置６１は、第１実施形態のスイッチング電源装置２１にフリップフロップ６２（第２ラッチ回路）及びＯＲゲート６３を追加した構成である。フリップフロップ６２のセット端子Ｓには、コンパレータ１５の出力信号OCOUTが入力されており、クロック端子ＣＬＫには、発振回路１２より出力されるクロック信号ＣＬＫ（２）が入力されている。ＯＲゲート６３の２つの入力端子は、フリップフロップ１６（第１ラッチ回路）の出力端子Ｑ（信号FFOUT1），フリップフロップ６２の出力端子Ｑ（信号FFOUT2）に接続されており、ＯＲゲート６３の出力端子より過電流検出信号FFOUTが出力される。

次に、第５実施形態の作用について説明する。図８に示すように、ＰＷＭ信号のデューティが１００％でありローレベルが継続する状態では、第１〜第４実施形態の構成では過電流が発生しても、フリップフロップ１６はコンパレータ１５の出力信号OCOUTがローレベルに変化したことを検出できない。これに対して第５実施形態の構成では、フリップフロップ６２側がクロック信号ＣＬＫ（２）の立上りエッジで上記のローレベル変化を検出するので、ＯＲゲート６３を介して過電流検出信号FFOUTをハイレベルにできる。

以上のように第５実施形態によれば、コンパレータ１５の出力信号OCOUTを搬送波ＣＴＴに同期したクロック信号ＣＬＫ（２）に基づきラッチするフリップフロップ６２と、フリップフロップ１６及び６２の出力信号FFOUT1，FFOUT2のＯＲを出力するＯＲゲート６３とを備えたので、ＰＷＭ信号のデューティが１００％である場合でも過電流状態を検出することができる。

（第６実施形態）
図９に示すように、第６実施形態は、スイッチング電源装置１をローサイド駆動方式による昇圧型の構成に適用した場合を示す。すなわち、電源ＶＩＮとグランド（ＧＮＤ（１））との間には、コイル４、ＮチャネルＭＯＳＦＥＴ７１（半導体スイッチング素子）及び抵抗素子２の直列回路が接続されている。ＮチャネルＭＯＳＦＥＴ７１のドレインには、ダイオード６のアノードが接続されており、ダイオード６のカソードが電圧ＶＯＵＴの出力端子となっている。また、前記カソードとグランドとの間には、抵抗素子５及びコンデンサ７の並列回路が接続されている。そして、ＰチャネルＭＯＳＦＥＴのソースが端子ＯＣＩＮに接続されている。

次に、第６実施形態の作用について説明する。図１０に示すタイミングチャートは、ＮチャネルＭＯＳＦＥＴ７１に対応して、信号AMPOUT，COMPOUT，PWMOUT，ＧＡＴＥがハイレベルを示す期間にＮチャネルＭＯＳＦＥＴ７１がオンするように制御する。そして、第１実施形態等と同様に、ＮチャネルＭＯＳＦＥＴ７１がオンしている期間に流れる電流が過電流状態になり、コンパレータ１５の出力信号OCOUTがローレベルに変化した場合、フリップフロップ１６は、ゲート信号との遅延時間差がごく僅かの信号ＣＬＫ（PWMOUT）の立上りエッジでその変化を確実にラッチして、検出信号FFOUTをハイレベルにできる。以上のように構成される第６実施形態によれば、ＮチャネルＭＯＳＦＥＴ７１を用いた昇圧型の構成についても、本発明を同様に適用できる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
波形整形回路１３は、必要に応じて設ければ良い。
第２実施形態におけるレベルシフト回路３２は、駆動回路１４とフリップフロップ１６との動作電源電圧に電位差がある場合に用いれば良い。
第３実施形態を、第２，第４〜実施形態に適用しても良い。
第４実施形態において、タイマ５３に替えてディレイラインなどの遅延回路（遅延素子）を用いても良い。
半導体スイッチング素子は、バイポーラトランジスタやＩＧＢＴなどでも良い。

図面中、２は抵抗素子、３はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、４はコイル（負荷）、１０はオペアンプ（電圧信号出力回路）、１１はコンパレータ（ＰＷＭ信号生成回路）、１３は波形整形回路、１４は駆動回路、１５はコンパレータ（電圧比較回路）、１６はフリップフロップ（ラッチ回路）、２１はスイッチング電源装置を示す。

Claims

電源とグランドとの間に負荷（４）と共に直列に接続される半導体スイッチング素子（３，７１）をＰＷＭ（Pulse Width Modulation）制御することで、前記負荷に供給する出力電圧を制御するスイッチング電源装置において、
前記出力電圧と制御用基準電圧との差に応じた電圧信号を出力する電圧信号出力回路（１０）と、
前記電圧信号と搬送波とを比較してＰＷＭ信号を生成するＰＷＭ信号生成回路（１１）と、
前記半導体スイッチング素子がオンした際に電流が流れる通電経路に配置される抵抗素子の端子電圧と、過電流検出用の基準電圧とを比較する電圧比較回路（１５）と、
前記ＰＷＭ信号生成回路の出力端子から前記半導体スイッチング素子の導通制御端子までの信号経路中の信号を用いて、前記電圧比較回路の出力信号を、前記半導体スイッチング素子がオンからオフに移行する期間にラッチするラッチ回路（１６）と、
前記ＰＷＭ信号に応じて、前記半導体スイッチング素子の導通制御端子に駆動信号を駆動する駆動回路（１４）とを備え、
前記ラッチ回路に入力するラッチ信号に、前記駆動信号を用いることを特徴とするスイッチング電源装置。
前記ラッチ回路の動作電源電圧と、前記駆動回路の動作電源電圧とが異なる際に、
前記ラッチ信号のレベルをシフトして前記ラッチ回路に入力するためのレベルシフト回路（３２）を備えることを特徴とする請求項１記載のスイッチング電源装置。
電源とグランドとの間に負荷（４）と共に直列に接続される半導体スイッチング素子（３，７１）をＰＷＭ（Pulse Width Modulation）制御することで、前記負荷に供給する出力電圧を制御するスイッチング電源装置において、
前記出力電圧と制御用基準電圧との差に応じた電圧信号を出力する電圧信号出力回路（１０）と、
前記電圧信号と搬送波とを比較してＰＷＭ信号を生成するＰＷＭ信号生成回路（１１）と、
前記半導体スイッチング素子がオンした際に電流が流れる通電経路に配置される抵抗素子の端子電圧と、過電流検出用の基準電圧とを比較する電圧比較回路（１５）と、
前記ＰＷＭ信号生成回路の出力端子から前記半導体スイッチング素子の導通制御端子までの信号経路中の信号を用いて、前記電圧比較回路の出力信号を、前記半導体スイッチング素子がオンからオフに移行する期間にラッチするラッチ回路（１６）と、
前記ＰＷＭ信号生成回路が出力するＰＷＭ信号の波形を整形して出力する波形整形回路（１３）とを備え、
前記ラッチ回路のラッチ信号に、前記波形整形回路の出力信号を用いることを特徴とするスイッチング電源装置。
電源とグランドとの間に負荷（４）と共に直列に接続される半導体スイッチング素子（３，７１）をＰＷＭ（Pulse Width Modulation）制御することで、前記負荷に供給する出力電圧を制御するスイッチング電源装置において、
前記出力電圧と制御用基準電圧との差に応じた電圧信号を出力する電圧信号出力回路（１０）と、
前記電圧信号と搬送波とを比較してＰＷＭ信号を生成するＰＷＭ信号生成回路（１１）と、
前記半導体スイッチング素子がオンした際に電流が流れる通電経路に配置される抵抗素子の端子電圧と、過電流検出用の基準電圧とを比較する電圧比較回路（１５）と、
前記ＰＷＭ信号生成回路の出力端子から前記半導体スイッチング素子の導通制御端子までの信号経路中の信号を用いて、前記電圧比較回路の出力信号を、前記半導体スイッチング素子がオンからオフに移行する期間にラッチするラッチ回路（１６）と、
前記信号経路中のＰＷＭ信号がアクティブレベルに変化した状態を一定期間維持する信号レベル維持回路（５２）とを備え、
前記ラッチ回路は、信号レベル維持回路の出力信号を用いてラッチ動作を行うように構成されていることを特徴とするスイッチング電源装置。
前記信号レベル維持回路は、入力信号を遅延させる遅延回路（５３）と、
前記入力信号と前記遅延回路の出力信号とのＯＲをとるＯＲゲート（５４）とで構成されていることを特徴とする請求項４記載のスイッチング電源装置。
前記ラッチ回路を第１ラッチ回路とすると、
前記電圧比較回路の出力信号を前記搬送波に同期した信号に基づきラッチする第２ラッチ回路（６２）と、
前記第１及び第２ラッチ回路の出力信号のＯＲをとるＯＲゲート（６３）とを備えることを特徴とする請求項１から５の何れか一項に記載のスイッチング電源装置。