JP4502210B2 - スイッチング電源と半導体集積回路及び半導体集積回路装置 - Google Patents
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Description
路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
うにするために、言い換えるならば、MOSFETM1のしきい値電圧分だけ中点LXの電位が低下して損失が生じてしまうのを防ぐために、昇圧回路が設けられる。つまり、昇圧回路は、上記MOSFETM1がオン状態のときのゲート電圧を上記入力電圧Vinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。
と、昇圧電位側から電源VDDに逆流が起きるで同様のデットタイムが設けられる。このデットタイムは、特に制限されないが、上記PWM信号に対応した信号lg及びhgを形成する制御回路CONTにより設定される。以上により、本発明は電源電圧VDDの低電圧化に際しても、十分なスイッチ素子M1の駆動電圧を得ることができる昇圧回路を提供できる。
M2に代えて、ダイオードD1が用いられる。このようにダイオードD1を用いた場合には、オン状態での順方向電圧Vfだけ電圧損失が発生する反面、そのアノードとカソードの電位関係でオン/オフが自動的に行われるために、前記のような制御信号lgが不要となる。いわゆる降圧型スイッチング電源では、上記制御信号lg、hgは図2に示すように相補的な関係にある。この実施例における昇圧回路のMOSFETM3の制御信号LGは、MOSFETM1の制御信号hgを元に生成すれば良い。この実施例においても、前記図4、図5及び図6のような構成とすることができる。
Is≒Id ・・・・(2)式
Vo=Vbt−Id×R3≒Vbt−Is×R3 ・・・・(3)式
(1)式で,Vgsは上記MOSFETM5の特性で決まる値である。
上記式から、
Vo=Vbt−(Vi−Vgs)×(R3/R4) ・・・・(4)
が導出できる。ここで、インバータ回路INV3の入力電圧,すなわち上記ドレイン電圧Voがその論理しきい値よりも低い電位となるように上記抵抗R3,R4の値を設定する。これにより、インバータ回路INV3は昇圧電圧Vbtに対応したハイレベルを出力し、インバータ回路INV4からは中点LXの電位に対応したロウレベルの駆動信号HGが形成される。
Claims (25)
- インダクタと、
上記インダクタの一端に一端が接続され他端が回路の接地電位に接続され、出力電圧を形成するキャパシタと、
上記インダクタの他端に接続され入力電圧から上記インダクタに流す電流を制御するスイッチ素子と、
上記スイッチ素子がオフ状態のときに上記インダクタの他端を所定電位にする素子と、
上記スイッチ素子を駆動する駆動回路と、
上記インダクタの他端に一端が接続されたブートストラップ容量と、かかるブートストラップ容量の他端と外部電源端子との間にソース−ドレイン経路が接続されたMOSFETとを有し、上記ブートストラップ容量の他端に上記駆動回路の動作電圧とされる昇圧電圧を生成することが可能である昇圧回路と、
上記素子が導通状態のときに上記MOSFETをオン状態にさせ、上記素子が非導通状態のときに上記MOSFETをオフ状態にさせるスイッチ制御信号を形成するレベルシフト回路と、
PWM信号を形成して上記駆動回路を通して上記スイッチ素子の動作を制御するPWM制御回路とを備え、
上記MOSFETはPチャネル型とされ、かかるPチャネル型のMOSFETの一方のソース,ドレイン領域と基板ゲート間の接合ダイオードが、上記ブートストラップ容量の他端の電位が上記外部電源端子の電位より高くなった時に逆方向電圧が印加されるように、他方のソース,ドレイン領域および上記基板ゲートが上記ブートストラップ容量の上記他端と接続され、上記PWM信号に対応して上記Pチャネル型のMOSFETがオフ状態にされることにより上記昇圧電圧を生成させる際には、上記接合ダイオードによって上記ブートストラップ容量の他端から上記外部電源端子に電流が流れるのを防止することを特徴とするスイッチング電源。 - 請求項1において、
上記入力電圧に対応した高電圧を受けて、それを降圧した内部電圧を形成する電源回路を備え、
かかる電源回路で形成された内部電圧は、上記昇圧回路及びPWM制御回路に与えられる動作電圧とされることを特徴とするスイッチング電源。 - 請求項1において、
上記スイッチ素子は、NチャネルのMOSFETであり、
上記素子は、ダイオードであることを特徴とするスイッチング電源。 - 請求項1において、
上記レベルシフト回路は、上記ブートストラップ容量で形成された上記昇圧電圧を受けて上記Pチャネル型のMOSFETをオフ状態にさせるものであることを特徴とするスイッチング電源。 - 請求項4において、
上記PWM制御回路は、上記出力電圧に対応した電圧信号と基準電圧とを受けるエラーアンプと、三角波発生回路と、上記エラーエンプの出力信号と上記三角波発生回路で形成された三角波とを受けるコンパレータと、上記コンパレータの出力信号を受けて上記PWM信号を形成する制御回路とを含むものであることを特徴とするスイッチング電源。 - 請求項5において、
上記スイッチ素子、上記素子、上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれぞれ構成され、
上記MOSFET、上記レベルシフト回路、上記駆動回路及び上記PWM制御回路は、1つの半導体集積回路により構成され、上記出力電圧に対応した電圧信号を上記PWM制御回路のエラーアンプが受けて、上記出力電圧が所定電圧となるように上記PWM信号を形成するものであることを特徴とするスイッチング電源。 - 請求項5において、
上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれぞれ構成され、
上記スイッチ素子、上記素子、上記MOSFET、上記駆動回路、上記レベルシフト回路及び上記PWM制御回路は、1つの半導体集積回路により構成され、上記出力電圧に対応した電圧信号を上記PWM制御回路のエラーアンプが受けて、上記出力電圧が所定電圧となるように上記PWM信号を形成するものであることを特徴とするスイッチング電源。 - 請求項5において、
上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれぞれ構成され、
上記スイッチ素子、上記素子、上記駆動回路、上記MOSFET及び上記レベルシフト回路は、第1の半導体集積回路により構成され、
上記制御回路は、第2の半導体集積回路装置により構成されて、上記出力電圧に対応した電圧信号を上記PWM制御回路のエラーアンプが受けて、上記出力電圧が所定電圧となるように上記PWM信号を形成し、かかるPWM信号を上記第1の半導体集積回路に伝えるものであることを特徴とするスイッチング電源。 - 請求項1において、
上記入力電圧に対応した高電圧を受けて、上記高電圧を降圧した内部電圧を形成する電源回路を更に備え、
上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれぞれ構成され、
上記スイッチ素子、上記素子、上記駆動回路、上記MOSFET及び上記レベルシフト回路は、第1の半導体集積回路により構成され、
上記PWM制御回路は、第2の半導体集積回路装置により構成され、上記出力電圧に対応した電圧信号を上記PWM制御回路が受けて、上記出力電圧が所定電圧となるように上記高電圧に対応した上記PWM信号を形成し、かかるPWM信号を上記第1の半導体集積回路の入力に伝えるものであり、
上記第1の半導体集積回路においては、上記PWM信号を上記内部電圧と回路の接地電位との間の振幅にレベルシフトする電圧クランプ回路を備えてなることを特徴とするスイッチング電源。 - 請求項9において、
上記電圧クランプ回路は、
上記PWM信号が供給される入力端子と、
上記入力端子にソース−ドレイン経路の一方が接続され、ゲートに内部電圧が与えられたNチャネルMOSFETと、
上記NチャネルMOSFETのソース−ドレイン経路の他方と回路の接地電位との間に設けられた電流源と、
上記電流源と並列形態に設けられたキャパシタとを有することを特徴とするスイッチング電源。 - 請求項9において、
上記第1の半導体集積回路は、上記スイッチ素子を構成する第3の半導体集積回路、上記素子を構成する第4の半導体集積回路、上記MOSFET及び上記レベルシフト回路を構成する第5の半導体集積回路を有することを特徴とするスイッチング電源。 - 入力電圧を降圧して出力電圧を形成するための電流をスイッチング制御するスイッチ素子と、
上記電流を流す為の第1端子と、
上記第1端子に一端が接続されたブートストラップ容量の他端が接続される第2端子と、
外部電源端子と上記第2端子との間にソース−ドレイン経路が接続されたMOSFETと、
上記スイッチ素子と直列に接続された素子と、
上記スイッチ素子を駆動する駆動回路と、
上記素子が導通状態のときに上記MOSFETをオン状態にさせ、上記素子が非導通状態のときに上記MOSFETをオフ状態にさせるスイッチ制御信号を形成するレベルシフト回路とを含み、
上記ブートストラップ容量と上記MOSFETとは上記スイッチ素子を駆動するための昇圧電圧を生成する昇圧回路を構成し、
上記MOSFETはPチャネル型とされ、かかるMOSFETの一方のソース,ドレイン領域と基板ゲート間の接合ダイオードが、上記ブートストラップ容量の他端の電位が上記外部電源端子の電位より高くなった時に逆方向電圧が印加されるように、他方のソース,ドレイン領域および上記基板ゲートが上記ブートストラップ容量の上記他端と接続され、上記MOSFETがオフ状態にされることにより上記昇圧電圧を生成させる際には、上記接合ダイオードによって上記ブートストラップ容量の他端から上記外部電源端子に電流が流れるのを防止することを特徴とする半導体集積回路。 - 請求項12において、
上記ブートストラップ容量は、上記半導体集積回路の外部にあることを特徴とする半導体集積回路。 - 請求項13において、
上記電流は、上記第1端子に一端が接続されたインダクタと上記インダクタの他端に一端が接続され他端が回路の接地電位に接続されたキャパシタにより上記出力電圧を形成するために生成された上記入力電圧から上記インダクタに流す電流であることを特徴とする半導体集積回路。 - 請求項14において、
上記スイッチ素子は、NチャネルのMOSFETであることを特徴とする半導体集積回路。 - 請求項13において、
上記スイッチ素子がオフ状態のときに上記インダクタの一方の端子を所定電位にする素子を更に備え、
上記素子は第1の半導体基板の上に形成され、
上記スイッチ素子は、第2の半導体基板の上に形成され、
上記駆動回路は、出力電圧が所望電圧となるような制御信号を受けて、上記スイッチ素子と上記素子のオン、オフの制御を行うものであって、第3の半導体基板上に形成され、
上記第1の半導体基板と上記第2の半導体基板及び上記第3の半導体基板を一つのパッケージに封止したことを特徴とする半導体集積回路。 - 請求項16において、
上記制御信号は、PWM信号であることを特徴とする半導体集積回路。 - 請求項16において、
上記PWM信号は、上記出力電圧に対応した電圧信号と基準電圧とを受けるエラーアンプと、三角波発生回路と、上記エラーエンプの出力信号と上記三角波発生回路で形成された三角波とを受けるコンパレータと、上記コンパレータの出力信号を受ける制御回路により生成されるものであることを特徴とする半導体集積回路。 - 請求項18において、
上記入力電圧に対応した高電圧を受けて、上記高電圧を降圧した内部電圧を形成する電源回路と、
上記PWM信号を上記内部電圧と回路の接地電位との間の振幅にレベルシフトする電圧クランプ回路が上記半導体集積回路に形成されてなることを特徴とする半導体集積回路。 - 請求項19において、
上記電圧クランプ回路は、
上記PWM信号が供給される入力端子と、
上記入力端子にソース,ドレイン経路の一方が接続され、ゲートに内部電圧が与えられたNチャネルMOSFETと、
上記NチャネルMOSFETのソース,ドレイン経路の他方と回路の接地電位との間に設けられた電流源と、
上記電流源と並列形態に設けられたキャパシタとを有することを特徴とする半導体集積回路。 - 請求項16において、
上記駆動回路は、
第1の振幅で動作する第1の回路と、
第1の回路から出力された信号をゲートに受ける第一MOSFETと、上記第一MOSFETと上記ブーストラップ容量の他端との間に上記第一MOSFETと直列形態に接続された抵抗とを有する第2の回路と、
上記第一MOSFETと上記抵抗が接続されたノードから出力された信号を受け、上記ブーストラップ容量の他端での電圧を電源とする第3の回路とを有するレベルシフト回路を有し、
上記第1の回路の出力のハイレベルやロウレベルにともなって、上記MOSFETのオン、オフを切り替えることにより電圧レベルが変化する上記ノードから出力される信号を、上記第3の回路の論理しきい値に従って弁別して上記第1のスイッチ素子のオン、オフを制御する為のレベルシフトされた制御信号を生成することを特徴とする半導体集積回路。 - 第一電源端子にドレイン端子が接続された第一NチャネルMOSFETと、
上記第一NチャネルMOSFETのソース端子とドレイン端子が接続され、ソース端子が回路の接地電位端子に接続された第二NチャネルMOSFETと、
一端が上記第一NチャネルMOSFETのソース端子に接続されたインダクタと、
上記インダクタの他端と一端が接続され、他端が回路の接地電位に接続された第一容量と、
上記第一及び第二NチャネルMOSFETを駆動する駆動回路と、
上記インダクタの一端に一端が接続された第二容量と、
上記第二容量の他端と外部電源端子との間にソース−ドレイン経路が接続されたMOSFETとを有し、
上記第二容量と上記MOSFETにより上記駆動回路で用いられる電源電圧としての昇圧電圧を生成するための昇圧回路が構成され、
上記MOSFETはPチャネル型とされ、かかるMOSFETの一方のソース,ドレイン領域と基板ゲート間の接合ダイオードが、上記第二容量の他端の電位が上記外部電源端子の電位より高くなった時に逆方向電圧が印加されるように、他方のソース,ドレイン領域および上記基板ゲートが上記第二容量の上記他端と接続されることを特徴とするスイッチング電源。 - 第一電源端子に一方のソース,ドレイン端子が接続された第一MOSFETと、
上記第一MOSFETの他方のソース,ドレイン端子と一方のソース,ドレイン端子が接続され、他方のソース,ドレイン端子が回路の接地電位端子に接続された第二MOSFETと、
上記第一及び第二MOSFETからの電流を出力するための出力端子と、
上記第一及び第二MOSFETを駆動する駆動回路と、
外部電源端子と、
上記外部電源端子と上記出力端子に一端が接続された第一容量の他端との間にソース−ドレイン経路が接続されるよう構成される第三MOSFETとを有し、
上記第一容量と上記第三MOSFETとは上記第一MOSFETを駆動するための昇圧電圧を生成する昇圧回路を構成し、
上記第三MOSFETはPチャネル型とされ、かかる第三MOSFETの一方のソース,ドレイン領域と基板ゲート間の接合ダイオードが、上記第一容量の他端の電位が上記外部電源端子の電位より高くなった時に逆方向電圧が印加されるように、他方のソース,ドレイン領域および上記基板ゲートが上記第一容量の上記他端と接続されることを特徴とする半導体集積回路。 - 入力電圧用端子と、
接地電位用端子と、
電源電圧用端子と、
前記入力電圧用端子に電気的に接続された、高電位側スイッチ素子である第1のMOSFETと、
前記高電位側スイッチ素子と前記接地電位用端子に電気的に接続された、低電位側スイッチ素子である第2のMOSFETと、
前記第1のMOSFETと前記第2のMOSFETの接続点である中点とその一端が接続されたブートストラップ容量と、
前記ブートストラップ容量の他の一端と前記電源電圧用端子の間に電気的に接続されたスイッチMOSFETと、
前記スイッチMOSFETのゲートおよび前記第2のMOSFETのゲートと電気的に接続された第1の回路と、
前記第1のMOSFETのゲートと電気的に接続された第2の回路を含み、
前記第1および第2の回路は前記電源電圧用端子と電気的に接続され、
前記第1のMOSFETが導通状態の時に、前記第2のMOSFETが非導通状態となり、
前記第1のMOSFETが非導通状態の時に、前記第2のMOSFETが導通状態となり、
前記第1の回路は、前記第2のMOSFETが導通状態のときに前記スイッチMOSFETを導通状態にし、前記第2のMOSFETが非導通状態のときに前記スイッチMOSFETを非導通状態になるように制御し、
前記スイッチMOSFETはPチャネル型とされ、かかるスイッチMOSFETの一方のソース,ドレイン領域と基板ゲート間の接合ダイオードが、前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に逆方向電圧が印加されるように、他方のソース,ドレイン領域および上記基板ゲートが前記ブートストラップ容量の前記他の一端と接続されていることを特徴とする半導体集積回路装置。 - 請求項24において、
前記第1のMOSFETは第1の半導体チップに形成され、
前記第2のMOSFETは第2の半導体チップに形成され、
前記第1および第2の回路は第3の半導体チップに形成され、
前記第1、第2および第3の半導体チップは一つのパッケージ内に封止されていることを特徴とする半導体集積回路装置。
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