JPH0670544A - 並列電源逆流防止回路 - Google Patents
並列電源逆流防止回路Info
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- JPH0670544A JPH0670544A JP4213103A JP21310392A JPH0670544A JP H0670544 A JPH0670544 A JP H0670544A JP 4213103 A JP4213103 A JP 4213103A JP 21310392 A JP21310392 A JP 21310392A JP H0670544 A JPH0670544 A JP H0670544A
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- Japan
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- voltage
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Abstract
(57)【要約】
【目的】 ＤＣ／ＤＣコンバータ又はＡＣ／ＤＣコンバ
ータ電源の並列運転に関し、負荷出力側からの逆流防止
用のダイオードオア回路を低損失ＦＥＴに取替えること
を目的とする。 【構成】 スイッチングトランジスタ１と変換トランス
２と整流平滑回路３と制御回路４よりなるＤＣ／ＤＣコ
ンバータ電源回路の並列運転において、ＦＥＴ６のソー
スとドレイン間のオンオフによる並列電源からの逆流防
止回路と、変換トランス２の２次側の電圧を抵抗分圧し
た内部電圧と、電源装置の負荷側の電圧を抵抗分圧した
外部電圧とを比較する入出力比較回路５と、変換トラン
ス２とＦＥＴ６のゲートとの間をダイオードと抵抗とで
接続し、ＦＥＴ６のゲートとソースとの間をツェナーダ
イオードで接続するＦＥＴ駆動回路７とを設け、ＦＥＴ
６はゲートがスレッシュホールド電圧以上になればソー
スとドレイン間をオンし、スレッシュホールド電圧以下
になればソースとドレイン間をオフするように構成す
る。
ータ電源の並列運転に関し、負荷出力側からの逆流防止
用のダイオードオア回路を低損失ＦＥＴに取替えること
を目的とする。 【構成】 スイッチングトランジスタ１と変換トランス
２と整流平滑回路３と制御回路４よりなるＤＣ／ＤＣコ
ンバータ電源回路の並列運転において、ＦＥＴ６のソー
スとドレイン間のオンオフによる並列電源からの逆流防
止回路と、変換トランス２の２次側の電圧を抵抗分圧し
た内部電圧と、電源装置の負荷側の電圧を抵抗分圧した
外部電圧とを比較する入出力比較回路５と、変換トラン
ス２とＦＥＴ６のゲートとの間をダイオードと抵抗とで
接続し、ＦＥＴ６のゲートとソースとの間をツェナーダ
イオードで接続するＦＥＴ駆動回路７とを設け、ＦＥＴ
６はゲートがスレッシュホールド電圧以上になればソー
スとドレイン間をオンし、スレッシュホールド電圧以下
になればソースとドレイン間をオフするように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はＤＣ／ＤＣコンバータ又
はＡＣ／ＤＣコンバータ電源の並列運転における負荷出
力側のダイオードオア回路の改良に関する。交換機等に
使用される電源は、出力側の負荷容量に応じて複数の電
源を並列に接続して負荷に供給している。このとき、並
列に接続された複数の電源の障害対策として予備の電源
を更に１台付加している。
はＡＣ／ＤＣコンバータ電源の並列運転における負荷出
力側のダイオードオア回路の改良に関する。交換機等に
使用される電源は、出力側の負荷容量に応じて複数の電
源を並列に接続して負荷に供給している。このとき、並
列に接続された複数の電源の障害対策として予備の電源
を更に１台付加している。
【０００２】例えば、交換機用の電源は48Ｖ直流電源を
ＤＣ／ＤＣコンバータにより±５Ｖや−２Ｖの直流電源
に変換して、ＬＳＩ等の電子回路に供給している。その
際、負荷容量が10Ａの場合には電源装置として10Ａ容量
電源を２台並列に接続したり、５Ａ容量電源を３台並列
に接続したりして使用し、そのうち１台は予備電源とし
て機能し、主電源障害時や電源交換時に負荷側に影響を
与えないように機能している。
ＤＣ／ＤＣコンバータにより±５Ｖや−２Ｖの直流電源
に変換して、ＬＳＩ等の電子回路に供給している。その
際、負荷容量が10Ａの場合には電源装置として10Ａ容量
電源を２台並列に接続したり、５Ａ容量電源を３台並列
に接続したりして使用し、そのうち１台は予備電源とし
て機能し、主電源障害時や電源交換時に負荷側に影響を
与えないように機能している。
【０００３】以上のように並列接続された電源において
は、出力側からの逆流防止用としてダイオードを互いに
並列に接続し、ダイオードオア回路として障害の発生や
復旧時の相手側電源への回り込みや、規格以上に出力電
圧が上昇した場合の過電圧保護回路による相手側への影
響等を防止している。従って、並列電源の運転のために
はダイオードオア回路が必要不可欠になっている。
は、出力側からの逆流防止用としてダイオードを互いに
並列に接続し、ダイオードオア回路として障害の発生や
復旧時の相手側電源への回り込みや、規格以上に出力電
圧が上昇した場合の過電圧保護回路による相手側への影
響等を防止している。従って、並列電源の運転のために
はダイオードオア回路が必要不可欠になっている。
【０００４】
【従来の技術】従来の並列運転電源の接続構成図を図４
に示す。図において、21はＤＣ／ＤＣ電源＃１、22はＤ
Ｃ／ＤＣ電源＃２、23はスイッチングトランジスタ、24
は変換トランス、25は整流平滑回路、26は制御回路、27
はダイオードオア回路を示す。ＤＣ／ＤＣ電源＃１と＃
２とは同一の回路構成をなし、ダイオードオア回路26が
それぞれ逆流防止用として挿入されている。
に示す。図において、21はＤＣ／ＤＣ電源＃１、22はＤ
Ｃ／ＤＣ電源＃２、23はスイッチングトランジスタ、24
は変換トランス、25は整流平滑回路、26は制御回路、27
はダイオードオア回路を示す。ＤＣ／ＤＣ電源＃１と＃
２とは同一の回路構成をなし、ダイオードオア回路26が
それぞれ逆流防止用として挿入されている。
【０００５】ＤＣ／ＤＣ電源＃１において、入力電源48
Ｖをスイッチングトランジスタ23のオンオフにより脈流
化し、変換トランス24により降圧した出力を整流平滑回
路25により直流電圧に変換して負荷側に±５Ｖを供給す
る。出力電圧は制御回路26によりフィードバックされて
スイッチングトランジスタ23のオンオフ比を調節し、出
力電圧が規格内に入るように自動的に調整することがで
きる。
Ｖをスイッチングトランジスタ23のオンオフにより脈流
化し、変換トランス24により降圧した出力を整流平滑回
路25により直流電圧に変換して負荷側に±５Ｖを供給す
る。出力電圧は制御回路26によりフィードバックされて
スイッチングトランジスタ23のオンオフ比を調節し、出
力電圧が規格内に入るように自動的に調整することがで
きる。
【０００６】ダイオードオア回路27は、並列運転される
他方の電源の出力が上昇した場合、その影響で自分自身
の電源が過電圧検出しないようにするためと、負荷装置
が動いている状態で並列運転の電源を装置に挿入しても
突入電流が流れないように防止するためのものである。
これに使用するオアダイオードD3は、電源装置が５Ｖ10
Ａであったとすると、オアダイオードで消費される電力
は 0.5Ｖ×10Ａで５Ｗとなり、出力電力の１／10にも達
する。
他方の電源の出力が上昇した場合、その影響で自分自身
の電源が過電圧検出しないようにするためと、負荷装置
が動いている状態で並列運転の電源を装置に挿入しても
突入電流が流れないように防止するためのものである。
これに使用するオアダイオードD3は、電源装置が５Ｖ10
Ａであったとすると、オアダイオードで消費される電力
は 0.5Ｖ×10Ａで５Ｗとなり、出力電力の１／10にも達
する。
【０００７】
【発明が解決しようとする課題】従来の逆流防止用のダ
イオードオア回路に使用されるダイオードは、電源供給
時の電圧降下が出力電圧の数％に達し、これをカバーす
るために更に出力電圧を大きくしなければならず、電源
の変換効率を悪化させる要因となっている。また、ダイ
オードの電圧降下損失による放熱が必要となり、ダイオ
ード素子が大きくなるという問題がある。
イオードオア回路に使用されるダイオードは、電源供給
時の電圧降下が出力電圧の数％に達し、これをカバーす
るために更に出力電圧を大きくしなければならず、電源
の変換効率を悪化させる要因となっている。また、ダイ
オードの電圧降下損失による放熱が必要となり、ダイオ
ード素子が大きくなるという問題がある。
【０００８】本発明は、ダイオードオア回路のダイオー
ド素子をオン抵抗数10ｍΩという低損失ＦＥＴに替える
ことにより、小型／高能率の並列運転用の電源装置を実
現することを目的とする。
ド素子をオン抵抗数10ｍΩという低損失ＦＥＴに替える
ことにより、小型／高能率の並列運転用の電源装置を実
現することを目的とする。
【０００９】
【課題を解決するための手段】本発明の原理構成図を図
１に示す。図において、１はスイッチングトランジス
タ、２は変換トランス、３は整流平滑回路、４は制御回
路、５は入出力比較回路、６はＦＥＴ、７はＦＥＴ駆動
回路を示す。スイッチングトランジスタ１と変換トラン
ス２と整流平滑回路３と制御回路４とは、ＤＣ／ＤＣコ
ンバータ電源回路を構成し、入出力比較回路５とＦＥＴ
６とＦＥＴ駆動回路７とは、並列電源からの逆流防止回
路を構成する。
１に示す。図において、１はスイッチングトランジス
タ、２は変換トランス、３は整流平滑回路、４は制御回
路、５は入出力比較回路、６はＦＥＴ、７はＦＥＴ駆動
回路を示す。スイッチングトランジスタ１と変換トラン
ス２と整流平滑回路３と制御回路４とは、ＤＣ／ＤＣコ
ンバータ電源回路を構成し、入出力比較回路５とＦＥＴ
６とＦＥＴ駆動回路７とは、並列電源からの逆流防止回
路を構成する。
【００１０】入出力比較回路５は、変換トランス２の２
次側の電圧を抵抗R2とR3により分圧した内部電圧と、電
源装置の負荷側の電圧を抵抗R4とR5により分圧した外部
電圧とを比較器CMP1により比較し、内部電圧が外部電圧
より大きくなれば比較器CMP1の出力が"H" になり、内部
電圧が外部電圧より小さくなれば比較器CMP1の出力が
"L" になる。
次側の電圧を抵抗R2とR3により分圧した内部電圧と、電
源装置の負荷側の電圧を抵抗R4とR5により分圧した外部
電圧とを比較器CMP1により比較し、内部電圧が外部電圧
より大きくなれば比較器CMP1の出力が"H" になり、内部
電圧が外部電圧より小さくなれば比較器CMP1の出力が
"L" になる。
【００１１】ＦＥＴ駆動回路７は、変換トランス２とＦ
ＥＴ６のゲートとの間をダイオードD3と抵抗R1とで接続
し、ＦＥＴ６のゲートとソースとの間をツェナーダイオ
ードDZで接続する。ＦＥＴ６のソースは整流平滑回路３
と制御回路４に接続し、ＦＥＴ６のドレインは出力端子
と接続する。ＦＥＴ６はゲートが"H" になりＦＥＴ６の
スレッシュホールド電圧以上になればソースとドレイン
間がオンし、ゲートが"L" になりスレッシュホールド電
圧以下になればソースとドレイン間はオフするように構
成する。
ＥＴ６のゲートとの間をダイオードD3と抵抗R1とで接続
し、ＦＥＴ６のゲートとソースとの間をツェナーダイオ
ードDZで接続する。ＦＥＴ６のソースは整流平滑回路３
と制御回路４に接続し、ＦＥＴ６のドレインは出力端子
と接続する。ＦＥＴ６はゲートが"H" になりＦＥＴ６の
スレッシュホールド電圧以上になればソースとドレイン
間がオンし、ゲートが"L" になりスレッシュホールド電
圧以下になればソースとドレイン間はオフするように構
成する。
【００１２】
【作用】電源回路が正常に動作している場合は、内部電
圧は外部電圧より高いため入出力比較回路５の電圧比較
器CMP1によりＦＥＴ６のゲートには常時"H" の制御電圧
がかかっており、ＦＥＴ６のソースとドレイン間はオン
状態になり、整流平滑回路３と出力端子とは接続状態に
なっており、自分自身の過電圧を検出しても過電圧保護
回路により調節できる。
圧は外部電圧より高いため入出力比較回路５の電圧比較
器CMP1によりＦＥＴ６のゲートには常時"H" の制御電圧
がかかっており、ＦＥＴ６のソースとドレイン間はオン
状態になり、整流平滑回路３と出力端子とは接続状態に
なっており、自分自身の過電圧を検出しても過電圧保護
回路により調節できる。
【００１３】並列接続された電源により動作している装
置に新たに電源を挿入する場合、その電源が未だ動作し
てないので変換トランス２の２次側には電圧が誘起され
ておらず、従ってＦＥＴ６のゲートには電圧がかかって
おらず"L" であるため、ＦＥＴ６はオフとなり、電源挿
入時に並列電源装置から整流平滑回路３のコンデンサＣ
への突入電流を防止する。
置に新たに電源を挿入する場合、その電源が未だ動作し
てないので変換トランス２の２次側には電圧が誘起され
ておらず、従ってＦＥＴ６のゲートには電圧がかかって
おらず"L" であるため、ＦＥＴ６はオフとなり、電源挿
入時に並列電源装置から整流平滑回路３のコンデンサＣ
への突入電流を防止する。
【００１４】並列接続している電源の異常により出力端
子電圧が上昇した場合、入出力比較回路５の電圧比較器
CMP1により内部電圧と外部電圧の比較が行われ、外部電
圧が一定以上の電圧と判断したとき、ＦＥＴ６のゲート
を引き抜くため"L" となりＦＥＴ６はオフとなる。従っ
て動作中の電源回路は並列電源回路から分離され、自分
自身の内部には高い電圧は印加されないですむ。
子電圧が上昇した場合、入出力比較回路５の電圧比較器
CMP1により内部電圧と外部電圧の比較が行われ、外部電
圧が一定以上の電圧と判断したとき、ＦＥＴ６のゲート
を引き抜くため"L" となりＦＥＴ６はオフとなる。従っ
て動作中の電源回路は並列電源回路から分離され、自分
自身の内部には高い電圧は印加されないですむ。
【００１５】
【実施例】本発明の並列電源回路の実施例を図２に示
す。図において、11はＤＣ／ＤＣ電源＃１、12はＤＣ／
ＤＣ電源＃２、13はスイッチングトランジスタ、14は変
換トランス、15は整流平滑回路、16は制御回路、17は入
出力比較回路、18はＦＥＴ、19はＦＥＴ駆動回路を示
す。ＤＣ／ＤＣ電源＃１と＃２とは同一の回路構成をな
し、ＦＥＴ18が従来のダイオードオア回路の代わりに逆
流防止用として挿入されている。
す。図において、11はＤＣ／ＤＣ電源＃１、12はＤＣ／
ＤＣ電源＃２、13はスイッチングトランジスタ、14は変
換トランス、15は整流平滑回路、16は制御回路、17は入
出力比較回路、18はＦＥＴ、19はＦＥＴ駆動回路を示
す。ＤＣ／ＤＣ電源＃１と＃２とは同一の回路構成をな
し、ＦＥＴ18が従来のダイオードオア回路の代わりに逆
流防止用として挿入されている。
【００１６】ＤＣ／ＤＣ電源＃１において、入力電源48
Ｖをスイッチングトランジスタ13のオンオフにより脈流
化し、変換トランス14により降圧した出力を整流平滑回
路15により直流電圧に変換して負荷側に±５Ｖを供給す
る。出力電圧は制御回路16によりフィードバックされて
スイッチングトランジスタ13のオンオフ比を調節し、出
力電圧が規格内に入るように自動的に調整することがで
きる。
Ｖをスイッチングトランジスタ13のオンオフにより脈流
化し、変換トランス14により降圧した出力を整流平滑回
路15により直流電圧に変換して負荷側に±５Ｖを供給す
る。出力電圧は制御回路16によりフィードバックされて
スイッチングトランジスタ13のオンオフ比を調節し、出
力電圧が規格内に入るように自動的に調整することがで
きる。
【００１７】入出力比較回路17とＦＥＴ18とＦＥＴ駆動
回路19は、並列運転される他方の電源の出力が上昇した
場合、その影響で自分自身の電源が過電圧検出しないよ
うにするためと、負荷装置が動いている状態で並列運転
の電源を装置に挿入しても突入電流が流れないように防
止するためのものである。これに使用するＦＥＴ18はオ
ン抵抗数10ｍΩという低損失のＦＥＴを使用し、ＦＥＴ
のオン時における電圧降下が少なく、ダイオードを使用
するときより小型／高能率が実現出来る。
回路19は、並列運転される他方の電源の出力が上昇した
場合、その影響で自分自身の電源が過電圧検出しないよ
うにするためと、負荷装置が動いている状態で並列運転
の電源を装置に挿入しても突入電流が流れないように防
止するためのものである。これに使用するＦＥＴ18はオ
ン抵抗数10ｍΩという低損失のＦＥＴを使用し、ＦＥＴ
のオン時における電圧降下が少なく、ダイオードを使用
するときより小型／高能率が実現出来る。
【００１８】入出力比較回路17の内部電圧を引き出すた
めの抵抗R2とR3は、変換トランス14の２次側にＦＥＴ駆
動回路19のダイオードD3を介して接続され、抵抗R1とダ
イオードD3を介して整流平滑回路15のインダクタンスＬ
の出側とも接続されているが、ダイオードD3により逆流
は防止されている。ツェナーダイオードDZはダイオード
D3側からの入力電圧上昇を阻止し、ＦＥＴ18のゲートと
ソース間の電圧ＶGSに規定以上の電圧がかからないよう
にしている。
めの抵抗R2とR3は、変換トランス14の２次側にＦＥＴ駆
動回路19のダイオードD3を介して接続され、抵抗R1とダ
イオードD3を介して整流平滑回路15のインダクタンスＬ
の出側とも接続されているが、ダイオードD3により逆流
は防止されている。ツェナーダイオードDZはダイオード
D3側からの入力電圧上昇を阻止し、ＦＥＴ18のゲートと
ソース間の電圧ＶGSに規定以上の電圧がかからないよう
にしている。
【００１９】ＦＥＴのゲートとソース間の電圧ＶGSと入
力電圧ＶD3とツェナーダイオードの限界電圧ＶDZとの関
係を図３に示す。入力電圧ＶD3が上昇するとＦＥＴのゲ
ートとソース間の電圧ＶGSも対応して上昇するが、ツェ
ナーダイオードDZの限界電圧ＶDZに達すると電圧ＶGSは
上昇を停止し、入力電圧ＶD3が上昇してもそれ以上は上
がらないように阻止する。従って、電源が動作中はＦＥ
Ｔ18はオンを続けるが、スレッシュホールド電圧以下の
電圧が比較器CMP1の出力側からかかればゲート電圧によ
りＦＥＴ18はオフする。
力電圧ＶD3とツェナーダイオードの限界電圧ＶDZとの関
係を図３に示す。入力電圧ＶD3が上昇するとＦＥＴのゲ
ートとソース間の電圧ＶGSも対応して上昇するが、ツェ
ナーダイオードDZの限界電圧ＶDZに達すると電圧ＶGSは
上昇を停止し、入力電圧ＶD3が上昇してもそれ以上は上
がらないように阻止する。従って、電源が動作中はＦＥ
Ｔ18はオンを続けるが、スレッシュホールド電圧以下の
電圧が比較器CMP1の出力側からかかればゲート電圧によ
りＦＥＴ18はオフする。
【００２０】
【発明の効果】従来ダイオードで構成されていたダイオ
ードオア回路を低損失のＦＥＴを使用することにより、
並列電源装置における逆流防止回路を小型／高能率化す
ることが可能になる。
ードオア回路を低損失のＦＥＴを使用することにより、
並列電源装置における逆流防止回路を小型／高能率化す
ることが可能になる。
【図１】 本発明の原理構成図
【図２】 実施例の接続構成図
【図３】 ＦＥＴのゲートとソース間電圧と入力電圧と
の関係図
の関係図
【図４】 従来例の接続構成図
１，13，23 スイッチングトランジスタ ２，14，24 変換トランス ３，15，25 整流平滑回路 ４，16，26 制御回路 ５，17 入出力比較回路 ６，18 ＦＥＴ ７，19 ＦＥＴ駆動回路 11，12，21，22 ＤＣ／ＤＣ電源 27 ダイオードオア回路
Claims (1)
- 【請求項１】 スイッチングレギュレータ（１）と変換
トランス（２）と整流平滑回路（３）と制御回路（４）
よりなるＤＣ／ＤＣコンバータ電源回路の並列運転にお
いて、 ＦＥＴ（６）のソースとドレイン間のオンオフによる並
列電源からの逆流防止回路と、変換トランス（２）の２
次側の電圧を抵抗分圧した内部電圧と、電源装置の負荷
側の電圧を抵抗分圧した外部電圧とを比較する入出力比
較回路（５）と、変換トランス（２）の２次捲線側とＦ
ＥＴ（６）のゲートとの間をダイオードと抵抗とで接続
し、ＦＥＴ（６）のゲートとソースとの間をツェナーダ
イオードで接続するＦＥＴ駆動回路（７）とを設け、 ＦＥＴ（６）はゲートがスレッシュホールド電圧以上に
なればソースとドレイン間をオンし、スレッシュホール
ド電圧以下になればソースとドレイン間をオフすること
を特徴とする並列電源逆流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4213103A JPH0670544A (ja) | 1992-08-11 | 1992-08-11 | 並列電源逆流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4213103A JPH0670544A (ja) | 1992-08-11 | 1992-08-11 | 並列電源逆流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0670544A true JPH0670544A (ja) | 1994-03-11 |
Family
ID=16633628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4213103A Withdrawn JPH0670544A (ja) | 1992-08-11 | 1992-08-11 | 並列電源逆流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670544A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006311740A (ja) * | 2005-04-28 | 2006-11-09 | Sony Corp | 電源装置及び並列電源運転時のデップ低減方法 |
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| JPWO2005074110A1 (ja) * | 2004-01-28 | 2008-01-10 | 株式会社ルネサステクノロジ | スイッチング電源と半導体集積回路 |
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| US10381862B2 (en) | 2016-06-02 | 2019-08-13 | Murata Manufacturing Co., Ltd. | Battery module voltage control device, battery module, and power supply system |
-
1992
- 1992-08-11 JP JP4213103A patent/JPH0670544A/ja not_active Withdrawn
Cited By (16)
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