JP2006280019A - 電源回路 - Google Patents

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良太郎 工藤
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Abstract

【課題】 簡単な構成で任意の低電圧まで形成することができる電源回路を提供する。
【解決手段】 制御部により基準電圧と帰還電圧をエラーアンプに供給して出力すべき電圧に対応した制御信号を形成し、上記制御部で形成された上記制御信号に従って出力部で電力増幅された出力電圧を形成する。そして、帰還制御部により出力部で形成された上記出力電圧を電圧増幅し、それを分圧して上記帰還電圧を形成して上記出力電圧が上記基準電圧よりも低くすることを可能とする。
【選択図】 図1

Description

この発明は、電源回路に関し、例えばバンドギャップ基準電圧を利用しつつ、それ以下の低電圧まで出力可能な電源回路に適用して有効な技術に関するものである。
バンドギャップ基準電圧を用いて出力電圧を形成する電源装置の例として特開2005−071072公報がある。この電源装置では、バンドギャップ基準電圧発生回路、しきい値電圧利用型基準電圧発生回路、基準電圧選択回路及びスイッチングレギュレータとシリーズレギュレータを備え、負荷の重軽に対応して基準電圧と使用するレギュレータを切り替えるというものである。
特開2005−071072
例えばFPGAのような半導体集積回路装置では、0.8Vのような低い電源電圧を必要とするものがあり、高速、低消費電力化を促進するために半導体集積回路装置の電源電圧は低電圧化が進められている。このような低い電源電圧を形成するためには、上記のようにバンドギャップ基準電圧を用いたレギュレータは、上記基準電圧(約1V程度)よりも低い出力電圧を形成することができない。したがって、上記0.8Vのような出力電圧を安定的に得るためには上記バンドギャップ基準電圧を分圧してエラーアンプに供給することが必要になるが、それに対応した専用ICの設計を行わなければならないという問題が生じる。
本発明の目的は、簡単な構成で任意の低電圧まで形成することができる電源回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、制御部によりバッドギャップ基準電圧と帰還電圧をエラーアンプに供給して出力すべき電圧に対応した制御信号を形成し、上記制御部で形成された上記制御信号に従って出力部で電力増幅された出力電圧を形成する。そして、帰還制御部により出力部で形成された上記出力電圧を電圧増幅し、それを分圧して上記帰還電圧を形成して上記出力電圧が上記基準電圧よりも低くすることを可能とする。
上記簡単な構成の帰還制御部を設けるという簡単な構成により、エラーアンプの基準電圧以下の低い電圧も形成することができる。
図1には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Vinを降圧した出力電圧Vout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Vinは、約12Vのような比較的高い電圧とされ、出力電圧Vout は約0.8V程度の低い電圧とされる。この出力電圧Vout は、FPGAやCPU等のような負荷回路の動作電圧として用いられる。
上記入力電圧Vinは、高電位側スイッチMOSFETM1を介してインダクタLOの一端から電流の供給を行う。インダクタLOの他端と回路の接地電位GNDの間にはキャパシタCOが設けられる。上記キャパシタCOにより平滑された出力電圧Vout が形成される。上記インダクタLOの一端と回路の接地電位GNDとの間には、スイッチMOSFETM2が設けられる。このスイッチMOSFETM2は、上記スイッチMOSFETM1がオフ状態のときに中点LXを回路の接地電位GNDにすることにより上記インダクタLOに発生する逆起電圧をクランプする。上記MOSFETM1とM2は、Nチャネル型のパワーMOSFETにより構成される。上記MOSFETM1とM2の接続点は、いわゆるインバーティッドプッシュプル出力回路の中点LXとされ、上記インダクタLOと一端に接続される。
上記出力電圧Vout を約0.8Vのような低い設定された電圧に制御するために、オペアンプOPAと抵抗R3とR4からなる電圧増幅回路が設けられる。この電圧増幅回路は、帰還制御部を構成するものであり、出力電圧Vout ×(R3+R4)/R4のように電圧増幅された出力電圧Vout'を形成する。そして、かかる電圧Vout'は、分圧抵抗R1とR2により、R2/(R1+R2)のように分圧されてPWM制御回路PWMC−ICの帰還端子FBに伝えられる。
上記帰還端子FBに伝えられた帰還電圧は、PWM制御回路PWMC−ICのエラーエンプEAの一方の入力(−)に供給される。上記エラーアンプEAの他方の入力(+)には、特に制限されないが、約1V程度のバンドギャップ基準電圧Vref が供給される。上記帰還電圧と上記基準電圧Vref との差電圧が電圧比較回路VCの一方の入力(−)に供給される。上記電圧比較回路VCの他方の入力(+)には、三角波発生回路で形成された三角波が供給される。電圧比較回路VCの出力信号は、出力端子PWMを通してドライバDRV−Cに設けられた制御回路LOGに供給される。上記制御回路LOGでは、上記帰還電圧と上記基準電圧Vref とを一致させるようなPWM信号を形成する。尚PWM信号でなくても、PFM(パルス振幅変調)信号、PDM(パルス密度変調)信号等パワーMOSFETのスイッチングを制御して出力電圧Vout を制御するものであれば特に制限されない。
制御回路LOGは、上記PWM信号に対応した高電圧側制御信号と、低電位側制御信号を形成する。この実施例では、低オン抵抗・低QgdのNチャネル型のパワーMOSFETを上記スイッチMOSFETM1として用ており、ソースフォロワ出力回路として動作させる。そのため、上記中点LXの電位を上記入力電圧Vinに対応した高電圧まで得るようにするために、言い換えるならば、MOSFETM1のしきい値電圧分だけ中点LXの電位が低下して損失が生じてしまうのを防ぐために、後述するような昇圧回路が設けられる。つまり、後述するような昇圧回路は、上記MOSFETM1がオン状態のときのゲート電圧を上記入力電圧Vinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。これに対応して、レベルシフト回路LSが設けられて上記高電圧側制御信号がレベルシフトされて上記MOSFETM1のゲート駆動電圧HGとされる。上記PWM信号に対応した低電圧側制御信号は、バッファ等をして、基本的にそのまま低電位側のスイッチMOSFETM2のゲート駆動信号LGとされる。
この実施例では、上記エラーアンプEAは、電圧増幅された出力電圧Vout'の分圧電圧とバンドギャップ基準電圧Vref とを一致させるような出力信号を形成する。それ故、上記電圧利得を大きくすることにより、出力電圧Vout を上記バンドギャップ基準電圧Vref よりも低くすることが可能である。ちなみに、上記Vout'をそのまま帰還電圧とすれば、上記出力電圧Vout は上記電圧増幅回路の電圧利得分だけ基準電圧Vref よりも低い電圧になることになる。これらのことは、次式(1)により表される。
Vout =(R1+R2)/(R3+R4)×R4/R2×Vref ・・・(1)
例えば、バンドギャップ基準電圧Vref を1Vと仮定し、(R1+R2)=(R3+R4)とし、R4/R2を0.8にすれば、出力電圧Vout は上記バンドギャップ基準電圧Vref よりも低い0.8Vにすることができる。更に、R4/R2を0.5にすれば0.5Vのような低い出力電圧Vout も簡単に形成することができる。
図2には、この発明に係るスイッチング電源の他の一実施例の概略回路図が示されている。この実施例では、前記電圧増幅回路における抵抗R4の接地電位側のノードに可変電圧源Vtrk が設けられる。例えば、上記可変電圧源として、D/A変換回路を用いるようにすれば、デジタル信号に対応して上記可変電圧源Vtrk の電圧が変化させることができ、その電圧Vtrk を次式(2)のように上記出力電圧Vout に重畳させることができる。 Vout =(R1+R2)/(R3+R4)×R4/R2×Vref
+R3/(R3+R4)×Vtrk ・・・(2)
上記出力電圧Vout で動作する負荷回路LDとしてのFPGAやマイクロプロセッサ等のような信号処理回路により上記デジタル信号を形成するようにすれば、それぞれの信号処理回路の動作モードに応じて上記Vtrk を変化させることにより上記出力電圧Vout の調整を行うようにすることができる。
図3には、この発明に係るスイッチング電源の一実施例の回路図が示されている。この実施例は、前記図1の実施例に対応している。この実施例では、低オン抵抗・低QgdのNチャネル型のパワーMOSFETを上記スイッチMOSFETM1として用ており、ソースフォロワ出力回路として動作させる。上記中点LXの電位を上記入力電圧Vinに対応した高電圧まで得るようにするために、言い換えるならば、MOSFETM1のしきい値電圧分だけ中点LXの電位が低下して損失が生じてしまうのを防ぐために、昇圧回路が設けられる。つまり、昇圧回路は、上記MOSFETM1がオン状態のときのゲート電圧を上記入力電圧Vinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。
上記中点LXは、ブートストラップ容量CBの一端に接続される。このブートストラップ容量CBの他端は、Pチャネル型のスイッチMOSFETM3のソース,ドレイン経路を介して電源電圧VDDに接続される。上記電源電圧VDDは、約5Vのような低い電圧であり、制御回路CONTを含むPWM制御回路を構成するエラーアンプEA、電圧比較回路VC及び三角波発生回路TWGの動作電圧であり、レベルシフト回路LS1,LS2の低電圧側回路の動作電圧としても用いられる。上記電源電圧VDDは、外部端子Vinに供給される外部供給電源電位Vinを降圧回路Regによって降圧することによって生成される。
PWM信号に対応した高電圧側制御信号hgは、レベルシフト回路LS2を介してレベルシフトされて上記高電圧側のスイッチMOSFETM1の駆動信号HGとされる。レベルシフト回路LS2は、上記電源電圧VDDと上記ブートストラップ容量CBで形成された昇圧電圧Vbtを動作電圧としており、上記電源電圧VDDと接地電位(本例は約5V)振幅の高電圧側制御信号hgを、昇圧電圧Vbtと上記中点LX振幅の信号にレベルシフトしてスイッチMOSFETM1をオン状態にさせる時のゲート電圧を昇圧電圧Vbtのように高くする。
上記PWM信号に対応した上記高電圧側制御信号hgをバッファ等も兼ねるインバータ回路INV1で反転して低電圧側制御信号LGとしてスイッチMOSFETM2のゲートに供給される。レベルシフト回路LS1は、上記低電圧側制御信号LGの逆相関係にある高電圧側制御信号hgをレベルシフトして、上記Pチャネル型MOSFETM3のゲートに供給される制御信号LG’を形成する。つまり、スイッチMOSFETM2の低電圧側制御信号の逆相補信号をレベルシフト回路により反転させ、スイッチMOSFETM2をオフ状態にさせるときに、昇圧電圧Vbtに対応した制御信号LG’を形成してPチャネル型のMOSFETM3のゲートに伝えて、かかるMOSFETM3をオフ状態にする。
本発明の昇圧回路では、上記スイッチ素子であるPチャネル型パワースMOSFET(以下、PMOSと略す)M3を使用することに特徴がある。この時、PMOSM3はドレイン端子Dを電源VDDに、ソース端子Sをブートストラップ容量CB側に接続する。MOSFETのソースとドレインは、電圧の印加の方向によって逆転するものであるので、同図に示した上記ドレイン端子D及びソース端子Sは便宜的なものであり、ブートストラップ容量CBにより電源電圧VDDよりも高い昇圧電圧Vbtが形成されている状態でのドレイン及びソースを意味している。PMOSM3の基板ゲート(バックゲート、チャネル領域るいはN型ウェル領域)は、上記ソース端子S側、言い換えるならば、ブートストラップ容量CB側に接続されている。これにより、上記スイッチ素子での電圧ロスを最小にすることができる。
この実施例では、太線枠で囲まれた部分が半導体集積回路(IC)で構成される。つまり、高電位側スイッチMOSFETM1と、低電位側スイッチMOSFETM2はドライバDRV−ICに内蔵される。インダクタLO、ブートストラップ容量CB及びキャパシタCOと、前記分圧回路を構成する抵抗R1とR2、電圧増幅回路を構成する抵抗R3とR4は単体素子で構成され、オペアンプOPAはICで構成される。昇圧回路を構成するスイッチMOSFETM3は上記ドライバDRV−ICに内蔵される。つまり、この実施例の電源回路は、上記ドライバDRV−IC、バンドギャップ基準電圧発生回路を備えるようなエラーアンプEA、電圧比較回路VC、三角波発生回路TWGと制御回路CONTを含むPWM制御回路PWMC−IC及び上記オペアンプOPAと、上記単体素子の組み合わせから構成される。上記各半導体集積回路は、既存のスイッチングレギュレータに用いられる各ICをそのまま流用でき、極めて簡単に電源回路を実現することができる。
図4は、図3のスイッチング電源における駆動回路の動作を説明する波形図が示されている。基本的には、PWM信号に対応した制御信号hgとlgによりスイッチMOSFETM2がオンしている間(すなわち、スイッチMOSFETM1がオフしている間)、スイッチMOSFETM3をオンにしてブートストラップ容量CBを電源電圧VDDに充電する。上記制御信号hgは、前記高電圧側制御信号hgに対応し、制御信号lgは前記図3では省略されている低電圧側制御信号に対応している。同図では、この充電電圧をVDD−V3(on)のように表している。V3(on)は、MOSFETM3のソース−ドレイン経路での充電動作時の電圧損失であり、実質的にはゼロとみなすことができる。
この時のPMOSM3の動作は、一般に逆方向特性と呼ばれるものである。つまり、PMOSM3のゲートには、レベルシフト回路LS1から接地電位のようなロウレベルの制御信号LG’が供給されており、電源電圧VDD側(ドレイン端子D)がソース領域として動作してオン状態となり、ブートストラップ容量CBへの充電を開始する。もっとも、基板ゲートと上記ソースとして動作するドレイン端子DとのPN接合によって構成される寄生ダイオードによっても充電経路が形成されているので、このときにドレイン領域として動作するソース端子S側の電位VbtがVDD−Vf (Vfは寄生ダイオードの順方向電圧)よりも低いときには、かかる寄生ダイオードを通しても充電電流が流れる。
PWM信号に対応した制御信号hgとlgによりスイッチMOSFETM1がオンしている間(すなわち、スイッチMOSFETM2がオフしている間)、スイッチMOSFETM1のオンにより中点LXの電位が上記ロウレベルから上昇する。これに対応してブートストラップ容量CBの昇圧電圧Vbtは、上記充電電圧VDD分だけ高い電圧として上昇する。つまり、スイッチMOSFETM1のゲートとソース間(HG−LX)には、上記レベルシフト回路LS2を介して上記ブートストラップ容量CBの保持電圧VDD(VDD−V3(on))が印加されており、ソース側から得られる中点LXの電位は、入力電圧Vinに対応した高電圧まで上昇するものとなる。上記VDDは約5Vであり、スイッチMOSFETM1のしきい値電圧は約1V程度であり、VDD>Vthの関係にある。
上記昇圧電圧Vbtの上昇により、MOSFETM3の一対のソース,ドレインには、前記充電動作のときとは一対のソース,ドレイン領域に対して逆向に電圧が印加されて、図1に示したように昇圧電圧Vbt側がソース端子Sとして動作し、電源電圧VDD側がドレイン端子Dとして動作する。したがって、ゲートGに供給される制御信号LG'が電源電圧VDDのようなハイレベルであると、そのしきい値電圧Vth以上にソース端子Sの電位が上昇すると、再度オン状態となって昇圧電圧Vbtを形成しているブートストラップ容量CBの電荷を電源電圧VDD側に抜いてしまう。レベルシフト回路LS1は、上記制御信号LGのハイレベルを上記昇圧電圧Vbtに対応した高電圧にし、ゲートGとソース端子Sを同電位(Vth以下)としてオフ状態を維持させる。そして、前記寄生ダイオードには、逆方向に電圧が印加されて上記ブートストラップ容量CBの電荷を放電させるような電流を流さない。
上記スイッチMOSFETM1をオン状態にさせる1回の充電動作で消費するブートストラップ容量CBの電荷は、Cg ×Vgsで概算できる。ここで、Cg はスイッチMOSFETM1のゲート入力容量であり、Vgsはゲート,ソース間の駆動電圧である。上記電荷にスイッチング周波数を掛けることで、平均充電電流が求められる。一例として、Cg =3000pF、Vgs=5V、スイッチング周波数1MHzで計算すると、充電電流は15mAとなる。また、一般にMOSFETM3のオン抵抗は数十mΩであり、充電時の電圧降下V3(on)は小さくゼロと見做してよい。したがって、MOSFETM3に代えてダイオードを用いる場合の順方向電圧Vf による電圧降下に比べ非常に小さく抑えられるものである。
前記のようにスイッチMOSFETM2がオフしている間(スイッチMOSFETM1がオン)は、PチャネルMOSFETM3をオフにする必要がある。このPチャネルMOSFETM3をオフにするため、レベルシフト回路LS1は、上記昇圧電圧Vbtを動作電圧とすることでPチャネルMOSFETM3のゲート端子Gに与えられる制御信号LG’のレベルをソース端子Sの昇圧電圧Vbtと同じ電圧にレベルシフトする。そして、MOSFETM3のドレイン端子Dと基板ゲート間の寄生のダイオード(ボディダイオード)が存在する。この寄生のダイオードによって上記MOSFETM3が上記オフ状態にされるとともに、昇圧電位Vbtからの電源電圧VDDに向けての逆流が防止される。
スイッチMOSFETM1、M2、M3のオン、オフ状態への移行時間には素子バラツキ等があるため、貫通電流防止のためにスイッチMOSFETM1とM2の切り替えにはデッドタイムが設けられる。同様に、スイッチMOSFETM1が完全にオフする前にスイッチMOSFETM3がオンすると、昇圧電位側から電源VDDに逆流が起きるで同様のデットタイムが設けられる。このデットタイムは、特に制限されないが、上記PWM信号に対応した制御信号lg及びhgを形成する制御回路CONTにより設定される。以上により、本発明は電源電圧VDDの低電圧化に際しても、十分なスイッチMOSFETM1の駆動電圧を得ることができる昇圧回路を提供できる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上記可変電圧源Vtrk に代えて、抵抗R4又はR3を可変抵抗としてもよい。上記R4を複数の直列接続された抵抗回路で構成し、その接続点にスイッチ素子を設けて選択的にスイッチ制御して抵抗回路の抵抗値を変化させるよにするものであってもよい。このことは、上記分圧回路を構成する抵抗R1又はR2にも同様に適用できる。エラーアンプに供給される基準電圧は、バンドギャップ電圧の他何であってもよい。スイッチングレギュレータの具体的構成は、種々の実施形態を採ることができる。例えば、図3において、スイッチMOSFETM1、M2を単体素子で構成してもよい。また、シリーズレギュレータにも同様に適用することができる。この発明は、エラーアンプに供給される基準電圧よりも低い出力電圧を形成することができる電源回路として広く利用することができる。
この発明に係るスイッチング電源の一実施例を示す概略回路図である。 この発明に係るスイッチング電源の他の一実施例を示す概略回路図である。 この発明に係るスイッチング電源の他の一実施例を示す回路図である。 図3のスイッチング電源における駆動回路の動作を説明するための波形図である。
符号の説明
OPA…オペアンプ、PWM制御回路…PWM−IC、DRV−IC…ドライバ、LD…負荷回路、M1〜M3…MOSFET、LOG,CONT…制御回路、EA…エラーアンプ、VC…電圧比較回路、TWG…三角波発生回路、CB…ブートストラップ容量、LO…インダクタ、CO…キャパシタ、R1〜R4…抵抗、INV1インバータ回路、LS1,2…レベルシフト回路。

Claims (6)

  1. 基準電圧と帰還電圧とを受けるエラーアンプを含み、出力すべき電圧に対応した制御信号を形成する制御部と、
    上記制御部の制御信号に従って電力増幅された出力電圧を形成する出力部と、
    上記出力電圧を電圧増幅し、それを分圧して上記帰還電圧を形成して上記出力電圧が上記基準電圧よりも低くすることを可能とする帰還制御部とを備えてなることを特徴とする電源回路。
  2. 請求項1において、
    上記基準電圧は、バンドギャップ基準電圧であることを特徴とする電源回路。
  3. 請求項2において、
    上記制御部は、スイッチング電源回路を構成するコントロールICであり、
    上記出力部は、スイッチング電源回路を構成する駆動段及び出力パワートランジスタを含み、上記駆動段がICにより構成され、
    上記帰還制御部は、演算増幅回路を構成するICと、電圧増幅の利得を設定する外付抵抗及び分圧抵抗を含むことを特徴とする電源回路。
  4. 請求項3において、
    上記出力部の上記駆動段及び出力パワートランジスタは、1つのICにより構成されてなることを特徴とする電源回路。
  5. 請求項3において、
    上記帰還制御部は、上記電圧増幅された電圧に可変電圧を重畳させる手段が設けられてなることを特徴とする電源回路。
  6. 請求項5において、
    上記可変電圧を重畳させる手段は、上記演算増幅回路の電圧増幅の利得を設定する外付抵抗の基準電位点に上記可変電圧を供給するものであることを特徴とする電源回路。
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