JP2016143762A - 半導体装置 - Google Patents

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Abstract

【課題】内蔵スイッチ素子に付随する寄生素子を用いてスイッチングノイズを抑制する。【解決手段】半導体装置１０は、入力電圧Ｖｉｎの入力を受け付けるための外部端子Ｔ１と、スイッチ電圧Ｖｓｗを出力するための外部端子Ｔ２と、接地端ＰＧＮＤを接続するための外部端子Ｔ３と、接地端ＡＧＮＤを接続するための外部端子Ｔ４と、外部端子Ｔ１と外部端子Ｔ２との間に接続されるように半導体基板ＳＵＢ上に形成された内蔵スイッチ素子１１と、外部端子Ｔ２と外部端子Ｔ３との間に接続されるように半導体基板ＳＵＢ上に形成された内蔵スイッチ素子１２と、外部端子Ｔ４に接続されて内蔵スイッチ素子１１及び１２を駆動する制御回路１３と、を有する。半導体基板ＳＵＢは、外部端子Ｔ４ではなく外部端子Ｔ３と電気的に導通されており、内蔵スイッチ素子１１及び１２と半導体基板ＳＵＢとの間に各々付随する寄生素子１４〜１６がノイズフィルタとして機能する。【選択図】図４

Description

本発明は、半導体装置に関する。
従来より、内蔵スイッチ素子の駆動時にスイッチングノイズを発生する半導体装置（スイッチング電源ＩＣなど）には、ノイズ抑制手段としてＲＣフィルタや大容量の入力キャパシタ（バイパスキャパシタ）などを外付けすることが多い。
特開平０５−０６３１４７号公報
しかしながら、従来の半導体装置は、外付け部品を用いてスイッチングノイズを抑制していたので、部品点数の増大やセット全体のコストアップが課題となっていた。
なお、特許文献１には、半導体装置にＲＣフィルタを内蔵する際、抵抗と容量をそれぞれ独立に形成するのではなく、拡散抵抗の寄生容量を活用することにより、素子形成面積を有効利用する技術が開示されている。しかしながら、内蔵スイッチ素子に付随する寄生素子をノイズフィルタとして活用する旨については、開示も示唆もされていなかった。
本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、内蔵スイッチ素子に付随する寄生素子を用いてスイッチングノイズを抑制することのできる半導体装置、並びに、これを用いたスイッチング電源装置及び電子機器を提供することを目的とする。
本明細書中に開示されている半導体装置は、入力電圧の入力を受け付けるための第１外部端子と、スイッチ電圧を出力するための第２外部端子と、第１接地端を接続するための第３外部端子と、第２接地端を接続するための第４外部端子と、前記第１外部端子と前記第２外部端子との間に接続されるように半導体基板上に形成された第１内蔵スイッチ素子と、前記第２外部端子と前記第３外部端子との間に接続されるように前記半導体基板上に形成された第２内蔵スイッチ素子と、前記第４外部端子に接続されて前記第１内蔵スイッチ素子と前記第２内蔵スイッチ素子の少なくとも一方を駆動する制御回路とを有し、前記半導体基板は、前記第４外部端子ではなく前記第３外部端子と電気的に導通されており、前記第１内蔵スイッチ素子及び前記第２内蔵スイッチ素子と前記半導体基板との間に各々付随する寄生素子がノイズフィルタとして機能する構成（第１の構成）とされている。
なお、第１の構成から成る半導体装置において、前記半導体基板上には、前記第１内蔵スイッチ素子から近く前記第２内蔵スイッチ素子から遠い位置に、前記第３外部端子との電気的な導通を確立するための基板コンタクト領域が形成されている構成（第２の構成）にするとよい。
また、第２の構成から成る半導体装置にて、前記第１内蔵スイッチ素子は、ドレインが前記第１外部端子に接続されてソースとバックゲートがいずれも前記第２外部端子に接続された第１ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］である構成（第３の構成）にするとよい。
また、第３の構成から成る半導体装置において、前記第１ＮＭＯＳＦＥＴのドレインと前記基板コンタクト領域との間に付随する第１寄生キャパシタは、前記第１外部端子と前記第３外部端子との間に接続される入力キャパシタとして機能する構成（第４の構成）にするとよい。
また、第２〜第４いずれかの構成から成る半導体装置において、前記第２内蔵スイッチ素子は、ドレインが前記第２外部端子に接続されてソースとバックゲートがいずれも前記第３外部端子に接続された第２ＮＭＯＳＦＥＴである構成（第５の構成）にするとよい。
また、第２〜第４いずれかの構成から成る半導体装置において、前記第２内蔵スイッチ素子は、カソードが前記第２外部端子に接続されてアノードが前記第３外部端子に接続されたダイオードである構成（第６の構成）にするとよい。
また、第５または第６の構成から成る半導体装置において、前記第２ＮＭＯＳＦＥＴのドレインまたは前記ダイオードのカソードと前記基板コンタクト領域との間に付随する第２寄生キャパシタ及び寄生抵抗は、前記第２外部端子と前記第３外部端子との間に接続されるＲＣフィルタとして機能する構成（第７の構成）にするとよい。
また、第１〜第７いずれかの構成から成る半導体装置において、前記制御回路は、前記半導体基板から電気的に分離されて前記第４外部端子と電気的に導通されたウェル内に形成されている構成（第８の構成）にするとよい。
また、本明細書中に開示されているスイッチング電源装置は、第１〜第８いずれかの構成から成る半導体装置と、前記半導体装置から出力される前記スイッチ電圧を整流及び平滑して出力電圧を生成する整流平滑部と、を有する構成（第９の構成）とされている。
また、本明細書中に開示されている電子機器は、第９の構成から成るスイッチング電源装置を有する構成（第１０の構成）とされている。
本明細書中に開示されている発明によれば、内蔵スイッチ素子に付随する寄生素子を用いてスイッチングノイズを抑制することのできる半導体装置、並びに、これを用いたスイッチング電源装置及び電子機器を提供することが可能となる。
電源装置１の第１実施形態を示す回路図 第１実施形態における半導体装置１０のデバイス構造例を示す縦断面図 第１実施形態におけるスイッチング動作の一例を示すタイミングチャート 電源装置１の第２実施形態を示す回路図 第２実施形態における半導体装置１０のデバイス構造例を示す縦断面図 第２実施形態におけるスイッチング動作の一例を示すタイミングチャート 電源装置１の第３実施形態を示す回路図 第３実施形態における半導体装置１０のデバイス構造例を示す縦断面図 スマートフォンＡの外観図 タブレット端末Ｂの外観図
＜第１実施形態＞
図１は、電源装置１の第１実施形態を示す回路図である。本実施形態の電源装置１は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置であり、半導体装置１０と、これに外付けされている種々のディスクリート部品（入力キャパシタ（バイパスキャパシタ）Ｃ１、出力キャパシタＣ２、及び、出力インダクタＬ１）と、を有する。
半導体装置１０は、電源装置１の制御主体（いわゆるスイッチング電源ＩＣ）であり、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を有する。外部端子Ｔ１は、入力電圧Ｖｉｎの入力を受け付けるための入力端子である。外部端子Ｔ２は、スイッチ電圧Ｖｓｗを出力するためのスイッチ端子である。外部端子Ｔ３は、第１接地端ＰＧＮＤを接続するための第１接地端子である。第４外部端子Ｔ４は、第２接地端ＡＧＮＤを接続するための第２接地端子である。もちろん、半導体装置１０には、外部端子Ｔ１〜Ｔ４以外の外部端子（出力電圧Ｖｏｕｔや帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）の入力を受け付けるための帰還端子など）を適宜設けても構わない。
まず、外部端子Ｔ１〜Ｔ４及びディスクリート部品（Ｃ１、Ｃ２、Ｌ１）の接続関係について述べる。外部端子Ｔ１は、入力電圧Ｖｉｎの入力端と入力キャパシタＣ１の第１端に接続されている。入力キャパシタＣ１の第２端は、第１接地端ＰＧＮＤに接続されている。なお、入力キャパシタＣ１は、入力電圧Ｖｉｎの入力端と第１接地端ＰＧＮＤとの間で交流インピーダンスを低減し、スイッチ電圧Ｖｓｗに重畳するスイッチングノイズを抑制する電源フィルタとして機能する。外部端子Ｔ２は、出力インダクタＬ１の第１端に接続されている。出力インダクタＬ１の第２端と出力キャパシタＣ２の第１端は、いずれも出力電圧Ｖｏｕｔの出力端に接続されている。出力キャパシタＣ２の第２端は、第１接地端ＰＧＮＤに接続されている。なお、出力インダクタＬ１と出力キャパシタＣ２は、半導体装置１０から出力されるスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成する整流平滑部として機能する。外部端子Ｔ３は、第１接地端ＰＧＮＤに接続されている。外部端子Ｔ４は、第２接地端ＡＧＮＤに接続されている。
次に、半導体装置１０の内部構成について説明する。半導体装置１０には、出力トランジスタ１１と、同期整流トランジスタ１２と、制御回路１３と、が集積化されている。
出力トランジスタ１１は、外部端子Ｔ１と外部端子Ｔ２との間に接続されるように半導体基板ＳＵＢ上に形成された第１ＮＭＯＳＦＥＴ（第１内蔵スイッチ素子）である。その接続関係について具体的に述べると、出力トランジスタ１１のドレインは、外部端子Ｔ１に接続されている。出力トランジスタ１１のソースとバックゲートは、いずれも外部端子Ｔ２に接続されている。出力トランジスタ１１のゲートは、第１ゲート信号Ｇ１の出力端に接続されている。出力トランジスタ１１は、第１ゲート信号Ｇ１のハイレベル期間にオンし、第１ゲート信号Ｇ１のローレベル期間にオフする。
同期整流トランジスタ１２は、外部端子Ｔ２と外部端子Ｔ３との間に接続されるように半導体基板ＳＵＢ上に形成された第２ＮＭＯＳＦＥＴ（第２内蔵スイッチ素子）である。その接続関係について具体的に述べると、同期整流トランジスタ１２のドレインは、外部端子Ｔ２に接続されている。同期整流トランジスタ１２のソースとバックゲートは、いずれも外部端子Ｔ３に接続されている。同期整流トランジスタ１１のゲートは、第２ゲート信号Ｇ２の出力端に接続されている。同期整流トランジスタ１２は、第２ゲート信号Ｇ２のハイレベル期間にオンし、第２ゲート信号Ｇ２のローレベル期間にオフする。
制御回路１３は、出力電圧Ｖｏｕｔが所望値となるように第１ゲート信号Ｇ１と第２ゲート信号Ｇ２を生成することにより、出力トランジスタ１１と同期整流トランジスタ１２を相補的に駆動する。その結果、外部端子Ｔ２には、Ｖｉｎ−ＰＧＮＤ間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。本明細書中における「相補的」という文言は、出力トランジスタ１１と同期整流トランジスタ１２のオン／オフ状態が完全に逆転している場合のほか、貫通電流防止のために両トランジスタの同時オフ期間（いわゆるデッドタイム）が設けられている場合も含む。なお、制御回路１３は、外部端子Ｔ４に接続されており、第２接地端ＡＧＮＤを基準電位として動作する。制御回路１３での出力帰還方式については、ＰＷＭ［pulse width modulation］方式やＰＦＭ［pulse frequency modulation］方式などの周知技術を適用すればよいので、詳細な説明は割愛する。
このように、第１実施形態の半導体装置１０では、外部端子Ｔ１と外部端子Ｔ３との間に直列接続された出力トランジスタ１１と同期整流トランジスタ１２を用いて、同期整流方式のスイッチング出力段が形成されている。
なお、出力トランジスタ１１及び同期整流トランジスタの各ドレインと半導体基板ＳＵＢとの間には、それぞれ、第１寄生キャパシタ１４及び第２寄生キャパシタ１５が付随している。ただし、第１実施形態の半導体装置１０では、半導体基板ＳＵＢが外部端子Ｔ４（第２接地端ＡＧＮＤ）と電気的に導通されている。従って、第１寄生キャパシタ１４や第２寄生キャパシタ１５は、スイッチング出力段のノイズフィルタとして機能しない。以下では、図２を参照しながら半導体装置１０のデバイス構造について詳述する。
図２は、第１実施形態における半導体装置１０のデバイス構造例を示した縦断面図である。本構造例の半導体装置１０において、ｐ型半導体基板１００（図１の半導体基板ＳＵＢに相当）には、出力トランジスタ１１を形成するためのアクティブ領域として、低濃度ｐ型ウェル１１０が形成されている。低濃度ｐ型ウェル１１０には、高濃度ｎ型拡散領域１１１及び１１２と高濃度ｐ型拡散領域１１３が形成されている。
高濃度ｎ型拡散領域１１１は、出力トランジスタ１１のドレイン領域に相当し、外部端子Ｔ１（＝入力電圧Ｖｉｎの入力端）に接続されている。高濃度ｎ型拡散領域１１２は、出力トランジスタ１１のソース領域に相当し、外部端子Ｔ２（＝スイッチ電圧Ｖｓｗの出力端）に接続されている。高濃度ｐ型拡散領域１１３は、出力トランジスタ１１のバックゲートコンタクト領域に相当し、高濃度ｎ型拡散領域１１２と同様、外部端子Ｔ２に接続されている。
高濃度ｎ型拡散領域１１１及び１１２の相互間に亘るチャネル領域上には、酸化物層１１４と金属層１１５が形成されている。金属層１１５は、出力トランジスタ１１のゲートに相当し、第１ゲート信号Ｇ１の入力端に接続されている。
また、本構造例の半導体装置１０において、ｐ型半導体基板１００には、同期整流トランジスタ１２を形成するためのアクティブ領域として、低濃度ｐ型ウェル１２０が形成されている。低濃度ｐ型ウェル１２０には、高濃度ｎ型拡散領域１２１及び１２２と高濃度ｐ型拡散領域１２３が形成されている。
高濃度ｎ型拡散領域１２１は、同期整流トランジスタ１２のドレイン領域に相当し、外部端子Ｔ２に接続されている。高濃度ｎ型拡散領域１２２は、同期整流トランジスタ１２のソース領域に相当し、外部端子Ｔ３（＝第１接地端ＰＧＮＤ）に接続されている。高濃度ｐ型拡散領域１２３は、同期整流トランジスタ１２のバックゲートコンタクト領域に相当し、高濃度ｎ型拡散領域１２２と同様、外部端子Ｔ３に接続されている。
高濃度ｎ型拡散領域１２１及び１２２の相互間に亘るチャネル領域上には、酸化物層１２４と金属層１２５が形成されている。金属層１２５は、同期整流トランジスタ１２のゲートに相当しており、第２ゲート信号Ｇ２の入力端に接続されている。
一方、本構造例の半導体装置１０において、ｐ型半導体基板１００のフィールド領域には、複数の高濃度ｐ型拡散領域１０１ａ〜１０１ｃが形成されている。これらの高濃度ｐ型拡散領域１０１ａ〜１０１ｃは、それぞれ基板コンタクト領域に相当し、いずれも外部端子Ｔ４（＝第２接地端ＡＧＮＤ）に接続されている。
なお、出力トランジスタ１１のドレイン領域（＝高濃度ｎ型拡散領域１１１）と、直近の基板コンタクト領域（＝高濃度ｐ型拡散領域１０１ａ）との間には、第１寄生キャパシタ１４が付随している。また、同期整流トランジスタ１２のドレイン領域（＝高濃度ｎ型拡散領域１２１）と、直近の基板コンタクト領域（＝高濃度ｐ型拡散領域１０１ｂ）との間には、第２寄生キャパシタ１５が付随している。
図３は、第１実施形態におけるスイッチング動作の一例を示すタイミングチャートであり、上から順に、第１ゲート信号Ｇ１、第２ゲート信号Ｇ２、第１スイッチ電流Ｉ１（＝出力トランジスタ１１のドレインからソースに向けて流れる電流）、第２スイッチ電流Ｉ２（＝同期整流トランジスタ１１のソースからドレインに向けて流れる電流）、及び、スイッチ電圧Ｖｓｗが描写されている。
時刻ｔ１１〜ｔ１２、ないし、時刻ｔ１３〜ｔ１５では、第１ゲート信号Ｇ１がハイレベルとされて第２ゲート信号Ｇ２がローレベルとされているので、出力トランジスタ１１がオンして同期整流トランジスタ１２がオフする。その結果、同期間中には、第１スイッチ電流Ｉ１が増大して第２スイッチ電流Ｉ２が減少するとともに、スイッチ電圧ＶｓｗがＰＧＮＤからＶｉｎに立ち上がる。
一方、時刻ｔ１２〜ｔ１３、ないし、時刻ｔ１４〜ｔ１５では、第１ゲート信号Ｇ１がローレベルとされて第２ゲート信号Ｇ２がハイレベルとされているので、出力トランジスタ１１がオフして同期整流トランジスタ１２がオンする。その結果、同期間中には、第１スイッチ電流Ｉ１が減少して第２スイッチ電流Ｉ２が増大するとともに、スイッチ電圧ＶｓｗがＶｉｎからＰＧＮＤに立ち下がる。
なお、出力トランジスタ１１及び同期整流トランジスタ１２のスイッチング時には、第１スイッチ電流Ｉ１及び第２スイッチ電流Ｉ２が急峻に変動することが望ましい（本図の破線を参照）。ただし、入力キャパシタＣ１の容量値が不足している場合には、第１スイッチ電流Ｉ１及び第２スイッチ電流Ｉ２の変動を十分に補填することができないので、第１スイッチ電流Ｉ１及び第２スイッチ電流Ｉ２の立上り及び立下りが理想状態よりも鈍ってしまう（本図の実線を参照）。このような第１スイッチ電流Ｉ１及び第２スイッチ電流Ｉ２の鈍化は、スイッチ電圧Ｖｓｗにスイッチングノイズを生じる原因の一つとなる。
スイッチングノイズ対策としては、入力キャパシタＣ１を大容量化したり、外部端子Ｔ２にＲＣフィルタを外付けしたりすることが考えられる。ただし、このような対策では、部品点数の増大やセット全体のコストアップが招かれるので、最善の策とは言い難い。
＜第２実施形態＞
図４は、電源装置１の第２実施形態を示す回路図である。本実施形態の電源装置１は、基本的に先の第１実施形態と同様であるが、半導体基板ＳＵＢを外部端子Ｔ４（＝第２接地端ＡＧＮＤ）ではなく外部端子Ｔ３（＝第１接地端ＰＧＮＤ）と電気的に導通するとともに、出力トランジスタ１１及び同期整流トランジスタ１２の各ドレインと半導体基板ＳＵＢとの間に各々付随する寄生素子（寄生キャパシタ１４及び１５、並びに、寄生抵抗１６）がノイズフィルタとして機能するように、半導体装置１０のデバイス構造を工夫した点に特徴を有する。以下では、図５を参照しながら、第２実施形態における半導体装置１０のデバイス構造について詳述する。
図５は、第２実施形態における半導体装置１０のデバイス構造例を示した縦断面図である。本実施形態の半導体装置１０は、基本的に先の図２と同一のデバイス構造で形成されているが、基板コンタクト領域に相当する高濃度ｐ型拡散領域１０１を外部端子Ｔ４ではなく外部端子Ｔ３（＝第１接地端ＰＧＮＤ）に接続した点に第１の特徴を有する。
このようなデバイス構造の変更により、出力トランジスタ１１のドレイン領域（＝高濃度ｎ型拡散領域１１１）と、直近の基板コンタクト領域（＝高濃度ｐ型拡散領域１０１）との間に付随する第１寄生キャパシタ１４は、外部端子Ｔ１と外部端子Ｔ３との間に接続される入力キャパシタ（バイパスキャパシタ）として機能する。
従って、本実施形態の半導体装置１０であれば、入力キャパシタＣ１の不必要な大容量化を招くことなく、第１スイッチ電流Ｉ１及び第２スイッチ電流Ｉ２の立上り／立下りを急峻とすることができるので、スイッチ電圧Ｖｓｗに重畳するスイッチングノイズの発生自体を抑制することが可能となる。
また、本実施形態の半導体装置１０は、先の図２と異なり、半導体基板１００のフィールド領域に複数の基板コンタクト領域１０１ａ〜１０１ｃを形成するのではなく、出力トランジスタ１１から近く、同期整流トランジスタ１２から遠い位置（例えば高濃度ｎ型拡散領域１１１の直近）に基板コンタクト領域（＝高濃度ｐ型拡散領域１０１）を形成した点に第２の特徴を有する。
このようなデバイス構造の変更により、同期整流トランジスタ１２のドレイン領域（＝高濃度ｎ型拡散領域１２１）と、基板コンタクト領域（＝高濃度ｐ型拡散領域１０１）との間には、第２寄生キャパシタ１５だけでなく寄生抵抗１６が付随する。これらの第２寄生キャパシタ１５と寄生抵抗１６は、外部端子Ｔ２と外部端子Ｔ３との間に直列接続されるＲＣフィルタとして機能する。
従って、本実施形態の半導体装置１０であれば、外部端子Ｔ２にＲＣフィルタを外付けすることなく、スイッチ電圧Ｖｓｗを鈍らせることができるので、スイッチ電圧Ｖｓｗにスイッチングノイズが重畳したとしても、これを効果的に抑制することが可能となる。なお、寄生容量１６の抵抗値は、同期整流トランジスタ１２のドレイン領域と基板コンタクト領域との相互間距離が離れるほど高くなる。
このように、本実施形態の半導体装置１０であれば、出力トランジスタ１１や同期整流トランジスタ１２に付随する寄生素子１４〜１６を用いてスイッチングノイズを抑制することができるので、部品点数の削減やセット全体のコストダウンを実現することが可能となる。特に、寄生素子１４〜１６のみを利用してスイッチングノイズを抑制することができれば、半導体装置１０に入力キャパシタＣ１やＲＣフィルタを何ら外付けせずに済む。
また、入力キャパシタＣ１や第１寄生キャパシタ１４だけでスイッチングノイズを十分に抑制することができるのであれば、第２寄生キャパシタ１５と寄生抵抗１６から成るＲＣフィルタが不要となる。その場合には、同期整流トランジスタ１２のドレイン領域（＝高濃度ｎ型拡散領域１２１）と、基板コンタクト領域（＝高濃度ｐ型拡散領域１０１）とを遠ざける必要性（寄生抵抗１６を付随させる必要性）がなくなるので、両者を近傍に設けても構わない。
また、本実施形態の半導体装置１０は、半導体基板１００から電気的に分離されるとともに外部端子Ｔ４（＝第２接地端ＡＧＮＤ）と電気的に導通されたウェル内に、ＡＧＮＤ基準で動作する回路要素（制御回路１３など）を形成した点に第３の特徴を有する。
より具体的に述べると、ｐ型半導体基板１００には、高濃度ｎ型ウェル１３０が形成されている。高濃度ｎ型ウェル１３０には、低濃度ｐ型ウェル１３１が形成されている。低濃度ｐ型ウェル１３１には、ウェルコンタクト領域として外部端子Ｔ４と電気的に導通される高濃度ｐ型拡散領域１３２が形成されるほか、制御回路１３を始めとする種々の回路要素（本図では明示せず）が形成されている。なお、高濃度ｎ型ウェル１３０は、ｐ型半導体基板１００と低濃度ｐ型ウェル１３１との間を電気的に絶縁するための素子分離領域として機能する。
このようなデバイス構造を採用することにより、スイッチングノイズの影響を受けやすい第１接地端ＰＧＮＤから、ＡＧＮＤ基準で動作する回路要素を電気的に切り離すことができるので、その動作を安定化させることが可能となる。
図６は、第２実施形態におけるスイッチング動作の一例を示すタイミングチャートであり、先出の図３と同様、上から順に、第１ゲート信号Ｇ１、第２ゲート信号Ｇ２、第１スイッチ電流Ｉ１、第２スイッチ電流Ｉ２、及び、スイッチ電圧Ｖｓｗが描写されている。
先出の図３と同様、時刻ｔ２１〜ｔ２２、ないし、時刻ｔ２３〜ｔ２５では、第１ゲート信号Ｇ１がハイレベルとされて第２ゲート信号Ｇ２がローレベルとされているので、出力トランジスタ１１がオンして同期整流トランジスタ１２がオフする。その結果、同期間中には、第１スイッチ電流Ｉ１が増大して第２スイッチ電流Ｉ２が減少するとともに、スイッチ電圧ＶｓｗがＰＧＮＤからＶｉｎに立ち上がる。
一方、時刻ｔ２２〜ｔ２３、ないし、時刻ｔ２４〜ｔ２５では、第１ゲート信号Ｇ１がローレベルとされて第２ゲート信号Ｇ２がハイレベルとされているので、出力トランジスタ１１がオフして同期整流トランジスタ１２がオンする。その結果、同期間中には、第１スイッチ電流Ｉ１が減少して第２スイッチ電流Ｉ２が増大するとともに、スイッチ電圧ＶｓｗがＶｉｎからＰＧＮＤに立ち下がる。
なお、本実施形態の半導体装置１０では、先述のように、第１寄生キャパシタ１４が入力キャパシタとして機能するので、第１スイッチ電流Ｉ１及び第２スイッチ電流Ｉ２の立上り／立下りが急峻となり、スイッチングノイズの発生自体が抑制されている。
また、本実施形態の半導体装置１０では、先述のように、第２寄生キャパシタ１５と寄生抵抗１６がＲＣフィルタとして機能するので、スイッチ電圧Ｖｓｗに重畳するスイッチングノイズが効果的に抑制されている。
＜第３実施形態＞
図７は、電源装置１の第３実施形態を示す回路図である。本実施形態の電源装置１は、基本的に先の第２実施形態と同様の構成であるが、スイッチング出力段を形成する第２内蔵スイッチ素子として、同期整流トランジスタ１２ではなく整流ダイオード１７を用いた点に特徴を有する。なお、整流ダイオード１７は、カソードが外部端子Ｔ２に接続されており、アノードが外部端子Ｔ３に接続されている。
図８は、第３実施形態における半導体装置１０のデバイス構造例を示した縦断面図である。本構造例の半導体装置１０は、先の図５とほぼ同様であるが、同期整流トランジスタ１２に代えて整流ダイオード１７が形成されている点に差違を有する。
具体的に述べると、本構造例の半導体装置１０において、ｐ型半導体基板１００には、整流ダイオード１７を形成するためのアクティブ領域として、低濃度ｐ型ウェル１４０が形成されている。低濃度ｐ型ウェル１４０には、高濃度ｎ型拡散領域１４１と高濃度ｐ型拡散領域１４２が形成されている。
高濃度ｎ型拡散領域１４１は、整流ダイオード１７のカソード領域に相当し、外部端子Ｔ２に接続されている。高濃度ｐ型拡散領域１４２は、整流ダイオード１７のアノード領域に相当し、外部端子Ｔ３（＝第１接地端ＰＧＮＤ）に接続されている。
なお、整流ダイオード１７のカソード領域（＝高濃度ｎ型拡散領域１４１）と、基板コンタクト領域（＝高濃度ｐ型拡散領域１０１）との間には、先の図５と同様、第２寄生キャパシタ１５だけでなく寄生抵抗１６が付随する。これらの第２寄生キャパシタ１５と寄生抵抗１６は、外部端子Ｔ２と外部端子Ｔ３との間に直列接続されるＲＣフィルタとして機能する。
このように、スイッチング出力段に付随する寄生素子１４〜１６をノイズフィルタとして積極的に活用するためのデバイス構造については、同期整流方式のスイッチング電源ＩＣに限らず、ダイオード整流方式のスイッチング電源ＩＣにも適用することができる。
＜電子機器＞
図９及び図１０は、それぞれスマートフォンＡ及びタブレット端末Ｂの外観図である。スマートフォンＡ及びタブレット端末Ｂは、先述の電源装置１が搭載される電子機器の一具体例である。ただし、電源装置１の搭載対象については、何らこれに限定されるものではなく、例えば、その小型・軽薄化が要求される電子機器全般（ノートパソコンや携帯ゲーム機など）に広く適用することが可能である。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記の第１〜第３実施形態では、いずれもスイッチング電源ＩＣを例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供される半導体装置（モータ駆動ＩＣなど）にも広く適用することが可能である。
すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、例えば、スイッチング電源ＩＣに利用することが可能である。
１ 電源装置
１０ 半導体装置（スイッチング電源ＩＣ）
１１ 出力トランジスタ（第１内蔵スイッチ素子）
１２ 同期整流トランジスタ（第２内蔵スイッチ素子）
１３ 制御回路
１４ 第１寄生キャパシタ
１５ 第２寄生キャパシタ
１６ 寄生抵抗
１７ 整流ダイオード（第２内蔵スイッチ素子）
Ｔ１〜Ｔ４ 外部端子
Ｃ１ 入力キャパシタ（バイパスキャパシタ）
Ｃ２ 出力キャパシタ
Ｌ１ 出力インダクタ
１００ ｐ型半導体基板
１０１、１０１ａ〜１０１ｃ 高濃度ｐ型拡散領域（基板コンタクト領域）
１１０、１２０ 低濃度ｐ型ウェル
１１１、１２１ 高濃度ｎ型拡散領域（ドレイン領域）
１１２、１２２ 高濃度ｎ型拡散領域（ソース領域）
１１３、１２３ 高濃度ｐ型拡散領域（バックゲートコンタクト領域）
１１４、１２４ 酸化物層
１１５、１２５ 金属層
１３０ 高濃度ｎ型ウェル
１３１ 低濃度ｐ型ウェル
１３２ 高濃度ｐ型拡散領域（ウェルコンタクト領域）
１４０ 低濃度ｐ型ウェル
１４１ 高濃度ｎ型拡散領域（カソード領域）
１４２ 高濃度ｐ型拡散領域（アノード領域）
Ａ スマートフォン
Ｂ タブレット端末

Claims (10)

  1. 入力電圧の入力を受け付けるための第１外部端子と、
    スイッチ電圧を出力するための第２外部端子と、
    第１接地端を接続するための第３外部端子と、
    第２接地端を接続するための第４外部端子と、
    前記第１外部端子と前記第２外部端子との間に接続されるように半導体基板上に形成された第１内蔵スイッチ素子と、
    前記第２外部端子と前記第３外部端子との間に接続されるように前記半導体基板上に形成された第２内蔵スイッチ素子と、
    前記第４外部端子に接続されて前記第１内蔵スイッチ素子と前記第２内蔵スイッチ素子の少なくとも一方を駆動する制御回路と、
    を有し、
    前記半導体基板は、前記第４外部端子ではなく前記第３外部端子と電気的に導通されており、前記第１内蔵スイッチ素子及び前記第２内蔵スイッチ素子と前記半導体基板との間に各々付随する寄生素子がノイズフィルタとして機能することを特徴とする半導体装置。
  2. 前記半導体基板上には、前記第１内蔵スイッチ素子から近く前記第２内蔵スイッチ素子から遠い位置に、前記第３外部端子との電気的な導通を確立するための基板コンタクト領域が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１内蔵スイッチ素子は、ドレインが前記第１外部端子に接続されてソースとバックゲートがいずれも前記第２外部端子に接続された第１ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１ＮＭＯＳＦＥＴのドレインと前記基板コンタクト領域との間に付随する第１寄生キャパシタは、前記第１外部端子と前記第３外部端子との間に接続される入力キャパシタとして機能することを特徴とする請求項３に記載の半導体装置。
  5. 前記第２内蔵スイッチ素子は、ドレインが前記第２外部端子に接続されてソースとバックゲートがいずれも前記第３外部端子に接続された第２ＮＭＯＳＦＥＴであることを特徴とする請求項２〜請求項４のいずれか一項に記載の半導体装置。
  6. 前記第２内蔵スイッチ素子は、カソードが前記第２外部端子に接続されてアノードが前記第３外部端子に接続されたダイオードであることを特徴とする請求項２〜請求項４のいずれか一項に記載の半導体装置。
  7. 前記第２ＮＭＯＳＦＥＴのドレインまたは前記ダイオードのカソードと前記基板コンタクト領域との間に付随する第２寄生キャパシタ及び寄生抵抗は、前記第２外部端子と前記第３外部端子との間に接続されるＲＣフィルタとして機能することを特徴とする請求項５または請求項６に記載の半導体装置。
  8. 前記制御回路は、前記半導体基板から電気的に分離されて前記第４外部端子と電気的に導通されたウェル内に形成されていることを特徴とする請求項１〜請求項７のいずれか一項に記載の半導体装置。
  9. 請求項１〜請求項８のいずれか一項に記載の半導体装置と、
    前記半導体装置から出力される前記スイッチ電圧を整流及び平滑して出力電圧を生成する整流平滑部と、
    を有することを特徴とするスイッチング電源装置。
  10. 請求項９に記載のスイッチング電源装置を有することを特徴とする電子機器。
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