JP2007028698A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】ＤＣ−ＤＣコンバータを小型化する。
【解決手段】電圧変換部３７の出力端子７側とグランド１１との間に接続された出力コンデンサ４３は、コンデンサ４５とコンデンサ４７とが並列接続されるとともに、セラミックチップコンデンサによって構成され、コンデンサ４７に対して抵抗５１が直列に接続されたものである。これにより、出力コンデンサ４３に対しセラミックコンデンサを用いても出力信号へのスパイクノイズや、位相余裕度低下による異常発振によるノイズの発生が起こりにくくなる。従って、出力コンデンサ４３に対してセラミックチップコンデンサを用いることができる。
【選択図】図１

Description

本発明は、電子機器などに用いられるＤＣ−ＤＣコンバータに関するものである。

以下、従来のＤＣ−ＤＣコンバータ１について図面を用いて説明する。

図７は従来のＤＣ−ＤＣコンバータ１の回路ブロック図である。図７において、従来のＤＣ−ＤＣコンバータ１は、直流電源の出力が供給される電源端子５と、この電源端子５と出力端子７との間に挿入され、スイッチとコイル、ダイオードから構成された電圧変換部９と、この電圧変換部９の前記出力端子７側とグランド１１との間に接続された出力コンデンサ１３と、前記電圧変換部９の出力がその一方の入力が接続されたオペアンプ１５と、このオペアンプ１５の他方の入力に接続されるとともに予め定められた基準電圧が供給される基準電圧端子１７と、オペアンプ１５の出力と電圧変換部９の制御端子１６との間に挿入された制御回路１９とを備えていた。

なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
特開平５−１７６５２７号公報

しかしながらこのような従来のＤＣ−ＤＣコンバータでは、出力コンデンサとして電解コンデンサを用いているので、サイズが大きく小型化できないという課題を有していた。

そこで本発明は、この問題を解決したもので、小型なＤＣ−ＤＣコンバータを提供することを目的としたものである。

この目的を達成するために本発明のＤＣ−ＤＣコンバータの出力コンデンサは、セラミックチップコンデンサによって構成された２つのキャパシタンスの並列接続により形成するとともに、これらのいずれか一方のキャパシタンスに位相補償素子が直列に接続されたものである。

以上のように本発明によれば、キャパシタンスは第一のキャパシタンスと第二のキャパシタンスとの並列接続により形成するとともに、セラミックチップコンデンサによって構成され、前記第一のキャパシタンスには、位相補償素子が直列に接続されたＤＣ−ＤＣコンバータであり、これにより、第一のキャパシタンスには位相補償素子が直列に接続されているので、セラミックチップを用いても位相余裕度の減少が起こりにくくなる。

また、スパイクノイズのような高周波成分に対して第一のキャパシタンスと位相補償素子との直列接続体のインピーダンスが大きくなる。しかし、第二のキャパシタンスは、第一のキャパシタンスと位相補償素子との直列接続体に対して並列に設けられているので、スパイクノイズは第二のキャパシタンス側を通過してグランドに落ちる。従って、スパイクノイズも低減することができる。

以上のように、キャパシタンスは第一のキャパシタンスと第二のキャパシタンスとの並列接続により形成するとともに、前記第一のキャパシタンスには、位相補償素子を直列に接続したことにより、出力コンデンサに対しセラミックコンデンサを用いてもスパイクノイズや位相余裕度低下による異常発振などの発生が起こりにくくなる。従って、出力コンデンサに対してセラミックチップコンデンサを用いることができるので、小型なＤＣ−ＤＣコンバータを実現できる。

（実施の形態１）
以下、本実施の形態におけるＤＣ−ＤＣコンバータ２１について図面を用いて説明する。図２は、本実施の形態におけるＤＣ−ＤＣコンバータ２１を用いた電子機器２３のブロック図である。図２において、電子機器２３は、１３．２Ｖの電圧を供給する直流電源３と、３．３Ｖの電圧駆動のＩＣ２５と、直流電源３とＩＣ２５との間に挿入されたＤＣ−ＤＣコンバータ２１とを含んだものである。そしてこのＤＣ−ＤＣコンバータ２１は、電圧を１３．２Ｖから３．３Ｖの電圧へと変化させるステップダウン型のＤＣ−ＤＣコンバータである。

そして近年携帯電話やデジタルカメラなどの携帯機器においてＤＣ−ＤＣコンバータ２１が使用されてきており、リップルやスパイクノイズなどの電気的特性に加えて小型化という要求が出てきている。そこで、本発明はこれらの要求を実現できるＤＣ−ＤＣコンバータ２１を実現するものである。

では、以下に本実施の形態におけるＤＣ−ＤＣコンバータ２１の詳細について図面を用いて説明する。図１は、本実施の形態におけるＤＣ−ＤＣコンバータ２１のブロック図であり、図２は同、詳細回路図である。

図１、図２において、電源端子５には、直流電源３のプラス側端子が接続され、グランド１１端子には直流電源３のマイナス側端子が接続される。これによりＤＣ−ＤＣコンバータ２１には１３．２Ｖの直流電流が供給されることになる。一方、ＤＣ−ＤＣコンバータ２１の出力端子７にはＩＣ２５のＩＣ電源端子３３が接続され、一方、ＤＣ−ＤＣコンバータ２１のグランド１１端子には、ＩＣ２５のＩＣグランド３５端子が接続される。これによって、電源端子５とＩＣ出力端子７との間に、電圧変換部３７が挿入される。この電圧変換部３７では、供給された電圧を約３．３Ｖの電圧へと変換する。

そして、電圧変換部３７の変換入力端子３９が、入力端子５に接続され、変換出力端子４１が、出力端子７に接続される。そして、変換出力端子４１とグランド１１との間には、出力コンデンサ４３（キャパシタンスの一例として用いた）が挿入されている。そして、出力コンデンサ４３は、コンデンサ４５（第一のキャパシタンスの一例として用いた）とコンデンサ４７（第二のキャパシタンスの一例として用いた）との並列接続で形成される。そしてさらに、コンデンサ４７には、抵抗５１（位相補償素子の一例として用いた）が直列に接続される。ここで、コンデンサ４５、コンデンサ４７共に積層型のセラミックチップコンデンサを用いている。なお、本実施の形態におけるコンデンサ４５は、１０μＦのチップコンデンサ２個を並列に接続することで形成している。

また、オペアンプ１５の一方の入力５５には、変換出力端子４１が分圧抵抗（図３に示す）を介して接続される。これにより出力端子７に供給される出力信号がオペアンプ１５に供給されることとなる。一方オペアンプ１５の他方の入力５７は、基準電圧端子１７に接続され、オペアンプ１５は基準電圧端子１７に接続される基準電圧源から供給された基準電圧と、出力信号の電圧との差に応じた電圧を出力することとなる。

本実施の形態では、本実施の形態におけるＤＣ−ＤＣコンバータ２１では、このオペアンプ１５を含むＩＣ内にこの基準電圧を発生する基準電圧発生回路を有し、この基準信号を基準電圧端子１７に供給している。この場合、電子機器２３との接続などによる基準電圧の変化などが発生し難くなるので、オペアンプ１５から精度の良い差電圧が出力される。

なお基準電圧は、電子機器２３側から基準電圧端子１７へ供給してもよい。この場合、電子機器２３側において使用している基準電圧を流用することができる。したがって、ＤＣ−ＤＣコンバータ２１自身で基準電圧を持たない構成とすることで、さらに小型なＤＣ−ＤＣコンバータ２１を実現できる。

また、電圧変換部３７には、電圧変換部３７から出力される電圧を制御するための制御端子６１が設けられ、この制御端子６１とオペアンプ１５の出力との間には、制御回路１９が挿入される。

次に本実施の形態における電圧変換部３７について詳細に説明する。本実施の形態におけるＤＣ−ＤＣコンバータ２１は、ステップダウン型ＤＣ−ＤＣコンバータ２１である。従って電圧変換部３７は、変換入力端子３９と変換出力端子４１との間にスイッチ６５が挿入され、このスイッチ６５と変換出力端子４１との間には巻き線型のコイル６７（インダクタの一例として用いた）が挿入される。さらに、コイル６７のスイッチ６５側とグランド１１との間にダイオード６９が挿入される。ここでダイオード６９は、アノード側がグランド１１側に接続されている。

そして、電圧変換部３７の制御端子６１が、スイッチ６５をオン・オフ制御するオン・オフ制御端子６１に接続されることで、制御回路１９は、オペアンプ１５の入力５５に入力される電圧と、基準電圧との差に応じて電圧変換部３７から出力される電圧を制御する構成である。

では、次に本実施の形態におけるＤＣ−ＤＣコンバータ２１の動作について説明する。図４は、本実施の形態のＤＣ−ＤＣコンバータ２１における各部での信号波形図であり、図４（ａ）は、本実施の形態におけるＤＣ−ＤＣコンバータ２１への入力信号波形であり、図４（ｂ）は、同スイッチにおける信号波形であり、図４（ｃ）は、同コイル６７における信号波形を示し、図４（ｄ）は、出力端子７から出力される信号波形である。なお、図４（ａ）から（ｄ）において、横軸７１は時間であり、縦軸７３は電圧を示している。

図４（ａ）から（ｄ）において、信号７５は、直流電源３からスイッチ６５へ供給される直流信号である。スイッチ６５は、制御回路１９の指示に従ってスイッチ６５がオン・オフされることで、信号７７を出力する。この信号７７が供給されたコイル６７では、スイッチオンとスイッチオフによる逆起電力が発生し信号７９が発生する。なお、このコイル６７からの出力信号にはリップルが大きく、出力電圧が安定しない。そこで出力コンデンサ４３（コンデンサ４５とコンデンサ４７）により信号７９を平滑化し、出力端子７から出力される信号８０のリップルを抑え、略一定の電圧が出力されるようにしている。

そしてオペアンプ１５の入力５５に信号が入力され、もう一方の入力５７に基準電圧を入力することで、オペアンプ１５からは信号と基準電圧との差に応じた電圧が制御回路１９に供給されることとなる。そこで、制御回路１９は、オペアンプ１５から供給された差電圧に応じて、スイッチのオン・オフ時間を制御する。たとえば、オペアンプ１５からの差信号が基準電圧より低い電圧である旨を示している場合、その差信号に応じて制御回路１９は、スイッチ６５のオン時間が長くなるように制御する。そして逆の場合、オペアンプ１５はスイッチ６５のオン時間が短くなるように制御する。

以上のように、コンデンサ４７には位相補償素子として抵抗５１が直列に接続されているので、出力コンデンサ４３に対してセラミックチップを用いても、オペアンプ１５における位相余裕度を大きくすることができる。つまりオペアンプ１５は入力信号に対して位相が１８０度反転した信号が出力され、またその信号を入力側へフィードバックすることにより動作するものであるので、コンデンサ４７と直列に抵抗５１を設けることでオペアンプ１５に入力される信号中の位相の遅れを小さくすることにより、オペアンプ１５の位相余裕を大きくすることができるものである。従って、オペアンプ１５が異常発振しにくくなるので、出力信号に対して発振ノイズなどを小さくできる。

しかしながら、コンデンサ４７に対して抵抗５１が直列に接続されるので、スパイクノイズのような高周波成分に対してインピーダンスが大きくなる。従って、スパイクノイズがグランド１１へ落ち難くなり、出力端子７から出力されてしまうこととなる。そこで、コンデンサ４７と抵抗５１の直列接続体８１に対して並列にコンデンサ４５を設けているので、スパイクノイズはコンデンサ４５側からグランド１１に落ちる。従って、出力信号においてスパイクノイズも低減することができる。

以上のように、出力コンデンサ４３は、コンデンサ４５とコンデンサ４７とを並列に接続し、かつコンデンサ４７と直列に抵抗５１を接続することにより、出力コンデンサ４３に対しセラミックコンデンサを用いてもスパイクノイズ位相余裕度低下による異常発振などの発生が起こりにくく、かつ抵抗５１を設けてもスパイクノイズを小さくできる。従って、出力コンデンサ４３に対してセラミックチップコンデンサを用いることができるので、小型なＤＣ−ＤＣコンバータ２１を実現できる。

ここで重要なことは、スパイクノイズのような高い周波数成分の信号の周波数において、コンデンサ４５のインピーダンスをコンデンサ４７と抵抗５１との直列接続体８１側のインピーダンスに比べて小さくすることである。これによりスパイクノイズは、コンデンサ４５側を通ることとなるので、出力端子７から出力信号として出力され難くなる。

なお本実施の形態における抵抗５１の値は０．１Ωであり、コンデンサ４７は、２２Ｆのセラミックコンデンサ４５を１個と１０μＦのセラミックコンデンサ４５を３個とを並列に接続して構成されている。ここで、抵抗５１とコンデンサ４７との直列接続体８１と並列に設けるコンデンサ４５は、複数のセラミックチップのコンデンサを並列接続した構成とすると良い。これは、コンデンサ４５を複数のチップコンデンサの並列接続体で構成することで、コンデンサ４５のＥＳＲを小さくできるためである。これにより、スパイクノイズに対するコンデンサ４５のインピーダンスを小さくできるので、スパイクノイズは出力側へ出力され難くなる。

ここで、コンデンサ４５と変換出力端子４１との間の距離は短くしておくことが重要である。そのために本実施の形態では、コンデンサ４５が、電圧変換部３７の近傍の位置に配置されるべく、コンデンサ４５は、コンデンサ４７と抵抗５１との直列接続体８１と電圧変換部３７との間に配置している。このようにすることによって、コンデンサ４５と変換出力端子７間での配線インダクタンスや抵抗成分などを小さくできるので、スパイクノイズに対するコンデンサ４５のインピーダンスを小さくできる。従って、スパイクノイズは出力側へ出力され難くなる。

さらに、コンデンサ４５とグランド１１との間の距離も短くしている。つまり、コンデンサ４５とグランド１１との間のパターンによるインダクタンス成分や、抵抗成分を小さくし、コンデンサ４５側のインピーダンスが大きくならないようにしている。従って、コンデンサ４５とグランド１１間での配線インダクタンスや抵抗成分などを小さくできるので、スパイクノイズに対するコンデンサ４５のインピーダンスを小さくできる。従って、スパイクノイズは出力側へ出力され難くなる。

さらに、本実施の形態では位相補償素子として抵抗５１を用いたが、これはインダクタを用いても良い。この場合、インダクタによって位相は進むこととなるので、位相余裕度はさらに大きくできるので、抵抗５１を用いる場合よりも異常発振などによるノイズが発生し難くできる。なおインダクタを用いる場合には、インダクタの作用によるリップルノイズが発生しやすいので、リップルに余裕のあるような機器において用いると良い。

さらにまた、本実施の形態では、ステップダウン型のＤＣ−ＤＣコンバータ２１としたが、これはステップアップ型のＤＣ−ＤＣコンバータや、極性反転型のＤＣ−ＤＣコンバータに用いても良い。なおこれらのステップアップ型のＤＣ−ＤＣコンバータや、極性反転型のＤＣ−ＤＣコンバータは、ステップダウン型のＤＣ−ＤＣコンバータ２１に対して電圧変換部３７が異なるのみであるので、この部分についてのみ説明する。

図５は、ステップアップ型のＤＣ−ＤＣコンバータにおける電圧変換部の回路図であり、図６は、ステップアップ型のＤＣ−ＤＣコンバータにおける電圧変換部の回路図である。なおこれらの図において図１と同じものは同じ番号を用いている。

ステップアップ型のＤＣ−ＤＣコンバータの電圧変換部８３では、図１のステップダウン型のＤＣ−ＤＣコンバータ２１のスイッチ６５に代えてインダクタ８５とし、ダイオード６９に代えてスイッチ８７とし、コイル６７に代えてダイオード８９となる。なおダイオード８９は、出力端子４１側がカソード側となるように接続される。

一方、極性反転型のＤＣ−ＤＣコンバータの電圧変換部９１は、図１のステップダウン型のＤＣ−ＤＣコンバータ２１のダイオード６９に代えてインダクタ９３とし、コイル６７に代えてダイオード９５となる。なおダイオード９５は、出力端子４１側がアノード側となるように接続される。

このようなステップアップ型のＤＣ−ＤＣコンバータや極性反転型のＤＣ−ＤＣコンバータにおいても、出力コンデンサ４３としてセラミックチップコンデンサを用いることが可能となり、ＤＣ−ＤＣコンバータを小型化できるという効果を得ることができる。

本発明にかかるＤＣ−ＤＣコンバータは、小型化できるという効果を有し、特に携帯用電子機器等に対するＤＣ−ＤＣコンバータとして有用である。

本発明の一実施の形態におけるＤＣ−ＤＣコンバータのブロック図 同、ＤＣ−ＤＣコンバータを用いた電子機器のブロック図 同、ＤＣ−ＤＣコンバータの回路図 （ａ）同、入力信号波形図、（ｂ）同、スイッチにおける信号波形図、（ｃ）同、コイルにおける信号波形図、（ｄ）同、出力信号波形図 同、ステップアップ型ＤＣ−ＤＣコンバータの電圧変換部の回路図 同、極性反転型ＤＣ−ＤＣコンバータの電圧変換部の回路図 従来のＤＣ−ＤＣコンバータの回路ブロック図

符号の説明

５ 電源端子
７ 出力端子
１７ 基準電圧端子
１９ 制御回路
３７ 電圧変換部
４５ コンデンサ
４７ コンデンサ
５１ 抵抗
６５ スイッチ
６７ コイル
６９ ダイオード

Claims (10)

1. 直流電源の出力が供給される電源端子と、この電源端子と出力端子との間に挿入された電圧変換部と、この電圧変換部の前記出力端子側とグランドとの間に接続されたキャパシタンスと、前記出力端子へ供給される出力信号がその一方の入力に接続されたオペアンプと、このオペアンプの他方の入力に接続されるとともに予め定められた基準電圧が供給される基準電圧端子と、前記オペアンプの出力と前記電圧変換部の制御端子との間に挿入された制御回路とを備え、前記電圧変換回路は、スイッチと、インダクタと、ダイオードとを含むＤＣ−ＤＣコンバータにおいて、前記キャパシタンスは第一のキャパシタンスと第二のキャパシタンスとの並列接続により形成するとともに、セラミックチップコンデンサによって構成され、前記第一のキャパシタンスには、位相補償素子が直列に接続されたＤＣ−ＤＣコンバータ。
2. 電圧変換部には、電源端子が接続される変換入力端子と、出力端子に接続される変換出力端子とを有し、前記変換入力端子と前記変換出力端子の間に挿入されたスイッチと、このスイッチと前記変換出力端子との間に挿入されたインダクタと、このインダクタの前記スイッチ側とグランドとの間に挿入されたダイオードとを設け、制御回路は、オペアンプの出力に応じて前記スイッチをオン・オフする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 電圧変換部には、電源端子が接続される変換入力端子と、出力端子に接続される変換出力端子と、前記変換入力端子と前記変換出力端子の間に挿入されたインダクタと、このインダクタと前記変換出力端子との間に挿入されたダイオードと、このダイオードの前記インダクタ側とグランドとの間に挿入されたスイッチとを設け、制御回路は、オペアンプの出力に応じて前記スイッチをオン・オフする請求項１に記載のＤＣ−ＤＣコンバータ。
4. 電圧変換部には、電源端子が接続される変換入力端子と、出力端子に接続される変換出力端子とを有し、前記変換入力端子と前記変換出力端子の間に挿入されたスイッチと、このスイッチと前記変換出力端子との間に挿入されたダイオードと、このダイオードの前記スイッチ側とグランドとの間に挿入されたインダクタとを設け、制御回路は、オペアンプの出力に応じて前記スイッチをオン・オフする請求項１に記載のＤＣ−ＤＣコンバータ。
5. 位相補償素子は抵抗とした請求項１に記載のＤＣ−ＤＣコンバータ。
6. 位相補償素子は、インダクタとした請求項１に記載のＤＣ−ＤＣコンバータ。
7. 第二のキャパシタンスは複数個のセラミックチップコンデンサで形成された請求項１に記載のＤＣ−ＤＣコンバータ。
8. 第二のキャパシタンスは、電圧変換部近傍に配置された請求項１に記載のＤＣ−ＤＣコンバータ。
9. 制御回路はスイッチをオン・オフ制御し、このオン・オフ動作により発生するスパイクノイズの周波数において、第二のキャパシタンスのインピーダンスは、第一のキャパシタンスと位相補償素子との直列接続体のインピーダンスよりも小さくした請求項１に記載のＤＣ−ＤＣコンバータ。
10. 第一のキャパシタンスを形成させる第一のコンデンサと、第二のキャパシタンスを形成させる第二のコンデンサとを有し、前記第二のコンデンサは前記第一のコンデンサに比べ電圧変換回路に近接した位置に配置した請求項１に記載のＤＣ−ＤＣコンバータ。

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