KR101843560B1 - 전원 회로 - Google Patents

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타쿠로 오마루
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전원 회로의 출력 전압에 있어서의 리플(ripple)의 발생을 억제하고, 전원 회로의 출력 전압이 상승하는 시간을 짧게 한다.
아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 컨버터와, 참조 전압과 출력 전압의 차이에 따라 변화되는 설정 제어 신호, 및 상기 디지털 신호에 따라 펄스 폭 변조 신호를 제어하는 제어 신호를 생성하는 펄스 폭 변조 신호 제어 회로와, 상기 설정 제어 신호 및 상기 제어 신호가 입력되고, 펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성 회로를 갖고, 상기 제어 신호에 의하여 상기 펄스 폭 변조 신호의 듀티 비율이 제어되고 또 상기 설정 제어 신호에 의하여 펄스 폭 변조 신호의 듀티 비율의 경신(更新) 주기가 제어되는 구성으로 한다.

Description

전원 회로{POWER SUPPLY CIRCUIT}
본 명세서에서 개시되는 발명의 일 형태는 전원 회로에 관한 것이다.
종래, 스위칭 레귤레이터 등의 전원 회로는 촬상 장치나 표시 장치를 비롯하여 다양한 전자 기기에 사용된다. 휴대 전화나 게임 장치 등의 휴대 정보 단말에는 전원 회로가 내장된다.
이와 같은 전원 회로는, 전압 변환 회로를 제어하는 디지털 제어 회로 또는 아날로그 제어 회로를 갖는다. 전원 회로에 사용되는 디지털 제어 회로는 아날로그 제어 회로보다 부품의 개수를 삭감할 수 있어 소형화할 수 있다(특허문헌 1 참조).
일본국 특개평10-14234호 공보
그러나, 디지털 제어 회로에서는, 클록 신호로 동작을 행하여 연속되지 않는 데이터가 제어되기 때문에, 디지털 제어 회로의 내부 동작이 지연한다. 따라서, 디지털 제어 회로에 있어서는, 입력 신호의 급격(急激)한 변화에 대하여 출력 신호의 오차(誤差)가 크게 된다. 이로써, 전원 회로의 출력 전압에 리플(ripple)이 발생한다는 문제가 생긴다.
전원 회로의 출력 전압에 리플이 발생하면, 전원 회로의 출력 전압이 상승하는 시간이 길어진다.
상술한 것을 감안하여 개시되는 발명의 일 형태에서는, 전원 회로의 출력 전압에 있어서의 리플의 발생을 억제하는 것을 과제의 하나로 한다.
또한, 개시되는 발명의 일 형태에서는, 전원 회로의 출력 전압에 있어서의 리플의 발생을 억제함으로써 전원 회로의 출력 전압이 상승하는 시간을 짧게 하는 것을 과제의 하나로 한다.
펄스 폭 변조(Pulse Width Modulation: PWM) 신호의 듀티 비율을 설정하는 신호의 경신 주기를 제어하는 PWM 신호 제어 회로를 설치하여 전원 회로의 주파수 응답을 제어한다.
전원 회로의 주파수 응답을 제어하는 방법을 보다 구체적으로 설명한다. 개시되는 발명의 일 형태에 있어서는 전원 회로에 포함되는 PWM 신호 제어 회로에 의하여 상기 펄스 폭 변조 신호의 듀티 비율을 설정하는 신호의 경신 주기를 제어한다.
주파수 응답을 제어한다는 말은, 데이터를 제어하는 주기를 변화시킨다는 뜻이다. 데이터를 제어하는 주기가 짧으면, 높은 빈도로 데이터를 취득하여 제어한다. 데이터를 제어하는 주기가 길면 적은 빈도로 데이터를 취득하여 제어한다.
주기가 짧게 된다는 것은 주파수가 높게 된다는 뜻이고, 주기가 길게 된다는 것은 주파수가 낮게 된다는 뜻이다. 따라서, 주기를 변화시키는 것을 주파수를 제어하는 것과 동일한 뜻이다.
개시되는 발명의 일 형태에 있어서, 출력 전압의 변화가 큰 경우는, 주기를 짧게 하여(주파수를 높게 하여) 높은 빈도로 데이터를 취득한다는 제어를 행한다. 한편, 출력 전압의 변화가 작을 때는, 주기를 길게 하여(주파수를 낮게 하여) 적은 빈도로 데이터를 취득하는 제어를 행한다.
개시되는 발명의 일 형태는, 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 컨버터와, 참조 전압과 출력 전압의 차이에 따라 변화되는 설정 제어 신호, 및 상기 디지털 신호에 따라 펄스 폭 변조 신호를 제어하는 제어 신호를 생성하는 펄스 폭 변조 신호 제어 회로와, 상기 설정 제어 신호 및 상기 제어 신호가 입력되어 상기 펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성 회로를 갖고, 상기 제어 신호에 의하여 상기 펄스 폭 변조 신호의 듀티 비율이 제어되고 또 상기 설정 제어 신호에 의하여 상기 펄스 폭 변조 신호의 듀티 비율의 경신 주기가 제어되는 것을 특징으로 하는 전원 회로에 관한 것이다.
개시되는 발명의 일 형태는, 전압 변환 회로와 상기 전압 변환 회로의 출력 전압의 일부가 입력되는 제어 회로를 갖는 전원 회로이고, 상기 제어 회로는 상기 전압 변환 회로의 출력 전압의 일부인 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 컨버터와, 참조 전압과 상기 출력 전압의 차이에 따라 변화되는 설정 제어 신호, 및 상기 디지털 신호에 따라 펄스 폭 변조 신호를 제어하는 제어 신호를 생성하는 펄스 폭 변조 신호 제어 회로와, 상기 설정 제어 신호 및 상기 제어 신호가 입력되고, 상기 펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성 회로를 갖고, 상기 제어 신호에 의하여 상기 펄스 폭 변조 신호의 듀티 비율이 제어되고 또 상기 설정 제어 신호에 의하여 상기 펄스 폭 변조 신호의 듀티 비율의 경신 주기가 제어되는 것을 특징으로 하는 전원 회로에 관한 것이다.
개시되는 발명의 일 형태에 의하여 전원 회로의 출력 전압에 있어서의 리플의 발생을 억제할 수 있다.
또한, 개시되는 발명의 일 형태에 의하여 전원 회로의 출력 전압이 상승하는 시간을 짧게 할 수 있다.
도 1은 전원 회로의 회로도.
도 2는 설정 제어 신호의 설정 공정을 도시한 플로우 차트.
도 3(A) 및 도 3(B)는 경신 주기를 변화시킨 경우와 경신 주기를 변화시키지 않는 경우의 귀환(歸還) 전압 VFB의 상승 시간을 비교한 그래프.
이하, 개시되는 발명의 실시형태에 대하여, 도면을 사용하여 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 발명의 취지 및 그 범위로부터 일탈하지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
도 1은 전원 회로(101)의 구성의 일례이다.
전원 회로(101)는 전압 변환 회로(102), 전압 변환 회로(102)를 제어하는 디지털 제어 회로(103), 전원 전압 VIN이 입력되는 단자(117), 및 출력 전압 VOUT를 출력하는 단자(118)를 갖는다. 본 실시형태의 전압 변환 회로(102)는, 트랜지스터(111), 코일(112), 다이오드(113), 컨덴서(114), 저항(115), 및 저항(116)을 갖는 DC-DC 컨버터이다.
DC-DC 컨버터는, 직류 전압을 다른 직류 전압으로 변환하는 회로이다. DC-DC 컨버터의 변환 방식으로서는, 리니어 방식이나 스위칭 방식이 대표적인 예이지만, 스위칭 방식의 DC-DC 컨버터는 변환 효율이 뛰어나다. 본 실시형태에서는, 전압 변환 회로(102)로서 스위칭 방식, 특히 초퍼(chopper) 방식이고, 트랜지스터, 코일, 다이오드, 및 컨덴서를 갖는 DC-DC 컨버터를 사용한다.
디지털 제어 회로(103)는, 아날로그/디지털(Analog/Digital : A/D) 컨버터 회로(121), 디지털 필터 회로(122), PWM 신호 생성 회로(123), PWM 신호 제어 회로(124), 참조 전압 VREF를 발생시키는 참조 전압 발생 회로(125), 클록 신호 CLK를 생성하는 클록 생성 회로(126)를 갖는다.
저항(115) 및 저항(116)의 저항값의 비율에 따라 전압 변환 회로(102)의 출력 전압 VOUT로부터 출력 전압 VOUT의 분압(分壓)인 귀환 전압 VFB가 생성된다. 저항(115) 및 저항(116)의 저항값을 각각 저항값 R1 및 저항값 R2로 하면, 귀환 전압 VFB는 R2/(R1+R2)×VOUT와 동일하다. 귀환 전압 VFB는 A/D 컨버터 회로(121)에 입력된다. 또한, PWM 신호 생성 회로(123)의 출력 신호인 펄스 폭 변조 신호 PWM은 트랜지스터(111)의 게이트에 입력된다.
A/D 컨버터 회로(121)는, 참조 전압 발생 회로(125)로부터 참조 전압 VREF를 기준으로 하여 전압 변환 회로(102)로부터의 귀환 전압 VFB를 디지털 신호 DSET로 변환한다.
디지털 필터 회로(122)는, A/D 컨버터 회로(121)로부터 출력된 디지털 신호 DSET를 평활화한다. 또한, 디지털 신호 DSET를 평활화함으로써 얻어진 디지털 신호 PDSET는, PWM 신호 제어 회로(124)에 출력된다.
또한, 후술하는 펄스 폭 변조 신호 PWM의 듀티 비율의 경신 주기를 제어함으로써, 귀환 전압 VFB가 평활화되는 경우는, 디지털 필터 회로(122)를 형성하지 않아도 좋다. 디지털 필터 회로(122)를 설치하지 않는 경우는, A/D 컨버터 회로(121)로부터 출력된 디지털 신호 DSET가 PWM 신호 제어 회로(124)에 출력된다.
PWM 신호 제어 회로(124)는, 디지털 필터 회로(122)로부터 출력된 디지털 신호 PDSET로부터 펄스 폭 변조 신호 PWM의 듀티 비율을 제어하는 제어 신호 PWMSET를 생성하여 PWM 신호 생성 회로(123)에 출력한다.
또한, 디지털 필터 회로(122)를 설치하지 않는 경우에는, 디지털 신호 DSET로부터 펄스 폭 변조 신호 PWM의 듀티 비율을 제어하는 제어 신호 PWMSET를 생성한다.
또한, PWM 신호 제어 회로(124)는, 설정 제어 신호 SET_CONT를 생성하여 PWM 신호 생성 회로(123)에 출력한다.
PWM 신호 생성 회로(123)에 있어서, PWM 신호 제어 회로(124)로부터 출력된 제어 신호 PWMSET에 의하여 펄스 폭 변조 신호 PWM의 듀티 비율이 제어된다. 또한, PWM 신호 생성 회로(123)에 있어서, PWM 신호 제어 회로(124)로부터 출력된 설정 제어 신호 SET_CONT에 의하여 펄스 폭 변조 신호 PWM의 듀티 비율을 설정하는 경신 주기를 제어한다.
PWM 신호 생성 회로(123)에 있어서, 디지털 필터 회로(122)로부터 출력된 디지털 신호 PDSET의 값이 음의 값인 경우는, 펄스 폭 변조 신호 PWM의 듀티 비율을 크게 한다.
PWM 신호 생성 회로(123)에 있어서, 디지털 필터 회로(122)로부터 출력된 디지털 신호 PDSET의 값이 양의 값인 경우는, 펄스 폭 변조 신호 PWM의 듀티 비율을 작게 한다.
전원 회로(101)의 주파수 응답은 펄스 폭 변조 신호 PWM의 주파수 Fp, 전압 변환 회로(102)의 컷오프 주파수 Fe, A/D 컨버터 회로(121)의 샘플링 주파수 Fs, 디지털 필터 회로(122)의 컷오프 주파수 Fd, 및 펄스 폭 변조 신호 PWM의 듀티 비율을 경신 주파수 Fr에 의하여 결정된다.
본 실시형태의 전원 회로(101)에서는, 펄스 폭 변조 신호 PWM의 듀티 비율 경신 주파수를 가장 낮게 함으로써, 전압 변환 회로(102)의 컷오프 주파수 Fe에 의존하지 않고, 디지털 제어 회로(103) 내부의 파라미터(펄스 폭 변조 신호 PWM의 듀티 비율 경신의 주파수 Fr)에 따라 주파수 응답이 결정되는 구성이 된다. 또한, 펄스 폭 변조 신호 PWM의 듀티 비율 경신 주파수를 가장 낮게 한다는 것, 즉 펄스 폭 변조 신호 PWM의 경신 주기를 가장 길게 한다는 것은, 구체적으로는 설정 제어 신호 SET_CONT[1:0]=2'b11의 주기를 가장 길게 하는 것과 동일하다(도 3(A) 참조).
전압 변환 회로(102)의 컷오프 주파수 Fe는 코일(112)의 인덕턴스 L과 컨덴서(114)의 용량 C를 사용하여 수학식 1로 나타내어진다.
[수학식 1]
Figure 112011070284838-pat00001
펄스 폭 변조 신호 PWM의 주파수 Fp는, 디지털 제어 회로(103)의 내부 클록 CLK의 주파수 Fc, 펄스 폭 변조 신호 PWM의 듀티 비율의 제어 정밀도 비트수 N로 하면, 수학식 2로 나타내어진다(다만, N은 정수).
[수학식 2]
Figure 112011070284838-pat00002
전압 변환 회로(102)의 컷오프 주파수 Fe를 펄스 폭 변조 신호 PWM의 주파수 Fp보다 낮게 제어함으로써, 펄스 폭 변조 신호 PWM에 의한 전압 변환 제어를 실현할 수 있다.
A/D 컨버터 회로(121)의 샘플링 주파수 Fs는, 디지털 제어 회로(103)의 내부 클록 신호 CLK의 주파수 Fc에 의하여 수학식 3으로 나타내어진다(다만, M은 정수).
[수학식 3]
Figure 112011070284838-pat00003
디지털 필터 회로(122)의 컷오프 주파수 Fd는 A/D 컨버터 회로(121)의 샘플링 주파수 Fs보다 낮고, 펄스 폭 변조 PWM의 듀티 비율 경신의 주파수 Fr보다 높게 설정된다.
전원 회로(101)에 있어서의 각 회로의 주파수 응답을 비교하면, 수학식 4 및 수학식 5로 나타내어진다.
[수학식 4]
Figure 112011070284838-pat00004
[수학식 5]
Figure 112011070284838-pat00005
전압 변환 회로(102)의 컷오프 주파수 Fe를 펄스 폭 변조 신호 PWM의 듀티 비율 경신의 주파수 Fr보다 충분히 높게 함으로써, 전원 회로(101)의 주파수 응답을 펄스 폭 변조 신호 PWM의 듀티 비율 경신의 주파수 Fr에 따라 결정할 수 있다. 즉, 펄스 폭 변조 신호 PWM의 듀티 비율 경신의 주파수 Fr를 제어함으로써, 전원 회로(101)의 주파수 응답을 제어할 수 있다.
도 2는, PWM 신호 제어 회로(124)에 의하여 생성되는 설정 제어 신호 SET_CONT 값의 설정 공정을 나타내는 플로우 차트이다. 보다 구체적으로는, 도 2는 참조 전압 VREF의 디지털 값과 귀환 전압 VFB의 디지털 값의 차이 D(D는 도 1의 제어 진호 DSET 또는 PDSET에 상당한다)와 임의의 전압의 a의 디지털 값의 관계에 따라, 설정 제어 신호 SET_CONT[1:0]을 어떻게 변화시키는지를 나타내는 플로우 차트이다.
우선, 설정 제어 신호 SET_CONT[1] 및 설정 제어 신호 SET_CONT[0]을 각각 초기값 "0" 및 "0"으로 설정한다("SET_CONT[1:0]=2'b00"라고 기재한다)(S201).
또한, SET_CONT[1:0]이란, SET_CONT[1] 및 SET_CONT[0]이라는 뜻이다. 또한, "2'b00"의 " 2' "는 신호의 개수(2개), "b"는 비트(bit; 2진법), "00"은 설정 제어 신호 SET_CONT[1:0] 각각의 값을 나타낸다.
즉, "SET_CONT[1:0]=2'b00"이란, 2개의 신호인 설정 제어 신호 SET_CONT[1] 및 설정 제어 신호 SET_CONT[0]이 2진법으로 표현되어 있고, 각각의 신호의 값이 "0" 및 "0"인 것을 나타낸다.
다음에, 펄스 폭 변조 신호 PWM의 듀티 비율 경신 주기까지 그 상태를 유지한다. 경신 주기가 되면, 펄스 폭 변조 신호 PWM의 듀티 비율 설정값을 제어 신호 PWMSET에 의하여 경신한다(S202).
다음에, 참조 전압 VREF의 디지털 값과 귀환 전압 VFB의 디지털 값의 차이 D를 검출한다. 또한, D와 임의의 전압 a의 디지털 값을 비교하여 D가 a 이상(D≥a) 또는 D가 -a 이하 (D≤-a)인 경우(S203)는, 설정 제어 신호 SET_CONT[1:0]을 2&b01로 설정한다(SET_CONT[1:0]=2&b01)(S211).
D가 0보다 크고 a보다 작은 경우(a>D>0), 또는 D가 0보다 작고 -a보다 큰 경우(-a＜D＜0)(S204)는, 설정 제어 신호 SET_CONT[1:0]를 2'b10으로 설정한다(SET_CONT[1:0] =2'b10)(S212).
D가 0인 경우, 즉 참조 전압 VREF의 디지털 값과 귀환 전압 VFB의 디지털 값에 차이가 없는(D=0) 경우(S205)는, 설정 제어 신호 SET_CONT[1:0]을 2'b11으로 설정한다(SET_CONT[1:0]=2'b11)(S213).
그 후, 다음의 펄스 폭 변조 신호 PWM의 듀티 비율 경신 주기까지 상태를 유지한다.
다음의 펄스 폭 변조 PWM의 듀티 비율 경신 주기가 되면, PWM 신호의 듀티 비율 설정값을 경신한다(S202).
설정 제어 신호 SET_CONT의 값이 클수록 경신 주기는 느리게 된다.
도 3(A) 및 도 3(B)에 각각 경신 주기를 변화시킨 경우와 변화시키지 않는 경우의 귀환 전압 VFB의 상승 시간을 비교한 그래프를 도시한다. 도 3(A) 및 도 3(B)에 있어서 가로축은 시간이고, 세로축은 귀환 전압 VFB의 전압값이다.
도 3(A)는 도 2의 플로우 차트에 따라 설정 제어 신호 SET_CONT[1:0]에 의하여 경신 주기를 변화시킨다. 한편, 도 3(B)에 있어서는 SET_CONT[1:0]에 관계없이, 경신 주기는 변화하지 않고 일정하다.
도 2에 도시한 바와 같이, 참조 전압 VREF의 디지털 값과 귀환 전압 VFB의 디지털 값의 차이 D와 임의의 전압 a의 디지털 값의 관계에 따라, 설정 제어 신호 SET_CONT[1:0]는 변화한다. 설정 제어 신호 SET_CONT[1:0]의 변화는 도 3(A)에 도시된다.
도 3(A)에서는, 설정 제어 신호 SET_CONT[1:0]이 2'b00인 경우의 경신 주기를 Pa00, 설정 제어 신호 SET_CONT[1:0]이 2'b01인 경우의 경신 주기를 Pa01, 설정 제어 신호 SET_CONT[1:0]이 2'b10인 경우의 경신 주기를 Pa10, 설정 제어 신호 SET_CONT[1:0]이 2'b11인 경우의 경신 주기를 Pa11로 한다. 경신 주기 Pa00, 경신 주기 Pa01, 경신 주기 Pa10, 경신 주기 Pa11은 각각 다른 값이 된다.
도 3(A)에 도시한 바와 같이, 설정 제어 신호 SET_CONT[1:0]의 주기가 변화되는 경우, 귀환 전압 VFB가 참조 전압 VREF에 가까워질수록 경신 주기가 길게 되도록 제어한다. 따라서, 귀환 전압 VFB가 서서히 참조 전압 VREF와 같게 되기 때문에 리플이 발생하지 않는다.
상술한 바와 같이, 귀환 전압 VFB는 출력 전압 VOUT를 저항(115) 및 저항(116)의 저항값의 비율에 의거하여 분압된 전압이다. 따라서, 귀환 전압 VFB에 리플이 발생하지 않으면, 출력 전압 VOUT에도 리플은 발생하지 않는다.
도 3(B)는 설정 제어 신호 SET_CONT에 관계없이, 경신 주기를 일정하게 설정한 경우이다.
도 3(B)에 도시한 바와 같이, 설정 제어 신호 SET_CONT[1:0]에 관계없이, 경주기가 변화되지 않는 경우는, 참조 전압 VREF와 귀환 전압 VFB의 차이를 고려하여 경신 주기를 변화시키기 않기 때문에, 리플이 발생한다.
도 3(A) 및 도 3(B)를 비교하면, 도 3(A)에 도시한 귀환 전압 VFB의 상승 시간 Ta는 도 3(B)에 도시한 귀환 전압 VFB의 상승 시간 Tb보다 짧다.
상술한 바와 같이, 귀환 전압 VFB는 출력 전압 VOUT를 저항(115) 및 저항(116)의 저항값의 비율에 의거하여 분압된 전압이다. 따라서, 귀환 전압 VFB의 상승 시간이 짧게 되면, 출력 전압 VOUT의 상승 시간도 짧게 된다.
본 실시형태에 의하여, 전원 회로의 출력 전압에 있어서의 리플의 발생을 억제할 수 있다.
또한, 본 실시형태에 의하여 전원 회로의 출력 전압이 상승하는 시간을 짧게 할 수 있다.
101: 전원 회로 102: 전압 변환 회로
103: 디지털 제어 회로 111: 트랜지스터
112: 코일 113: 다이오드
114: 콘덴서 115: 저항
116: 저항 117: 단자
118: 단자 121: A/D 컨버터 회로
122: 디지털 필터 회로 123: PWM 신호 생성 회로
124: PWM 신호 제어 회로 125: 참조 전압 발생 회로
126: 클록 발생 회로

Claims (6)

  1. 전원 회로로서,
    전압 변환 회로;
    상기 전압 변환 회로를 제어하기 위한 펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성 회로;
    상기 전압 변환 회로의 귀환 전압을 디지털 신호로 변환시키는 A/D(아날로그/디지털) 컨버터 회로;
    상기 디지털 신호에 따라, 상기 펄스 폭 변조 신호의 듀티 비율을 제어하기 위한 제 1 제어 신호와 상기 펄스 폭 변조 신호의 상기 듀티 비율의 경신 주기를 제어하기 위한 제 2 제어 신호를 생성하는 펄스 폭 변조 신호 제어 회로; 및
    참조 전압을 생성하는 참조 전압 생성 회로를 포함하고,
    상기 귀환 전압이 상기 참조 전압에 가까워질수록, 상기 경신 주기가 길어지는, 전원 회로.
  2. 전원 회로로서,
    전압 변환 회로;
    상기 전압 변환 회로를 제어하기 위한 펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성 회로;
    상기 전압 변환 회로의 귀환 전압을 디지털 신호로 변환시키는 A/D 컨버터 회로;
    상기 디지털 신호를 평활화하여 평활화된 디지털 신호를 생성하는 디지털 필터 회로;
    상기 평활화된 디지털 신호에 따라, 상기 펄스 폭 변조 신호의 듀티 비율을 제어하기 위한 제 1 제어 신호와 상기 펄스 폭 변조 신호의 상기 듀티 비율의 경신 주기를 제어하기 위한 제 2 제어 신호를 생성하는 펄스 폭 변조 신호 제어 회로; 및
    참조 전압을 생성하는 참조 전압 생성 회로를 포함하고,
    상기 귀환 전압이 상기 참조 전압에 가까워질수록, 상기 경신 주기가 길어지는, 전원 회로.
  3. 전원 회로로서,
    전압 변환 회로로서,
    입력 단자;
    상기 입력 단자와 전기적으로 접속되는 코일;
    한쪽 단자가 상기 코일과 전기적으로 접속되는 다이오드;
    한쪽 단자가 상기 코일과 상기 다이오드의 상기 한쪽 단자와 전기적으로 접속되는 트랜지스터; 및
    상기 다이오드의 다른 쪽 단자와 전기적으로 접속되는 출력 단자를 포함하는, 상기 전압 변환 회로;
    상기 전압 변환 회로를 제어하기 위한 펄스 폭 변조 신호를 생성하고, 상기 트랜지스터의 게이트와 전기적으로 접속되는, 펄스 폭 변조 신호 생성 회로;
    상기 전압 변환 회로의 귀환 전압을 디지털 신호로 변환시키는 A/D 컨버터 회로;
    상기 디지털 신호를 평활화하여 평활화된 디지털 신호를 생성하는 디지털 필터 회로;
    상기 평활화된 디지털 신호에 따라, 상기 펄스 폭 변조 신호의 듀티 비율을 제어하기 위한 제 1 제어 신호와 상기 펄스 폭 변조 신호의 상기 듀티 비율의 경신 주기를 제어하기 위한 제 2 제어 신호를 생성하는 펄스 폭 변조 신호 제어 회로; 및
    참조 전압을 생성하는 참조 전압 생성 회로를 포함하고,
    상기 귀환 전압이 상기 참조 전압에 가까워질수록, 상기 경신 주기가 길어지는, 전원 회로.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    참조 전압을 생성하는 참조 전압 생성 회로를 더 포함하고,
    상기 A/D 컨버터 회로는, 상기 전압 변환 회로의 상기 귀환 전압과 상기 참조 전압의 차이에 따라 상기 디지털 신호를 생성하는, 전원 회로.
  5. 제 4 항에 있어서,
    상기 차이가 소정의 값보다 작은 경우, 상기 경신 주기는 상기 차이가 상기 소정의 값보다 큰 경우보다 길게 설정되는, 전원 회로.
  6. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 디지털 신호의 값이 음의 값일 때, 상기 펄스 폭 변조 신호 생성 회로는 상기 펄스 폭 변조 신호의 듀티 비율을 크게 하고,
    상기 디지털 신호의 값이 양의 값일 때, 상기 펄스 폭 변조 신호 생성 회로는 상기 펄스 폭 변조 신호의 듀티 비율을 작게 하는, 전원 회로.
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