JP7388317B2 - 駆動回路およびインバータ装置 - Google Patents

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Description

本開示は、駆動回路およびインバータ装置に関する。
特許文献１には、ハーフブリッジスイッチング回路で使用するためのブートストラップダイオードエミュレータ回路が開示されている。ハーフブリッジスイッチング回路は、負荷ノードにおいてトーテムポール構造の形で互いに繋がれているトランジスタと、これらのトランジスタを駆動するための駆動回路を備える。また、ハーフブリッジスイッチング回路は、高圧側の駆動回路に電力を供給するためのブートストラップコンデンサを備える。
ブートストラップダイオードエミュレータ回路は、ＬＤＭＯＳトランジスタを備える。ＬＤＭＯＳトランジスタは、ゲート、バックゲート、ソースおよびドレインを有する。ＬＤＭＯＳトランジスタのドレインは高圧側供給ノードに結合され、ソースは低圧側供給ノードに結合されている。ＬＤＭＯＳトランジスタのゲートには、ゲート制御回路が電気的に結合されている。ＬＤＭＯＳトランジスタのバックゲートには、ダイナミックバックゲートバイアス回路が電気的に結合されている。ダイナミックバックゲートバイアス回路は、ＬＤＭＯＳがオンにされたときに、ＬＤＭＯＳトランジスタのドレインの電圧に近く、僅かに低い電圧をバックゲートに印加し、バックゲートを動的にバイアスするように動作可能である。
特表２００７－５１３５４３号公報
特許文献１では、ＬＤＭＯＳトランジスタのオフ状態への遷移を、ＬＤＭＯＳトランジスタのゲートに接続されたコンデンサの両端電圧を０Ｖとすることで実現している。この構成では、ＬＤＭＯＳトランジスタのオン状態への遷移時に、コンデンサを０Ｖから充電する必要がある。このため、オン状態への遷移に時間がかかるおそれがある。
本開示は、上述の課題を解決するためになされたもので、高速動作が可能な駆動回路およびインバータ装置を得ることを目的とする。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電され、該第２スイッチング素子はＮＭＯＳである。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電され、該第１スイッチング素子は、第１導電型の半導体層と、該第１端子と電気的に接続され、該半導体層の表面に形成された第２導電型の第１半導体領域と、該半導体層の該表面に該第１半導体領域と隣接して形成された該第１導電型の第２半導体領域と、該第２端子と電気的に接続され、該第２半導体領域の表面に形成された該第２導電型の第３半導体領域と、該第２半導体領域のうち該第３半導体領域と離間した領域に電気的に接続され、接地用端子と電気的に接続されたバックゲート電極と、を備え、該制御端子は、該第３半導体領域と該第１半導体領域との間のチャネル領域に、ゲート絶縁膜を介して接続され、該第２端子と該バックゲート電極との間の耐圧は該第２駆動部に供給される電源の電圧より大きい。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、該昇圧回路から該制御端子に供給される電圧を、予め定められた閾値電圧以下に制御するクランプ回路と、該昇圧回路から該制御端子に供給される電圧が、該閾値電圧に到達したことを該クランプ回路が検出すると、予め定められた時間だけ該昇圧回路の昇圧動作を停止させるタイマー回路と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電される。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、該上アームと該下アームとの接続点の電圧が予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路と、演算回路と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電され、該第２駆動部は、低圧側制御信号に応じて該下アームのオンオフを制御し、該演算回路は、該低圧側制御信号がハイレベルまたは該イネーブル信号の入力があるときハイレベルとなり、該低圧側制御信号がローレベルかつ該イネーブル信号の入力がないときローレベルとなるように該制御信号を出力する。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、該第２駆動部に供給される電源の電圧が予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路と、演算回路と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電され、該第２駆動部は、低圧側制御信号に応じて該下アームのオンオフを制御し、該演算回路は、該低圧側制御信号がハイレベルかつ該イネーブル信号の入力があるときハイレベルとなり、該低圧側制御信号がローレベルまたは該イネーブル信号の入力がないときローレベルとなるように該制御信号を出力する。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、該上アームと該下アームとの接続点の電圧が予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路と、演算回路と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電され、該第１駆動部は、高圧側制御信号に応じて該上アームのオンオフを制御し、該第２駆動部は、低圧側制御信号に応じて該下アームのオンオフを制御し、該演算回路は、該高圧側制御信号の立下りに応じてローレベルからハイレベルに切り替わり、該低圧側制御信号の立下りに応じて該ハイレベルから該ローレベルに切り替わる中間信号がハイレベルであり、かつ、該イネーブル信号の入力があるときハイレベルとなり、該中間信号がローレベルまたは該イネーブル信号の入力がないときローレベルとなるように該制御信号を出力する。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、該制御信号が該ハイレベルのとき該第２スイッチング素子をオン状態に設定し、該制御信号が該ローレベルのとき該第２スイッチング素子をオフ状態に設定する第２スイッチ部と、該昇圧回路と該第２スイッチング素子の接続点と、該第２スイッチ部と該第２スイッチング素子の接続点との間に接続された制限抵抗と、を備え該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電される。
本開示に係る駆動回路は、インバータ回路の上アームのオンオフを制御する第１駆動部と、該インバータ回路の下アームのオンオフを制御する第２駆動部と、第１端子と第２端子と該第１端子と該第２端子との間のオンオフを制御する制御端子とを有し、該第１端子が該第１駆動部に供給される電源と接続され、該第２端子が該第２駆動部に供給される電源と接続された第１スイッチング素子と、該下アームがオン状態のときハイレベルであり、該下アームがオフ状態のときローレベルである制御信号を昇圧し、該制御端子に供給することで該第１スイッチング素子をオンさせる昇圧回路と、該制御端子と該昇圧回路との間に接続され、該制御信号が該ハイレベルのとき該制御端子と該昇圧回路との間を導通させ、該制御信号が該ローレベルのとき該制御端子と該昇圧回路との間を遮断する第２スイッチング素子と、該制御信号が該ハイレベルのとき該制御端子と接地用端子との間を遮断し、該制御信号が該ローレベルのとき該制御端子と該接地用端子を短絡させる第１スイッチ部と、該第１スイッチ部の該制御信号に応じた動作を、該第２スイッチング素子の該制御信号に応じた動作に対して遅延させる遅延回路と、を備え、該第１スイッチング素子がオンすると、該第２駆動部に供給される電源から該第１駆動部に供給される電源に電流が流れ、該第１駆動部に供給される電源が充電される。
本開示に係る駆動回路およびインバータ装置では、昇圧回路と第１スイッチング素子の制御端子を分断する第２スイッチング素子が設けられる。このため、昇圧回路に電荷が蓄えられた状態で、第１スイッチング素子をオフできる。従って、第１スイッチング素子のオン状態への遷移を高速化でき、高速動作が可能となる。
実施の形態１に係るインバータ装置の構成を示す図である。 実施の形態１に係るインバータ装置の波形を示す図である。 実施の形態１に係る駆動回路の構成を示す図である。 実施の形態１に係るバックゲートバイアス回路の構成を説明する図である。 第１の比較例に係るインバータ装置の構成を示す図である。 第２の比較例に係るインバータ装置の構成を示す図である。 第３の比較例に係るインバータ装置の構成を示す図である。 第３の比較例に係る駆動回路の構成を示す図である。 第３の比較例に係るインバータ装置の波形を示す図である。 第３の比較例に係る駆動回路の動作を説明する図である。 実施の形態１に係る駆動回路の波形を示す図である。 実施の形態１の変形例に係る駆動回路の構成を示す図である。 実施の形態２に係る駆動回路の構成を示す図である。 ＬＤＭＯＳトランジスタである第１スイッチング素子の断面図である。 実施の形態２に係る第１スイッチング素子の断面図である。 実施の形態３に係る駆動回路の構成を示す図である。 実施の形態３に係る昇圧回路の機能を説明する図である。 実施の形態３に係るクランプ回路とタイマー回路の機能を説明する図である。 実施の形態４に係る駆動回路の構成を示す図である。 実施の形態４に係るＶＳ電位検出回路の一例を示す図である。 実施の形態４に係るＶＳ電位検出回路の変形例を示す図である。 実施の形態５に係る駆動回路の構成を示す図である。 実施の形態６に係る駆動回路の構成を示す図である。 実施の形態６に係る駆動回路の波形を示す図である。
各本実施の形態に係る駆動回路およびインバータ装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。また、以下で接続という場合には、電気的な接続を含むものとする。
実施の形態１．
図１は、実施の形態１に係るインバータ装置１の構成を示す図である。インバータ装置１は、インバータ回路８０と、駆動回路１００と、電源ＶＢを備える。
インバータ回路８０は、上アーム８１と、上アーム８１と直列に接続された下アーム８２とを有する。上アーム８１と下アーム８２の各々は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子と還流ダイオードを有する。上アーム８１と下アーム８２の接続点には負荷９０が接続される。
駆動回路１００は、インバータ回路８０を駆動させる。駆動回路１００は、ＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ＩＣ）とも呼ばれる。駆動回路１００は、上アーム８１のオンオフを制御する第１駆動部２１と、下アーム８２のオンオフを制御する第２駆動部２２と、信号制御部２３を備える。
さらに駆動回路１００は、第１駆動部２１に供給される電源ＶＢが接続される第１電源端子１３と、第２駆動部２２に供給される電源ＶＣＣが接続される第２電源端子１０を備える。また、駆動回路１００は、電源端子１５および接地用端子１７を備える。電源ＶＢは、上アーム８１と下アーム８２との接続点と、第１電源端子１３との間に接続される。電源ＶＣＣは第２電源端子１０と接地用端子１７との間に接続される。電源端子１５には、上アーム８１と下アーム８２の接続点の電圧ＶＳが入力される。ＶＳは高圧側の電源基準であり、ＧＮＤは低圧側の電源基準である。
さらに駆動回路１００は、信号入力端子１１、１２および信号出力端子１４、１６を備える。信号入力端子１１には高圧側制御信号ＨＩＮが入力される。信号入力端子１２には低圧側制御信号ＬＩＮが入力される。信号出力端子１４には上アーム８１のスイッチング素子のオンオフを制御するための制御端子が接続される。信号出力端子１６には下アーム８２のスイッチング素子のオンオフを制御するための制御端子が接続される。
第１駆動部２１は、信号制御部２３を介して高圧側制御信号ＨＩＮを受信する。第１駆動部２１は、高圧側制御信号ＨＩＮに応じて信号出力端子１４から高圧側出力信号ＨＯを出力して、上アーム８１のオンオフを制御する。第２駆動部２２は、信号制御部２３を介して低圧側制御信号ＬＩＮを受信する。第２駆動部２２は、低圧側制御信号ＬＩＮに応じて信号出力端子１６から低圧側出力信号ＬＯを出力して、下アーム８２のオンオフを制御する。
図２は、実施の形態１に係るインバータ装置１の波形を示す図である。インバータ回路８０において、上アーム８１の駆動時には電圧ＶＳが負荷電圧ＨＶまで上昇する。電源ＶＢは、上アーム８１の制御端子に電圧ＶＳよりも高い電圧を供給するために設けられる。
図３は、実施の形態１に係る駆動回路１００の構成を示す図である。ここでは、電源ＶＣＣから電源ＶＢに充電を行うための回路について説明する。図３において第１駆動部２１、第２駆動部２２および信号制御部２３は省略されている。
駆動回路１００は、第１スイッチング素子３０を備える。第１スイッチング素子３０は、ブートストラップダイオードおよびブートストラップ抵抗を代替するＨＶＭＯＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。第１スイッチング素子３０はエミュレーションＭＯＳとも呼ばれる。
第１スイッチング素子３０は、第１端子と、第２端子と、第１端子と第２端子との間のオンオフを制御する制御端子とを有する。第１スイッチング素子３０において、第１端子は第１電源端子１３と接続され、第２端子は第２電源端子１０と接続される。第１スイッチング素子３０は、例えばバックゲートにバックゲートバイアス回路３２が接続されたＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタである。第１スイッチング素子３０がＬＤＭＯＳトランジスタである場合、第１端子はドレイン、第２端子はソース、制御端子はゲートである。
駆動回路１００は昇圧回路３４を備える。昇圧回路３４は、ダイオード３４ａ、コンデンサ３４ｂおよびバッファ３４ｃを有する。信号入力端子１２はバッファ３４ｃを介してコンデンサ３４ｂの一端に接続される。コンデンサ３４ｂの他端は、ダイオード３４ａのカソードおよび第２スイッチング素子３６のドレインと接続される。ダイオード３４ａのアノードは、第２電源端子１０に接続される。昇圧回路３４は、低圧側制御信号ＬＩＮを昇圧し、第１スイッチング素子３０の制御端子に供給することで第１スイッチング素子３０をオンさせる。
第１スイッチング素子３０の制御端子には、第１スイッチ部Ｓ１が接続される。第１スイッチ部Ｓ１は直列に接続された２つのスイッチング素子Ｓ１ａ、Ｓ１ｂとインバータＳ１ｃから構成される。第１スイッチ部Ｓ１の一端は、第１スイッチング素子３０の制御端子と接続され、他端は接地用端子と接続される。スイッチング素子Ｓ１ａ、Ｓ１ｂのゲートは、インバータＳ１ｃおよび遅延回路４０を介して信号入力端子１２と接続される。つまり、第１スイッチ部Ｓ１のオンオフを切り替えるための制御端子は、信号入力端子１２と接続される。
第１スイッチ部Ｓ１は、低圧側制御信号ＬＩＮがハイレベルのとき第１スイッチング素子３０の制御端子と接地用端子との間を遮断し、低圧側制御信号ＬＩＮがローレベルのとき第１スイッチング素子３０の制御端子と接地用端子を短絡させる。このように、第１スイッチ部Ｓ１は、第１スイッチング素子３０の制御端子に０Ｖを与える。
第１スイッチング素子３０の制御端子と昇圧回路３４との間には、第２スイッチング素子３６が接続される。第２スイッチング素子３６は例えばＮＭＯＳである。第２スイッチング素子３６のソースは、第１スイッチング素子３０の制御端子と接続される。第２スイッチング素子３６のドレインは昇圧回路３４に接続される。第２スイッチング素子３６のゲートは第２スイッチ部Ｓ２に接続される。
第２スイッチング素子３６のソースとゲートとの間には、ツェナーダイオードから構成されるクランプ回路３８が接続される。クランプ回路３８は第２スイッチング素子３６のゲート－ソース間電圧を保護する。昇圧回路３４と第２スイッチング素子３６の接続点と、第２スイッチ部Ｓ２と第２スイッチング素子３６の接続点との間には、制限抵抗Ｒ１が接続される。
第２スイッチ部Ｓ２は直列に接続された２つのスイッチング素子Ｓ２ａ、Ｓ２ｂとインバータＳ２ｃから構成される。第２スイッチ部Ｓ２の一端は、第２スイッチング素子３６のゲートと接続され、他端は接地用端子と接続される。スイッチング素子Ｓ２ａ、Ｓ２ｂのゲートは、インバータＳ２ｃを介して信号入力端子１２と接続される。つまり、第２スイッチ部Ｓ２のオンオフを切り替えるための制御端子は、信号入力端子１２と接続される。
第２スイッチ部Ｓ２は第２スイッチング素子３６をコントロールする。第２スイッチ部Ｓ２は、低圧側制御信号ＬＩＮがハイレベルのときオフ状態となる。これにより、第２スイッチング素子３６はオン状態に設定される。また、第２スイッチ部Ｓ２は、低圧側制御信号ＬＩＮがローレベルのときオン状態となる。これにより、第２スイッチング素子３６はオフ状態に設定される。
このように、第２スイッチング素子３６は、低圧側制御信号ＬＩＮがハイレベルのときオン状態となり、第１スイッチング素子３０の制御端子と昇圧回路３４との間を導通させる。また、第２スイッチング素子３６は、低圧側制御信号ＬＩＮがローレベルのときオフ状態となり、第１スイッチング素子３０の制御端子と昇圧回路３４との間を遮断する。
遅延回路４０は、第１スイッチ部Ｓ１の低圧側制御信号ＬＩＮに応じた動作を、第２スイッチング素子３６の低圧側制御信号ＬＩＮに応じた動作に対して遅延させる。遅延回路４０により、第２スイッチ部Ｓ２が動作後に第１スイッチ部Ｓ１を動作させることができる。
図４は、実施の形態１に係るバックゲートバイアス回路３２の構成を説明する図である。バックゲートバイアス回路３２は、ＬＤＭＯＳトランジスタの耐圧保護および寄生動作の抑制のために設けられる。バックゲートバイアス回路３２において、複数のダイオードＤｉが直列に接続される。複数のダイオードＤｉのアノード側は電源ＶＣＣに接続される。複数のダイオードＤｉのカソード側は、抵抗Ｒ２を介して第１スイッチング素子３０のバックゲートに接続される。
バックゲートバイアス回路３２のバイアス値は、ダイオードＤｉの段数に応じた順方向電圧ＶＦで、電源ＶＣＣからの電位差を調整することで設定される。バイアス値は、例えば第１スイッチング素子３０の閾値電圧Ｖｔｈから決定される。バイアス値は、第１スイッチング素子３０のバックゲート－ソース間のダイオードの耐圧以下となるように決定される。
ここで、第１スイッチング素子３０のドレイン電圧がバックゲート電圧よりも低いと、バックゲートから電源ＶＢに向けて、バックゲート－ドレイン間のダイオードを介して電流が流れる。バックゲート－ドレイン間のダイオードにリカバリー電流が流れると、サージ発生の原因となる。このため、バックゲート電位はバックゲート－ソース間のダイオードの耐圧内で、ＧＮＤ方向へ下げる方が良い。ただし、バックゲート電位を下げると、バックゲートバイアス効果が大きくなり易い。このため、ＬＤＭＯＳのＶｔｈ変動に留意が必要である。
駆動回路１００において、第１スイッチング素子３０は、昇圧回路３４により駆動される。昇圧回路３４では、低圧側制御信号ＬＩＮがローレベルの時、電源ＶＣＣからコンデンサ３４ｂに電荷が蓄えられる。低圧側制御信号ＬＩＮがハイレベルのとき、コンデンサ３４ｂの電圧はバッファ３４ｃにより昇圧され、昇圧回路３４は第１スイッチング素子３０をオンさせる。第１スイッチング素子３０がオンすると、第２電源端子１０から第１電源端子１３に電流が流れ、第１駆動部に供給される電源ＶＢが充電される。また、ダイオード３４ａにより、昇圧動作時に電源ＶＣＣに電流が逆流することを防止できる。電源ＶＢは、コンデンサＢＳＣから構成される。コンデンサＢＳＣはブートストラップコンデンサとも呼ばれる。
図５は、第１の比較例に係るインバータ装置８０１の構成を示す図である。電源ＶＢを構成する方法として、一般にフローティング電源方式とブートストラップ電源方式がある。電源ＶＢの消費電流が小さい場合、安価なブートストラップ電源方式が採用されることが多い。電源ＶＢの消費電流が小さい場合は、例えば小容量帯インバータシステムにおいて負荷がパワートランジスタのゲートのみである場合である。第１の比較例に係るインバータ装置８０１において、電源ＶＢはブートストラップ電源方式で充電される。
インバータ装置８０１では、電源ＶＣＣと電源ＶＢがダイオードＢＳＤと抵抗ＢＳＲで接続される。このとき、Ｎ側ＩＧＢＴがオンしている場合等のＶＢ電圧がＶＣＣ電圧より低い時に、実線９１に示される経路で充電が実施される。また、Ｐ側ＩＧＢＴがオンしているときは、破線９２に示される経路で電流が流れる。
この構成では、ダイオードＢＳＤと抵抗ＢＳＲを追加するための面積が必要となる。また、ダイオードＢＳＤが順方向から逆方向にバイアスされる時に発生するリカバリー電流により、破壊が発生するおそれがあった。
図６は、第２の比較例に係るインバータ装置８０１ａの構成を示す図である。インバータ装置８０１ａでは、ダイオードＢＳＤと抵抗ＢＳＲがＨＶＩＣに内蔵される。この場合もリカバリー電流による破壊が発生するおそれがある。また、コンデンサＢＳＣの充電時に、寄生素子により充電効率が低下するおそれがあった。
図７は、第３の比較例に係るインバータ装置８０１ｂの構成を示す図である。図８は、第３の比較例に係る駆動回路８００ｂの構成を示す図である。インバータ装置８０１ｂでは、ダイオードＢＳＤの機能を駆動回路８００ｂに内蔵されたＨＶＭＯＳ８３０によって代替している。ＨＶＭＯＳ８３０は例えばＬＤＭＯＳトランジスタである。ＨＶＭＯＳ８３０のドレインは電源ＶＢに接続され、ソースは電源ＶＣＣに接続される。また、駆動回路８００ｂは駆動部８３１と、バックゲートバイアス回路８３２を備える。駆動部８３１は、コンデンサＢＳＣの充電時にＬＤＭＯＳトランジスタを三極管領域でバイアスするための昇圧回路８３４を備える。
図９は、第３の比較例に係るインバータ装置８０１ｂの波形を示す図である。低圧側制御信号ＬＩＮがローレベルの時、電源ＶＣＣから昇圧回路８３４のコンデンサに電荷が蓄えられる。このとき、ＨＶＭＯＳ８３０のゲート電圧ＶＧはＶＣＣ－ＶＦとなる。ここでＶＦは昇圧回路８３４のダイオードの順方向電圧である。ＶＦはＶＣＣに比べて小さいため、ＶＣＣ≒ＶＧとなる。また、このときの電圧ＶＢＳはＶＣＣ－Ｖｔｈとなる。ここで、電圧ＶＢＳはコンデンサＢＳＣの両端電圧であり、ＶｔｈはＨＶＭＯＳ８３０の閾値電圧である。
低圧側制御信号ＬＩＮがハイレベルのとき、昇圧回路８３４のコンデンサの電圧がバッファにより昇圧され、ＨＶＭＯＳ８３０がオンする。このとき、ＨＶＭＯＳ８３０のゲート電圧ＶＧは例えば２×ＶＣＣとなる。また、電流ＩＢＳにより、コンデンサＢＳＣが充電される。
低圧側制御信号ＬＩＮが再びローレベルとなると、昇圧回路８３４のコンデンサの電圧はバッファの出力に応じて低下する。電源ＶＢが充電されている場合、ＨＶＭＯＳ８３０のソース電圧、ゲート電圧、ドレイン電圧はＶＣＣ≒ＶＧ≒ＶＢとなる。このとき、ＨＶＭＯＳ８３０のゲート－ソース間の電圧ＶＧＳが確保されない。従って、ＨＶＭＯＳ８３０はオフ状態となる。
このように、ＨＶＭＯＳ８３０の各ノードをＶＣＣ≒ＶＧ≒ＶＢとする方式では、電源ＶＢが充電されていない状態の時、ＨＶＭＯＳ８３０はオン状態となり充電電流が流れる。低圧側制御信号ＬＩＮがローレベルのとき、ＨＶＭＯＳ８３０のオンオフの境界点はＶＢ電位＝ＶＣＣ－Ｖｔｈとなる。ここで、ＶｔｈはＨＶＭＯＳ８３０の閾値電圧である。このとき、バックゲート電位はバックゲート－ソース間のダイオードの耐圧内、かつ、ＶＣＣ－Ｖｔｈ以下の範囲で設定することとなる。よって、駆動回路８００ｂでは、バックゲート電位をＶＣＣ－Ｖｔｈに設定することとなる。
図１０は第３の比較例に係る駆動回路８００ｂの動作を説明する図である。駆動回路８００ｂにおいて、ＨＶＭＯＳ８３０のゲートはＨｉＺである。このため、ゲート電圧は常に保持される。このとき、電源ＶＣＣの電圧が低下した場合にも、ゲート電圧は保持される。このため、ＶＧ－ＶＣＣに対応するＨＶＭＯＳ８３０のゲート－ソース間電圧ＶＧＳが確保され、電源ＶＢから電源ＶＣＣへの電流逆流モードが発生するおそれがある。
また、インバータ駆動時にＶＳ電位変動が発生すると、ＨＶＭＯＳ８３０のドレイン－ゲート間の寄生容量Ｃａを介して変位電流がゲートに流入する可能性がある。これにより、ゲート電圧ＶＧが上昇して、ＨＶＭＯＳ８３０が誤動作または誤ってオンするおそれがある。このとき、電流逆流モードが発生するおそれがある。
図１１は、実施の形態１に係る駆動回路１００の波形を示す図である。本実施の形態では、第１スイッチング素子３０は制御端子に０Ｖが与えられることでオフする。これにより、ＶＣＣ、ＶＢに依らないオフ論理を構成できる。
低圧側制御信号ＬＩＮがローレベルのとき、第１スイッチ部Ｓ１と第２スイッチ部Ｓ２はショート状態である。このとき、第２スイッチング素子３６のゲート－ソース間電圧ＶＧＳは０Ｖとなる。従って、第２スイッチング素子３６がオフ状態となり、昇圧回路３４のコンデンサ３４ｂと第１スイッチング素子３０の制御端子が分断される。
低圧側制御信号ＬＩＮがハイレベルのとき、第１スイッチ部Ｓ１と第２スイッチ部Ｓ２はオープン状態である。このとき、第２スイッチング素子３６のゲート－ドレイン間電圧ＶＧＤはＶＣＣ－ＶＦとなる。ここで、ＶＦはダイオード３４ａの順方向電圧である。これにより、第２スイッチング素子３６はオン状態となる。従って、昇圧回路３４のコンデンサ３４ｂと第１スイッチング素子３０の制御端子が接続される。また、第１スイッチ部Ｓ１がオープン状態であるため、昇圧回路３４により第１スイッチング素子３０には昇圧電圧が供給される。
図１１において、第１スイッチング素子３０の制御端子の電圧ＶＧが実線９３ａとして示される。また、比較例としてインバータ装置８０１ｂにおけるＨＶＭＯＳ８３０のゲート電圧ＶＧが破線９３ｂで示される。また、本実施の形態の電圧ＶＢＳが実線９４ａで示される。また、比較例としてインバータ装置８０１ｂの電圧ＶＢＳが破線９４ｂで示される。
比較例に係るインバータ装置８０１ｂでは、ＨＶＭＯＳ８３０がオフ状態のゲート電圧と、ＨＶＭＯＳ８３０のＶｔｈとの差分が小さい。このため、ＶＳ電位変動が発生した場合、ＨＶＭＯＳ８３０が誤ってオンするおそれがある。これにより、破線９４ｂに示されるように電流逆流モードが発生し、電圧ＶＢＳが低下するおそれがある。
これに対し、本実施の形態では、第１スイッチング素子３０がオフ状態のとき、制御端子の電圧ＶＧは０Ｖである。このため、電圧ＶＧは、破線９３ｃに示される第１スイッチング素子３０のＶｔｈに対して十分なマージンを有している。よって、ＶＳ電位変動により変位電流が制御端子に流入した場合にも、第１スイッチング素子３０が誤ってオンすることを抑制できる。従って、電流逆流モードを抑制できる。
また、比較例に係るインバータ装置８０１ｂではＨＶＭＯＳ８３０のゲートがＨｉＺとなり、電源ＶＣＣの電圧が低下してもゲート電圧ＶＧが保持される。これにより、破線９４ｂに示されるように電流逆流モードが発生し、電圧ＶＢＳが低下するおそれがある。
これに対し、本実施の形態では、第１スイッチング素子３０がオフ状態のとき、制御端子の電圧ＶＧは０Ｖである。このため、第１スイッチング素子３０のＶＧＳの上昇を抑制でき、電流逆流モードが発生することを抑制できる。
さらに、第２スイッチング素子３６が設けられることで、昇圧回路３４に電荷が蓄えられた状態で、第１スイッチング素子３０をオフできる。このため、オン状態への遷移時に、コンデンサ３４ｂを０Ｖから充電する必要がない。従って、第１スイッチング素子３０のオン状態への遷移を高速化でき、駆動回路１００の高速動作が可能となる。
また、例えばゲートシンクトランジスタのうち第２スイッチ部Ｓ２が設けられない場合、第１スイッチ部Ｓ１によって第１スイッチング素子３０の制御端子が０Ｖに設定される。このとき、電源ＶＣＣからダイオード３４ａを介して過大な捨て電流が発生する。これを回避するために、第１スイッチング素子３０の制御端子と第１スイッチ部Ｓ１のドレイン端子間に抵抗を挿入し、捨て電流を抑制することが考えられる。しかし、この構成では第１スイッチング素子３０のオフ時に第１スイッチング素子３０のゲート容量と挿入した抵抗との時定数により、高速なオフ動作が妨げられるおそれがある。
これに対し、本実施の形態では第２スイッチング素子３６と第２スイッチ部Ｓ２により昇圧回路３４と第１スイッチング素子３０の制御端子が分断される。これにより、第１スイッチ部Ｓ１に捨て電流が流れることを抑制できる。また、制限抵抗Ｒ１によって、第２スイッチ部Ｓ２がオン状態のときに第２スイッチ部Ｓ２に流れる過電流を抑制できる。従って、捨て電流を抑制しながら、高速なオフ動作を実現できる。
本実施の形態では、昇圧回路３４は制御信号を昇圧し、第１スイッチング素子３０の制御端子に供給することで第１スイッチング素子３０をオンさせる。第２スイッチング素子３６は、制御信号がハイレベルのときオン状態となり、第１スイッチング素子３０の制御端子と昇圧回路３４との間を導通させる。また、第２スイッチング素子３６は、制御信号がローレベルのときオフ状態となり、第１スイッチング素子３０の制御端子と昇圧回路３４との間を遮断する。また、第１スイッチ部Ｓ１は、制御信号がハイレベルのとき第１スイッチング素子３０の制御端子と接地用端子との間を遮断する。また、第１スイッチ部Ｓ１は、制御信号がローレベルのとき第１スイッチング素子３０の制御端子と接地用端子を短絡させる。この制御信号は、本実施の形態では低圧側制御信号ＬＩＮに同期する信号である。これに限らず、制御信号は、下アーム８２がオン状態のときハイレベルであり、下アーム８２がオフ状態のときローレベルであれば良い。
また、上アーム８１と下アーム８２の少なくとも一方はワイドバンドギャップ半導体から形成されていても良い。ワイドバンドギャップ半導体は、例えば炭化珪素、窒化ガリウム系材料またはダイヤモンドである。本実施の形態によれば駆動回路１００の高速動作が可能である。このため、インバータ回路８０がワイドバンドギャップ半導体で形成された場合にも、その性能を有効に活用できる。
また、本実施の形態では駆動回路１００はＩＧＢＴを駆動させる。これに限らず駆動回路１００はＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を駆動させても良い。
インバータ装置１において、駆動回路１００はハーフブリッジ回路を駆動させた。これに限らず、駆動回路１００はフルブリッジ回路または３相インバータ回路を駆動させても良い。
図１２は、実施の形態１の変形例に係る駆動回路１００ａの構成を示す図である。駆動回路１００ａは３相インバータ回路を駆動させる。駆動回路１００ａは、Ｕ相、Ｖ相、Ｗ相の上アームを駆動させるＵ相第１駆動部、Ｖ相第１駆動部、Ｗ相第１駆動部を備える。また、駆動回路１００ａは、Ｕ相、Ｖ相、Ｗ相の下アームを駆動させるＵ相第２駆動部、Ｖ相第２駆動部、Ｗ相第２駆動部を備える。Ｕ相第１駆動部、Ｖ相第１駆動部、Ｗ相第１駆動部、Ｕ相第２駆動部、Ｖ相第２駆動部、Ｗ相第２駆動部は信号制御部２３からの信号に応じて対応するアームのオンオフを制御する。
信号制御部２３とＵ相第２駆動部、Ｖ相第２駆動部、Ｗ相第２駆動部には、電源ＶＣＣが供給される。Ｕ相第１駆動部、Ｖ相第１駆動部、Ｗ相第１駆動部には、それぞれ電源ＶＢＵ、電源ＶＢＶ、電源ＶＢＷが供給される。
駆動回路１００ａは、電源ＶＢＵ、電源ＶＢＶ、電源ＶＢＷを充電するための第１スイッチング素子３０＿Ｕ、３０＿Ｖ、３０＿Ｗを備える。第１スイッチング素子３０＿Ｕ、３０＿Ｖ、３０＿Ｗは、それぞれ制御部３３＿Ｕ、３３＿Ｖ、３３＿Ｗで制御される。制御部３３＿Ｕ、３３＿Ｖ、３３＿Ｗの各々は、図３に示される昇圧回路３４、第２スイッチング素子３６、第１スイッチ部Ｓ１、第２スイッチ部Ｓ２を備える。このように、フルブリッジ回路または３相インバータ回路を駆動させる場合は、上アーム毎に第１スイッチング素子と制御部が設けられる。
これらの変形は、以下の実施の形態に係る駆動回路およびインバータ装置について適宜応用することができる。なお、以下の実施の形態に係る駆動回路およびインバータ装置については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図１３は、実施の形態２に係る駆動回路２００の構成を示す図である。本実施の形態では、第１スイッチング素子２３０の構成が実施の形態１の第１スイッチング素子３０の構成と異なる。第１スイッチング素子２３０はバックゲートが接地用端子と接続されている。第１スイッチング素子２３０はＷｅｌｌＭＯＳトランジスタである。
ここで、第１スイッチング素子３０としてＬＤＭＯＳトランジスタを使用した場合の問題点について説明する。図１４は、ＬＤＭＯＳトランジスタである第１スイッチング素子３０の断面図である。第１スイッチング素子３０は第１導電型の半導体層３０ａと、第１スイッチング素子３０の第１端子３０ｆと電気的に接続され、半導体層３０ａの表面に形成された第２導電型の第１半導体領域３０ｂを有する。ここでは、第１導電型がＰ型であり、第２導電型がＮ型である。これに限らず、第１導電型がＮ型、第２導電型がＰ型であっても良い。
第１半導体領域３０ｂの表面には、バックゲートと電気的に接続された第１導電型の第２半導体領域３０ｃが形成される。第２半導体領域３０ｃの表面には、第１スイッチング素子の第２端子３０ｅと電気的に接続され、第２導電型の第３半導体領域３０ｄが形成される。また、第１スイッチング素子３０の制御端子３０ｇは、第３半導体領域３０ｄと第１半導体領域３０ｂとの間のチャネル領域に、ゲート絶縁膜を介して接続される。
図１４に示されるように、ＬＤＭＯＳトランジスタには、寄生トランジスタＴｒ１、Ｔｒ２、Ｔｒ３が存在する。インバータ駆動時に発生するＶＳ負サージが大きい場合、寄生トランジスタＴｒ２、Ｔｒ３が起点となり、ＬＤＭＯＳトランジスタとその周辺回路にサイリスタが構成される。サイリスタが動作するとラッチアップが発生し、電流量によっては破壊が生じる可能性がある。
ＬＤＭＯＳトランジスタにおいて、寄生トランジスタの動作を抑制するためには、ＬＤＭＯＳトランジスタ直近のＰ型の島分離の電位をＧＮＤ電位で強く固定すると良い。これにより、抵抗Ｒｓｕｂへの電流の流入を抑制できる。従って、サイリスタの起点となる寄生トランジスタＴｒ３のＶＢＥを抑制できる。
図１５は、実施の形態２に係る第１スイッチング素子２３０の断面図である。第１スイッチング素子２３０は、第１導電型の半導体層２３０ａと、第１端子２３０ｆと電気的に接続され、半導体層２３０ａの表面に形成された第２導電型の第１半導体領域２３０ｂを備える。半導体層２３０ａの表面には、第１半導体領域２３０ｂと隣接して第１導電型の第２半導体領域２３０ｃが形成される。第２半導体領域２３０ｃの表面には、第２端子２３０ｅと電気的に接続され、第２導電型の第３半導体領域２３０ｄが形成される。第２半導体領域２３０ｃのうち第３半導体領域２３０ｄと離間した領域には、接地用端子と電気的に接続されたバックゲート電極ＢＧが電気的に接続される。第１スイッチング素子２３０の制御端子２３０ｇは、第３半導体領域２３０ｄと第１半導体領域２３０ｂとの間のチャネル領域に、ゲート絶縁膜を介して接続される。第１スイッチング素子２３０の第２端子２３０ｅとバックゲート電極ＢＧとの間の耐圧は、第２駆動部２２に供給される電源ＶＣＣの電圧より大きい。
ＷｅｌｌＭＯＳトランジスタのバックゲート－ソース間の耐圧は、ＬＤＭＯＳトランジスタのバックゲート－ソース間の耐圧と比較して十分に高い。このため、バックゲートバイアス回路による制御が不要となり、バックゲートを接地用端子と接続できる。従って、駆動回路２００を小型化できる。
第１スイッチング素子２３０のバックゲートの電位は、ＧＮＤ電位であり、基板の電位と等しい。このため、第１スイッチング素子２３０には、サイリスタ発生の起点となる寄生トランジスタＴｒ２が存在しない。従って、ＶＳ負サージが発生した場合にラッチアップの発生を抑制できる。これにより、誤動作および破壊を抑制できる。
なお、本構成は、昇圧後の第１スイッチング素子２３０の制御端子の電圧と接地用端子との電位差の最大値が、第１スイッチング素子２３０の制御端子－バックゲート間の耐圧以内である場合に採用できる。制御端子－バックゲート間の耐圧は、ゲート酸化膜の耐圧に該当する。
実施の形態３
図１６は、実施の形態３に係る駆動回路３００の構成を示す図である。本実施の形態は、昇圧回路３３４の構成が実施の形態１と異なる。駆動回路３００は発振回路３５０、クランプ回路３４４、クランプ検出回路３４６およびタイマー回路３４８を備える。発振回路３５０は、低圧側制御信号ＬＩＮのハイレベルをイネーブル信号として発振波形を出力する。
発振回路３５０の出力には、昇圧回路３３４が接続される。昇圧回路３３４は、第１昇圧回路と、第１昇圧回路とは逆相の信号を昇圧する第２昇圧回路とを有する。第１昇圧回路は、ダイオード３３４ａ、コンデンサ３３４ｂ、バッファ３３４ｃを有する。第２昇圧回路は、ダイオード３３４ｄ、コンデンサ３３４ｅ、バッファ３３４ｆを有する。バッファ３３４ｆには、バッファ３３４ｃとは逆相の信号が入力される。昇圧回路３３４は、チャージポンプ方式で動作する。
昇圧回路３３４の出力には、ダイオード３４２を介してクランプ回路３４４と第２スイッチング素子３６が接続される。クランプ回路３４４は、ダイオード３４４ａ、ツェナーダイオード３４４ｂ、３４４ｃを有する。クランプ回路３４４は、昇圧回路３３４から第１スイッチング素子３０の制御端子に供給される電圧を、予め定められた閾値電圧以下に制御する。また、クランプ回路３４４には、昇圧回路３３４から第１スイッチング素子３０の制御端子に供給される電圧が、閾値電圧に到達したことを検出するクランプ検出回路３４６が付加されている。
クランプ検出回路３４６が電圧クランプを検出すると、タイマー回路３４８が起動する。タイマー回路３４８は、昇圧回路３３４から第１スイッチング素子３０の制御端子に供給される電圧が、閾値電圧に到達したことをクランプ検出回路３４６が検出すると、予め定められた時間だけ昇圧回路３３４の昇圧動作を停止させる。タイマー回路３４８の出力は発振回路３５０に接続される。タイマー回路３４８は、クランプ検出回路３４６が電圧クランプを検出すると、予め定められた時間だけ発振回路３５０を停止させる。予め定められた時間が経過すると、昇圧動作が再開される。
図１７は、実施の形態３に係る昇圧回路３３４の機能を説明する図である。図１７において、第１スイッチング素子３０の制御端子の電圧ＶＧが実線９５ａとして示される。また、比較例として図８に示される駆動回路８００ｂの電圧ＶＧが破線９５ｂで示される。また、本実施の形態の電圧ＶＢＳが実線９６ａで示される。また、比較例として駆動回路８００ｂの電圧ＶＢＳの一例が破線９６ｂで示される。
比較例では電圧ＶＧが電源ＶＣＣに依存する。このため、電源ＶＣＣの電圧により電圧ＶＧＳが変動するおそれがある。よって、電源ＶＣＣの電圧が低いとき十分な充電能力が得られないおそれがある。また、電源ＶＣＣの電圧が高いとき、電圧ＶＧＳがＨＶＭＯＳ８３０のゲート酸化膜の耐圧を超過し、破壊が生じるおそれがある。
また、比較例に係る駆動回路８００ｂにおいて、ＨＶＭＯＳ８３０のゲート端子は昇圧中ＨｉＺ状態となる。このため、特に低周波動作時または高温動作時に、ゲートリークまたはジャンクションリーク等の影響により、破線９５ｂに示されるように電圧ＶＧが低下するおそれがある。このとき、電圧ＶＧが破線９５ｃに示される閾値Ｖｔｈよりも低下することで、ＨＶＭＯＳ８３０がオン状態を維持できず、破線９６ｂに示されるように電圧ＶＢＳが低下するおそれがある。つまり、充電を安定して実施できない可能性がある。また、ＨＶＭＯＳ８３０の電圧ＶＧを保持するために容量の大きいコンデンサを設けると、昇圧動作の遅延が大きくなる。
これに対し、本実施の形態では逆相の信号に同期する２つの昇圧回路が設けられる。特に、２段の昇圧回路は、発振回路３５０によって駆動され、チャージポンプ動作によって第１スイッチング素子３０の制御端子を連続して励起する。これにより、低周波動作時または高温動作時においても、安定した昇圧動作を実現できる。また、電圧ＶＧを保持するために容量の大きいコンデンサを設ける必要がなく、電圧ＶＧの保持と高速動作を両立できる。
図１８は、実施の形態３に係るクランプ回路３４４とタイマー回路３４８の機能を説明する図である。図１８において、第１スイッチング素子３０の制御端子の電圧ＶＧが実線９７ａとして示される。また、比較例としてクランプ回路３４４がない場合の電圧ＶＧが破線９７ｂで示される。さらに、比較例としてタイマー回路３４８がない場合の電圧ＶＧが破線９７ｃで示される。また、図１８において、昇圧動作に伴う電源ＶＣＣの消費電流が実線９８ａとして示される。また、比較例としてクランプ回路３４４がない場合の消費電流が破線９８ｂで示される。さらに、比較例としてタイマー回路３４８がない場合の消費電流が破線９８ｃで示される。
クランプ回路３４４がない場合、破線９７ｂで示されるように、電圧ＶＧが第１スイッチング素子３０のゲート－バックゲート間耐圧を超過するおそれがある。ゲート－バックゲート間耐圧は、ゲート酸化膜耐圧に該当する。本実施の形態では、任意にクランプ電圧を設定できる。このため、電圧ＶＧが第１スイッチング素子３０の耐圧を超過することを抑制できる。
また、タイマー回路３４８がない場合、破線９７ｃに示されるように、チャージポンプ中にクランプをかけ続けることとなる。このとき、破線９８ｃに示されるように昇圧用の電荷が捨て電流となる。これに対し、本実施の形態ではクランプ検出回路３４６が電圧クランプを検出すると、タイマー回路３４８はクランプタイマー期間だけ昇圧動作を停止させる。これにより、余分な昇圧動作を削減でき、消費電流を抑制できる。
実施の形態４．
図１９は、実施の形態４に係る駆動回路４００の構成を示す図である。駆動回路４００は、ＶＳ電位検出回路４５２と演算回路４５４を備える点が駆動回路１００と異なる。ＶＳ電位検出回路４５２は、上アーム８１と下アーム８２との接続点の電圧ＶＳが予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路である。
演算回路４５４は、昇圧回路３４が同期する制御信号を出力する。演算回路４５４は、低圧側制御信号ＬＩＮがハイレベルまたはイネーブル信号の入力があるときハイレベルとなり、低圧側制御信号ＬＩＮがローレベルかつイネーブル信号の入力がないときローレベルとなるように制御信号を出力する。
比較例に係る駆動回路８００ｂは、低圧側制御信号ＬＩＮがハイレベルのとき、下アーム８２がオン状態であると推定して電源ＶＢを充電している。このとき、充電期間が短く、充電不足となるおそれがある。実際には、低圧側制御信号ＬＩＮがハイレベル以外の期間においても、電圧ＶＳが０Ｖの状態は存在する。例えば、電源ＶＣＣの投入直後かつインバータ回路８０の駆動前に、電圧ＶＳが０Ｖとなる。
本実施の形態では、低圧側制御信号ＬＩＮとＶＳ電位検出回路４５２からのイネーブル信号を演算して制御信号を生成する。ＶＳ電位検出回路４５２は、電圧ＶＳを検出して、電圧ＶＳが予め定められた値以下のとき低圧側制御信号ＬＩＮの値に関わらず制御信号をハイレベルに設定する。これにより、十分な電源ＶＢの充電期間を確保でき、充電不足を抑制できる。つまり、図５に示されるような、外付けのブートストラップ電源方式と同様の充電期間を確保できる。
図２０は、実施の形態４に係るＶＳ電位検出回路４５２の一例を示す図である。ＶＳ電位検出回路４５２として、電圧検出型のＶＳ電位検出回路４５２ａを採用できる。ＶＳ電位検出回路４５２ａはウィルソンカレントミラー回路を有する。ＶＳ電位検出回路４５２ａでは、電圧ＶＳが上昇し検出電圧設定部４５６で予め定められた設定電圧を上回ると、ＨＶＭＯＳ４５４がオンする。これにより、カレントミラーが動作する。カレントミラーの動作に伴い、ＶＳＤＥＴ信号としてローレベルが出力される。電圧ＶＳが検出電圧設定部４５６の設定電圧以下のとき、カレントミラーは飽和状態となり動作しない。すなわちＶＳＤＥＴ信号としてハイレベルが出力される。検出電圧設定部４５６の設定電圧はダイオード、ツェナーダイオード、抵抗等により設定される。
図２１は、実施の形態４に係るＶＳ電位検出回路４５２の変形例を示す図である。ＶＳ電位検出回路４５２として、電流検出型のＶＳ電位検出回路４５２ｂを採用しても良い。ＶＳ電位検出回路４５２ｂでは、電圧ＶＳが上昇し検出電流設定部４５８の両端に発生する電圧に対応する電流値がＩＲＥＦ以上となると、ＨＶＭＯＳ４６０がオンする。これにより、カレントミラーが動作する。カレントミラーの動作に伴い、ＶＳＤＥＴ信号としてローレベルが出力される。検出電流設定部４５８の両端に発生する電圧に対応する電流値がＩＲＥＦ以下のとき、カレントミラーは飽和状態となり動作しない。すなわちＶＳＤＥＴ信号としてハイレベルが出力される。ＩＲＥＦは抵抗等により設定される。
実施の形態５．
図２２は、実施の形態５に係る駆動回路５００の構成を示す図である。駆動回路５００は、電圧検出回路５６２と演算回路５６４を備える点が駆動回路１００と異なる。電圧検出回路５６２は抵抗５６２ａ、５６２ｂの直列回路を有する。抵抗５６２ａ、５６２ｂの直列回路は電源ＶＣＣと接地用端子との間に接続される。抵抗５６２ａと抵抗５６２ｂの接続点にはコンパレータ５６２ｃの一方の入力が接続される。コンパレータ５６２ｃの他方の入力には基準電源５６２ｄが接続される。コンパレータ５６２ｃの出力は、演算回路５６４に接続される。
コンパレータ５６２ｃは、電源ＶＣＣを分圧した電圧と基準電源５６２ｄの電圧を比較し、比較結果を演算回路５６４に出力する。このように、電圧検出回路５６２は、第２駆動部２２に供給される電源ＶＣＣの電圧が予め定められた値以下のとき、イネーブル信号を出力する。
演算回路５６４は、低圧側制御信号ＬＩＮがハイレベルかつイネーブル信号の入力があるときハイレベルとなり、低圧側制御信号ＬＩＮがローレベルまたはイネーブル信号の入力がないときローレベルとなるように制御信号を出力する。
電圧検出回路５６２は、電源ＶＣＣの上昇を検出して第１スイッチング素子３０の駆動を停止させる過電圧検出回路である。基準電源５６２ｄの電圧は、電源ＶＣＣが過電圧状態となったときの抵抗５６２ａ、５６２ｂの接続点の電圧と一致するように設定される。電源ＶＣＣが推奨動作範囲内のとき、コンパレータ５６２ｃの出力はイネーブル信号に対応するハイレベルとなる。
電源ＶＢの充電中に電圧ＶＳが上昇した場合、もしくは、電圧ＶＳが高い状態で第１スイッチング素子３０に駆動信号が与えられた場合、上述した電流逆流モードが発生する可能性がある。電流逆流モードが発生すると電源ＶＣＣが上昇する。本実施の形態では、絶対最大定格の範囲で、電源ＶＣＣが推奨動作範囲を超えて過電圧状態になった場合、コンパレータ５６２ｃの出力はローレベルとなる。このとき、低圧側制御信号ＬＩＮの値に関わらず、制御信号はローレベルとなる。これにより、第１スイッチング素子３０の駆動は停止される。以上から、電源ＶＣＣが上昇してデバイス耐圧を超過することによる破壊を抑制できる。
また、コンパレータ５６２ｃにはヒステリシスが設けられていても良い。過電圧を検出した後、コンパレータ５６２ｃの閾値は一定レベル低下する。低下後の閾値は電源ＶＣＣの推奨動作範囲内に設定される。これによって、電源ＶＣＣが十分安全となるレベルまで低下してから、第１スイッチング素子３０を駆動させることができる。
実施の形態６．
図２３は、実施の形態６に係る駆動回路６００の構成を示す図である。駆動回路６００は、ＶＳ電位検出回路４５２と演算回路６６５を備える点が駆動回路１００と異なる。ＶＳ電位検出回路４５２は、上アーム８１と下アーム８２との接続点の電圧ＶＳが予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路である。
演算回路６６５はデッドタイム調整回路６６６を有する。デッドタイム調整回路６６６は低圧側制御信号ＬＩＮと高圧側制御信号ＨＩＮに応じて信号ＬＩＮＡと信号ＨＩＮＡを出力する。また、演算回路６６５はＤフリップフロップ６６８を有する。Ｄフリップフロップ６６８のクロックには信号ＬＩＮＡと信号ＨＩＮＡの否定論理和が入力される。Ｄフリップフロップ６６８のＤ入力には、信号ＬＩＮＡを遅延させた信号ＬＩＮＢが入力される。ＶＳ電位検出回路４５２の出力と、Ｄフリップフロップ６６８の出力である中間信号ＱＢとの論理積は、制御信号として昇圧回路３４に入力される。
図２４は、実施の形態６に係る駆動回路６００の波形を示す図である。中間信号ＱＢは、高圧側制御信号ＨＩＮの立下りに応じてローレベルからハイレベルに切り替わり、低圧側制御信号ＬＩＮの立下りに応じてハイレベルからローレベルに切り替わる。演算回路６６５は、中間信号ＱＢがハイレベルであり、かつ、イネーブル信号の入力があるときハイレベルとなり、中間信号ＱＢがローレベルまたはイネーブル信号の入力がないときローレベルとなるように制御信号を出力する。
インバータ回路８０に接続される負荷９０の種類によって、ＶＳ電位変動の起因となる信号は異なる。負荷９０には例えば誘導性負荷および容量性負荷がある。本実施の形態では、インバータ回路８０の負荷９０が誘導性負荷であるものとして、ＶＳ電位変動を低圧側制御信号ＬＩＮおよび高圧側制御信号ＨＩＮを用いて推定する。誘導性負荷は例えばモーターである。
まず、正のＶＳ電位変動の発生条件について説明する。低圧側出力信号ＬＯがハイレベルであり下アーム８２がオンしている状態から、低圧側出力信号ＬＯがローレベルに遷移したとする。このとき、負荷９０のインダクタに溜められたエネルギーにより、上アーム８１のダイオードに電流が還流する。このとき、ＶＳ電位には正の変位が発生する。
次に、負のＶＳ電位変動の発生条件について説明する。高圧側制御信号ＨＩＮがハイレベルであり、上アーム８１がオンしている状態から、高圧側出力信号ＨＯがローレベルに遷移したとする。このとき、負荷９０のインダクタに溜められたエネルギーにより、下アーム８２のダイオードから電流が還流する。このとき、ＶＳ電位には負の変位が発生する。
図２４に示される期間Ｔ１のように、電源投入後の初期状態では中間信号ＱＢはハイレベルとなっている。このとき、電圧ＶＳが予め定められた値以下でありＶＳＤＥＴ＝Ｈであれば、制御信号はハイレベルとなる。つまり、電圧ＶＧがハイレベルとなり、第１スイッチング素子３０がオン状態となる。このとき、昇圧回路３４の昇圧および電源ＶＢの充電が実施される。
期間Ｔ２において、低圧側制御信号ＬＩＮがローレベルからハイレベルに遷移する。この遷移は、ＶＳ電位変動の発生条件ではない。このため、電圧ＶＧはハイレベルを維持し、昇圧回路３４の昇圧および電源ＶＢの充電は継続される。
期間Ｔ３において、低圧側制御信号ＬＩＮがハイレベルからローレベルに遷移する。この遷移は、正のＶＳ電位変動の発生条件である。このため、下アーム８２のゲート論理が変化する前に電圧ＶＧがローレベルとなり、昇圧回路３４の昇圧および電源ＶＢの充電が停止される。期間Ｔ４においても、昇圧回路３４の昇圧および電源ＶＢの充電は停止状態を維持する。
期間Ｔ５において、高圧側制御信号ＨＩＮがハイレベルからローレベルに遷移する。この遷移は、負のＶＳ電位変動の発生条件である。このとき、中間信号ＱＢはハイレベルとなる。ただし、この時点ではＶＳ電位変動の発生前であり、ＶＳＤＥＴ＝Ｌであることから、電圧ＶＧはローレベルを維持する。つまり、昇圧回路３４の昇圧および電源ＶＢの充電は停止状態を維持する。
期間Ｔ６において、ＶＳ電位変動が発生しＶＳＤＥＴ＝Ｈとなる。これにより、電圧ＶＧはハイレベルとなり、昇圧回路３４の昇圧および電源ＶＢの充電が開始される。期間Ｔ７は期間Ｔ３と同様である。
上述したように、比較例に係る駆動回路８００ｂでは、低圧側制御信号ＬＩＮがハイレベルのときのみ電源ＶＢの充電を行うため、充電期間に不足が生じるおそれがある。本実施の形態では、負荷９０が誘導性負荷である場合に、低圧側制御信号ＬＩＮおよび高圧側制御信号ＨＩＮと、ＶＳ電位検出回路４５２を用いて詳細にＶＳ電位を推定できる。これにより、十分な充電期間を確保できる。また、ＶＳ電位が高いときに第１スイッチング素子３０がオンして、電流逆流モードが発生することを抑制できる。従って、安定性が高く高効率な充電動作を実現できる。
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
１ インバータ装置、１０ 第２電源端子、１１、１２ 信号入力端子、１３ 第１電源端子、１４ 信号出力端子、１５ 電源端子、１６ 信号出力端子、１７ 接地用端子、２１ 第１駆動部、２２ 第２駆動部、２３ 信号制御部、３０ 第１スイッチング素子、３０＿Ｕ、３０＿Ｖ、３０＿Ｗ 第１スイッチング素子、３０ａ 半導体層、３０ｂ 第１半導体領域、３０ｃ 第２半導体領域、３０ｄ 第３半導体領域、３０ｅ 第２端子、３０ｆ 第１端子、３０ｇ 制御端子、３２ バックゲートバイアス回路、３３＿Ｕ、３３＿Ｖ、３３＿Ｗ 制御部、３４ 昇圧回路、３４ａ ダイオード、３４ｂ コンデンサ、３４ｃ バッファ、３６ 第２スイッチング素子、３８ クランプ回路、４０ 遅延回路、８０ インバータ回路、８１ 上アーム、８２ 下アーム、９０ 負荷、１００ 駆動回路、１００ａ 駆動回路、２００ 駆動回路、２３０ 第１スイッチング素子、２３０ａ 半導体層、２３０ｂ 第１半導体領域、２３０ｃ 第２半導体領域、２３０ｄ 第３半導体領域、２３０ｅ 第２端子、２３０ｆ 第１端子、２３０ｇ 制御端子、３００ 駆動回路、３３４ 昇圧回路、３３４ａ ダイオード、３３４ｂ コンデンサ、３３４ｃ バッファ、３３４ｄ ダイオード、３３４ｅ コンデンサ、３３４ｆ バッファ、３４２ ダイオード、３４４ クランプ回路、３４４ａ ダイオード、３４４ｂ、３４４ｃ ツェナーダイオード、３４６ クランプ検出回路、３４８ タイマー回路、３５０ 発振回路、４００ 駆動回路、４５２、４５２ａ、４５２ｂ ＶＳ電位検出回路、４５４ 演算回路、４５６ 検出電圧設定部、４５８ 検出電流設定部、５００ 駆動回路、５６２ 電圧検出回路、５６２ａ、５６２ｂ 抵抗、５６２ｃ コンパレータ、５６２ｄ 基準電源、５６４ 演算回路、６００ 駆動回路、６６５ 演算回路、６６６ デッドタイム調整回路、６６８ Ｄフリップフロップ、８００ｂ 駆動回路、８０１、８０１ａ、８０１ｂ インバータ装置、８３１ 駆動部、８３２ バックゲートバイアス回路、８３４ 昇圧回路、ＢＧ バックゲート電極、ＢＳＣ コンデンサ、ＢＳＤ ダイオード、ＢＳＲ 抵抗、Ｃａ 寄生容量、Ｄｉ ダイオード、ＨＩＮ 高圧側制御信号、ＨＯ 高圧側出力信号、ＬＩＮ 低圧側制御信号、ＬＯ 低圧側出力信号、ＱＢ 中間信号、Ｒ１ 制限抵抗、Ｒ２ 抵抗、Ｒｓｕｂ 抵抗、Ｓ１ 第１スイッチ部、Ｓ１ａ、Ｓ１ｂ スイッチング素子、Ｓ１ｃ インバータ、Ｓ２ 第２スイッチ部、Ｓ２ａ、Ｓ２ｂ スイッチング素子、Ｓ２ｃ インバータ、Ｔｒ１、Ｔｒ２、Ｔｒ３ 寄生トランジスタ

Claims (15)

  1. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電され、
    前記第２スイッチング素子はＮＭＯＳであることを特徴とする駆動回路。
  2. 前記第２駆動部は、低圧側制御信号に応じて前記下アームのオンオフを制御し、
    前記制御信号は、前記低圧側制御信号に同期することを特徴とする請求項１に記載の駆動回路。
  3. バックゲートバイアス回路を備え、
    前記第１スイッチング素子はバックゲートに前記バックゲートバイアス回路が接続されたＬＤＭＯＳトランジスタであることを特徴とする請求項１または２に記載の駆動回路。
  4. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電され、
    前記第１スイッチング素子は、
    第１導電型の半導体層と、
    前記第１端子と電気的に接続され、前記半導体層の表面に形成された第２導電型の第１半導体領域と、
    前記半導体層の前記表面に前記第１半導体領域と隣接して形成された前記第１導電型の第２半導体領域と、
    前記第２端子と電気的に接続され、前記第２半導体領域の表面に形成された前記第２導電型の第３半導体領域と、
    前記第２半導体領域のうち前記第３半導体領域と離間した領域に電気的に接続され、接地用端子と電気的に接続されたバックゲート電極と、
    を備え、
    前記制御端子は、前記第３半導体領域と前記第１半導体領域との間のチャネル領域に、ゲート絶縁膜を介して接続され、
    前記第２端子と前記バックゲート電極との間の耐圧は前記第２駆動部に供給される電源の電圧より大きいことを特徴とする駆動回路。
  5. 前記昇圧回路は、第１昇圧回路と、前記第１昇圧回路とは逆相の信号を昇圧する第２昇圧回路と、を有することを特徴とする請求項１から４の何れか１項に記載の駆動回路。
  6. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    前記昇圧回路から前記制御端子に供給される電圧を、予め定められた閾値電圧以下に制御するクランプ回路と、
    前記昇圧回路から前記制御端子に供給される電圧が、前記閾値電圧に到達したことを前記クランプ回路が検出すると、予め定められた時間だけ前記昇圧回路の昇圧動作を停止させるタイマー回路と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電されることを特徴とする駆動回路。
  7. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    前記上アームと前記下アームとの接続点の電圧が予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路と、
    演算回路と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電され、
    前記第２駆動部は、低圧側制御信号に応じて前記下アームのオンオフを制御し、
    前記演算回路は、前記低圧側制御信号がハイレベルまたは前記イネーブル信号の入力があるときハイレベルとなり、前記低圧側制御信号がローレベルかつ前記イネーブル信号の入力がないときローレベルとなるように前記制御信号を出力することを特徴とする駆動回路。
  8. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    前記第２駆動部に供給される電源の電圧が予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路と、
    演算回路と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電され、
    前記第２駆動部は、低圧側制御信号に応じて前記下アームのオンオフを制御し、
    前記演算回路は、前記低圧側制御信号がハイレベルかつ前記イネーブル信号の入力があるときハイレベルとなり、前記低圧側制御信号がローレベルまたは前記イネーブル信号の入力がないときローレベルとなるように前記制御信号を出力することを特徴とする駆動回路。
  9. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    前記上アームと前記下アームとの接続点の電圧が予め定められた値以下のとき、イネーブル信号を出力する電圧検出回路と、
    演算回路と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電され、
    前記第１駆動部は、高圧側制御信号に応じて前記上アームのオンオフを制御し、
    前記第２駆動部は、低圧側制御信号に応じて前記下アームのオンオフを制御し、
    前記演算回路は、前記高圧側制御信号の立下りに応じてローレベルからハイレベルに切り替わり、前記低圧側制御信号の立下りに応じて前記ハイレベルから前記ローレベルに切り替わる中間信号がハイレベルであり、かつ、前記イネーブル信号の入力があるときハイレベルとなり、前記中間信号がローレベルまたは前記イネーブル信号の入力がないときローレベルとなるように前記制御信号を出力することを特徴とする駆動回路。
  10. 前記インバータ回路の負荷は、誘導性負荷であることを特徴とする請求項９に記載の駆動回路。
  11. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    前記制御信号が前記ハイレベルのとき前記第２スイッチング素子をオン状態に設定し、前記制御信号が前記ローレベルのとき前記第２スイッチング素子をオフ状態に設定する第２スイッチ部と、
    前記昇圧回路と前記第２スイッチング素子の接続点と、前記第２スイッチ部と前記第２スイッチング素子の接続点との間に接続された制限抵抗と、
    を備え
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電されることを特徴とする駆動回路。
  12. インバータ回路の上アームのオンオフを制御する第１駆動部と、
    前記インバータ回路の下アームのオンオフを制御する第２駆動部と、
    第１端子と第２端子と前記第１端子と前記第２端子との間のオンオフを制御する制御端子とを有し、前記第１端子が前記第１駆動部に供給される電源と接続され、前記第２端子が前記第２駆動部に供給される電源と接続された第１スイッチング素子と、
    前記下アームがオン状態のときハイレベルであり、前記下アームがオフ状態のときローレベルである制御信号を昇圧し、前記制御端子に供給することで前記第１スイッチング素子をオンさせる昇圧回路と、
    前記制御端子と前記昇圧回路との間に接続され、前記制御信号が前記ハイレベルのとき前記制御端子と前記昇圧回路との間を導通させ、前記制御信号が前記ローレベルのとき前記制御端子と前記昇圧回路との間を遮断する第２スイッチング素子と、
    前記制御信号が前記ハイレベルのとき前記制御端子と接地用端子との間を遮断し、前記制御信号が前記ローレベルのとき前記制御端子と前記接地用端子を短絡させる第１スイッチ部と、
    前記第１スイッチ部の前記制御信号に応じた動作を、前記第２スイッチング素子の前記制御信号に応じた動作に対して遅延させる遅延回路と、
    を備え、
    前記第１スイッチング素子がオンすると、前記第２駆動部に供給される電源から前記第１駆動部に供給される電源に電流が流れ、前記第１駆動部に供給される電源が充電されることを特徴とする駆動回路。
  13. 前記上アームと前記下アームとを有する前記インバータ回路と、
    請求項１から１２の何れか１項に記載の駆動回路と、
    前記上アームと前記下アームとの接続点と、前記駆動回路との間に接続され、前記第１駆動部に供給される前記電源と、
    を備えることを特徴とするインバータ装置。
  14. 前記上アームと前記下アームの少なくとも一方はワイドバンドギャップ半導体から形成されていることを特徴とする請求項１３に記載のインバータ装置。
  15. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１４に記載のインバータ装置。
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