CN115411711A - 具有集成的失效保护下拉电路和可控关断时间的常断功率开关 - Google Patents

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Abstract

公开了具有集成的失效保护下拉电路和可控关断时间的常断功率开关。一种半导体器件包括集成在半导体管芯中的常断功率晶体管和第一失效保护下拉电路。常断功率晶体管的栅极被电连接到半导体管芯的控制端子。第一失效保护下拉电路包括集成在半导体管芯中的第一常通下拉晶体管和关断时间控制电路。第一常通下拉晶体管的栅极被电连接到半导体管芯的第一参考端子。第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压。关断时间控制电路被配置为控制常断功率晶体管的关断时间。

Description

具有集成的失效保护下拉电路和可控关断时间的常断功率 开关
背景技术
基于氮化镓(GaN)的开关和基于异质结的其它类似的高电子迁移率晶体管(HEMT)提供高电压支持、低的漏极到源极导通电阻、低的栅极驱动电荷要求和快速开关。作为这些特性的结果，基于GaN的开关被越来越多地使用在要求高效率和高频率支持的应用中，这些应用尤其包括开关功率转换器。然而，与常规的金属氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)相比，一些基于GaN的开关具有独特的栅极驱动要求，并且典型地要求复杂的栅极驱动电路。
处于其自然状态的基于GaN的开关是常通(耗尽型)器件。当相对于其源极没有电压施加到其栅极时，这样的器件将电流从其漏极传导到其源极，并且要求将负电压施加到其栅极以迫使器件进入非传导(阻断)状态。这样的常通行为不适合大多数应用。因此，已经开发了对于基于GaN的开关的修改，以便将它们转换成常断(增强型)器件。例如，在栅极金属和基于GaN的开关的异质结构之间引入的p掺杂GaN层具有将开关的接通/关断或电压阈值提高到正值的效果，由此提供常断器件。基于这样的栅极结构的增强型开关已知为栅极注入晶体管(GIT)。
基于GaN的GIT具有相对低的阈值电压以用于在其传导(导通)和阻断(断开)状态之间切换。该阈值电压典型地在1.2到3.5V的范围内，这明显低于针对其它功率MOSFET的例如5V的对应的阈值。附加地，包括基于GaN的GIT的HEMT具有低的栅极到源极电容和栅极到漏极电容，其显著小于其它功率MOSFET中的对应的电容。虽然基于GaN的GIT的低阈值电压和低栅极电容有利地提供快的开关速度和低栅极电荷要求，但是这些特性也使基于GaN的GIT在意图将GIT保持在其非传导(阻断)状态时的间隔期间由于在GIT的栅极处的电压扰动而易于被不合期望地接通。例如，栅极处的噪声可能引起其电压上升到GIT的阈值电压之上，尽管意图将栅极保持在低电压。这样的噪声可能在如下期间发生：在意图将GIT保持在其非传导状态时的工作间隔期间；以及在其间栅极可能尚未被提供有驱动控制信号的启动间隔期间。附加地，在控制电压从高(接通)电压电平转变到低(关断)电压电平之后，栅极电压可能易于振铃。振铃的电压电平可能超过GIT的阈值电压，由此非意图地接通GIT。
上面的问题常规地是使用为了驱动基于GaN的GIT或类似的增强型HEMT而定制的复杂电路来解决的。这样的电路典型地将负电压驱动到栅极上以关断GIT，由此在GIT的驱动栅极电压和接通阈值电压之间提供充分的裕度。该裕度允许基于GaN的GIT被可靠地保持在其非传导(阻断)状态。电阻器-电阻器-电容器(RRC)电路经常被包括在驱动电路中，以便在基于GaN的GIT初始地转变到传导状态时提供高电流。随后提供较低的电流以维持GIT的传导状态。当基于GaN的GIT转变为断开时，RRC电路附加地具有施加相对高的幅度的负电压的效果，并且随着断开间隔进行该负电压向零耗散。如上面描述的那样，典型的驱动电路包括至少两个并且如四个那么多的驱动器开关，每个驱动器开关必须被控制，并且向栅极提供三个或四个电压电平。
上面描述的典型的GIT驱动器电路具有许多问题。首先，在关断间隔期间在栅极处提供的负电压导致当GIT转变到其传导状态时大的所要求的电压摆动，由此减慢了GIT的转变和可能的开关速度。其次，基于RRC的耗散意味着负电压的电平将根据开关占空比变化，由此导致转变时间不一致，这使GIT的使用和控制复杂化。第三，虽然上面描述的负电压在稳态工作期间可靠地保持GIT断开，但是在负电压被驱动到栅极之前，在初始启动间隔期间的伪非零电压可能不合期望地接通GIT。第四，负电压将偏置添加到有效反向体二极管电压，由此增加了有效反向体二极管的阈值电压并且增加了相关的损耗。最后，驱动器电路相当复杂，并且要求对驱动器电路本身内的开关进行相当复杂的控制。
发明内容
根据半导体器件的实施例，半导体器件包括：集成在半导体管芯中的常断功率晶体管，其中常断功率晶体管的栅极被电连接到半导体管芯的控制端子；以及第一失效保护下拉电路，其包括：集成在半导体管芯中的第一常通下拉晶体管，其中第一常通下拉晶体管的栅极被电连接到半导体管芯的第一参考端子，其中第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压；以及关断时间控制电路，其被配置为控制常断功率晶体管的关断时间。
根据半导体管芯的实施例，半导体管芯包括：控制端子；第一参考端子；常断功率晶体管，其具有被电连接到控制端子的栅极；以及第一失效保护下拉电路，其包括：第一常通下拉晶体管，其具有被电连接到第一参考端子的栅极，其中第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压；以及第一电阻器，其被串联电连接在第一常通下拉晶体管和常断功率晶体管的栅极之间。
本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
附图的要素未必相对于彼此成比例。同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥。在附图中描绘了实施例并且在随后的描述中详述实施例。
图1图示半导体器件的实施例，半导体器件包括集成在半导体管芯中的常断功率晶体管，半导体管芯具有用于控制关断时间的第一失效保护下拉电路。
图2图示半导体器件的实施例，半导体器件包括集成在半导体管芯中的常断功率晶体管，半导体管芯具有失效保护下拉电路和用于增强的关断时间控制的第二失效保护下拉电路。
图3图示对应于图2的半导体器件的波形的示例。
图4图示针对用于图2的半导体器件的不同可编程栅极路径电阻的关断dv/dt转换速率模拟结果。
图5图示在基于变压器的开关器件中实现的两个失效保护下拉电路的实施例。
图6图示包括第一失效保护下拉电路但是不包括第二失效保护下拉电路的基于变压器的开关器件的实施例。
图7图示包括两个失效保护下拉电路和用于控制接通时间的电阻调制电路的半导体器件的实施例。
图8图示包括电阻调制电路和第一失效保护下拉电路但是不包括第二失效保护下拉电路的半导体器件的实施例。
具体实施方式
在此描述的实施例提供包括失效保护下拉电路的、具有针对功率开关的栅极的可控关断时间的电路和器件。虽然在基于氮化镓(GaN)的栅极注入晶体管(GIT)作为功率开关的情形下解释了所描述的示例，但是技术可应用于其它晶体管或半导体类型，尤其包括特征在于具有低接通/关断阈值电压和低栅极电容的其它增强型高电子迁移率晶体管(HEMT)。失效保护下拉电路防止功率开关由于伪噪声或振铃而被非意图地接通，不要求在功率开关的栅极处使用负电压，并且为功率开关提供可控关断时间。可以提供附加的失效保护下拉电路以确保在处于断电状态时——其间不发生功率开关的开关——功率开关保持断开。因此，避免了与向功率开关栅极施加负电压关联的许多问题。
主要在其中失效保护下拉电路和功率开关(例如GIT)被集成在同一GaN半导体管芯中的功率开关器件的情形下描述了实施例。然而，管芯可以类似地由一些其它III/V族半导体或基于硅的半导体构成。失效保护下拉电路和功率开关的所描述的集成在可靠地保持具有可控关断时间的功率开关的合期望的关断(非传导)状态方面具有显著的优点。特别是，这样的集成使功率开关的栅极和失效保护下拉电路之间的寄生电感最小化，由此约束当被驱动到栅极的控制电压在高电压电平和低电压电平之间转变时可能发生的电压振铃。减少的振铃在关断间隔期间有效地将功率开关的栅极到源极电压钳位为接近于零，这防止了功率开关的非意图的导通。以接近地靠近于功率开关的方式集成失效保护下拉电路还减少了互连路径(例如迹线、端子)，由此使噪声耦合到栅极上的可能性最小化。这还防止功率开关的非意图的接通，特别是当在启动间隔期间没有驱动信号被施加到栅极时。可控关断时间为功率开关提供受控的关断速度，以例如用于可能经受严格的EMI(电磁干扰)要求的高功率应用和/或用于添加的终端用户可配置性。在无功率/启动条件下主失效保护下拉电路的钳位能力受到限制的情况下，附加的失效保护下拉电路确保功率开关在断电状态下保持断开。
虽然作为功率开关主要在包括失效保护下拉电路和常断功率晶体管这两者的集成功率开关器件的情形下描述了实施例，但是失效保护下拉电路和常断功率晶体管可以被提供在分离的管芯上，即可以不是单片集成的。这样的解决方案提供了对用于控制GIT的现有电路的改进，但是可能不实现由集成功率器件提供的降低噪声(改进的可靠性)的显著优点。
可以在被集成于同一封装内(即在系统级封装或多芯片模块内)的分离的管芯上提供失效保护下拉电路和常断功率晶体管。与跨分离的封装散布的解决方案相比，这样的系统级封装实现减小的寄生以及改进的可靠性，但是可能不实现与其中失效保护下拉电路和常断功率晶体管被集成在同一管芯上的解决方案相同的性能水平。
常断功率晶体管可以由如下的驱动器控制：其与用于控制GIT的典型驱动器相比是显著地更简单的并且尤其避免了驱动器和用于生成负电压的电路内的复杂开关序列(状态机)。更进一步地，可以仅使用两个电压电平而不是驱动GIT典型地要求的三个或四个电压电平来控制常断功率晶体管。失效保护下拉电路不要求分离的控制信令，并且是被使用驱动常断功率晶体管(例如GIT)的栅极的相同的两电平电压信号来有效地控制的。因此，在此描述的用于控制常断功率晶体管(例如GIT)的驱动器可以类似于其它的栅极驱动器，包括在驱动常规的MOSFET中使用的那些。
图1图示包括集成在半导体管芯102中的常断功率晶体管“T_Power”的半导体器件100的实施例。常断功率晶体管T_Power作为功率开关起作用，例如作为开关功率转换器或其它类型的电功率转换或逆变系统的一部分。在一个实施例中，半导体管芯102是GaN管芯并且常断功率晶体管T_Power是基于GaN的HEMT，诸如GIT，其是一种类型的增强型HEMT。然而，半导体管芯102可以包括另外的III/V族半导体或基于硅的半导体，并且/或者常断功率晶体管T_Power可以是另外的类型的常断功率MOSFET。
常断功率晶体管T_Power具有被电连接到半导体管芯102的第一负载端子“D”的漏极“DPOWER”、被电连接到半导体管芯102的第二负载端子“S”的源极“SPOWER”、以及被电连接到半导体管芯102的控制端子“G”的栅极“GPOWER”。半导体管芯102的每个端子D、S、G、“REF2”、“REF1”可以被实现为一个或多个接合焊盘、引脚、Cu柱等。在每种情况下，端子D、S、G、REF2、REF1提供到包括在半导体管芯102中的内部电路的外部电接入。
常断功率晶体管T_Power是常断器件，但是可以具有相对低的用于接通或关断的阈值电压，例如对于基于GaN的GIT而言在1.2到3.5V的范围内。除了常断功率晶体管T_Power的可能低的栅极电容之外，这还可能使常断功率晶体管T_Power容易非意图地转变为传导状态。
为了防止这样的非意图的转变，半导体器件100进一步包括第一失效保护下拉电路104。如在图1中配置的那样，在当跨半导体管芯102的控制端子G和第一参考端子REF1提供的电压低于针对常断功率晶体管T_Power的接通电压时的时段期间，或者在该电压未被驱动时(例如被浮置时)，第一失效保护下拉电路104将常断功率晶体管T_Power的栅极GPOWER和源极SPOWER短路到一起，使得没有正控制电压VPower_GS来接通常断功率晶体管T_Power。第一参考端子REF1可以是有效的开尔文源端子或另外的类型的专用小信号端子，其被通过第一失效保护下拉电路104电连接到常断功率晶体管T_Power的源极SPOWER。第一参考端子REF1为驱动常断功率晶体管T_Power的栅极GPOWER的外部驱动器电路提供参考端子。
第一失效保护下拉电路104包括集成在与常断功率晶体管T_Power相同的半导体管芯102中的第一常通下拉晶体管T_PD1。对于其中常断功率晶体管T_Power是基于GaN的GIT(增强型HEMT)的所图示的示例而言，第一失效保护下拉电路104的第一常通下拉晶体管T_PD1可以是耗尽型的基于GaN的HEMT。当其栅极到源极电压VPD_GS为足够负时，例如低于典型地在-4V到-7V的范围内的关断阈值电压VPD_THR时，这样的下拉器件关断(设置为阻断模式)。否则，包括当施加零下拉栅极到源极电压VPD_GS时以及当没有电压跨第一常通下拉晶体管T_PD1的栅极“GPD1”和源极“SPD1”有效地进行驱动时，第一常通下拉晶体管T_PD1进行传导。将第一常通下拉晶体管T_PD1定位在与常断功率晶体管T_Power相同的半导体管芯102中并且以接近地靠近于常断功率晶体管T_Power的栅极GPOWER和源极SPOWER的方式进行定位使得常断功率晶体管T_Power不太可能非意图地转变为其导通状态。
第一失效保护下拉电路104的第一常通下拉晶体管T_PD1的栅极GPD1被电连接到半导体管芯102的第一参考端子REF1。当没有电压被跨半导体管芯102的控制端子G和第一参考端子REF1施加时，第一常通下拉晶体管T_PD1将常断功率晶体管T_Power的栅极GPOWER下拉到低于常断功率晶体管T_Power的阈值电压的电压。
第一失效保护下拉电路104还可以包括连接在第一常通下拉晶体管T_PD1的栅极GPD1和源极SPD1之间的下拉控制电路106。下拉控制电路106在第一常通下拉晶体管T_PD1的栅极GPD1和源极SPD1之间提供电压。例如当接通电压被施加在半导体管芯102的控制端子G和第一参考端子REF1之间时，下拉控制电路106可以相对于第一常通下拉晶体管T_PD1的源极SPD1向第一常通下拉晶体管T_PD1的栅极GPD1施加负电压，并且这是自主地这样进行的，即不要求分离的外部信号来控制下拉控制电路106。当接通电压未被施加在半导体管芯102的控制端子G和第一参考端子REF1之间时，下拉控制电路106也自主地使负电压放电。
在一个实施例中，下拉控制电路106包括电压钳位器108和下拉电阻器RPD1。在当常断功率晶体管T_Power导通(传导)时的间隔期间，电压钳位器108生成低于关断第一常通下拉晶体管T_PD1所要求的负阈值电压VPD_THR的下拉栅极到源极电压VPD_GS。电压钳位器108可以是或者可以被建模为具有阈值电压的二极管。例如电压钳位器108可以是或者可以被建模为如图1中指示的齐纳二极管。用于典型的二极管的正向阈值电压的幅度低于第一常通下拉晶体管T_PD1的关断阈值电压VPD_THR的幅度。因此，电压钳位器108可以包括串联级联(堆叠)的若干个二极管，以便实现关断第一常通下拉晶体管T_PD1所要求的钳位电压VCL，即VCL>|VPD_THR|。
下拉控制电路106的下拉电阻器RPD1确保在无功率/信号条件下重新接通第一常通下拉晶体管T_PD1。例如，如果没有电压被跨半导体管芯102的控制端子G和第一参考端子REF1驱动，则下拉电阻器RPD1确保第一常通下拉晶体管T_PD1的栅极GPD1和源极SPD1被拉到相同的电压，例如VPD_GS=0，由此将第一常通下拉晶体管T_PD1接通，以便将功率晶体管栅极GPOWER短路到功率晶体管源极SPOWER。如果功率晶体管T_Power和下拉晶体管T_PD1被集成在同一半导体管芯102中，则下拉电阻器RPD1也可以被集成在同一半导体102中。对于GaN半导体管芯102的示例而言，下拉电阻器RPD1也可以由GaN制成。特别是，第一失效保护下拉电路104的下拉电阻器RPD1可以包括GaN半导体管芯102——其实质上是没有栅极的GaNHEMT——的一个或多个二维电子气(2DEG)区。
半导体器件100还包括用于控制常断功率晶体管T_Power的关断时间的关断时间控制电路110。在一些应用中，诸如经受严格的EMI要求的高功率应用中，针对常断功率晶体管T_Power的受控的关断速度可能是合期望的。针对常断功率晶体管T_Power的受控的关断速度还提供进一步的终端用户可配置性。
关断时间控制电路110为常断功率晶体管T_Power提供受控的关断时间。受控的关断时间可以是固定的(即一次性编程的)或者是可编程的(即能够被再编程)。
在一个实施例中，关断时间控制电路110包括被集成在与常断功率晶体管T_Power和第一常通下拉晶体管T_PD1相同的半导体管芯102中的第一电阻器ROFF1。关断时间控制电路110的第一电阻器ROFF1被串联地电连接在第一常通下拉晶体管T_PD1的漏极“DPD1”和常断功率晶体管T_Power的栅极GPOWER之间。对于GaN半导体管芯102的示例而言，关断时间控制电路110的第一电阻器ROFF1也可以由GaN制成。特别是，第一电阻器ROFF1可以包括GaN半导体管芯102——其实质上是没有栅极的GaN HEMT——的一个或多个二维电子气(2DEG)区。更一般地，第一电阻器ROFF1的电阻值至少部分地确定常断功率晶体管T_Power的关断时间。
例如，关断时间控制电路110还可以包括第二电阻器ROFF2，其在半导体管芯102外部并且与第一电阻器ROFF1并联电连接。在该示例中，ROFF1||ROFF2确定针对常断功率晶体管T_Power的关断时间。ROFF1可以具有比ROFF2高的电阻。在这种情况下，可以使用ROFF2来更快地关断常断功率晶体管T_Power，这对于低功率应用而言可能是更有益的。ROFF2可以具有一次性确定的固定电阻。替换地，如由图1中的虚斜线指示的那样，ROFF2可以具有可编程电阻，并且其可以是例如基于半导体器件100的测试或监控而被对应地调整的。例如，ROFF2可以是包括在控制器(未示出)中的可编程电阻器，控制器被配置为在正常(现场)工作期间控制常断功率晶体管T_Power的关断。控制器可以基于半导体器件100的工作状态调整ROFF2的值。
半导体管芯102还可以包括被电连接到在关断时间控制电路110的第一电阻器ROFF1和第一常通下拉晶体管T_PD1的漏极DPD1之间的节点112的第二参考端子REF2。如果使用ROFF2，则半导体管芯102的第二参考端子REF2为关断时间控制电路110的第二电阻器ROFF2提供外部电连接点。关断时间控制电路110的第一电阻器ROFF1和第二电阻器ROFF2被并联地电连接在半导体管芯102的控制端子G和第二参考端子REF2之间。如果不使用第二电阻器ROFF2，则可以省略第二参考端子REF2。在这种情况下，仅第一电阻器ROFF1控制常断功率晶体管T_Power的关断。
关断时间控制电路110的第一电阻器ROFF1的电阻可以被设置得相对高，例如在10Ω到50Ω之间，以使得即使省略关断时间控制电路110的第二电阻器ROFF2也能够减慢常断功率晶体管T_Power的开关，并且同时仍然设置针对常断功率晶体管T_Power的最慢的可能的开关速度。常断功率晶体管T_Power的关断速度可以通过包括与ROFF1并联的ROFF2来增加。ROFF2的值可以小于ROFF1，并且ROFF2可以是尽可能地接近于半导体管芯102的控制端子G和第二参考端子REF2放置的，以最小化该回路内的寄生电感。如果ROFF2被包括在关断时间控制电路110中，则ROFF2和ROFF1可以并联工作，并且由常断功率晶体管T_Power看去的总关断电阻成为：
Figure 251217DEST_PATH_IMAGE001
Figure 268852DEST_PATH_IMAGE002
(1)
其中Rpara是单片关断路径的固有寄生电阻。Rpara应当比ROFF1和ROFF2小得多，从而在没有ROFF2的情况下，ROFF1应当主导常断功率晶体管T_Power的栅极阻抗。通过连接ROFF2，由常断功率晶体管T_Power看去的关断电阻Rturn-off被减小。因此，常断功率晶体管T_Power的关断速度可以通过调整由常断功率晶体管T_Power的栅极GPOWER看去的阻抗来控制。
图2图示半导体器件200的另一实施例，半导体器件200包括常断功率晶体管T_Power、第一失效保护下拉电路104和关断时间控制电路110。图2中示出的实施例与图1中示出的实施例类似。然而，不同的是，图2中示出的半导体器件200进一步包括与常断功率晶体管T_Power和第一失效保护下拉电路104集成在同一半导体管芯102中的第二失效保护下拉电路202。
当常断功率晶体管T_Power处于其间不发生常断功率晶体管T_Power的开关的断电状态时，第二失效保护下拉电路202将常断功率晶体管T_Power的栅极GPOWER下拉到低于常断功率晶体管T_Power的阈值电压的电压。断电状态可以对应于低功率或无功率状态，其中常断功率晶体管T_Power在延长的时间段内不进行开关。例如，断电状态可以是其中没有功率被提供给半导体管芯102的无功率状态，或者其中常断功率晶体管T_Power从无功率状态逐渐转变到正常功率状态的启动状态。
关断时间控制电路110的第一电阻器ROFF1可以具有如上面解释的相对高的电阻，例如在10Ω到50Ω之间。如果ROFF1是相对高的，则第一失效保护下拉电路104的第一常通下拉晶体管T_PD1的钳位能力可能受到限制。在这种情况下，在断电状态下由第一常通下拉晶体管T_PD1提供的下拉效果可能被弱化，这可能导致非有意地接通常断功率晶体管T_Power。
第二失效保护下拉电路202补偿由关断时间控制电路110的第一电阻器ROFF1引起的任何下拉弱化。更特别地，第二失效保护下拉电路202包括第二常通下拉晶体管T_PD2。类似于第一常通下拉晶体管T_PD1，第二常通下拉晶体管T_PD2被电连接在常断功率晶体管T_Power的栅极GPOWER和源极SPOWER之间，并且第二常通下拉晶体管T_PD2的栅极GPD2例如通过二极管DB电连接到半导体管芯102的第一参考端子REF1。然而，与第一常通下拉晶体管T_PD1不同，在第二常通下拉晶体管T_PD2的漏极DPD2和常断功率晶体管T_Power的栅极GPOWER之间的路径中不插入附加的电阻器，使第二常通下拉晶体管T_PD2比第一常通下拉晶体管T_PD1更强。由第一常通下拉晶体管T_PD1提供的下拉被由第二常通下拉晶体管T_PD2补偿或增强，由此避免在处于断电状态时非有意地接通常断功率晶体管T_Power。
由于可能主要在其间不发生常断功率晶体管T_Power的开关的断电状态中关注弱化的下拉，因此第二失效保护下拉电路202还可以包括下拉控制电路204以用于控制第二常通下拉晶体管T_PD2何时进行传到以及何时不进行传导。当第二常通下拉晶体管T_PD2不进行传导时，第二常通下拉晶体管T_PD2不补偿功率晶体管栅极GPOWER的下拉。
下拉控制电路204连接在第二常通下拉晶体管T_PD2的栅极GPD2和第二常通下拉晶体管T_PD2的源极SPD2之间。当常断功率晶体管T_Power处于断电状态时，下拉控制电路204将第二常通下拉晶体管T_PD2的栅极GPD2保持在第二常通下拉晶体管T_PD2的关断电压之上。
对于其中常断功率晶体管T_Power是基于GaN的GIT(增强型HEMT)的所图示的示例而言，第二失效保护下拉电路202的第二常通下拉晶体管T_PD2可以是耗尽型的基于GaN的HEMT。当其栅极到源极电压VPD_GS足够负时，例如低于典型地在-4V到-7V的范围内的关断阈值电压VPD_THR时，这样的下拉器件关断(设置为阻断模式)。否则，包括当施加零下拉栅极到源极电压VPD_GS2时以及当没有电压跨第二常通下拉晶体管T_PD2的栅极“GPD2”和源极“SPD2”有效地进行驱动时，第二常通下拉晶体管T_PD2进行传导。在这种情况下将GPD2保持在第二常通下拉晶体管T_PD2的关断电压之上意味着第二失效保护下拉电路202的下拉控制电路204将GPD2保持在负阈值电压之上以保持栅极导通，确保常断功率晶体管T_Power仍然保持断开。
当常断功率晶体管T_Power处于其间常断功率晶体管T_Power响应于输入到半导体管芯102的控制端子G的开关控制信号而被相继地开启和关闭的正常开关状态时，第二失效保护下拉电路202的下拉控制电路204将第二常通下拉晶体管T_PD2的栅极GPD2处的电压降低到第二常通下拉晶体管T_PD2的关断电压以下。在一个实施例中，第二失效保护下拉电路202的下拉控制电路204包括被电连接在第二常通下拉晶体管T_PD2的栅极GPD2和第二常通下拉晶体管T_PD2的源极SPD2之间的电容器CB。第二失效保护下拉电路202的下拉控制电路204进一步包括被电连接在第二常通下拉晶体管T_PD2的栅极GPD2和第二常通下拉晶体管T_PD2的源极SPD2之间的电阻器RH。
电容器和电阻器对CB、RH的RC时间常数确定第二常通下拉晶体管T_PD2在先前已经关断之后何时再次接通。每当常断功率晶体管T_Power开启时电容器CB被重新充电。当常断功率晶体管T_Power处于正常开关状态时，电容器CB的电压VCB连续地将第二常通下拉晶体管T_PD2的栅极GPD2保持为低于第二常通下拉晶体管T_PD2的关断电压，确保当常断功率晶体管T_Power处于正常开关状态时第二常通下拉晶体管T_PD2保持断开。在一个实施例中，选择电容器和电阻器对CB、RH的RC时间常数，使得当常断功率晶体管T_Power在1ms或更长时间内保持关闭时电容器电压VCB升高到第二常通下拉晶体管T_PD2的关断电压之上。
如上面解释的那样，从无功率状态起首次接通或启动常规地是问题，因为主功率开关必须被钳位。利用在此提出的技术，一旦在半导体管芯102的控制端子和第一参考端子REF1之间施加功率，电容器CB就开始充电。一旦电容器CB的电压VCB达到第二常通下拉晶体管T_PD2的关断电压，第二常通下拉晶体管T_PD2就关断并且不再贡献于下拉。
电容器和电阻器对CB、RH的RC时间常数可以被编程，使得花费长时间来将第二常通下拉晶体管T_PD2重新接通，因为在无功率状态期间最需要由第二常通下拉晶体管T_PD2提供的附加下拉功能。因此，电容器和电阻器对CB、RH的RC时间常数可以被编程，使得当无功率状态持续长的时段(例如1ms或更长时间)时第二常通下拉晶体管T_PD2重新接通。第一失效保护下拉电路104在常断功率晶体管T_Power的正常导通/断开开关期间继续工作。每当常断功率晶体管T_Power被接通时，电容器CB被“续充(top-off)”至完全充电状态，并且第二常通下拉晶体管T_PD2保持关断。在一个实施例中，电容器CB被实现为金属-绝缘体-金属电容器并且电阻器RH是标准GaN电阻器。
图3图示由模拟得到的各种波形，包括第二常通下拉晶体管T_PD1的栅极到源极电压“NON VGS”、常断功率晶体管T_Power的栅极到源极电压“VGS”、常断功率晶体管T_Power的漏极到源极电压“VDS”以及常断功率晶体管T_Power的栅极电流“Igate”。电容器CB确保一旦接通信号“Vsig”被施加到半导体管芯102的控制端子G，第二常通下拉晶体管T_PD2就关断，并且确保只要跨电容器CB的电压VCB不放电到第二常通下拉晶体管T_PD2的关断阈值电压以下，第二常通下拉晶体管T_PD2就保持断开。只要有频繁的接通信号被施加到半导体管芯102的控制端子G，第二常通下拉晶体管T_PD2就保持断开并且不怎么贡献于系统的稳态能量损耗。如果常断功率晶体管T_Power的关断时段持续足够长的时段toff，则第二常通下拉晶体管T_PD2再次接通。断开时段可以被计算为：
Figure 825735DEST_PATH_IMAGE003
(2)
其中Vth2是第二常通下拉晶体管T_PD2的关断阈值电压，并且V0是当常断功率晶体管T_Power关断时电容器CB的初始电压。
如图3中的虚线波形指示的那样，可以通过包括ROFF2来控制针对常断功率晶体管T_Power的关断dv/dt延迟。值得注意的是，可以通过适当地调整ROFF1和ROFF2来控制针对常断功率晶体管T_Power的关断“VDS”波形。在图4中更强调了这个方面，图4示出对于仅ROFF1=100Ω(没有ROFF2)、对于ROFF1=100Ω并且ROFF2=10Ω、以及对于ROFF1=100Ω并且ROFF2=50Ω而言的功率开关关断dv/dt转换速率模拟结果。电容器电压VCB在针对常断功率晶体管T_Power的整个导通/断开开关时段期间大部分维持在大约-8V，并且根据RH的值缓慢衰减。RH的示例可以是1MΩ到5MΩ。
由于ROFF2 (如果使用的话)位于半导体管芯102外部，因此一些寄生电感将与ROFF2串联。模拟结果示出与0nH和4nH之间差别很小乃至与其无差别，其中4nH可能是利用外部电阻器实现的。具有与ROFF2串联的20nH的不良设计可能影响关断行为，但是与ROFF2的值的影响相比，这种影响是无关紧要的。
第二失效保护下拉电路202的下拉控制电路204可以进一步包括二极管DB以用于将第一失效保护下拉电路104与第二失效保护下拉电路202彼此隔离。在所图示的示例中，二极管DB与电容器CB串联并且被电连接到半导体管芯102的第一参考端子REF1以提供失效保护下拉电路隔离。二极管DB防止并联的失效保护下拉电路104、202彼此间干扰工作。
第二失效保护下拉电路202是可选的。取决于常断功率晶体管T_Power的欧姆等级，可以省略第二失效保护下拉电路202。例如，如果常断功率晶体管T_Power是高欧姆器件，则那么高值的ROFF1可能足够好，以便即使ROFF2未被连接也钳位功率晶体管栅极GPOWER。在这种情况下，可以省略第二失效保护下拉电路202。
在此描述的可编程关断失效保护下拉技术可以应用于采用失效保护下拉电路的任何功率开关构思。接下来描述合并有失效保护下拉电路104、202中的一个或这两者的附加的功率开关系统的一些实施例。
图5图示实现在基于变压器的开关器件300中的两个失效保护下拉电路104、202的实施例。图5中图示的基于变压器的开关器件300与图1和图2中图示的半导体器件100、200类似。然而，不同的是，AC能量被从变压器(未示出)提供到基于变压器的开关器件300的差分控制输入IN+/IN-。在图5中，如果外部连接了ROFF2，则标记为“G”和“REF2”的管芯端子允许ROFF1和ROFF2的并联连接，如在此先前解释的那样。整流器302将差分控制输入IN+/IN-处的AC能量转换成适合于接通和关断常断功率晶体管T_Power的DC电压。例如，整流器302可以将差分控制输入IN+/IN-处的AC能量转换成DC栅极到源极电压VGS，DC栅极到源极电压VGS大于常断功率晶体管T_Power的阈值电压加上钳位二极管的钳位电压(该钳位电压大于常通器件T_PD1的阈值电压，例如3.3V+7V)，以便接通常断功率晶体管T_Power。在所图示的示例中，整流器302被实现为两个半桥，每个半桥由第一栅控二极管Q1/Q3与第二栅控二极管Q2/Q4串联形成。可以使用其它类型的整流器件，诸如二极管、同步整流(sync-rect)器件等。
图6图示基于变压器的开关器件400的另一实施例。图6中示出的实施例与图5中示出的实施例类似。然而，不同的是，图6中的基于变压器的开关器件400包括第一失效保护下拉电路104但是不包括第二失效保护下拉电路202。图5中的基于变压器的开关器件300可以被实现在低欧姆GaN应用中，而图6中的基于变压器的开关器件400可以被实现在其中不需要由第二失效保护下拉电路202提供的附加的栅极钳位/下拉功能的高欧姆GaN应用中。
图7图示包括两个失效保护下拉电路104、202的半导体器件500的另一实施例。在所图示的示例中，半导体器件500还包括失效保护下拉电路104、202和电阻调制电路502这两者。电阻调制电路502实现针对常断功率晶体管T_Power的导通时间控制，并且包括自主地提供第一失效保护下拉电路104的第一常通下拉晶体管T_PD1的合期望的控制的电压钳位器504。电压钳位器504被配置为在当常断功率晶体管T_Power导通(传导)时的间隔期间生成低于关断第一常通下拉晶体管T_PD1所要求的负阈值电压VPD_THR的下拉栅极到源极电压VPD_GS。电压钳位器504可以是或者被建模为具有阈值电压的二极管。用于典型的二极管的正向阈值电压的幅度低于第一常通下拉晶体管T_PD1的关断阈值电压VPD_THR的幅度。虽然被图示为单个二极管，但是电压钳位器504实际上可以包括串联级联(堆叠)的若干个单独的二极管，以便实现关断第一常通下拉晶体管T_PD1所需要的钳位电压VCL，即VCL>|VPD_THR|。
电阻调制电路502还包括调制开关QMOD，其在常断功率晶体管T_Power被接通并且第一常通下拉晶体管T_PD1被关断时更改常断功率晶体管T_Power的栅极路径回路的电阻。该栅极路径回路是从半导体管芯102的控制端子G到第一参考端子REF1的电流回路，并且在常断功率晶体管T_Power导通时包括常断功率晶体管T_Power的栅极、常断功率晶体管T_Power的源极、以及通过第一失效保护下拉电路104返回到第一参考端子REF1的路径。当调制开关QMOD接通时，通过调制开关QMOD和电压钳位器504形成低阻抗路径，调制开关QMOD和电压钳位器504的每个提供可忽略的电阻。当调制开关QMOD关断时，替代地迫使电流流动通过电阻器RBYP，至少与通过调制开关QMOD的电流路径相比电阻器RBYP提供高阻抗路径。当调制开关QMOD接通时呈现的低阻抗路径提供高电流转变脉冲。当调制开关QMOD关断时呈现的高阻抗路径提供用于维持常断功率晶体管T_Power的导通状态的低水平的电流。
所图示的调制开关QMOD是常通(耗尽型)HEMT，并且优选地与常断功率晶体管T_Power集成在同一GaN管芯102中。调制开关QMOD具有关联的栅极到源极电容CGS，其可以不是分离的组件而是可以是调制开关QMOD的固有电容。该电容CGS在图7中被明确地示出，因为其影响高电流脉冲的持续时间。调制电阻器RMOD将第一参考端子REF1和第一常通下拉晶体管T_PD1的栅极耦合到调制开关QMOD的栅极，并且调制电阻器RMOD的电阻被选取以实现高电流脉冲的合期望的持续时间。附加的电阻器RSS可以被耦合在第一参考端子REF1和半导体器件500的源极节点/电位之间。调制电阻器RMOD和/或附加的电阻器RSS可以是外部电阻器。在这种情况下，半导体管芯102可以包括用于连接电阻器RMOD、RSS的附加的端子Rm、Ks，其中端子Ks可以是有效的开尔文源端子或被电连接到常断功率晶体管T_Power的源极SPOWER的另外的类型的专用小信号端子。
图8图示包括电阻调制电路502的半导体器件600的另一实施例。图8中示出的实施例与图7中示出的实施例类似。然而，不同的是，图8中的半导体器件600包括第一失效保护下拉电路104但是不包括第二失效保护下拉电路202。图7中的半导体器件500可以被实现在低欧姆GaN应用中，而图8中的半导体器件600可以被实现在其中不需要由第二失效保护下拉电路202提供的附加的栅极钳位/下拉功能性的高欧姆GaN应用中。
虽然本公开不被限制于此，但是以下编号的示例展示本公开的一个或多个方面。
示例1. 一种半导体器件，包括：集成在半导体管芯中的常断功率晶体管，其中常断功率晶体管的栅极被电连接到半导体管芯的控制端子；以及第一失效保护下拉电路，其包括集成在半导体管芯中的第一常通下拉晶体管，其中第一常通下拉晶体管的栅极被电连接到半导体管芯的第一参考端子，其中第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压；以及关断时间控制电路，其被配置为控制常断功率晶体管的关断时间。
示例2. 示例1的半导体器件，其中关断时间控制电路包括被集成在半导体管芯中并且串联地电连接在第一常通下拉晶体管和常断功率晶体管的栅极之间的第一电阻器。
示例3. 示例2的半导体器件，其中关断时间控制电路进一步包括第二电阻器，第二电阻器在半导体管芯外部并且与第一电阻器并联地电连接。
示例4. 示例3的半导体器件，其中第一电阻器具有比第二电阻器高的电阻。
示例5. 示例3或4的半导体器件，其中第二电阻器具有固定电阻。
示例6. 示例3或4的半导体器件，其中第二电阻器具有可编程电阻。
示例7. 示例3、4和6中的任何一个的半导体器件，其中第二电阻器是包括在被配置为控制常断功率晶体管的开关的控制器中的可编程电阻器。
示例8. 示例3至7中的任何一个的半导体器件，其中半导体管芯包括被电连接到在第一电阻器和第一常通下拉晶体管之间的节点的第二参考端子，并且其中第一电阻器和第二电阻器这两者被电连接在控制端子和第二参考端子之间。
示例9. 示例1至8中的任何一个的半导体器件，其中第一失效保护下拉电路进一步包括连接在第一常通下拉晶体管的栅极和第一常通下拉晶体管的源极之间的下拉控制电路，并且其中下拉控制电路被配置为当接通电压被施加在控制端子和第一参考端子之间时自主地相对于第一常通下拉晶体管的源极将负电压施加到第一常通下拉晶体管的栅极，并且当接通电压未被施加在控制端子和第一参考端子之间时自主地使负电压放电。
示例10. 示例1至9中的任何一个的半导体器件，进一步包括：第二失效保护下拉电路，其被配置为当常断功率晶体管处于其间不发生常断功率晶体管的开关的断电状态时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压。
示例11. 示例10的半导体器件，其中第二失效保护下拉电路包括：集成在半导体管芯中的第二常通下拉晶体管，其中第二常通下拉晶体管的栅极例如被通过二极管电连接到第一参考端子；以及连接在第二常通下拉晶体管的栅极和第二常通下拉晶体管的源极之间的下拉控制电路，其中下拉控制电路被配置为当常断功率晶体管处于断电状态时将第二常通下拉晶体管的栅极保持在第二常通下拉晶体管的关断电压之上。
示例12. 示例11的半导体器件，其中下拉控制电路被配置为当常断功率晶体管处于其间常断功率晶体管响应于输入到控制端子的开关控制信号而被相继地开启和关闭的正常开关状态时将第二常通下拉晶体管的栅极处的电压降低到第二常通下拉晶体管的关断电压以下。
示例13. 示例11或12的半导体器件，其中下拉控制电路包括：电容器，其被电连接在第二常通下拉晶体管的栅极和第二常通下拉晶体管的源极之间；以及第三电阻器，其被电连接在第二常通下拉晶体管的栅极和第二常通下拉晶体管的源极之间。
示例14. 示例13的半导体器件，其中电容器和电阻器的RC时间常数确定第二常通下拉晶体管在先前已经关断之后何时再次接通。
示例15. 示例13或14的半导体器件，其中每当常断功率晶体管被开启时对电容器重新充电，并且其中当常断功率晶体管处于其间常断功率晶体管响应于输入到控制端子的开关控制信号而被相继地开启和关闭的正常开关状态时电容器的电压连续地将第二常通下拉晶体管的栅极保持在第二常通下拉晶体管的关断电压以下。
示例16. 示例15的半导体器件，其中当常断功率晶体管在1ms或更长时间内保持关闭时电容器电压上升到第二常通下拉晶体管的关断电压之上。
示例17. 示例13至16中的任何一个的半导体器件，其中下拉控制电路进一步包括：二极管，其与电容器串联并且被电连接到第一参考端子以使得二极管将第一失效保护下拉电路与第二失效保护下拉电路彼此隔离。
示例18. 示例1至17中的任何一个的半导体器件，其中半导体管芯是GaN管芯，其中常断功率晶体管是常断GaN HEMT(高电子迁移率晶体管)，并且其中第一常通下拉晶体管是常通GaN HEMT。
示例19. 示例1至18中的任何一个的半导体器件，其中半导体管芯包括被电连接到在第一电阻器和第一常通下拉晶体管之间的节点的第二参考端子。
示例20. 一种半导体管芯，包括：控制端子；第一参考端子；常断功率晶体管，其具有被电连接到控制端子的栅极；以及第一失效保护下拉电路，其包括：第一常通下拉晶体管，其具有被电连接到第一参考端子的栅极，其中第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压；以及第一电阻器，其被串联地电连接在第一常通下拉晶体管和常断功率晶体管的栅极之间。
示例21. 示例20的半导体管芯，进一步包括：第二失效保护下拉电路，其被配置为当常断功率晶体管处于其间不发生常断功率晶体管的开关的断电状态时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压。
示例22. 示例20或21的半导体管芯，进一步包括：第二参考端子，其被电连接到在第一电阻器和第一常通下拉晶体管的漏极之间的节点。
如在此使用的那样，术语“具有”、“包含”、“包括”和“包括有”等是开放式用语，其指示所声明的要素或特征的存在但是不排除附加的要素或特征。量词“一”、“一个”和指代词“该”旨在包括复数以及单数，除非上下文另外清楚地指示。
要理解的是，除非另外具体指明，否则在此描述的各种实施例的特征可以被彼此组合。
虽然已经在此图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下各种替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请旨在覆盖在此讨论的具体实施例的任何适配或变化。因此，意图的是本发明仅受权利要求及其等同物限制。

Claims (22)

1.一种半导体器件，包括：
集成在半导体管芯中的常断功率晶体管，其中常断功率晶体管的栅极被电连接到半导体管芯的控制端子；以及
第一失效保护下拉电路，包括：
集成在半导体管芯中的第一常通下拉晶体管，其中第一常通下拉晶体管的栅极被电连接到半导体管芯的第一参考端子，其中第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压；以及
关断时间控制电路，其被配置为控制常断功率晶体管的关断时间。
2.根据权利要求1所述的半导体器件，其中关断时间控制电路包括被集成在半导体管芯中并且串联地电连接在第一常通下拉晶体管和常断功率晶体管的栅极之间的第一电阻器。
3.根据权利要求2所述的半导体器件，其中关断时间控制电路进一步包括第二电阻器，第二电阻器在半导体管芯外部并且与第一电阻器并联地电连接。
4.根据权利要求3所述的半导体器件，其中第一电阻器具有比第二电阻器高的电阻。
5.根据权利要求3所述的半导体器件，其中第二电阻器具有固定电阻。
6.根据权利要求3所述的半导体器件，其中第二电阻器具有可编程电阻。
7.根据权利要求3所述的半导体器件，其中第二电阻器是包括在被配置为控制常断功率晶体管的开关的控制器中的可编程电阻器。
8.根据权利要求3所述的半导体器件，其中半导体管芯包括被电连接到在第一电阻器和第一常通下拉晶体管之间的节点的第二参考端子，并且其中第一电阻器和第二电阻器这两者被电连接在控制端子和第二参考端子之间。
9.根据权利要求1所述的半导体器件，其中第一失效保护下拉电路进一步包括连接在第一常通下拉晶体管的栅极和第一常通下拉晶体管的源极之间的下拉控制电路，并且其中下拉控制电路被配置为当接通电压被施加在控制端子和第一参考端子之间时自主地相对于第一常通下拉晶体管的源极将负电压施加到第一常通下拉晶体管的栅极，并且当接通电压未被施加在控制端子和第一参考端子之间时自主地使负电压放电。
10.根据权利要求1所述的半导体器件，进一步包括：
第二失效保护下拉电路，其被配置为当常断功率晶体管处于其间不发生常断功率晶体管的开关的断电状态时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压。
11.根据权利要求10所述的半导体器件，其中第二失效保护下拉电路包括：
集成在半导体管芯中的第二常通下拉晶体管，其中第二常通下拉晶体管的栅极被电连接到第一参考端子；以及
下拉控制电路，其被连接在第二常通下拉晶体管的栅极和第二常通下拉晶体管的源极之间，
其中下拉控制电路被配置为在常断功率晶体管处于断电状态时将第二常通下拉晶体管的栅极保持在第二常通下拉晶体管的关断电压之上。
12.根据权利要求11所述的半导体器件，其中下拉控制电路被配置为当常断功率晶体管处于其间常断功率晶体管响应于输入到控制端子的开关控制信号而被相继地开启和关闭的正常开关状态时将第二常通下拉晶体管的栅极处的电压降低到第二常通下拉晶体管的关断电压以下。
13.根据权利要求11所述的半导体器件，其中下拉控制电路包括：
电容器，其被电连接在第二常通下拉晶体管的栅极和第二常通下拉晶体管的源极之间；以及第三电阻器，其被电连接在第二常通下拉晶体管的栅极和第二常通下拉晶体管的源极之间。
14.根据权利要求13所述的半导体器件，其中电容器和电阻器的RC时间常数确定第二常通下拉晶体管在先前已经关断之后何时再次接通。
15.根据权利要求13所述的半导体器件，其中每当常断功率晶体管被开启时对电容器重新充电，并且其中当常断功率晶体管处于其间常断功率晶体管响应于输入到控制端子的开关控制信号而被相继地开启和关闭的正常开关状态时电容器的电压连续地将第二常通下拉晶体管的栅极保持在第二常通下拉晶体管的关断电压以下。
16.根据权利要求15所述的半导体器件，其中当常断功率晶体管在1ms或更长时间内保持关闭时电容器电压上升到第二常通下拉晶体管的关断电压之上。
17.根据权利要求13所述的半导体器件，其中下拉控制电路进一步包括：
二极管，其与电容器串联并且被电连接到第一参考端子以使得二极管将第一失效保护下拉电路与第二失效保护下拉电路彼此隔离。
18.根据权利要求1所述的半导体器件，其中半导体管芯是GaN管芯，其中常断功率晶体管是常断GaN HEMT(高电子迁移率晶体管)，并且其中第一常通下拉晶体管是常通GaNHEMT。
19.根据权利要求1所述的半导体器件，其中半导体管芯包括被电连接到在第一电阻器和第一常通下拉晶体管之间的节点的第二参考端子。
20.一种半导体管芯，包括：
控制端子；
第一参考端子；
常断功率晶体管，其具有被电连接到控制端子的栅极；以及
第一失效保护下拉电路，包括：
第一常通下拉晶体管，其具有被电连接到第一参考端子的栅极，其中第一常通下拉晶体管被配置为当没有电压被跨控制端子和第一参考端子施加时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压；以及
第一电阻器，其被串联地电连接在第一常通下拉晶体管和常断功率晶体管的栅极之间。
21.根据权利要求20所述的半导体管芯，进一步包括：
第二失效保护下拉电路，其被配置为当常断功率晶体管处于其间不发生常断功率晶体管的开关的断电状态时将常断功率晶体管的栅极下拉到低于常断功率晶体管的阈值电压的电压。
22.根据权利要求20所述的半导体管芯，进一步包括：
第二参考端子，其被电连接到在第一电阻器和第一常通下拉晶体管的漏极之间的节点。
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