TWI778574B - 電子電路及操作一電子電路之方法 - Google Patents

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Abstract

本發明揭示一種電子電路。該電子電路包含具有GaN之一基板，及形成於該基板上且包含一第一控制閘極及一第一源極之一功率開關。該電子電路亦包含形成於該基板上且包含耦合至該第一控制閘極之一輸出之一驅動電路，及具有一供應電壓且耦合至該驅動電路之一電源供應器，其中該輸出可經驅動至該供應電壓。

Description

電子電路及操作一電子電路之方法
本發明大體而言係關於功率轉換電路且特定而言係關於利用一或多個基於GaN之半導體裝置之功率轉換電路。
電子裝置(諸如電腦、伺服器及電視機以及其他裝置)採用一或多個功率轉換電路來將一種形式之電能轉換成另一種形式之電能。某些功率轉換電路使用稱作為一半橋轉換器之一電路拓撲來將一高DC電壓轉換成一較低DC電壓。由於諸多電子裝置對該功率轉換電路之大小及效率敏感，因此可需要新半橋轉換器電路及組件以滿足新電子裝置之需求。
一項發明態樣係一種電子電路。該電子電路包含具有GaN之一基板，及形成於該基板上且包含一第一控制閘極及一第一源極之一功率開關。該電子電路亦包含形成於該基板上且包含耦合至該第一控制閘極之一輸出之一驅動電路，及具有一供應電壓且耦合至該驅動電路之一電源供應器，其中該輸出可經驅動至該供應電壓。 另一發明態樣係一種電子組件，其包含一封裝基座，及固定至該封裝基座且包含一電子電路之至少一個基於GaN之晶粒。該電子電 路包含形成於該至少一個基於GaN之晶粒之一功率開關，其中該開關包含一第一控制閘極及一第一源極。該電子電路亦包含形成於該至少一個基於GaN之晶粒上且包含耦合至該第一控制閘極之一輸出之一驅動電路，及具有一供應電壓且耦合至該驅動電路之一電源供應器，其中該輸出可經驅動至該供應電壓。 另一發明態樣係一種操作基於GaN之電路之方法。該方法包含：用一驅動電路接收一信號，用該驅動電路處理該信號，及將一信號傳輸至一開關之一控制閘極，其中該驅動電路及該開關安置在一單一GaN基板上。該驅動電路包含至少一個增強型電晶體、至少一個電流傳導元件且並不包含任何空乏型電晶體。
相關申請案參考 本申請案主張以下專利申請案的優先權：在2015年6月11日提出申請之關於「GaN CIRCUIT DRIVERS FOR GaN CIRCUIT LOADS」之美國實用專利申請案第14/737,259號，及在2015年內3月3日提出申請之關於「HALF BRIDGE POWER CONVERSION CIRCUITS USING GAN AND SILICON DEVICES」之美國臨時專利申請案第62/127,725號以及2014年9月16日提出申請之標題為「HYBRID HALF-BRIDGE DRIVER USING GAN AND SILICON DEVICES」之美國臨時專利申請案第62/051,160號，出於所有目的將該等專利申請案特此以全文引用的方式併入本文中。 本發明之某些實施例係關於採用一或多個氮化鎵(GaN)裝置之半橋功率轉換電路。雖然本發明可用於廣泛各種半橋電路，但本發明之某些實施例對經設計而與整合式驅動器電路、整合式位準移位電路、整合式自舉電容器充電電路、整合式起動電路及/或僅使用GaN及矽裝置之混合解決方案一起以高頻率及/或高效率操作的半橋電路尤其有用，如下文更詳細闡述。半橋電路 #1 現在參考圖1，在某些實施例中，電路100可包含一對互補功率電晶體(本文中亦稱作為開關)，該等互補功率電晶體由經組態以調節遞送至一負載之功率之一或多個控制電路控制。在某些實施例中，一高側功率電晶體連同該控制電路之一部分安置在一高側裝置上且一低側功率電晶體連同該控制電路之一部分安置在一低側裝置上，如下文更詳細闡述。 圖1中所圖解說明之整合式半橋功率轉換電路100包含一低側GaN裝置103、一高側GaN裝置105、一負載107、一自舉電容器110及其他電路元件，如下文更詳細所圖解說明及論述。某些實施例亦可具有一外部控制器(圖1中未展示)，該外部控制器向電路100提供一或多個輸入以調節電路之操作。電路100係僅出於圖解說明目的且其他變體及組態在本發明之範疇內。 在一項實施例中，低側GaN裝置103可具有包含具有一低側控制閘極117之一低側功率電晶體115之一基於GaN之低側電路104。低側電路104可進一步包含具有連接至低側電晶體控制閘極117之一輸出123之一整合式低側電晶體驅動器120。在另一實施例中，高側GaN裝置105可具有包含具有一高側控制閘極127之一高側功率電晶體125之一基於GaN之高側電路106。高側電路106可進一步包含具有連接至高側電晶體控制閘極127之一輸出133之一整合式高側電晶體驅動器130。 一電壓源135 (亦稱作為一幹線電壓(rail voltage))可連接至高側電晶體125之一汲極137，且高側電晶體可用於控制輸入至功率轉換電路100中之功率。高側電晶體125可進一步具有耦合至低側電晶體115之一汲極143之一源極140，形成一切換節點145。低側電晶體115可具有連接至接地之一源極147。在一項實施例中，低側電晶體115及高側電晶體125可為基於GaN之增強型場效應電晶體。在其他實施例中，低側電晶體115及高側電晶體125可為任何其他類型之裝置，包含但不限於基於GaN之空乏型電晶體，基於GaN之空乏型電晶體與基於矽之增強型場效應電晶體串聯連接，從而使空乏型電晶體之閘極連接至基於矽之增強型場效應電晶體、基於碳化矽之電晶體或基於矽之電晶體之源極。 在某些實施例中，高側裝置105及低側裝置103可由一基於GaN之材料製成。在一項實施例中，該基於GaN之材料可包含在一矽層上之一GaN層。在又一些實施例中，基於GaN之材料可包含但不限於在一碳化矽層、藍寶石層或氮化鋁層上之一GaN層。在一項實施例中，基於GaN之層可包含但不限於其他III族氮化物(諸如氮化鋁及氮化銦)及III族氮化物合金(諸如AlGaN及InGaN)之一複合堆疊。在又一些實施例中，基於GaN之低側電路104及基於GaN之高側電路106可安置在一單片式基於GaN之裝置上。在其他實施例中，基於GaN之低側電路104可安置在一第一基於GaN之裝置上且基於GaN之高側電路106可安置在一第二基於GaN之裝置上。在又一些實施例中，基於GaN之低側電路104及基於GaN之高側電路106可安置在兩個以上基於GaN之裝置上。在一項實施例中，基於GaN之低側電路104及基於GaN之高側電路106可含有以任何組態配置之任何數目個主動或被動電路元件。低側裝置 低側裝置103可包含用於控制及操作低側裝置及高側裝置105之眾多電路。在某些實施例中，低側裝置103可包含控制低側電晶體115及高側電晶體125之切換連同其他功能之邏輯、控制與位準移位電路(低側控制電路) 150，如下文更詳細論述。低側裝置103亦可包含一起動電路155、一自舉電容器充電電路157及一屏蔽電容器160，亦如下文更詳細論述。 現在參考圖2，在功能上圖解說明低側控制電路150內之電路。低側控制電路150內之每一電路在下文予以論述，且在某些情形中在圖3至圖14中更詳細展示。在一項實施例中，低側控制電路150之主要功能可為自一控制器接收一或多個輸入信號(諸如一PWM信號)，及控制低側電晶體115及高側電晶體125之操作。 在一項實施例中，第一位準移位電晶體203及一第二位準移位電晶體205分別可用於與高側邏輯與控制電路153連通(參見圖1)。在某些實施例中，第一位準移位電晶體203可為一高電壓增強型GaN電晶體。在又一些實施例中，第一位準移位電晶體203可類似於低側電晶體115 (參見圖1)及高側電晶體125，惟除其在大小上可小得多(例如，第一位準移位電晶體在閘極寬度上可為數十微米且具有最小通道長度)。 在其他實施例中，第一位準移位電晶體203可同時經歷高電壓及高電流(亦即，裝置可在裝置安全操作區域之高功率部分處操作)，只要高側電晶體125 (參見圖1)接通。此等狀況可導致相對高功率消耗，因此某些實施例可涉及第一位準移位電晶體203之設計中之設計及裝置可靠性考量事項，如下文更詳細論述。在又一些實施例中，可添加與第一位準移位電晶體203之一源極210串聯的一第一位準移位電阻器207，以限制閘極213至源極210之電壓且因此限制穿過第一位準移位電晶體之最大電流。其他方法可用於限制穿過第一位準移位電晶體203之電流，且在本發明之範疇內。第一位準移位電晶體203之汲極215可耦合至高側邏輯與控制電路153 (參見圖1)，如下文更詳細論述。 在一項實施例中，第一位準移位電晶體203可構成一反相器電路之一部分，該反相器電路具有一第一輸入及一第一輸出且經組態以在第一輸入端子接收一第一輸入邏輯信號且作為回應在第一輸出端子處提供一第一反相輸出邏輯信號，如下文更詳細論述。在又一些實施例中，該第一輸入及該第一反相輸出邏輯信號可參考至不同電壓電位。在某些實施例中，第一位準移位電阻器207可能夠以第一反相輸出邏輯信號操作，該第一反相輸出邏輯信號參考至高於第一輸入邏輯信號之一參考電壓13伏以上之一電壓。在其他實施例中，其可能夠以第一反相輸出邏輯信號操作，該第一反相輸出邏輯信號參考至高於該第一輸入邏輯信號之一參考電壓20伏以上之一電壓，而在其他實施例中其可更高介於80伏與400伏之間。 在其他實施例中，可用任一形式之一電流槽替換第一位準移位電阻器207。舉例而言，在一項實施例中，第一位準移位電晶體203之源極210可連接至一閘極至源極短路之空乏型裝置。在又一實施例中，空乏型裝置可為藉由用疊加於電場介電層之頂部上之一高電壓電場金屬板替換增強型閘極堆疊來製作。電場介電質之厚度及金屬之功函數可用於確定堆疊之夾斷電壓。 在其他實施例中，可用一電流槽替換第一位準移位電阻器207。電流槽可使用可由起動電路155 (在圖1中圖解說明且在下文更詳細論述)產生之一參考電流(Iref)。與電阻器實施例相比，空乏型電晶體及電流槽實施例兩者皆可導致一顯著裝置面積減小(亦即，此乃因一相對小之空乏型電晶體將足夠且Iref已自起動電路155獲得)。 第二位準移位電晶體205可經設計類似於第一位準移位電晶體203 (例如，在電壓能力、電流處理能力、熱電阻等等方面)。類似於第一位準移位電晶體203，第二位準移位電晶體205亦可建構有一主動電流槽或一電阻器。在一項實施例中，與第二位準移位電晶體205之主要差異可在其操作方面。在某些實施例中，第二位準移位電晶體205之主要用途可為當低側電晶體115關斷時防止高側電晶體125 (參見圖1)之錯誤觸發。 在一項實施例中，舉例而言，可當低側電晶體115關斷導致負載電流流動穿過高側電晶體125而該電晶體在其中其閘極短接至其源極之第三象限中(亦即，在同步整流模式中)操作時在一升壓操作中發生錯誤觸發。此狀況可在切換節點(Vsw) 145處引起一dv/dt狀況，此乃因該切換節點在低側電晶體115接通時處於接近於接地之一電壓且接著在一相對短時間週期內轉變至幹線電壓135。所得寄生C*dv/dt電流(亦即，其中C =第一位準移位電晶體203之Coss加任何其他對地電容)可引起第一位準移位節點305 (參見圖3)被拉動為低，此將接著接通高側電晶體125。在某些實施例中，此狀況可並非所期望，此乃因可不存在空載時間控制，且可自同時處於一導通狀態之高側電晶體125及低側電晶體115發生擊穿。 圖3圖解說明展示第一位準移位電晶體203可如何電耦合至高側裝置105之一項實施例。定位於低側裝置103上之第一位準移位電晶體203係連同可定位於高側裝置105 (參見圖1)上之一上拉電阻器303一起予以圖解說明。在某些實施例中，第一位準移位電晶體203可操作為一電阻器上拉反相器中之一下拉電晶體。 在又一些實施例中，當位準移位驅動器電路217 (參見圖2)將一高閘極信號(L1_DR)供應至第一位準移位電晶體203時，一第一位準移位節點305被拉動為低，此由高側邏輯與控制電路153 (參見圖1)反相。反相信號作為接通高側電晶體137(參見圖1)之一高狀態信號出現，該高側電晶體接著將切換節點(Vsw) 145處之電壓拉動接近幹線電壓135。 相反地，當位準移位驅動器電路217 (參見圖2)將一低閘極信號供應至第一位準移位電晶體203時，一第一位準移位節點305被拉動至一高邏輯狀態，此由高側邏輯與控制電路153 (參見圖1)反相。反相信號作為關斷高側電晶體125之一低邏輯狀態信號出現。此方案可導致一未反相閘極信號至高側電晶體125。在又一些實施例中，第一位準移位電晶體203可經設計成足夠大以能夠在第一位準移位節點305上下拉，但並非大的使得其汲極至源極及汲極至基板(亦即，半導體基板)電容引起高側邏輯與控制電路153之錯誤觸發。 在某些實施例中，上拉電阻器303可替代為一增強型電晶體、一空乏型電晶體或一參考電流源元件。在又一些實施例中，上拉電阻器303可耦合於參考至不同於接地之一電壓幹線之一浮動電源(例如，一自舉電容器，下文更詳細論述)之汲極與正端子之間。在又一些實施例中，可存在介於第一輸出端子(LS_NODE) 305與切換節點(Vsw) 145 (參見圖1)之間的一第一電容及介於第一輸出端子與接地之間的一第二電容，其中該第一電容大於該第二電容。該第一電容可經設計使得回應於切換節點(Vsw) 145 (參見圖1)處之一高dv/dt信號，允許C*dv/dt電流之一大部分傳導穿過第一電容，從而確保第一輸出端子305處之電壓追蹤切換節點(Vsw)處之電壓。在某些實施例中，屏蔽電容器160 (參見圖1)可經設計以充當第一電容器，如上文所闡述。在又一些實施例中，屏蔽電容器160 (參見圖1)可用於在半橋功率轉換電路100中之第一輸出端子305與切換節點(Vsw) 145 (參見圖1)之間形成電容。在又一些實施例中，屏蔽電容器160 (參見圖1)還可用於使第一輸出端子305與基板(亦即，半導體基板)之間的一電容最小化。更具體而言，在某些實施例中，屏蔽電容器160可藉由將一導電屏蔽層添加至裝置且將層耦合至切換節點(Vsw) 145來形成。此結構可有效地形成兩個電容器。一個電容器耦合於輸出端子305與切換節點(Vsw) 145之間，且另一電容器耦合於切換節點與基板之間。藉此實際上消除輸出端子305與基板之間的電容。在又一些實施例中，屏蔽電容器160 (參見圖1)可構造在低側晶片103上。 邏輯、控制與位準移位電路150 (參見圖2)可具有其他功能及電路，諸如但不限於一位準移位驅動器電路217、一低側電晶體驅動電路120、一消隱脈衝產生器223、一自舉電晶體驅動電路225及一欠壓鎖斷(UVLO)電路227，如下文在單獨圖中更詳細地闡釋。 現在參考圖4，更詳細地展示位準移位驅動器電路217。在一項實施例中，位準移位驅動器電路217可包含呈一連續鏈之一第一反相器405及一第二反相器410。在又一些實施例中，由於位準移位驅動器電路217可正驅動一小閘極寬度第一位準移位電晶體203，因此可無需一緩衝器級。 在一項實施例中，位準移位驅動器電路217係由來自控制器(未展示)之經脈衝寬度調變高側信號(PWM_HS)直接驅動。在某些實施例中，(PWM_HS)信號可為由一外部控制電路供應。在一項實施例中，外部控制電路可為一外部控制器，其處於與高側裝置105、低側裝置103、兩個裝置相同之封裝中或獨立封裝。在又一些實施例中，位準移位驅動器電路217亦可包含控制何時位準移位驅動器電路與第一位準移位電晶體203 (參見圖3)連通之邏輯。在一項實施例中，一選用低側欠壓鎖斷信號(LS_UVLO)可由位準移位驅動器電路217內之一欠壓鎖斷電路產生。低側欠壓鎖斷電路可用於在低側(Vdd_LS)之(Vcc)或(Vdd)下降低於一特定參考電壓或該參考電壓之一分率的情況下關斷位準移位驅動器電路217。 在又一些實施例中，位準移位驅動器電路217可產生用於低側電晶體(STP_LS)之一擊穿保護信號，該擊穿保護信號用於防止由低側電晶體115及高側電晶體125上之重疊閘極信號引起之擊穿。(STP_LS)信號之功能可為確保低側驅動器電路120 (參見圖2)在至高側電晶體125之閘極信號為低時僅與低側電晶體115之閘極端子連通。在其他實施例中，第一反相器405之輸出可用於產生用於低側電晶體115之擊穿保護信號(STP_LS)。 在又一些實施例中，可藉由將一多輸入「反及」閘極添加至第一反相器405來實施用於UVLO及擊穿保護之邏輯，其中至「反及」閘極之輸入係(PWM_HS)、(LS_UVLO)及(STP_HS)信號。在又一些實施例中，第一反相器405可僅在(STP_HS)信號與(LS_UVLO)信號兩者為高之情況下對(PWM_HS)信號作出回應。在又一些實施例中，STP_HS信號可自低側閘極驅動器區塊120產生，如在單獨圖中更詳細所闡釋。 現在參考圖5，消隱脈衝產生器223可用於產生對應於低側電晶體115之關斷暫態之一脈衝信號。此脈衝信號可接著使第二位準移位電晶體205接通達脈衝持續時間，此觸發高側裝置105 (參見圖1)上之一控制電路以防止第一位準移位節點305電壓之錯誤下拉。 圖5圖解說明消隱脈衝產生器223之一項實施例之一示意圖。在某些實施例中，將一低側電晶體115閘極信號(LS_GATE)作為一輸入饋送至消隱脈衝產生器223。(LS_GATE)信號由一第一級反相器505反相，接著將其發送穿過一RC脈衝產生器510以產生一正脈衝。在某些實施例中，可需要一反相信號，此乃因脈衝對應於(LS_GATE)信號之下降邊緣。RC脈衝產生器510電路中之一電容器515可用作允許在其輸入處dv/dt跨越電阻器520呈現之一高通濾波器。一旦dv/dt在至RC脈衝產生器510之輸入處消失，電容器515可透過電阻器520緩慢充電，跨越電阻器產生一緩慢衰減電壓波形。脈衝可接著經發送穿過一第二反相器525、一第三反相器530及一緩衝器535以產生用於消隱脈衝(B_PULSE)信號之一方波脈衝。脈衝之持續時間可可由RC脈衝產生器510中之電容器515及電阻器520之值判定。在某些實施例中，可使用一汲極至源極短路增強型GaN電晶體來構造電容器515。 現在參考圖6，針對一項實施例，圖解說明消隱脈衝產生器223內之實例波形600。跡線605展示低側閘極脈衝(LS_GATE)之一下降邊緣。跡線610展示第一級反相器505輸出之上升邊緣。跡線615展示RC脈衝產生器510之輸出且跡線620展示係消隱脈衝產生器223之一輸出之所得消隱脈衝(B_PULSE)信號。 現在參考圖7，更詳細地圖解說明自舉電晶體驅動電路225。自舉電晶體驅動電路225包含反相器730、第一緩衝器735及第二緩衝器745。自舉電晶體驅動電路225可自低側驅動器電路120接收(BOOTFET_DR_IN)信號。(BOOTFET_DR_IN)信號可相對於LS_GATE信號反相。自舉電晶體驅動電路225可經組態以將稱作為(BOOTFET_DR)之一閘極驅動信號提供至自舉充電電路157 (參見圖1)中之一自舉電晶體，下文更詳細論述。(BOOTFET_DR)閘極驅動信號可經計時以當低側電晶體115接通時接通自舉電晶體。此外，由於自舉電晶體驅動電路225由(Vcc)驅動，因此此電路之輸出可具有自低狀態中之0伏變至一高狀態中之(Vcc) + 6伏的一電壓。在一項實施例中，自舉電晶體在低側電晶體115接通之後接通，且自舉電晶體在低側電晶體關斷之前關斷。 在某些實施例中，(BOOTFET_DR)信號之接通暫態可藉由將一串聯延遲電阻器705引入至第二緩衝器745 (其可為一最終緩衝器級中之一電晶體之一閘極)之輸入而延遲。在又一些實施例中，低側電晶體115 (參見圖1)之關斷暫態可藉由將一串聯電阻器添加至低側驅動電路120中之一最終下拉電晶體之一閘極而延遲。在一項實施例中，一或多個電容器可用於自舉電晶體驅動電路225中，且支援大約(Vcc) (舉例而言，其可為20伏)之電壓，取決於終端使用者要求及電路之設計。在某些實施例中，一或多個電容器可由一電場介電質至GaN電容器而非一汲極至源極短路增強型電晶體製成。 現在參考圖8，圖解說明低側電晶體驅動電路120之一方塊圖。低側電晶體驅動電路120可具有一第一反相器805、一緩衝器810、一第二反相器815、一第二緩衝器820及一第三緩衝器825。第三緩衝器825可將(LS_GATE)信號提供至低側電晶體115 (參見圖1)。在某些實施例中，可使用兩個反相器/緩衝器級，此乃因至低側電晶體115 (參見圖1)之閘極之輸入可與(Vin)同步。因此，一高狀態中之(Vin)可對應於一高狀態中之低側電晶體115之(Vgate)且反之亦然。 在又一些實施例中，低側驅動電路120之某些部分可具有一非對稱遲滯。某些實施例可包含使用一電阻分壓器840及一電晶體下拉850之非對稱遲滯。 進一步實施例可具有用於(STP_LS)信號(低側電晶體115上之擊穿保護)之多個輸入「反及」閘極。在一項實施例中，低側驅動電路120可自位準移位驅動器電路217接收擊穿保護信號(STP_LS)。(STP_LS)信號之目的可類似於先前所闡述之(STP_HS)信號。(STP_LS)信號可確保低側電晶體驅動電路120在位準移位驅動器電路217輸出處於一高狀態時不與低側電晶體115之閘極117 (參見圖1)連通。在其他實施例中，第一反相器級805之輸出可用作位準移位驅動電路217之(STP_HS)信號及用於自舉電晶體驅動電路225之(BOOTFET_DR_IN)信號。 在某些實施例中，低側電晶體驅動電路120可將多個輸入「反及」閘極用於自UVLO電路227 (參見圖2)接收之(LS_UVLO)信號。進一步實施例可採用可與最終緩衝器級825中之一最終下拉電晶體之一閘極串聯之一關斷延遲電阻器。在某些實施例中，延遲電阻器可用於確保自舉電晶體在低側電晶體115關斷之前關斷。 現在參考圖9，更詳細地圖解說明起動電路155。起動電路155可經設計以具有如下文更詳細論述之眾多功能性。首先，起動電路155可用於提供一內部電壓(在此情形中為START_Vcc)及提供足夠電流以支持由(Vcc)驅動之電路。此電壓可保持接通以支援電路直至(Vcc)在外部自幹線電壓135 (V+)經充電高達所需要電壓。起動電路155亦可提供可獨立於起動電壓之一參考電壓(Vref)及一參考電流槽(Iref)。 在一項實施例中，一空乏型電晶體905可充當電路中之主要電流源。在又一些實施例中，空乏型電晶體905可藉由安置於一鈍化層上方之一金屬層形成。在某些實施例中，空乏型電晶體905可使用一高電壓場板(通常為任何高電壓GaN技術所固有)作為閘極金屬。在又一些實施例中，一電場介電質可充當閘極絕緣體。所得閘控電晶體可為具有一高通道夾斷電壓(Vpinch) (亦即，夾斷電壓與電場介電質厚度成比例)之一空乏型裝置。空乏型電晶體905可經設計以阻擋其汲極(連接至V+)與其源極之間的相對高電壓。此一連接可稱作為一源極隨耦器連接。空乏型電晶體905可具有耦合至接地之一閘極906、耦合至一第一節點911之一源極907及耦合至電壓源135之一汲極909。 在又一些實施例中，一系列相同二極體連接增強型低電壓電晶體910可與空乏型電晶體905串聯。系列相同二極體連接增強型低電壓電晶體910可在一第一節點911與一第二節點912之間串聯連接。一或多個中間節點913可安置在系列相同二極體連接增強型低電壓電晶體910中之每一者之間。電晶體之寬長比可設定自(V+)汲取之電流以及跨越每一二極體之電壓。為移除臨限電壓並處理變化敏感性，系列相同二極體連接增強型低電壓電晶體910可設計為大通道長度裝置。在某些實施例中，可用一或多個高值電阻器替換系列相同二極體連接增強型低電壓電晶體910。 在又一些實施例中，在系列相同二極體連接增強型低電壓電晶體910之底端處，一電流鏡915可由兩個增強型低電壓電晶體構造且用於產生一參考電流槽(Iref)。第一電流鏡電晶體920可為二極體連接且第二電流鏡電晶體925可具有連接至第一電流鏡電晶體之閘極之一閘極。第一電流鏡電晶體920及第二電流鏡電晶體925之源極分別可耦合且繫結至接地。第一電流鏡電晶體920之一汲極端子可耦合至第二接面912且第二電流鏡電晶體925之一源極端子可用作一電流槽端子。此電流鏡915堆疊及系列相同二極體連接增強型低電壓電晶體910可形成稱作為至空乏型電晶體905之一「源極隨耦器負載」。 在其他實施例中，當空乏型電晶體905之閘極906繫結至接地時，空乏型電晶體之源極907可當將電流供應至「源極隨耦器負載」時呈現接近於(Vpinch)之一電壓。同時，跨越電流鏡915中之二極體連接電晶體920之電壓降可接近於電晶體(Vth)之臨限電壓。此狀況意味著跨越系列相同二極體連接增強型低電壓電晶體910中之每一者之電壓降可等於(Vpinch - Vth)/n，其中「n」係電流鏡915與空乏型電晶體905之間的二極體連接增強型電晶體之數目。 舉例而言，若一起動電晶體930之閘極自底部連接至第三相同二極體連接增強型低電壓電晶體，則起動電晶體之閘極電壓可為3*(Vpinch-Vth)/n + Vth。因此，起動電壓可為3*(Vpinch - Vth)/n + Vth - Vth = 3*(Vpinch-Vth)/n。作為一更特定實例，在一項實施例中，在(Vpinch) = 40伏之情況下，(Vth) = 2伏，其中n = 6且(Vstartup) = 19伏。 在其他實施例中，起動電路155可產生一參考電壓信號(Vref)。在一項實施例中，產生(Vref)之電路可類似於上文所論述之起動電壓產生電路。一參考電壓電晶體955可連接於系列相同二極體連接增強型低電壓電晶體910中之兩個電晶體之間。在一項實施例中，(Vref)= (Vpinch-Vth)/n。 在又一些實施例中，一停用下拉電晶體935可跨越起動電晶體930之閘極至源極連接。當停用信號為高時，將使起動電晶體930停用。一下拉電阻器940可連接至停用電晶體935之閘極以防止停用電晶體之錯誤接通。在其他實施例中，一二極體箝位器945可連接在起動電晶體930之閘極與源極端子之間以確保在電路操作(亦即，經組態為閘極過電壓保護裝置)期間不違規起動電晶體之閘極至源極電壓能力。在某些實施例中，二極體箝位器945可由一系列二極體連接基於GaN之增強型電晶體1050製成，如圖10中所圖解說明。 現在參考圖11，更詳細地圖解說明UVLO電路227。在某些實施例中，UVLO電路227可具有一差動比較器1105、一向下位準移位器1110及一反相器1115。在又一些實施例中，UVLO電路227可在一差動比較器/向下位準移位器電路中使用由起動電路155 (參見圖9)產生之(Vref)及(Iref)以產生饋送至位準移位驅動器電路217 (參見圖2)及低側電晶體驅動器電路120中之(LS_UVLO)信號。在某些實施例中，UVLO電路227亦可經設計以具有非對稱遲滯。在又一些實施例中，UVLO電路227之輸出可獨立於臨限電壓。上述情形可藉由挑選具有一相對高增益之一差動比較器來完成。在一項實施例中，增益可藉由增加差動比較器中之電流源及上拉電阻器之值來增加。在某些實施例中，對電流及電阻器之限制可由(Vref)設定。 在其他實施例中，電壓(VA) 1120及電壓(VB) 1125可分別與(Vcc)或(Vdd_LS)及(Vref) (如由每一輸入上之電阻分壓器比率指定)成比例。當(VA) 1120 ＞ (VB) 1125時，反相端子之輸入變至一低狀態。在一項特定實施例中，低狀態= (Vth)，此乃因電流源形成一源極隨耦器組態。類似地，當(VA) 1120 ＜ (VB) 1125時，輸出變至一高狀態(Vref)。在某些實施例中，可需要向下位準移位器1110，此乃因需要使低電壓向下移位一個臨限電壓以確保至下一級之低輸入低於(Vth)。向下移位輸出可藉由一簡單電阻器上拉反相器1115反相。反相器1115之輸出係(LS_UVLO)信號。 現在參考圖12，更詳細地圖解說明自舉電容器充電電路157。在一項實施例中，自舉二極體及電晶體電路157可包含一高電壓二極體連接增強型電晶體1205與一高電壓自舉電晶體1210之一並聯連接。在又一些實施例中，高電壓二極體連接增強型電晶體1205及高電壓自舉電晶體1210可經設計以共用相同汲極指狀件。在某些實施例中，可從自舉電晶體驅動電路225 (參見圖2)導出(BOOTFET_DR)信號。如上文所論述，高電壓自舉電晶體1210可與低側電晶體115 (參見圖1)之接通一致地接通。 現在參考圖13，一替代自舉二極體及電晶體電路1300可用於替換上文圖12中所論述之自舉二極體及電晶體電路157。在圖13中所圖解說明之實施例中，由一增強型低電壓GaN裝置1310疊接之一空乏型裝置1305可如示意圖1300中所圖解說明連接。在另一實施例中，空乏型裝置1305之一閘極可連接至接地以減少所疊接增強型裝置1310上之電壓應力，取決於空乏型裝置之夾斷電壓。高側裝置 現在參考圖14，更詳細地圖解說明高側邏輯與控制電路153。在一項實施例中，高側驅動器130自第一位準移位接收器1410及高側UVLO電路1415接收輸入並將一(HS_GATE)信號發送至高側電晶體125 (參見圖1)。在又一些實施例中，一上拉觸發電路1425經組態以接收(LSHIFT_1)信號並控制上拉電晶體1435。在某些實施例中，第二位準移位接收器電路1420經組態以控制消隱電晶體1440。上拉電晶體1435及消隱電晶體1440兩者可與上拉電阻器1430並聯連接。高側邏輯與控制電路153內之每一電路在下文加以論述，且在某些情形中在圖16至圖20中更詳細展示。 現在參考圖15，更詳細地圖解說明第一位準移位接收器1410。在某些實施例中，第一位準移位接收器1410可將(L_SHIFT1)信號轉換成一(LS_HSG)信號，(LS_HSG)信號可由高側電晶體驅動器130 (參見圖14)處理以驅動高側電晶體125 (參見圖1)。在又一些實施例中，第一位準移位接收器1410可具有用於一位準向下移位器中之三個增強型電晶體1505、1510、1515以及充當一二極體箝位器之複數個二極體連接電晶體1520，如下文更詳細論述。 在一項實施例中，第一位準移位接收器1410可使(L_SHIFT1)信號向下移位3*Vth (例如，每一增強型電晶體1505、1510、1515可具有接近於Vth之一閘極至源極電壓)。在某些實施例中，最後之源極隨耦器電晶體(例如，在此情形中為電晶體1515)可跨越其閘極至源極具有一個三二極體連接電晶體箝位器1520。在又一些實施例中，可使用此配置，此乃因其源極電壓可僅高達(Vdd_HS) (亦即，此乃因其汲極連接至Vdd_HS)，而其閘極電壓可高達V (L_SHIFT1) - 2*Vth。因此，在某些實施例中，最後之源極隨耦器電晶體1515上之最大閘極至源極電壓可大於裝置技術之最大額定閘極至源極電壓。最終源極隨耦器電晶體1515之輸出係至高側電晶體驅動130 (參見圖1)之輸入，(亦即，輸出係LS_HSG信號)。在又一些實施例中，可使用少於或多於三個源極隨耦器電晶體。在又一些實施例中，可在箝位器1520中使用少於或多於三個二極體連接電晶體。 現在參考圖16，更詳細地圖解說明第二位準移位接收器1420。在一項實施例中，第二位準移位接收器1420可具有一向下位準移位電路1605及一反相器電路1610。在某些實施例中，第二位準移位接收器1420可以類似於第一位準移位接收器1410 (參見圖15)之一方式構造，惟除第二位準移位接收器可具有僅一個向下位準移位電路(例如，增強型電晶體1615)及一持續反相器電路1610。在一項實施例中，向下位準移位電路1605可自第二位準移位電晶體205 (參見圖2)接收(L_SHIFT2)信號。在一項實施例中，反相器電路1610可由(Vboot)信號驅動，且反相器之上拉電晶體之閘極電壓可用作驅動消隱電晶體1440 (參見圖14)之(BLANK_FET)信號。在某些實施例中，電壓可自一低狀態中之0伏升至一高狀態中之(Vboot + 0.5*(Vboot-Vth))。類似於第一位準移位接收器1410，第二位準移位接收器1420可跨越源極隨耦器電晶體1615之閘極至源極具有一二極體連接電晶體箝位器1620。在其他實施例中，箝位器1620可包含少於或多於三個二極體連接電晶體。 現在參考圖17，更詳細地圖解說明上拉觸發電路1425。在一項實施例中，上拉觸發電路1425可具有一第一反相器1705、一第二反相器1710、一RC脈衝產生器1715及一閘極至源極箝位器1720。在某些實施例中，上拉觸發電路1425可接收(L_SHIFT1)信號作為一輸入，且作為回應，(L_SHIFT1)電壓一轉變至大約第一反相器1705之輸入臨限值即產生一脈衝。所產生脈衝可用作驅動上拉電晶體1435 (參見圖14)之(PULLUP_FET)信號。第二反相器1710可由(Vboot)而非(Vdd_HS)驅動，此乃因可需要上拉電晶體1435閘極電壓大於(L_SHIFT1)信號電壓。 現在參考圖18，更詳細地圖解說明高側UVLO電路1415。在一項實施例中，高側UVLO電路1415可具有向下位準移位器1805、具有非對稱遲滯之一電阻器上拉反相器1810及一閘極至源極箝位器1815。在又一些實施例中，由高側UVLO電路1415產生之(HS_UVLO)信號可輔助藉由當自舉電容器110電壓變得低於一特定臨限值時關斷由高側驅動電路130 (參見圖14)產生之(HS_GATE)信號防止電路故障。在某些實施例中，測量自舉電容器110電壓(Vboot) (亦即，一浮動電源供應器電壓)，且作為回應，產生一邏輯信號並將其與來自第一位準移位接收器1410之輸出信號(LS_HSG)組合，此接著用作至高側閘極驅動電路130之輸入。更具體而言，在此實施例中，舉例而言，UVLO電路經設計以當(Vboot)減少至超過切換節點(Vsw) 145電壓小於4*Vth時接合。在其他實施例中，可使用一不同臨限位準。 在又一些實施例中，高側UVLO電路1415可在向下位準移位器1805中使(Vboot)向下移位並將信號傳送至具有非對稱遲滯之反相器1810。具有非對稱遲滯之反相器1810之輸出可產生(HS_UVLO)信號，該(HS_UVLO)信號在邏輯上與來自第一位準移位接收器1410之輸出組合以關斷高側電晶體125 (參見圖1)。在某些實施例中，遲滯可用於減少對半橋電路100之整體效能有害之高側電晶體125 (參見圖1)之自觸發接通及關斷事件之數目。 現在參考圖19，更詳細地圖解說明高側電晶體驅動器130。高側電晶體驅動器130可具有後續接著一高側驅動級1910之一第一反相器級1905。第一反相器級1905可使自位準移位1接收器1410 (參見圖15)接收之向下移位(LS_HSG)信號反相。向下移位信號可接著發送穿過高側驅動級1910。高側驅動級1910可產生(HS_GATE)信號以驅動高側電晶體125 (參見圖1)。在又一些實施例中，第一反相器級1905可含有可確保當(HS_UVLO)信號處於一高狀態中時關斷高側電晶體125 (參見圖1)之一雙輸入NOR閘極。 現在參考圖20，可使用一參考電壓產生電路2000來自一供應幹線產生一高側參考電壓。此一電路可放置於高側GaN裝置105上用於產生參考至切換節點電壓145之內部電源供應。在某些實施例中，電路2000可類似於圖9中之起動電路155。電路2000中之一個差異可為添加在第一節點2011與第二節點2012之間連接之一源極隨耦器電容器2010。在某些實施例中，可需要源極隨耦器電容器2010以確保在第一節點2011與第二節點2012之間形成不隨切換節點(Vsw) 145處呈現之dv/dt波動之一經良好調節電壓。在其他實施例中，一參考電壓電容器2015可連接於參考電壓電晶體2055之一源極與第二節點2012之間。在某些實施例中，參考電壓電晶體2055之汲極可連接至(Vboot)節點。在某些實施例中，可需要參考電壓電容器2015以確保(Vref)經良好調節且不會對切換節點(Vsw) 145 (參見圖1)處之高dv/dt狀況作出回應。在又一些實施例中，電路2000中之另一差異可為第二節點2012可耦合至一不斷變化電壓(諸如切換節點(Vsw) 145 (參見圖1))，而非透過一電流槽電路915 (參見圖9)之一接地連接。在又一些實施例中，(Vref)可用作半橋電路100中之(Vdd_HS)。 電路2000中之另一差異可為添加耦合於空乏型電晶體2005與系列相同二極體連接增強型低電壓電晶體2020之間的一高電壓二極體連接電晶體2025 (亦即，電晶體之閘極耦合至電晶體之源極)。更具體而言，高電壓二極體連接電晶體2025可具有耦合至空乏型電晶體2005之源極之源極、耦合至第一節點2011之一汲極以及耦合至該第一節點之源極之一閘極。高電壓二極體連接電晶體2025可用於確保在源極隨耦器電容器2010之頂板處之電壓上升超過(V+)時該源極隨耦器電容器不放電。在又一些實施例中，源極隨耦器電容器2010可相對小且可整合於一半導體基板上或一電子封裝內。圖21中還展示可外部添加於一半橋電路中之自舉電容器110。 在某些實施例中，屏蔽電容器160 (參見圖1)可自第一位準移位節點305 (參見圖3)及第二位準移位節點(未展示)連接至切換節點145以輔助減少上文所論述之錯誤觸發。在某些實施例中，屏蔽電容器160之值愈大，電路將對由於對地寄生電容所致之錯誤觸發效應愈更免疫。然而，在高側電晶體125關斷期間，屏蔽電容器160可透過連接至第一位準移位節點305之上拉電阻器303 (參見圖3)放電。此可顯著減慢高側電晶體125關斷程序。在某些實施例中，此考量事項可用於設定屏蔽電容器160之值之一上限。在又一些實施例中，第一位準移位節點305 (參見圖3)上之一過電壓狀況可藉由使用第一位準移位節點與切換節點145之間的一箝位器電路161 (參見圖1)來防止。在某些實施例中，箝位器電路161可由一二極體連接電晶體構成，其中電晶體之一汲極連接至第一位準移位節點305 (參見圖3)且一閘極及一源極連接至切換節點(Vsw) 145 (參見圖1)。在又一些實施例中，一第二屏蔽電容器及一第二箝位器電路可放置於第二位準移位節點與切換節點(Vsw) 145 (參見圖1)之間。半橋電路 #1 操作 半橋電路100之以下操作順序僅為舉例且可使用其他順序而不背離本發明。現在將同時參考圖1、圖2及圖14。 在一項實施例中，當來自控制器之(PWM_LS)信號為高時，低側邏輯、控制與位準移位電路150將一高信號發送至低側電晶體驅動器120。低側電晶體驅動器120接著透過(LS_GATE)信號連通至低側電晶體115以將其接通。此將設定切換節點電壓(Vsw) 145接近於0伏。當低側電晶體115接通時，其為自舉電容器110提供一路徑以透過可連接於(Vcc)與(Vboot)之間的自舉充電電路157被充電。充電路徑具有一高電壓自舉二極體1205 (參見圖12)與電晶體1210之一並聯組合。(BOOTFET_DR)信號提供一驅動信號至自舉電晶體1210 (參見圖12)，該自舉電晶體提供一低電阻路徑用於為自舉電容器110充電。 自舉二極體1205 (參見圖12)可用於確保存在用於在起動期間當不存在低側電晶體115閘極驅動信號(LS_GATE)時為自舉電容器110充電的一路徑。再此時間期間，(PWM_HS)信號應為低。若(PWM_HS)信號在此時間期間無意經接通(亦即，處於一高狀態中)，則自低側電晶體驅動器120產生之(STP_HS)信號將防止高側電晶體125接通。若(PWM_LS)信號在(PWM_HS)信號接通時經接通，則自位準移位驅動器電路217產生之(STP_LS)信號將防止低側電晶體115接通。此外，在某些實施例中，(LS_UVLO)信號可防止低側電晶體115及高側電晶體125在(Vcc)或(Vdd_LS)變得低於一預設定臨限電壓位準時接通。 在又一些實施例中，當(PWM_LS)信號為低時，至低側電晶體115之低側閘極信號(LS_GATE)亦為低。在(PWM_LS)信號低狀態至(PWM_HS)高狀態轉變之間的空載時間期間，一電感性負載將迫使高側電晶體125或低側電晶體115以同步整流器模式接通，此取決於功率流之方向。若高側電晶體125在空載時間期間(例如，在升壓模式操作期間)接通，則切換節點(Vsw) 145電壓可上升接近於(V+) 135 (幹線電壓)。 在某些實施例中，切換節點145 (Vsw)上之一dv/dt狀況可往往將第一位準移位節點(LSHIFT_1) 305 (參見圖3)相對於切換節點(Vsw) 145拉動至一低狀態，此歸因於至接地之電容耦合。此可接通高側閘極驅動電路130，從而致使高側電晶體125之非既定觸發。在一項實施例中，此可導致無空載時間，此可在一擊穿狀況之情況下危害半橋電路100。在又一些實施例中，為防止此狀況發生，消隱脈衝產生器223可感測低側電晶體115之關斷暫態並發送一脈衝以接通第二位準移位電晶體205。上述情形可將(L_SHIFT2)信號電壓拉動至一低狀態，此接著與第二位準移位接收器1420連通以產生一消隱脈衝信號(B_PULSE)以驅動消隱電晶體1440。消隱電晶體1440可接著充當一上拉以防止第一位準移位節點(LSHIFT_1) 305 (參見圖3)相對於切換節點(Vsw) 145變至一低狀態。 在又一些實施例中，在空載時間之後，當(PWM_HS)信號變至一高狀態時，位準移位驅動器電路217可發送一高信號至第一位準移位電晶體203之閘極(經由來自位準移位驅動器電路217之L1_DR信號)。高信號將相對於切換節點(Vsw) 145將第一位準移位節點(LSHIFT_1) 305 (參見圖3)拉動為低，此將在高側電晶體125之輸入處導致一高信號，從而接通高側電晶體125。切換節點電壓(Vsw) 145將保持接近於(V+) 135。在一項實施例中，在此時間期間，自舉電容器110可透過第一位準移位電晶體203放電(其在此時間期間處於一接通狀態)。 若高側電晶體125保持接通達一相對長時間(亦即，一大工作循環)，則自舉電容器110電壓將下降至一足夠低電壓，使得其將防止高側電晶體125在(PWM_HS)信號變低時接通。在某些實施例中，上述情形可發生，此乃因(L_SHIFT1)信號可達到之最大電壓係(Vboot)，其可能過低而無法關斷高側電晶體125。在某些實施例中，此情況可藉由高側UVLO電路1415防止，該高側UVLO電路藉由在(Vboot)變得低於一特定位準時將一高輸入發送至高側閘極驅動電路130來強制關斷高側電晶體125。 在又一些實施例中，當(PWM_HS)信號變為低時，第一位準移位電晶體203亦將關斷(經由來自位準移位驅動器電路217之L1_DR信號)。此將把第一位準移位節點(LSHIFT_1) 305 (參見圖3)拉動至一高狀態。然而，在某些實施例中，此程序可相對緩慢，此乃因高值上拉電阻器303 (參見圖3) (在某些實施例中，用於減小功率消耗)需要為附接至第一位準移位節點(L_SHIFT1) 305 (參見圖3)之所有電容(包含第一位準移位電晶體213及屏蔽電容器160之輸出電容(Coss))充電。此可增加高側電晶體125之關斷延遲。為減少高側電晶體125關斷延遲，上拉觸發電路1425可用於感測第一位準移位節點(L_SHIFT1) 305 (參見圖3)變得超過(Vth)之時間。此狀況可產生施加至上拉電晶體1435之一(PULLUP_FET)信號，該上拉電晶體，與上拉電阻器1430並聯作用，可顯著地加速第一位準移位節點(L_SHIFT1) 305 (參見圖3)電壓之上拉，從而加快關斷程序。半橋電路 #2 現在參考圖21，揭示一半橋電路2100之一第二實施例。半橋電路2100可具有與圖1中所圖解說明之電路100相同之方塊圖，然而，電路2100中之位準移位電晶體可與脈衝輸入一起操作，而非一連續信號，如下文更詳細闡述。在某些實施例中，脈衝輸入可導致較低功率耗散、位準移位電晶體上之減少應力及減少之切換時間，如下文更詳細論述。 繼續參考圖21，一項實施例包含一整合式半橋功率轉換電路2100，其採用一低側GaN裝置2103、一高側GaN裝置2105、一負載2107、一自舉電容器2110及其他電路元件，如下文更詳細論述。某些實施例亦可具有一外部控制器(圖21中未展示)，該外部控制器向電路2100提供一或多個輸入以調節電路之操作。電路2100係僅出於圖解說明目的且其他變體及組態在本發明之範疇內。 如圖21中進一步圖解說明，在一項實施例中，整合式半橋功率轉換電路2100可包含安置在低側GaN裝置2103上之一低側電路，低側GaN裝置2103包含具有一低側控制閘極2117之一低側電晶體2115。低側電路可進一步包含具有連接至一低側電晶體控制閘極2117之一輸出2123之一整合式低側電晶體驅動器2120。在另一實施例中，可存在安置在高側GaN裝置2105上之一高側電路，高側GaN裝置2105包含具有一高側控制閘極2127之一高側電晶體2125。高側電路可進一步包含具有連接至高側電晶體控制閘極2127之一輸出2133之一整合式高側電晶體驅動器2130。 高側電晶體2125可用於控制至功率轉換電路2100之功率輸入且具有連接至高側電晶體之一汲極2137之一電壓源(V+) 2135 (有時稱作一幹線電壓)。高側電晶體2125可進一步具有耦合至低側電晶體2115之一汲極2143之一源極2140，從而形成一切換節點(Vsw) 2145。低側電晶體2115可具有連接至接地之一源極2147。在一項實施例中，低側電晶體2115及高側電晶體2125可為增強型場效應電晶體。在其他實施例中，低側電晶體2115及高側電晶體2125可為任何其他類型之裝置，包含但不限於基於GaN之空乏型電晶體，基於GaN之空乏型電晶體與基於矽之增強型場效應電晶體串聯連接，從而使空乏型電晶體之閘極連接至基於矽之增強型場效應電晶體、基於碳化矽之電晶體或基於矽之電晶體之源極。 在某些實施例中，高側裝置2105及低側裝置2103可由一基於GaN之材料製成。在一項實施例中，該基於GaN之材料可包含在一矽層上之一GaN層。在又一些實施例中，基於GaN之材料可包含但不限於在一碳化矽層、藍寶石層或氮化鋁層上之一GaN層。在一項實施例中，基於GaN之層可包含但不限於其他III族氮化物(諸如氮化鋁及氮化銦)及III族氮化物合金(諸如AlGaN及InGaN)之一複合堆疊。 低側裝置 低側裝置2103可具有用於控制及操作該低側裝置及高側裝置2105之眾多電路。在某些實施例中，低側裝置2103可包含控制低側電晶體2115及高側電晶體2125之切換連同其他功能的一低側邏輯、控制與位準移位電路(低側控制電路) 2150，如下文更詳細論述。低側裝置2103亦可包含一起動電路2155、一自舉電容器充電電路2157及一屏蔽電容器2160，亦如下文更詳細論述。 現在參考圖22，在功能上圖解說明低側控制電路2150內之電路。低側控制電路2150內之每一電路在下文予以論述，且在某些情形中在圖23至圖28中更詳細展示。在一項實施例中，低側控制電路2150之主要功能可為自一控制器接收一或多個輸入信號(諸如一PWM信號)，及控制低側電晶體2115及高側電晶體2125之操作。 第一位準移位電晶體2203可為一「接通」脈衝位準移位電晶體，而第二位準移位電晶體2215可為一「關斷」脈衝位準移位電晶體。在一項實施例中，來自一控制器(未展示)之一經脈衝寬度調變高側(PWM_HS)信號可由反相器/緩衝器2250處理並發送至一接通脈衝產生器2260及一關斷脈衝產生器2270。接通脈衝產生器2260可產生對應於(PWM_HS)信號之一低狀態至高狀態暫態之一脈衝，因此在脈衝之持續時間期間接通第一位準移位電晶體2203。關斷脈衝產生器2270可類似地產生對應於(PWM_HS)信號之高狀態至低狀態轉變之一脈衝，因此針對關斷脈衝之持續時間接通第二位準移位電晶體2205。 第一位準移位電晶體2203及第二位準移位電晶體2205分別可作為電阻器上拉反相器電路中之下拉電晶體操作。更具體而言，接通可意指各別位準移位節點電壓相對於切換節點(Vsw) 2145電壓被拉動為低，且關斷可導致各別位準移位節點呈現(Vboot)電壓。由於第一位準移位電晶體2203及第二位準移位電晶體2215分別僅針對脈衝之持續時間「接通」，因此此兩個裝置上之功率耗散及應力位準可小於圖1中所圖解說明之半橋電路100。 可分別添加與第一位準移位電晶體2203及第二位準移位電晶體2215之源極分別串聯的第一電阻器2207及第二電阻器2208，以限制閘極至源極電壓及因此穿過電晶體之最大電流。第一電阻器2207及第二電阻器2208分別可小於圖1中所圖解說明之半橋電路100之源極隨耦器電阻器，其可使第一位準移位電晶體2203及第二位準移位電晶體2215之下拉動作更快速，減少至高側電晶體2125之傳播延遲。 在又一些實施例中，可分別用任何形式之一電流槽替換第一電阻器2207及第二電阻器2208。一項實施例可將第一位準移位電晶體2203及第二位準移位電晶體2205之源極分別連接至源極短路空乏型裝置之一閘極。以一高電壓GaN技術形成之一空乏型電晶體之一項實施例可用疊加於電場介電層之頂部上之高電壓場板金屬中之一者替換增強型閘極堆疊。電場介電質之厚度及金屬之功函數可控制堆疊之夾斷電壓。 在又一些實施例中，可分別用一電流槽替換第一電阻器2207及第二電阻器2208。在一項實施例中，可使用由起動電路2155 (參見圖21)產生之一參考電流(Iref)。與電阻器選項相比，空乏型電晶體及電流槽實施例兩者皆可導致一顯著晶粒區域減少(亦即，此乃因一小空乏電晶體將足夠且Iref已可用)。 自舉電晶體驅動電路2225可類似於上文圖2中所圖解說明之晶體驅動電路225。自舉電晶體驅動電路2225可自低側驅動電路2220 (參見圖22)接收輸入並提供稱作(BOOTFET_DR)之一閘極驅動信號至自舉電容器充電電路2157 (參見圖21)中之自舉電晶體，如上文更詳細所論述。 現在參考圖23，連同可定位於高側裝置2105中之一上拉電阻器2303圖解說明第一位準移位電晶體2203。在某些實施例中，第一位準移位電晶體2203可類似於圖3中所圖解說明之第一位準移位電晶體203作為一電阻器上拉反相器中之一下拉電晶體操作。如上文所論述，上拉電阻器2303可安置於高側裝置2105 (參見圖21)中。第二位準移位電晶體2215可具有一類似組態。在某些實施例中，第一輸出端子(LS_NODE) 2305與切換節點(Vsw) 2145 (參見圖21)之間可存在一第一電容，且一第一輸出端子2305與接地之間可存在一第二電容，其中第一電容大於第二電容。第一電容可經設計使得回應於切換節點(Vsw) 2145 (參見圖21)處之一高dv/dt信號，允許C*dv/dt電流之一大部分傳導穿過第一電容，確保第一輸出端子2305處之電壓追蹤切換節點(Vsw)處之電壓。一屏蔽電容器2160 (參見圖21)可經組態以充當第一電容器，如上文所闡述。在又一些實施例中，屏蔽電容器2160 (參見圖21)可用於在半橋功率轉換電路2100中之第一輸出端子2305與切換節點(Vsw) 2145 (參見圖21)之間形成電容。屏蔽電容器2160亦可用於使可第一輸出端子2305與半導體裝置之一基板之間的電容最小化。在又一些實施例中，屏蔽電容器2160可構造於低側GaN裝置2103上。 現在參考圖24，更詳細地圖解說明反相器/緩衝器電路2250。在一項實施例中，反相器/緩衝器電路2250可具有一第一反相器級2405及一第一緩衝器級2410。在又一些實施例中，反相器/緩衝器電路2250可由來自控制器(未展示)之(PWM_HS)信號直接驅動。第一反相器級2405之輸出可為至接通脈衝產生器2260 (參見圖22)之輸入信號(PULSE_ON)而第一緩衝器級2410之輸出可為關斷脈衝產生器2270之一輸入信號(PULSE_OFF)。 在某些實施例中，一選用(LS_UVLO)信號可係藉由將由UVLO電路2227 (參見圖22)產生之一信號發送至安置在第一反相器級2405中之一「反及」閘極來產生。若(Vcc)或(Vdd_LS)變得低於一特定參考電壓(或參考電壓之分率)，則此電路可用於關斷位準移位操作。在又一些實施例中，反相器/緩衝器電路2250亦可產生可應用於低側電晶體閘極驅動電路2120之低側電晶體2115 (參見圖21)之一擊穿保護信號(STP_LS1)。此可在(PWM_HS)信號為高時關斷低側電晶體閘極驅動電路2120 (參見圖21)，防止擊穿。 現在參考圖25，更詳細地圖解說明接通脈衝產生器2260。在一項實施例中，接通脈衝產生器2260可具有一第一反相器級2505、一第一緩衝器級2510、一RC脈衝產生器2515、一第二反相器級2520、一第三反相器級2525及一第三緩衝器級2530。在又一些實施例中，來自反相器/緩衝器電路2250 (參見圖22)之(PULSE_ON)信號輸入可首先經反相且接著藉由RC脈衝產生器2515及一方波產生器變換成一接通脈衝。此操作之結果係傳輸至第一位準移位電晶體2203 (參見圖22)之閘極驅動信號(LI_DR)。 在又一些實施例中，接通脈衝產生器2260可包括一或多個邏輯功能，諸如例如，一個二進制或組合功能。在一項實施例中，接通脈衝產生器2260可具有用於(STP_HS)信號之一多輸入NOR閘極。(STP_HS)信號可具有與(LS_GATE)信號相同之極性。因此，若(STP_HS)信號為高(對應於LS_GATE信號為高)，則可不產生接通脈衝，此乃因圖25中之第一反相器電路2505經被拉動為低，此將撤銷啟動脈衝產生器2515。 在又一些實施例中，RC脈衝產生器2515可包含一箝位器二極體(未展示)。箝位器二極體可經添加以確保RC脈衝產生器2515針對(PWM_LS)信號工作非常小工作循環。在某些實施例中，接通脈衝產生器2260可經組態以接收在2奈秒至20微秒範圍中之輸入脈衝並傳輸該範圍內具有實質上恆定持續時間之脈衝。在一項實施例中，若跨越箝位器二極體之電壓變得大於(Vth)，則箝位器二極體可接通RC脈衝產生器2515中之一電阻器並使其短路(提供一非常小電容器放電時間)。此可顯著改良脈衝產生器電路2260之操作之最大工作循環(相對於PWM_HS信號)。 現在參考圖26，更詳細地圖解說明關斷脈衝產生器2270。在一項實施例中，關斷脈衝產生器2270可具有一RC脈衝產生器2603、一第一反相器級2605、一第二反相器級2610及一第一緩衝器級2615。在又一些實施例中，關斷脈衝產生器2270可自可隨後連通至RC脈衝產生器2603之反相器/緩衝器電路2250 (參見圖22)接收一輸入信號(PULSE_OFF)。 在又一些實施例中，來自RC脈衝產生器2603之脈衝發送穿過第一反相器級2605、第二反相器級2610及緩衝器級2615。脈衝可接著作為(L2_DR)信號發送至第二位準移位電晶體2215 (參見圖22)。一箝位器二極體亦可被包含在關斷脈衝產生器2270中。在某些實施例中，操作原理可類似於上文關於接通脈衝產生器2260 (參見圖25)所描述之操作原理。此等操作原理可確保關斷脈衝產生器2270操作達高側電晶體2125 (參見圖21)之極其低接通時間(亦即，電路將操作達相對小工作週期)。在某些實施例中，關斷脈衝產生器2270可經組態以接收在2奈秒至20微秒範圍中之輸入脈衝並傳輸該範圍內具有實質上恆定持續時間之脈衝。在又一些實施例中，一關斷位準移位脈衝藉由一接通輸入脈衝縮短以在高側電晶體2125上實現小於50奈秒之一關斷時間。 在某些實施例中，RC脈衝產生器2603可包含與一電阻分壓器網路連接之一電容器。來自電阻器之輸出可為發送至一反相器2275 (參見圖22)之一信號(INV)，該反相器產生傳輸至低側驅動器電路2220之一擊穿保護信號(STP_LS2)。在又一些實施例中，關斷脈衝產生器2270可包括一或多個邏輯功能，諸如例如，一個二進制或組合功能。在一項實施例中，類似於(STP_LS1)信號，(STP_LS2)信號經發送至低側驅動器電路2220內之一NAND邏輯電路。在某些實施例中，這些信號可用於確保在關斷脈衝信號(PULSE_OFF)之持續時間期間，低側電晶體2115 (參見圖21)不接通(亦即，由於高側電晶體2125在關斷脈衝期間關斷)。在某些實施例中，此方法可對補償一關斷傳播延遲有用(亦即，PULSE_OFF信號可實現擊穿保護)，從而確保低側電晶體2115將僅在高側電晶體2125閘極完全關斷之後接通。 在又一些實施例中，可使用第二位準移位電晶體2215將一消隱脈衝位準移位至高側裝置2105。為完成上述情形，可將一消隱脈衝可發送至到第一反相器級2605中之一NOR輸入中。消隱脈衝可用於抑制由於切換節點Vsw 2145 (參見圖20)處之高dv/dt狀況所致之錯誤觸發。在某些實施例中，無消隱脈衝可用於濾波dv/dt誘發或其他不想要位準移位輸出脈衝。 現在參考圖27，更詳細地圖解說明消隱脈衝產生器2223。在一項實施例中，消隱脈衝產生器2223可為比圖1中所圖解說明之半橋電路100中所使用之設計更簡單之一設計，此乃因方波脈衝產生器已係關斷脈衝產生器2270之一部分。在一項實施例中，將(LS_GATE)信號作為輸入自低側閘極驅動電路2220 (參見圖22)饋送至消隱脈衝產生器2223。此信號可經反相且接著經發送穿過透過一RC脈衝產生器以產生一正向脈衝。在某些實施例中，可使用一反相信號，此乃因脈衝需要對應於(LS_GATE)信號之下降邊緣。上述情形之輸出可作為消隱脈衝輸入(B_PULSE)用於關斷脈衝產生器2270。 現在參考圖28，更詳細地圖解說明低側電晶體驅動電路2220。在一項實施例中，低側電晶體驅動電路2220可具有一第一反相器級2805、一第一緩衝器級2810、一第二反相器級2815、一第二緩衝器級2820及一第三緩衝器級2825。在某些實施例中，可使用兩個反相器/緩衝器級，此乃因至低側電晶體2115之閘極之輸入與(PWM_LS)信號同步。因此，在某些實施例中，一(PWM_LS)高狀態可對應於一(LS_GATE)高狀態且反之亦然。 在又一些實施例中，類似於120 (參見圖8)中所闡述之方案，低側電晶體驅動電路2220亦可包含使用具有一電晶體下拉之一電阻分壓器之一非對稱遲滯。在一項實施例中，低側電晶體驅動電路2220包含用於(STP_LS1)及(STP_LS2) (低側電晶體2115上之擊穿防止)信號之多輸入「反及」閘極。(STP_LS1)及(STP_LS2)信號可確保當高側電晶體2125接通時低側電晶體驅動電路2220 (參見圖22)不與低側電晶體2115 (參見圖21)連通。此技術可用於避免擊穿之可能性。其他實施例可包含用於(LS_UVLO)信號之「反及」閘極(類似於上文在圖28中所採用之「反及」閘極)。一項實施例可包含與最終下拉電晶體之閘極串聯之一關斷延遲電阻器。上述情形可用於確保自舉電晶體在低側電晶體2115關斷之前被關斷。 在又一些實施例中，低側裝置2103 (參見圖21)亦可包含分別可類似於如上文所論述之起動電路155、自舉電容器充電電路157、屏蔽電容器160及UVLO電路227的一起動電路2155、自舉電容器充電電路2157、一屏蔽電容器2160及一UVLO電路2227。高側裝置 現在參考圖29，更詳細地圖解說明高側邏輯與控制電路2153以及其如何與高側電晶體驅動器2130互動。在某些實施例中，高側邏輯與控制電路2153可以類似於上文圖15中所論述之高側邏輯與控制電路153之方式操作。在又一些實施例中，高側邏輯與控制電路2153可以不同方式操作，如下文更詳細論述。 在一項實施例中，位準移位1接收器電路2910自第一位準移位電晶體2203 (參見圖22)接收一(L_SHIFT1)信號，該第一位準移位電晶體在(PWM_HS)信號之低狀態至高狀態轉變時接收一接通脈衝，如上文所論述。作為回應，位準移位1接收器電路2910驅動上拉電晶體2960之一閘極(例如，在某些實施例中，一低電壓增強型GaN電晶體)。在又一些實施例中，上拉電晶體2960可接著將一狀態儲存電容器2955電壓相對於切換節點(Vsw) 2145電壓上拉至接近於(Vdd_HS)之一值。可接著將一狀態儲存電容器2955上之電壓轉移至高側電晶體驅動器2130及轉移至高側電晶體閘極2127 (參見圖21)之閘極以接通高側電晶體2125。在某些實施例中，狀態儲存電容器2955可為經組態以回應於一第一脈衝輸入信號而改變狀態且回應於一第二脈衝輸入信號而改變狀態之一鎖存儲存邏輯電路。在又一些實施例中，可用任一類型之一鎖存電路(諸如，但不限於一RS正反器)替換狀態儲存電容器2955。 在又一些實施例中，在此時間期間，位準移位2接收器電路2920可維持下拉電晶體2965 (例如，在某些實施例中，一低電壓增強型GaN電晶體)處於一關斷狀態中。上述情形可截止狀態儲存電容器2955之任何放電路徑。因此，在某些實施例中，狀態儲存電容器2955可具有一相對小充電時間常數及一相對大放電時間常數。 類似地，位準移位2接收器2920可自第二位準移位電晶體2215 (參見圖22)接收一(L_SHIFT2)信號，該第二位準移位電晶體在(PWM_HS)信號之高狀態至低狀態轉變時接收一關斷脈衝，如上文所論述。作為回應，位準移位2接收器電路2920驅動下拉電晶體2965之一閘極(例如，在某些實施例中，一低電壓增強型GaN電晶體)。在又一些實施例中，下拉電晶體2965可接著將狀態儲存電容器2955電壓下拉(亦即，放電)至接近於切換節點(Vsw) 2145之一值，其可因此透過高側電晶體驅動器2130關斷高側電晶體2125。 繼續參考圖29，第一屏蔽電容器2970及第二屏蔽電容器2975分別可自(L_SHIFT1)節點及(L_SHIFT2)節點連接以幫助在切換節點(Vsw) 2145 (參見圖21)處之高dv/dt狀況期間防止錯誤觸發。在又一些實施例中，(L_SHIFT1)及(L_SHIFT2)節點與切換節點(Vsw) 2145 (參見圖21)之間亦可存在一箝位器二極體。此可確保切換節點(Vsw) 2145 (參見圖21)與(L_SHIFT1)及(L_SHIFT2)節點之間的電位差從不變得超過(Vth)。此可用於形成用於高側電晶體2125 (參見圖21)之一相對快速接通及關斷。 現在參考圖30，更詳細地圖解說明位準移位1接收器2910。在一項實施例中，位準移位1接收器2910可包含一向下位準移位器3005、一第一反相器3010、一第二反相器3015、一第一緩衝器3020、一第三反相器3025、一第二緩衝器3030及一第三緩衝器3135。在某些實施例中，位準移位1接收器2910使(L_SHIFT1)信號向下移位(亦即，調變) 3*Vth之一電壓(例如，使用三個增強型電晶體，其中每一電晶體可具有接近於Vth之一閘極至源極電壓)。在其他實施例中，可使用一更少或更多向下移位電晶體。 在又一些實施例中，最後之源極隨耦器電晶體可跨越其閘極至其源極具有一個三二極體連接電晶體箝位器。在某些實施例中，可使用此組態，此乃因其源極電壓可僅高達(Vdd_HS) (亦即，此乃因其汲極連接至Vdd_HS)，而其閘極電壓可高達V (L_SHIFT1) - 2*Vth。因此，在某些實施例中，最終源極隨耦器電晶體上之最大閘極至源極電壓可大於技術中之最大額定閘極至源極電壓。 在又一些實施例中，第一反相器3010亦可具有使用由高側UVLO電路2915產生之(UV_LS1)信號之用於高側欠壓鎖斷之一NOR閘極。在一項實施例中，位準移位1接收器2910 (參見圖29)之一輸出可為傳遞至上拉電晶體2960 (參見圖29)之一閘極之一(PU_FET)信號。此信號可具有自一低狀態中之0伏變至一高狀態中之(Vdd_HS) + (Vdd_HS - Vth)之一電壓。此電壓可保持接通達接通脈衝之持續時間。 現在參考圖31，更詳細地圖解說明位準移位2接收器2920。在一項實施例中，位準移位2接收器2920可類似於上文所論述之位準移位1接收器2910。在又一些實施例中，位準移位2接收器2920可包含一消隱脈衝產生器3105、一向下位準移位器3110、一第一反相器3115、一第二反相器3120、一第一緩衝器3125、一第三反相器3130、一第二緩衝器3135及一第三緩衝器3140。在一項實施例中，除一3*Vth向下位準移位器3110及多個反相器/緩衝器級外，亦可使用消隱脈衝產生器3105。 在其他實施例中，可使用不同組態。在某些實施例中，此特定組態可在位準移位2接收器2920兼作一高側電晶體2125 (參見圖21)關斷以及一消隱電晶體2940 (參見圖29)驅動時有用以實現最佳dv/dt免疫。在某些實施例中，消隱脈衝產生器3105可相同於圖17中所圖解說明之位準移位2接收器1520。在一項實施例中，位準移位2接收器2920 (參見圖29)可接收(L_SHIFT2)及(UV_LS2)信號且作為回應將一(PD_FET)信號傳輸至下拉電晶體2965。在又一些實施例中，第一反相器3115可具有用於來自高側UVLO電路2915 (參見圖29)之(UV_LS2)信號之一雙輸入「反及」閘極。 現在參考圖32，更詳細地圖解說明高側UVLO電路2915。在一項實施例中，高側UVLO電路2915可包含一向下位準移位器3205及一電阻器上拉反相器級3210。在某些實施例中，高側UVLO電路2915可經組態以藉由在自舉電容器2110電壓變得低於一特定臨限值時關斷至高側電晶體2125 (參見圖21)之(HS_GATE)信號來防止電路故障。在一項實例性實施例中，高側UVLO電路2915經設計以當(Vboot)減小至低於切換節點(Vsw) 2145電壓小於4*Vth之一值時接合。在另一實施例中，向下位準移位器3205之輸出可為傳輸至第二位準移位接收器2920之一(UV_LS2)信號且電阻器上拉反相器級3210之輸出可為傳輸至第一位準移位接收器2910之一(UV_LS1)信號。 如下文所論述，在某些實施例中，高側UVLO電路2915可不同於上文分別在圖14及圖18中所論述之半橋電路100之高側UVLO電路1415。在一項實施例中，(Vboot)信號可向下移位3*Vth且經傳送至電阻器上拉反相器級3210。在又一些實施例中，由於位準移位2接收器電路2920 (參見圖29)基於高側電晶體2125 (參見圖21)而控制關斷程序，從而將一3*Vth向下移位輸出直接施加至位準移位2接收器電路2920之輸入處之「反及」閘極將接合欠壓鎖斷。 然而，在某些實施例中，由於自舉電壓可能過低，此亦可保持上拉電晶體2960 (參見圖29)接通。在某些實施例中，上述情形可導致一衝突。當位準移位2接收器電路2920 (參見圖29)試圖保持高側電晶體2125 (參見圖21)關斷時，位準移位1接收器電路2910可試圖使高側電晶體接通。為避免此情景，某些實施例可將來自高側UVLO電路2915 (參見圖29)之3*Vth向下移位信號之輸出反相並將其發送至位準移位1接收器電路2910上之一NOR輸入。此可確保位準移位1接收器電路2910不干擾UVLO誘發誘發關斷程序。 現在參考圖33，更詳細地圖解說明高側電晶體驅動器2130。在一項實施例中，高側電晶體驅動器2130可包含一第一反相器3305、一第一緩衝器3310、一第二反相器3315、一第二緩衝器3320及一第三緩衝器3325。在某些實施例中，高側電晶體驅動器2130可係比圖1中所圖解說明之半橋電路100中所採用之高側電晶體驅動器130更基礎之一設計。在一項實施例中，高側電晶體驅動器2130自狀態儲存電容器2955 (參見圖29)接收一(S_CAP)信號並將一對應驅動(HS_GATE)信號遞送至高側電晶體2125 (參見圖21)。更具體而言，當(S_CAP)信號處於一高狀態中時，(HS_GATE)信號處於一高狀態中且反之亦然。半橋電路 #2 操作 半橋電路2100 (參見圖21)之以下操作順序僅為舉例且可使用其他順序而不背離本發明。現在將同時參考圖21、圖22及圖29。 在一項實施例中，當(PWM_LS)信號處於一高狀態中，低側邏輯、控制與位準移位電路2150可將一高信號發送至低側電晶體驅動器2120，低側電晶體驅動器接著將彼信號傳遞至低側電晶體2115以將其接通。此可設定切換節點(Vsw) 2145電壓接近於0伏。在又一些實施例中，當低側電晶體2115接通時，其可提供用於自舉電容器2110充電之一路徑。充電路徑可具有一高電壓自舉二極體與電晶體之一並聯組合。 在某些實施例中，自舉電晶體驅動電路2225可提供一驅動信號(BOOTFET_DR)至自舉電晶體，該自舉電晶體提供用於為自舉電容器2110充電之一低電阻路徑。在一項實施例中，自舉二極體可確保在起動期間當不存在低側閘極驅動信號(LS_GATE)時存在用於為自舉電容器2110充電之一路徑。再此時間期間，(PWM_HS)信號應處於一低狀態中。若(PWM_HS)信號在此時間期間無意經接通，則自低側驅動器電路2220產生之(STP_HS)信號將防止高側電晶體2125接通。若(PWM_LS)信號在(PWM_HS)信號接通時經接通，則自反相器/緩衝器2250及反相器2275分別產生之(STP_LS1)及(STP_LS2)信號將防止低側電晶體2115接通。此外，在某些實施例中，(LS_UVLO)信號可防止低側閘極2117及高側閘極2127在(Vcc)或(Vdd_LS)變得低於一預定電壓位準時接通。 相反地，在某些實施例中，當(PWM_LS)信號處於一低狀態中時，至低側電晶體2115之(LS_GATE)信號亦可處於一低狀態中。在(PWM_LS)低信號與(PWM_HS)高信號轉變之間的空載時間期間，一電感性負載將迫使高側電晶體2125或低側電晶體2115以同步整流器模式接通，此取決於功率流之方向。若高側電晶體2125在空載時間期間(例如，在一升壓模式中)接通，則切換節點(Vsw) 2145電壓可上升接近於(V+) 2135 (幹線電壓)。切換節點(Vsw) 2145上之此dv/dt狀況可往往將(L_SHIFT1)節點相對於切換節點拉動至一低狀態(亦即，由於至接地之電容耦合)，此可接通高側電晶體驅動器2130，從而導致高側電晶體2125之非既定導通。此狀況可使空載時間無效，從而導致擊穿。 在某些實施例中，此狀況可藉由使用消隱脈衝產生器2223來感測低側電晶體2115之關斷暫態並發送一脈衝以接通第二位準移位電晶體2205來防止。上述情形可將(L_SHIFT2)信號拉動至一低狀態，此可接著與位準移位2接收器2920連通以產生一消隱脈衝以驅動消隱電晶體2940。在一項實施例中，消隱電晶體2940可充當一上拉以防止(LSHIFT_1)信號相對於切換節點(Vsw) 2145變至一低狀態。 在又一些實施例中，在空載時間之後當(PWM_HS)信號自一低狀態轉變至一高狀態時，一接通脈衝可由接通脈衝產生器2260產生。此可將(L_SHIFT1)節點電壓拉動為低達一短暫時間週期。在又一些實施例中，此信號可由位準移位1接收器電路2910反相且一短暫高信號將被發送至上拉電晶體2960，該上拉電晶體將把狀態儲存電容器2955充電至一高狀態。上述情形可在將接通高側電晶體2125之高側電晶體驅動器2130之輸入處導致一對應高信號。切換節點(Vsw) 2145電壓可保持接近於(V+) 2135 (亦即，幹線電壓)。狀態儲存電容器2955電壓可在此時間期間保持處於一高狀態，此乃因不存在放電路徑。 在又一些實施例中，在接通脈衝期間，自舉電容器2110可透過第一位準移位電晶體2203放電。然而，由於時間週期相對短，因此自舉電容器2110可不會如其在第一位準移位電晶體2203於(PWM_HS)信號之整個持續時間期間接通之情況下(如在圖1中之半橋電路100中之情形)放電那般放電。更具體而言，在某些實施例中，上述情形可導致UVLO接合之切換頻率為相對低於圖1中之半橋電路100中值之一值。 在某些實施例中，當(PWM_HS)信號自一高狀態轉變至一低狀態時，一關斷脈衝可由關斷脈衝產生器2270產生。此可將(L_SHIFT2)節點電壓拉動為低達一短暫時間週期。此信號可由位準移位2接收器電路2920反相且一短暫高信號將被發送至下拉電晶體2965，該下拉電晶體將把狀態儲存電容器2955放電至一低狀態。上述情形將在將關斷高側電晶體2125之高側電晶體驅動器2130之輸入處導致一低信號。在又一些實施例中，狀態儲存電容器2955電壓可在此時間期間保持處於一低狀態，此乃因其不具有放電路徑。 在一項實施例中，由於電路2100中之關斷程序不涉及透過一高值上拉電阻器為位準移位節點電容器充電，因此關斷時間可相對短於圖1中之半橋電路100。在又一些實施例中，高側電晶體2125接通及關斷程序可藉由接通實質上類似位準移位電晶體2203、2205來控制，因此接通及關斷傳播延遲可實質上類似。此可導致不需要一上拉觸發電路及/或一上拉電晶體(如在圖1之半橋電路100中所使用的兩者)。 ESD電路 現在參考圖34，在某些實施例中，一或多個接腳(亦即，自一電子封裝內之一半導體裝置至電子封裝上之一外部端子之連接)可採用一靜電放電(ESD)箝位器電路來保護電路。以下實施例圖解說明可用於本文中所揭示之一或多個實施例以及可需要ESD保護之其他實施例中之一或多個接腳上之ESD箝位電路。在又一些實施例中，本文中所揭示之ESD箝位電路可用於基於GaN之裝置上。 圖解說明一靜電放電(ESD)箝位器電路3400之一項實施例。ESD箝位器電路3400可具有採用由增強型電晶體製成之一或多個源極隨耦器級3405之一組態。每一源極隨耦器級3405可具有連接至一毗鄰源極隨耦器級之一源極3406之一閘極3407。在圖34中所圖解說明之實施例中，採用四個源極隨耦器級3405，然而，在其他實施例中，可使用更少或更多個。電阻器3410耦合至源極隨耦器級3405之源極3407。 一ESD電晶體3415耦合至一或多個源極隨耦器級3405且可經組態以當曝露於一過電壓脈衝時傳導大於500 mA之一電流，如下文所論述。電阻器3410安置在ESD電晶體3415之源極3420與源極隨耦器級3405之每一源極3407之間。源極隨耦器級3405之汲極3408連接至ESD電晶體3415之汲極3425。最後源極隨耦器級之源極3407耦合至ESD電晶體3415之閘極3430。 在一項實施例中，ESD箝位器電路3400之一接通電壓可由源極隨耦器級3405之總數設定。然而，由於最後源極隨耦器級係具有一特定汲極3408至源極3407電壓及閘極3406至源極電壓之一電晶體，因此穿過最終電阻器3410之電流可係相對較大的且可跨越ESD電晶體3415導致一較大閘極3430至源極3420電壓。與其他ESD電路組態相比，此狀況可導致一相對大ESD電流能力且在某些實施例中一經改良洩漏效能。 在又一些實施例中，ESD箝位器電路3400可相對於電晶體大小及電阻值具有複數個自由度。在某些實施例中，ESD箝位器電路3400可能夠變得比其他ESD電路組態小。在其他實施例中，可藉由隨源極隨耦器3405變得較接近於ESD電晶體3415而遞增地增加其大小來改良ESD箝位器電路3400之效能。在又一些實施例中，可用(舉例而言)空乏型電晶體、參考電流槽或參考電流源替換電阻器3410。 現在參考圖35，圖解說明類似於圖34中之ESD箝位器電路3400之一實施例，然而，ESD箝位器電路3500可具有呈一不同組態之電阻器，如下文更詳細論述。ESD箝位器電路3500可具有採用由一或多個增強型電晶體製成之一或多個源極隨耦器級3505之一組態。每一源極隨耦器級3505可具有連接至一毗鄰源極隨耦器級之一源極3507之一閘極3506。在圖35中所圖解說明之實施例中，採用四個源極隨耦器級3505，然而，在其他實施例中，可使用更少或更多個。電阻器3510耦合於毗鄰源極隨耦器級3505之源極3507之間。一ESD電晶體3515耦合至源極隨耦器級3505，其中電阻器3510安置在ESD電晶體3515之源極3520與一源極隨耦器級3505之源極3507之間。源極隨耦器級3505之汲極3508可耦合在一起且耦合至ESD電晶體3515之汲極3525。電子封裝 現在參考圖36及圖37，在某些實施例中，一或多個半導體裝置可安置在一或多個電子封裝中。電子封裝之無數封裝組態及類型可用且在本發明之範疇內。圖36圖解說明稱作為其內具有兩個半導體裝置之一四面扁平無引線電子封裝之一項實例。 電子封裝3600可具有一封裝基座3610，封裝基座具有由一或多個端子3620環繞之一或多個晶粒墊3615。在某些實施例中，封裝基座3610可包括一引線架而在其他實施例中其可包括一有機印刷電路板、一陶瓷電路或另一材料。 在圖36中所繪示之實施例中，一第一裝置3620經安裝至一第一晶粒墊3615且一第二裝置3625經安裝至一第二晶粒墊3627。在另一實施例中，第一裝置3620及第二裝置3625中之一或多者分別可安裝在經安裝至封裝基座3610之一絕緣體(未展示)上。在一項實施例中，該絕緣體可為一陶瓷或其他非導電材料。第一裝置3620及第二裝置3625分別藉助線接合3630或任何其他類型之電互連件(諸如例如可用於一覆晶應用中之覆晶凸塊或柱)電耦合至端子3640。線接合3630可在裝置接合墊3635之間延伸至端子3640，且在某些情形中延伸至晶粒墊3615、3627且在其他情形中延伸至一毗鄰裝置上之裝置接合墊3635。 現在參考圖37，展示電子封裝3600之一等角視圖。端子3640及晶粒附接墊3615及3627可安置在一外部表面上且經組態以附接至一印刷電路板或其他裝置。在又一些實施例中，端子3640及晶粒附接墊3615及3627可僅接達在電子封裝3600之內部內且其他連接可安置在電子峰值之外部上。更具體而言，某些實施例可具有內部電佈線且內部連接與外部連接之間不可存在一對一相關。 在又一些實施例中，第一裝置3620及第二裝置3625(參見圖36)分別及封裝基座3610之一頂部表面可由一非導電材料(諸如例如，一模製化合物)囊封。可使用無數其他電子封裝，諸如但不限於SOIC、DIPS、MCM及其他。此外，在某些實施例中，每一裝置可位於一單獨電子封裝中，而其他實施例可在一單個封裝內具有兩個或兩個以上電子裝置。其他實施例可在一或多個電子封裝內具有一或多個被動裝置。 大部分可製造GaN技術伴隨僅一種類型之GaN電晶體，增強型或空乏型。在一給定技術內具有兩個類別FET引起極大程序複雜性。因此，期望用於在僅一增強型GaN FET程序中進行製造之控制電路。控制電路之期望特性包含可整合性、軌至軌驅動能力以及上拉裝置與下拉裝置不同時導通(此原本導致擊穿電流)。 圖1之高側電晶體驅動器130或在低側電晶體驅動器120中可包含用於驅動功率裝置125及115之此控制電路。 圖38係圖解說明驅動一功率開關裝置12320 (其可類似於圖1之功率裝置115)之一非反相軌至軌驅動器12310之一示意性電路圖。在此實施例中，緩衝器12310係由整合於相同GaN基板上之GaN FET形成，具有軌至軌驅動能力，且經組態以防止擊穿電流。驅動器12310可包含本文中別處所論述之邏輯閘之特徵。 圖39係圖解說明驅動一功率開關裝置12550 (其可類似於圖1之功率裝置115)之一非反相軌至軌驅動器12500之一示意性電路圖。在此實施例中，驅動器12500係由整合於相同GaN基板上之GaN FET形成，具有軌至軌驅動能力，且經組態以防止擊穿電流。 驅動器12500包含第一級12510、第二級12520以及緩衝器級12530。在此實施例中，第一級12510及第二級12520係反相的，且各自包含一反相器及一緩衝器。緩衝器級12530具有上拉FET及下拉FET。驅動器12500之反相器、緩衝器以及緩衝器級12530可包含本文中別處所論述之邏輯閘之特徵。 圖40係經組態以驅動一功率開關裝置11850 (其可類似於圖1之功率裝置115)之一驅動電路11800之一示意圖。驅動電路11800包含反相器11810、下拉FET 11820以及電阻器11830。在某些實施例中，驅動電路11800及功率裝置11850整合在一單個GaN裝置中。舉例而言，驅動電路11800及功率裝置11850可形成於相同GaN基板上。驅動電路11800連接至電源供應器Vdd且功率裝置11850可連接至Vdd或一單獨電源供應器。 反相器11810可具有本文中別處所論述之邏輯閘中之一或多者之特徵。 在此電路中，反相器11810將輸入反相並驅動下拉FET 11820之閘極。輸入亦透過串聯連接延遲元件11830連接至下拉FET 11820之汲極以及功率裝置11850之閘極。 延遲元件11830及反相器11810可經組態使得在將反相輸入信號施加至下拉FET 11820之閘極之後將輸入信號施加至功率裝置11850之閘極。在某些實施例中，延遲元件可經組態使得在接通下拉FET 11820之後將輸入之高至低轉變施加至功率裝置11850之閘極。在某些實施例中，延遲元件11830可經組態以延遲反相輸入信號之低至高轉變使得在一功率上拉裝置(未展示)之閘極關斷之後將該等轉變施加至功率裝置11850之閘極。在某些實施例中，驅動電路11800可經組態以防止功率裝置11850在其關斷暫態期間之dv/dt誘發的非所要接通。在某些其他實施例中，驅動電路11800可經組態以增加功率裝置11850之關斷速度。 在某些實施例中，延遲元件11830包含一串聯電阻器。在某些實施例中，延遲元件11830包含一數位緩衝器。 圖41及圖42係圖解說明驅動電路11800之經模擬波形之波形圖。 圖43係經組態以驅動功率開關裝置12150 (其可類似於圖1之功率裝置115)之一驅動器12100之一示意圖。驅動電路12100包含緩衝器12110、下拉FET 12120、延遲元件12130、反相器12140及ESD箝位器12160。在某些實施例中，驅動電路12100及功率裝置12150整合於一單個GaN裝置中。舉例而言，驅動電路12100及功率裝置12150可各自包含形成於相同GaN基板上之GaN FET。驅動電路12100連接至電源供應器Vdd且功率裝置12150可連接至Vdd或一單獨電源供應器。 緩衝器12110可具有本文中別處所論述之邏輯閘中之一或多者之特徵。 在此電路中，緩衝器12110驅動下拉FET 12120之閘極。輸入亦連接至反相器12140，該反相器之輸出透過串聯連接延遲元件12130連接至下拉FET 12120之汲極及功率裝置12150之閘極。 延遲元件12130、反相器12140及緩衝器12110可經組態使得在將輸入信號施加至下拉FET 12120之閘極之後將反相輸入信號施加至功率裝置12150之閘極。在某些實施例中，延遲元件及反相器可經組態使得在接通下拉FET 12120之後將反相輸入信號之高至低轉變施加至功率裝置12150之閘極。在某些實施例中，延遲元件12130可經組態以延遲反相輸入信號之低至高轉變使得在一功率上拉裝置(未展示)之閘極關斷之後將該等轉變施加至功率裝置12150之閘極。在某些實施例中，驅動電路12100可經組態以防止功率裝置12150在其關斷暫態期間之dv/dt誘發的非所要接通。在某些實施例中，驅動電路12100可經組態以增加功率裝置12150之關斷速度。 在某些實施例中，延遲元件12130包含一串聯電阻器。在某些實施例中，延遲元件12130包含一數位緩衝器、一電流槽或一空乏型FET。 在某些實施例中，緩衝器12110包含一系列偶數數目個反相器(或反相器/緩衝器)。在某些實施例中，緩衝器12110包含一源極隨耦器電路，諸如圖44中所展示之源極隨耦器電路。 在某些實施例中，靜電放電(ESD)箝位器12160經組態以在其端子之間的電壓差大於一最小臨限值之條件下導通。在某些實施例中，ESD箝位器12160經組態以回應於跨越其端子顯現之一快速上升(例如，~1ns上升時間)電壓或電流脈衝而導通。 圖45係根據某些實施例之一邏輯閘12800之一示意性方塊圖。在某些實施例中，邏輯閘12800可(舉例而言)用於或用作分別圖38、圖39及圖43之驅動器12310、12500及12100中之一或多者。 邏輯閘12800包含下拉裝置12802、上拉裝置12804及控制電路12806。邏輯閘12800經組態以基於輸入Vin處之一或多個電壓輸入在輸出節點Vout處產生一電壓。 下拉裝置12802經組態以根據輸入Vin處之一或多個接地參考電壓將電流自輸出節點Vout有條件地傳導至接地。在某些實施例中，下拉裝置12802可在小於100奈秒內接通。另外，上拉裝置12804經組態以根據來自控制電路12806之一控制輸入將電流自接地參考供應電壓Vdd有條件地傳導至輸出節點Vout。控制電路12806經組態以至少部分地基於Vin處之一或多個電壓輸入而產生控制輸入。 在某些實施例中，Vdd之電壓不同於(舉例而言，大於或小於)提供電流至(舉例而言)控制電路或上一個邏輯閘之一電源供應器之電壓。 圖46係一反相器10200之一實施例之一示意性電路圖，該反相器係邏輯閘12800之一實施方案。如所展示，反相器10200包含下拉FET 10202，該下拉FET在其閘極處接收至反相器10200之一輸。另外，反相器10200包含上拉FET 10204。此外，反相器10200包含控制電路，控制電路包括電容器FET 10206及二極體連接FET 10208。反相器10200之輸出節點連接至下拉FET 10202、上拉FET 10204及電容器FET 10206。 在反相器10200中，當Vin斜線上升高達大於下拉FET 10202之臨限值電壓(Vth)之一電壓時，下拉FET 10202接通。此致使將輸出電壓驅動至接地，且透過二極體連接FET為電容器FET 10206充電至等於Vdd - Vth之一電壓。上拉FET 10204之閘極處之電壓等於Vdd - Vth，該電壓足以正好接通上拉FET 10204，但上拉FET 10204經定大小以使得其在下拉FET 10202傳導期間不將輸出拉動為高。此對應於圖47中所展示之Vout之高至低暫態。 當Vin斜線上升低於Vth時，下拉FET 10202關斷。此致使輸出電壓朝向最大電壓Vdd上升，此乃因上拉FET 10204仍導通。此將在電容器FET 10206之底板處引起一正向dv/dt。由於電荷注入或電容耦合，電容器FET 10206之頂板處亦將發生dv/dt。若如與頂板處之其他電容相比，電容器FET 10206具有足夠大電容，則電容器FET 10206之頂板處之dv/dt將類似於電容器FET 10206之底板處之dv/dt。電容器FET 10206之頂板處之正向dv/dt將上拉FET 10204之閘極電壓增加(舉例而言)到至少大於一臨限值電壓超過Vdd之一電壓。在某些實施例中，上拉FET 10204之閘極電壓增加至大約2*Vdd-Vth。此導致輸出節點處之正向dv/dt。輸出電壓斜線上升高達接近或等於最大電壓Vdd之一電壓。二極體連接FET 10208在此週期期間經逆向加偏壓且將不允許電容器電壓之放電。此對應於圖48中所展示之Vout之低至高暫態。 當Vin斜坡上升低於Vth且具有緩慢之一dv/dt時，下拉FET 10202緩慢關斷。此致使輸出電壓朝向Vdd緩慢上升。此將在電容器FET 10206之底板處引起一緩慢正向dv/dt。由於底板處之緩慢dv/dt，電容器FET 10206之頂板處之dv/dt亦將至少由於電荷洩漏而係緩慢的。電容器FET 10206之頂板處之緩慢正向dv/dt可不實質上增加上拉FET 10204之閘極電壓。此致使上拉FET 10204之閘極電壓實質上保持達Vdd-Vt。輸出電壓因此斜線上升高達接近或等於Vdd - 2Vt之一電壓。 因此，由於電容耦合，反相器10200之高輸出取決於高至低電壓轉變之輸入變動率。針對大於一臨限值之轉變，上拉FET 10204之閘極電壓如上文所論述增加至(舉例而言)大約2*Vdd-Vth。因此，反相器10200之高輸出實質上等於Vdd。然而，針對小於臨限值之轉變，反相器10200之高輸出小於Vdd，此乃因，針對較緩慢轉變，上拉FET 10204之閘極電壓因電容耦合而未充分增加。針對小於一第二臨限值之轉變，反相器10200之高輸出實質上等於Vdd - 2Vth。臨限值取決於反相器10200之裝置之電容及臨限值電壓。 在某些實施例中，使用一肖特基二極體或另一二極體替代二極體連接FET 10208。在某些實施例中，二極體連接FET 10208包含多個二極體連接FET，或多個肖特基或其他二極體。 由於高至低暫態及低至高暫態係由導通之FET引起，因此與一簡單電阻器上拉組態相比，反相器10200之傳播延遲可大為減少。在某些實施例中，暫態可為更對稱的。 在某些實施例中，跨越上拉FET 10202及下拉FET 10204之汲極至源極之電壓係約6 V至12 V。因此，上拉FET 10202及下拉FET 10204可經構造有比較高電壓FET小得多之一佔用面積。電容器FET 10206及二極體連接FET 10208亦經歷相對低電壓，且因此可構造有比較高電壓FET小得多之一佔用面積。低電壓(LV) FET可以與較高電壓FET相同之程序流程可靠地製造，僅具有一佈局改變。圖47及圖48中展示開關暫態。 反相器10200之一個缺點係當下拉FET 10202接通時，上拉FET 10204亦可接通(取決於跨越電容器之電壓)。此將導致具有部分取決於上拉FET 10202及下拉FET 10204之大小之一量值之擊穿電流。因此，若反相器10200欲驅動一大負載，則將使用相對大FET大小，且自電源供應器(Vdd)汲取之電流可為顯著的。 圖49係一反相器10500之一實施例之一示意性電路圖，該反相器係邏輯閘12800之一實施例。反相器10500包含下拉FET 10510及電流限制電阻器10512。 在圖49之實施例中，下拉FET 10510在其閘極處連同下拉FET 10502接收輸入電壓。因此用下拉FET 10502將下拉FET 10510接通。此將確保上拉FET 10504之閘極在下拉FET 10502接通時從不變得超過Vth。另外，上拉FET 10504之接通係由關斷下拉FET 10502之相同信號觸發。此確保無上拉FET 10504及下拉FET 10502兩者同時接通時之情況。電阻器10512與下拉FET 10502串聯且確保自Vdd汲取之電流有限。此實施例導致自Vdd汲取之電流與反相器效能之間的一更好最佳化。 替代實施例包含一下拉FET且不包含一有限電阻器。在此等實施例中，二極體連接FET 10508可具有相對減小大小以限制其電流。 圖50係一反相器10600之一實施例之一示意性電路圖，該反相器係邏輯閘12800之一實施方案。反相器10600包含與下拉FET 10610串聯之電阻器10612及10614。電阻器10612及10614之大小及相對大小可經確定以便使電流與開關速度之間的折衷最佳化。 替代實施例包含一下拉FET且不包含電阻器10612。 反相器10600還包含選用電阻器10616，該選用電阻器可經定大小(舉例而言)以管理高至低輸出電壓轉變之dv/dt，舉例而言，以匹配低至高輸出電壓轉變之dv/dt。 在某些實施例中，一或多個二極體可放置在上拉FET 10104與反相器輸出節點之間。此導致向下位準移位一或多個二極體壓降之一反相器高輸出。該等二極體可為(舉例而言)肖特基二極體或二極體連接FET。高位準移位輸出電壓可(舉例而言)等於Vdd (供應電壓) - V (二極體)。 在某些實施例中，一或多個二極體可放置在下拉FET 10602與反相器輸出節點之間。此導致向上位準移位一或多個二極體壓降之一反相器低輸出。二極體可為(舉例而言)肖特基二極體或二極體連接FET。位準移位低輸出電壓可(舉例而言)等於V (二極體)。 在某些實施例中，一或多個二極體可放置在上拉FET與反相器輸出節點之間，且一或多個二極體可放置在下拉FET與反相器輸出節點之間。舉例而言，此等實施例可具有自Vdd-V(二極體)擺幅至V(二極體)之一輸出電壓。 圖51係一反相器11400之一實施例之一示意性電路圖，該反相器係邏輯閘12800之一實施方案。反相器11400包含下拉裝置11402、上拉裝置11404及控制電路，該控制電路包含下拉FET 11422、11424及11426，電容器FET 11430及11440、二極體FET 11428及11438、電阻器11432、上拉FET 11434及導通FET 11436。 在圖51之實施例中，下拉FET 11402在其閘極連同下拉FET 11422接收輸入電壓。回應於一高輸入，下拉FET 11402接通且輸出經拉動至接地。另外，下拉FET 11422接通且導通FET 11436藉由下拉FET 11426關斷以使得上拉FET 11404之閘極經拉動至接地以防止擊穿電流。 回應於一低輸入，下拉FET 11402及11422關斷。另外，導通FET 11436藉由上拉FET 11434之閘極之電容耦合上拉而接通。另外，導通FET 11436之汲極電壓因電容耦合而上拉，如別處所論述。另外，上拉裝置11404之閘極係根據別處參考類似電路所論述之原理由控制電路驅動。結果係上拉FET 11404將輸出驅動至Vdd。 在此實施例中，使用一經主動控制電晶體(導通FET 11436)來將上拉FET 11404之閘極選擇性連接至電容器FET 11440之頂板。因此，與在使用(舉例而言)一電阻器而非經主動控制電晶體之條件下之情形相比，電容器FET 11440可驅動一較大電容負載。因此，上拉FET 11404可為更大的以提供更多電流至輸出Vout。因此，針對正轉變，導通FET 11436充當至一緩衝器之一低電容輸入，該緩衝器由一反相器驅動，且具有基於上拉FET 11404之一電流驅動能力，其中上拉FET 11404之電流驅動能力大於驅動反相器之電流驅動能力。 在所圖解說明實施例中，控制電路包含類似於或相同於圖49之反相器10500之特徵。在某些實施例中，控制電路包含類似於或相同於一不同反相器組態之特徵。 圖52係一緩衝器12400之一實施例之一示意性電路圖，該緩衝器係邏輯閘12800之一實施方案。緩衝器12400提供一非反相軌至軌輸出且包含第一反相器12410及第二反相器12420。 第一反相器12410包含FET 12412及電阻器12414。在某些實施例中，可使用其他反相邏輯閘。 第二反相器12420包含下拉裝置FET 12442、上拉裝置FET 12444及控制電路，該控制器包括FET 12422、電阻器12424、電容器12425、二極體連接FET 12434、電阻器12436及FET 12432。 回應於Vin為低，第一反相器12410之輸出為高，此接通下拉裝置FET 12442，從而致使輸出變低。此外，第一反相器12410之輸出為高致使FET 12432將上拉裝置FET 12444之閘極拉動為低，此關斷FET 12444。此外，在Vin為低之情況下，FET 12422及二極體連接FET 12434致使電容器經充電至Vdd-Vth。 回應於Vin轉變為高，第一反相器12410之輸出轉變為低，關斷下拉裝置FET 12442及FET 12432分別允許上拉裝置FET 12444之輸出及閘極變高。另外，FET 12422關斷，允許在其汲極處之電壓變高。此致使電容器12425透過電阻器12436將電荷注入至上拉裝置FET 12444之閘極上，藉此致使上拉裝置FET 12444之閘極變得高於Vdd (例如，大約2*Vdd-Vth)。回應於其閘極電壓，上拉裝置FET 12444將輸出驅動至Vdd。 在某些實施例中，用一或多個空乏型FET替換電阻器12436以增加電路回應速度。 圖53係一緩衝器13000之一實施例之一示意性電路圖，該緩衝器係邏輯閘12800之一實施方案。緩衝器13000亦係圖39之緩衝器12500之一實施方案。緩衝器13000提供一非反相軌至軌輸出且包含第一反相器13020及第二反相器13040。 第一反相器13020類似於圖51之反相器11400。在替代實施例中，其他反相器(舉例而言，本文中別處所論述之彼等反相器)可用於緩衝器13000中作為第一反相器。 第二反相器13040包含下拉裝置13042、上拉裝置13044及控制電路，該控制器包含下拉FET 13038、13032、13028及13022，上拉FET 13034及13024，導通FET 13046及13036，二極體FET 13045、13035及13025，電容器13047、13037及13027以及電阻器13021。 在此實施例中，下拉FET 13042在其閘極處連通下拉FET 13048接收輸入電壓。回應一高輸入，接通下拉FET 13042且將輸出拉動至接地。另外，接通下拉FET 13048且藉由下拉FET 13048關斷上拉FET 13044以防止擊穿電流。 回應於一低輸入，關斷下拉FET 13042及13048。另外，上拉裝置13044之閘極係根據別處參考類似電路所論述之原理由控制電路驅動。結果係上拉FET 13044將輸出驅動至Vdd。 在某些實施例中，電容器大小可隨控制電路之其他元件之大小按比例調整。 在某些實施例中，一二極體(或一二極體堆疊)可在輸出級上放置於上拉FET 13044與下拉FET 10342之間以視需要形成位準移位電壓，如上文所論述。 在替代實施例中，其他反相器(舉例而言，本文中別處所論述之彼等反相器)可用於緩衝器13000中作為第二反相器。 如所展示，緩衝器13000具有二極體連接emode FET 13045、13035及13025，該等二極體連接emode FET分別供應電流以在各別下拉FET 13042、13032及13022接通時為電容器FET 13047、13037及13027充電。當電容器FET 13047、13037及13027分別注入電荷至上拉FET 13044、13034及13024之閘極上時，二極體連接emode FET 13045、13035及13025分別由於經逆向加偏壓而呈現自電容器FET 13047、13037及13027至Vdd之高阻抗路徑。因此，電流不自電容器FET 13047、13037及13027流動至Vdd且電容器FET 13047、13037及13027實質上維持其電荷。 圖54係一緩衝器13100之一實施例之一示意性電路圖，該緩衝器係邏輯閘12800之一實施方案。緩衝器13100亦係圖39之緩衝器12500之一實施方案且類似於圖53之緩衝器13000。緩衝器13100提供一非反相軌至軌輸出並包含分別類似於圖53之第一反相器13020及第二反相器13040之第一反相器13120及第二反相器13140。 替代緩衝器13000之二極體連接FET 13045、13035及13025，緩衝器13100具有上拉FET 13145。如所展示，上拉FET 13145之閘極係由反相器13120驅動。如本文中別處所論述，驅動上拉FET 13145之反相器13120之輸出可經驅動至實質上高於Vdd之一電壓，舉例而言，至少大於Vdd + Vth，諸如2*Vdd-Vth。因此，在其閘極處於大於Vdd + Vth之電壓之情況下及在下拉FET 13142接通之情況下，上拉FET 13145將電容器FET 13147充電至Vdd。因此，上拉FET 13144之閘極電壓在緩衝器13100輸出為高時由電容器FET 13147充電至大約2*Vdd。 在某些實施例中，用於一邏輯閘之上拉位置之一電源供應器之電壓不同於(舉例而言，大於或小於)控制電路之或至上一個邏輯閘之一電源供應器之電壓。 圖55係一緩衝器13150之一實施例之一示意性電路圖，該緩衝器係邏輯閘12800之一實施方案。緩衝器13150亦係圖39之緩衝器12500之一實施方案且類似於圖53之緩衝器13000。緩衝器13150提供一非反相軌至軌輸出且包含類似於圖39及圖53之緩衝器12500及13000之電路元件及功能特徵。 緩衝器13150亦包含上拉FET 13180及二極體FET 13190兩者。上拉FET 13180類似於圖54之上拉FET 13145，且二極體FET 13190類似於圖53之二極體FET 13025、13035及13045。此組態確保即使一閘極信號用於上拉FET 13180，二極體FET 13190仍提供一電流路徑以為電容器充電。 緩衝器13150亦包含跨越FET 13165之閘極及源極連接之一狀態保持電容器13160。狀態保持電容器13160有助於FET 13165之閘極與源極之間的電壓差更穩定。FET 13165之閘極至源極電流洩漏跨越FET 13165之閘極及源極造成一電壓降。然而，狀態保持電容器13160之使用減少洩漏電流對跨越FET 13165之閘極及源極之電壓之影響。 在某些實施例中，本文中所論述之其他實施例跨越一或多個FET之閘極及源極使用一或多個狀態保持電容器。舉例而言，在某些實施例中，用於驅動一電容器以增加驅動FET之閘極電壓之至少一個FET具有跨越其閘極及源極之一狀態保持電容器。 緩衝器13150亦包含反相器13175之輸出處之一狀態保持電阻器13170。狀態保持電阻器13170係至少有益的，此乃因狀態保持電阻器13170在緩衝器13150不作用達一實質上長持續時間之條件下致使反相器13175之輸出處之電壓處於一已知狀態，該緩衝器不作用達一實質上長持續時間之結果原本將係反相器13175之輸出處之電壓由於電荷洩漏或耦合而漂移至一未知狀態。 圖56係一緩衝器13200之一實施例之一示意性電路圖，該緩衝器係邏輯閘12800之一實施方案。緩衝器13200亦係圖39之緩衝器12500之一實施方案且類似於圖53之緩衝器13000。緩衝器13200提供一非反相軌至軌輸出且包含分別類似於圖53之第一反相器13020及第二反相器13040之第一反相器13220及第二反相器13240。 在此實施例中，緩衝器13200之某些部分之電源供應器係由一第一電源供應器Vcc供電，且緩衝器13200之其他部分係由一第二電源供應器Vdd供電，其中Vcc大於Vdd。舉例而言，Vcc可等於約10 V至15 V且Vdd可等於5 V至7 V。另外，FET中之某些FET可經構建以耐受跨越其之10 V至15 V，而其他FET並未經構建以耐受跨越其之10 V至15 V。舉例而言，並未經構建以耐受跨越其之10 V至15 V之彼等FET可由於其較大速度或跨導而被使用。緩衝器13200使用連接至節點13201之一或多個較低電壓FET。因此，應防止節點13201達到可損壞較低電壓FET之電壓位準。 緩衝器13200使用防止節點13201變得高於(舉例而言) Vdd + 3Vth之二極體連接FET 13205。在其他實施例中，使用不同數目個二極體連接FET。舉例而言，可使用1個、2個、4個或4個以上二極體連接FET。另外，可在其他邏輯閘中(舉例而言，在類似於箝位器13205之示意性位置中)使用類似於箝位器13205之箝位器。 圖57係一緩衝器13300之一實施例之一示意性電路圖，該緩衝器係邏輯閘12800之一實施方案。緩衝器13300提供一非反相軌至軌輸出且具有本文中所論述之其他電路之特性。 在此實施例中，緩衝器13300之某些部分之電源供應器係由一第一電源供應器Vdd供電，且緩衝器13300之其他部分係由一第二電源供應器Vcc供電，其中Vcc大於Vdd。舉例而言，Vcc可等於約10 V至15 V且Vdd可等於5 V至7 V。另外，FET中之某些FET可經構建以耐受跨越其之10 V至15 V，而其他FET並未經構建以耐受跨越其之10 V至15 V。舉例而言，並未經構建以耐受跨越其之10 V至15 V之彼等FET可由於其較大速度或跨導而被使用。 在此實施例中，輸出級係用較高電壓電源供應器Vcc驅動。緩衝器13300類似於本文中所闡述之其他電路起作用。舉例而言，當輸出經驅動至Vcc時，上拉FET 13310之閘極電壓經電容耦合至大約Vdd + Vcc。 其他邏輯閘(諸如「反或」及「反及」閘)可形成為上文所論述之邏輯閘12800之實施例。舉例而言，圖58係一雙輸入「反或」邏輯閘11300之一示意性電路圖，該雙輸入「反或」邏輯閘係邏輯閘12800之一實施方案。如所展示，「反或」閘11300包含一下拉裝置，該下拉裝置包括分別在其閘極處接收至「反或」閘11300之一輸入之FET 11302a及11302b。「反或」閘11300亦包含上拉裝置FET 11304。「反或」閘11300之輸出節點連接至上拉FET 11304及電容器FET 11306。 「反或」閘11300進一步包含控制電路，該控制電路包括電容器FET 11306及二極體連接FET 11308，該電容器FET及二極體連接FET分別具有類似於上文參考圖46所闡述之電容器FET 10206及二極體連接FET 10208所闡述之功能性。「反或」閘11300之控制電路還包含上拉裝置控制FET 11310a及11310b。 「反或」邏輯功能係藉由下拉FET 11302a及11302b中之任一者達成，從而在輸入A或B中之任一者係一高邏輯位準之條件下致使輸出電壓變至接地同時上拉FET閘極控制FET 11310a及11310b回應於輸入A或B中之任一者處於高邏輯位準狀態中而關斷上拉FET 11304。另外，若輸入A及B兩者係一低邏輯位準，則二極體連接FET 11308及電容器FET 11306驅動上拉FET 11304之閘極電壓上升，從而致使輸出變至Vdd同時下拉FET 11302a及11302b因輸入A及B兩者處於低邏輯位準狀態而被關斷。 另外，「反或」閘11300包含選用電阻器11312，其具有類似於上文參考圖50所闡述之電阻器10612之功能性。 在替代實施例中，邏輯閘12800之一「反及」閘實施方案可類似於「反或」閘11300。舉例而言，一「反及」邏輯閘可藉由以下步驟來形成：1)在輸出與接地之間串聯而非並聯連接下拉FET 11302a及11302b，及2)在上拉FET 11304之閘極與接地之間串聯而非並聯連接上拉FET閘極控制FET 11310a及11310b。 圖59係一個三輸入「反及」邏輯閘11200之一示意性電路圖，該三輸入「反及」邏輯閘係邏輯閘12800之一實施方案。 如所展示，「反及」閘11200包含一下拉裝置，下拉裝置包括FET 11202a、11202b及11202c，該等FET分別在其閘極處接收至「反及」閘11300之一輸入。「反及」閘11300亦包含上拉裝置FET 11204。「反及」閘11200之輸出節點連接至上拉FET 11204及下拉FET 11202c。 「反及」閘11200進一步包含控制電路，控制電路包括電容器FET 11206及二極體連接FET 11208，該電容器FET及該二極體連接FET分別具有類似於上文參考圖46所闡述之電容器FET 10206及二極體連接FET 10208。「反及」閘11200之控制電路亦包含下拉FET 11210a、11210b、11210c、11222a、11222b、11222c、11230a、11230b及11230c。「反及」閘11200之控制電路亦包含上拉FET 11224、導通FET 11207、電阻器11227、二極體連接FET 11228及電容器FET 11226。 在某些實施例中，「反及」及「反或」邏輯閘包含上文(舉例而言)參考圖46及圖49至圖53所論述之反相器中之一或多者之一或多個特徵。 邏輯閘之某些實施例達成非對稱輸入遲滯，此由於用於一輸入自高轉變至低之輸入臨限值電壓之一增加而發送。圖60係一實例性反相器10700之一示意圖，該反相器係具有非對稱輸入遲滯之邏輯閘12800之一實施例。 反相器10700連接至遲滯FET 10706。遲滯FET 10706接收反相器10700之輸出，並產生連接至反相器輸入之一回饋信號。 遲滯係回饋信號之一結果。在此實施例中，遲滯FET 10706具有連接至反相器10700之輸出之一閘極端子，且透過包含電阻器10702及10704之一電阻分壓器將遲滯FET之汲極電壓回饋至輸入。因此，邏輯閘之輸入臨限值針對輸出自高變至低而增加。 類似遲滯FET及電阻分壓器可連接至其他邏輯閘或邏輯閘組合以具有類似非對稱輸入遲滯。針對具有多個輸入之邏輯閘或組合，每一輸入可具備包含一遲滯FET及一電阻分壓器之一單獨回饋電路。在某些實施例中，多個輸入之回饋電路共用一單個遲滯FET。 邏輯閘之某些實施例達成實質上對稱輸入遲滯，此由於用於一輸出自低轉變至高之輸入臨限值電壓之一增加或用於一輸出自高轉變至低之輸入臨限值電壓之一減少而發生。 圖61係一實例性緩衝器11100之一示意圖，該緩衝器係具有實質上對稱輸入遲滯之邏輯閘12800之一實施例。 緩衝器11100連接至由電阻器11102及11104形成之遲滯電阻分壓器。遲滯係回饋信號之一結果。在此實施例中，透過遲滯電阻分壓器將緩衝器11100之輸出回饋至輸入。因此，邏輯閘之輸入臨限值係針對輸出自低變至高而增加且針對輸出自高變至低而減少。 類似遲滯電阻分壓器可連接至其他邏輯閘或邏輯閘組合以具有類似對稱輸入遲滯。針對具有多個輸入之邏輯閘或組合，每一輸入可具備一單獨電阻分壓器。 在某些實施例中，一或多個空乏型(dmode)裝置可接合增強型(emode)裝置使用。 圖62係一反相器11600之一示意性電路圖，該反相器係具有一dmode上拉裝置11624之邏輯閘12800之一實施例。反相器11600之其他FET係emode裝置。 反相器11600包含下拉裝置FET 11642、上拉裝置FET 11644及控制電路，控制電路包含下拉FET 11643及11622、電容器FET 11626、二極體連接FET 11628、dmode FET 11624及電阻器11645。 如所展示，dmode上拉裝置11624使其閘極與其源極連接。在某些實施例中，dmode上拉裝置11624充當透過電容器FET 11626及電阻器11645將FET 11644之閘極驅動為高之一電流源。下拉FET 11622接收至反相器11600之輸入且透過電容器FET 11626及電阻器11645將FET 11644之閘極有條件地驅動為低。 如所展示，反相器11600之輸入驅動下拉FET 11642及11643之閘極。下拉FET 11643有條件地致使將上拉FET 11644之閘極電壓驅動至接地。另外，下拉FET 11642有條件地致使將反相器11600之輸出驅動至接地。另外，上拉FET 11644根據本文中別處所論述之原理及特徵致使將反相器11600之輸出驅動至Vdd。 圖62之實施例係使用一dmode FET之一邏輯閘之一實例。本文中所論述之其他邏輯閘及其他邏輯閘可(舉例而言)在與dmode上拉裝置11624對應之示意性位置中類似地使用一或多個dmode FET。 圖63係一反相器11700之一示意性電路圖，該反相器係具有一dmode上拉裝置11744之邏輯閘12800之一實施例。反相器11700之其他FET係emode裝置。 反相器11700包含下拉裝置FET 11742、dmode上拉裝置FET 11744、二極體連接FET 11743、並聯FET 11745及並聯FET閘極驅動電路，該並聯FET閘極驅動電路驅動並聯FET 11745之閘極。並聯FET閘極驅動電路包含下拉FET 11722及11723、電容器FET 11726、二極體連接FET 11728、上拉FET 11724及電阻器11725。並聯FET閘極驅動電路根據具有本文中別處所論述之類似特徵之邏輯閘操作。可替代地使用具有(舉例而言)本文中別處所論述之其他特徵之其他邏輯閘。 回應於一低輸入，藉由流動穿過dmode FET 11744之電流以及二極體連接FET 11743及並聯FET 11745 (其係由並聯FET閘極驅動電路接通)之並聯連接將反相器11700之輸出充電至Vdd。 回應於一高輸入，藉由流動穿過下拉FET 11742之電流將反相器11700之輸出驅動至接地，且至Vdd之上拉電流路徑因並聯FET 11745被並聯FET閘極驅動電路關斷且因二極體連接FET 11743之臨限值電壓之總和大於或等於dmode FET 11744之夾斷電壓而中斷。 在某些實施例中，二極體連接FET 11743被忽略。在此等實施例中，藉由流動穿過dmode FET 11744及並聯FET 11745之電流將反相器11700之輸出驅動至Vdd。 在某些實施例中，替代一單個二極體連接FET 11728，串聯連接多個二極體連接FET。 圖64係圖解說明驅動功率開關裝置12650之一邏輯閘12600之一輸出部分之一示意性電路圖。邏輯閘12600係參考圖45所論述之邏輯閘12800之一實施例。邏輯閘12600包含下拉FET 12602、上拉FET 12604及下拉FET 12610。所圖解說明之FET係使用實質上同時形成FET之處理技術形成於一單個基板上。 圖65圖解說明與圖64之電路相關聯之開關波形。 圖66係經組態以產生與一輸入信號之轉變對應之脈衝之一脈衝產生器10800之一示意性電路圖。脈衝產生器10800包含反相器10802及10804，該等反相器分別驅動脈衝電路10806及10808。 脈衝電路10806及10808回應於其輸入處之低至高轉變而產生高脈衝。回應於低至高輸入轉變，電容器10814及10816分別將緩衝器10818及10820之輸入處之電壓上拉至高位準。緩衝器10818及10820之輸入保持為高直至透過電阻器10810及10812將電容器10814及10816上之電荷放電使得緩衝器10818及10820之輸入減少至低位準為止。脈衝之持續時間取決於電阻器10810及10812以及電容器10814及10816之值。 因此，脈衝產生器10800回應於其輸入處之一正轉變而產生一正「接通脈衝」，且回應於其輸入處之一負轉變而產生一正「關斷脈衝」。 圖67係由反相器10950驅動之一脈衝產生器10900之一示意性電路圖。脈衝產生器10900經組態以產生與一輸入信號之轉變對應之脈衝。脈衝產生器具有類似於圖67之脈衝產生器10800之特徵。另外，脈衝產生器10900包含emode電晶體10920及延遲元件10922。 Emode電晶體10920經組態將輸入下拉至緩衝器10924。在某些實施例中，emode電晶體10920確保將至緩衝器10924之輸入完全拉動至接地。在某些實施例中，emode電晶體10920致使脈衝之結束係延遲元件10922之正轉變之結果。在此等實施例中，脈衝係回應於反相器10950之輸入處之一負轉變而產生且具有由延遲元件10922之延遲之持續時間判定之一持續時間。 在某些實施例中，可用一dmode電晶體11026及一emode疊接電晶體11028替換emode電晶體，舉例而言，如圖68中所展示。 本文中所論述之電路中之每一者包含一或多個發明特徵。電路之各個特徵可接合所預期之特徵之組合應用於電路之其他實施例，但為簡潔起見未具體加以論述。 本文中所論述之裝置之各個態樣可以其他半導體技術實踐。舉例而言，本文中所論述之裝置之各個態樣可以矽、鍺、砷化鎵、碳化矽、有機物及其他技術實踐。 雖然已闡述本發明之各個實施例，但熟習此項技術者將明瞭，在本發明之範疇內之更多實施例及實施方案係可能的。因此，本發明不受除隨附申請專利範圍及其等效內容之外的限制。
100:電路/整合式半橋電力轉換電路 103:低側GaN裝置/低側裝置 104:基於GaN之低側電路/低側電路 105:高側GaN裝置/高側裝置 106:基於GaN之高側電路/高側電路 107:負載 110:自舉電容器 115:低側電力電晶體/低側電晶體 117:低側電晶體控制閘極 120:整合式低側電晶體驅動器 123:輸出 125:高側電力電晶體/高側電晶體 127:高側控制閘極 130:整合式高側電晶體驅動器 133:輸出 135:電壓源 137:汲極 140:源極 143:汲極 145:切換節點 147:源極 150:位準移位電路/低側控制電路 153:控制電路 155:起動電路 157:自舉電容器充電電路 160:屏蔽電容器 161:箝位器電路 203:第一位準移位電晶體 205:第二位準移位電晶體 207:第一位準移位電阻器 210:源極 213:閘極 215:汲極 217:位準移位驅動器電路 223:消隱脈衝產生器 225:自舉電晶體驅動電路 227:欠壓鎖斷電路 303:上拉電阻器 305:第一位準移位節點/第一輸出端子/輸出端子 505:第一級反相器 510:RC脈衝產生器 515:電容器 520:電阻器 525:第二反相器 530:第三反相器 535:緩衝器 600:波形 605:跡線 610:跡線 615:跡線 620:跡線 705:串聯延遲電阻器 730:反相器 735:第一緩衝器 805:第一反相器 810:緩衝器 815:第二反相器 820:第二緩衝器 825:第三緩衝器/最終緩衝器級 840:電阻分壓器 850:電晶體下拉 905:空乏型電晶體 906:閘極 907:源極 909:汲極 910:增強型低電壓電晶體 911:第一節點 912:第二節點/第二接面 913:中間節點 915:電流鏡 920:第一電流鏡電晶體 925:第二電流鏡電晶體 930:起動電晶體 935:停用電晶體/停用下拉電晶體 940:下拉電阻器 945:二極體箝位器 955:參考電壓電晶體 1050:基於GaN之增強型電晶體 1105:差動比較器 1110:向下位準移位器 1115:反相器 1120:電壓(VA) 1125:電壓(VB) 1205:高電壓二極體連接增強型電晶體/高電壓自舉二極體/自舉二極體 1210:高電壓自舉電晶體/電晶體/自舉電晶體 1300:自舉二極體及電晶體電路 1305:空乏型裝置 1310:增強型裝置 1410:第一位準移位接收器 1415:高側欠壓鎖斷電路 1420:第二位準移位接收器 1425:上拉觸發電路 1430:上拉電阻器 1435:上拉電晶體 1440:消隱電晶體 1505:增強型電晶體 1510:增強型電晶體 1515:增強型電晶體/電晶體/源極隨耦器電晶體 1520:三二極體連接電晶體箝位器/箝位器 1605:向下位準移位電路 1610:反相器電路 1615:增強型電晶體 1620:二極體連接電晶體箝位器/箝位器 1705:第一反相器 1710:第二反相器 1715:RC脈衝產生器 1720:閘極至源極箝位器 1805:向下位準移位器 1810:電阻器上拉反相器/反相器 1815:閘極至源極箝位器 1905:第一反相器級 1910:高側驅動級 2000:參考電壓產生電路/電路 2005:空乏型電晶體 2010:源極隨耦器電容器 2011:第一節點 2012:第二節點 2015:參考電壓電容器 2020:增強型低電壓電晶體 2025:高電壓二極體連接電晶體 2055:參考電壓電晶體 2100:半橋電路/電路/整合式半橋電力轉換電路 2103:低側GaN裝置/低側裝置 2105:高側GaN裝置/高側裝置 2107:負載 2110:自舉電容器 2115:低側電晶體 2117:低側控制閘極/低側電晶體控制閘極 2120:整合式低側電晶體驅動器 2123:輸出 2125:高側電晶體 2127:高側控制閘極/高側電晶體控制閘極 2130:整合式高側電晶體驅動器 2133:輸出 2135:電壓源 2137:汲極 2140:源極 2143:汲極 2145:切換節點 2147:源極 2150:位準移位電路/低側控制電路 2153:控制電路 2155:起動電路 2157:自舉電容器充電電路 2160:屏蔽電容器 2203:第一位準移位電晶體 2207:第一電阻器 2208:第二電阻器 2215:第二位準移位電晶體 2220:低側驅動電路/低側電晶體驅動電路 2223:消隱脈衝產生器 2225:高側電晶體/自舉電晶體驅動電路 2227:欠壓鎖斷電路 2250:反相器/緩衝器/反相器/緩衝器電路 2260:接通脈衝產生器 2270:關斷脈衝產生器 2275:反相器 2303:上拉電阻器 2305:第一輸出端子 2405:第一反相器級 2410:第一緩衝器級 2505:第一反相器級 2510:第一緩衝器級 2515:RC脈衝產生器 2520:第二反相器級 2525:第三反相器級 2530:第三緩衝器級 2603:RC脈衝產生器 2605:第一反相器級 2610:第二反相器級 2615:第一緩衝器級 2805:第一反相器級 2810:第一緩衝器級 2815:第二反相器級 2820:第二緩衝器級 2825:第三緩衝器級 2910:位準移位1接收器電路/位準移位1接收器 2915:高側欠壓鎖斷電路 2920:位準移位2接收器電路 2940:消隱電晶體 2955:狀態儲存電容器 2960:上拉電晶體 2965:下拉電晶體 2970:第一屏蔽電容器 2975:第二屏蔽電容器 3005:向下位準移位器 3010:第一反相器 3015:第二反相器 3020:第一緩衝器 3025:第三反相器 3030:第二緩衝器 3105:消隱脈衝產生器 3110:向下位準移位器 3115:第一反相器 3120:第二反相器 3120:第一緩衝器 3130:第三反相器 3135:第三緩衝器 3140:第三緩衝器 3205:向下位準移位器 3210:電阻器上拉反相器級 3305:第一反相器 3310:第一緩衝器 3315:第二反相器 3320:第二緩衝器 3325:第三緩衝器 3400:靜電放電箝位器電路 3405:源極隨耦器級 3406:閘極 3407:源極 3408:汲極 3410:最終電阻器 3415:靜電放電電晶體 3420:源極 3425:汲極 3430:閘極 3500:靜電放電箝位器電路 3505:源極隨耦器級 3506:閘極 3507:源極 3508:汲極 3510:電阻器 3515:靜電放電電晶體 3520:源極 3525:汲極 3600:電子封裝 3610:封裝基座 3615:晶粒墊/第一晶粒墊 3620:端子/第一裝置 3625:第二裝置 3627:第二晶粒墊/晶粒墊 3630:線接合 3635:裝置接合墊 3640:端子 10200:反相器 10202:下拉場效應電晶體 10204:上拉場效應電晶體 10206:電容器場效應電晶體 10208:二極體連接場效應電晶體 10500:反相器 10502:下拉場效應電晶體 10504:上拉場效應電晶體 10508:二極體連接場效應電晶體 10510:下拉場效應電晶體 10512:電流限制電阻器 10602:下拉場效應電晶體 10610:下拉場效應電晶體 10612:電阻器 10614:電阻器 10616:電阻器 10700:反相器 10702:電阻器 10704:電阻器 10706:遲滯場效應電晶體 10800:脈衝產生器 10802:反相器 10804:反相器 10806:脈衝電路 10808:脈衝電路 10810:電阻器 10812:電阻器 10814:電容器 10816:電容器 10818:緩衝器 10820:緩衝器 10900:脈衝產生器 10920:emode電晶體 10922:延遲元件 10924:緩衝器 10950:反相器 11026:dmode電晶體 11028:emode疊接電晶體 11100:緩衝器 11102:電阻器 11104:電阻器 11200:三輸入「反及」邏輯閘 11202a:場效應電晶體 11202b:場效應電晶體 11202c:場效應電晶體 11204:上拉裝置場效應電晶體 11206:電容器場效應電晶體 11207:導通場效應電晶體 11208:二極體連接場效應電晶體 11210a:下拉場效應電晶體 11210b:下拉場效應電晶體 11210c:下拉場效應電晶體 11222a:下拉場效應電晶體 11222b:下拉場效應電晶體 11222c:下拉場效應電晶體 11224:上拉場效應電晶體 11226:電容器場效應電晶體 11228:二極體連接場效應電晶體 11230a:下拉場效應電晶體 11230b:下拉場效應電晶體 11230c:下拉場效應電晶體 11300:「反及」閘 11302a:場效應電晶體 11302b:場效應電晶體 11304:上拉裝置場效應電晶體 11306:電容器場效應電晶體 11308:二極體連接場效應電晶體 11310a:上拉裝置控制場效應電晶體 11310b:上拉裝置控制場效應電晶體 11312:電阻器 11400:反相器 11402:下拉裝置 11404:上拉裝置 11422:下拉場效應電晶體 11424:下拉場效應電晶體 11426:下拉場效應電晶體 11428:二極體場效應電晶體 11430:電容器場效應電晶體 11432:電阻器 11434:上拉場效應電晶體 11436:上拉場效應電晶體 11438:二極體場效應電晶體 11440:電容器場效應電晶體 11600:反相器 11622:下拉場效應電晶體 11624:dmode上拉裝置/dmode場效應電晶體 11626:電容器場效應電晶體 11628:二極體連接場效應電晶體 11642:下拉裝置場效應電晶體 11643:下拉場效應電晶體 11644:上拉裝置場效應電晶體 11645:電阻器 11722:下拉場效應電晶體 11723:下拉場效應電晶體 11724:上拉場效應電晶體 11725:上拉場效應電晶體 11726:電容器場效應電晶體 11728:二極體連接場效應電晶體 11742:下拉裝置場效應電晶體 11743:二極體連接場效應電晶體 11744:dmode上拉裝置場效應電晶體 11745:並聯場效應電晶體 11800:驅動電路 11810:反相器 11820:下拉場效應電晶體 11830:電阻器 11850:功率開關裝置 12100:驅動器 12110:緩衝器 12120:下拉場效應電晶體 12130:延遲元件 12140:反相器 12150:功率裝置 12160:靜電放電箝位器 12310:非反相軌至軌驅動器/驅動器 12320:功率開關裝置 12410:第一反相器 12412:場效應電晶體 12414:電阻器 12420:第二反相器 12422:場效應電晶體 12424:電阻器 12425:電容器 12432:電阻器 12434:二極體連接場效應電晶體 12436:電阻器 12442:下拉裝置場效應電晶體 12444:上拉裝置場效應電晶體 12500:非反相軌至軌驅動器/驅動器 12510:第一級 12520:第二級 12530:緩衝器級 12550:功率開關裝置 12600:邏輯閘 12602:下拉場效應電晶體 12604:上拉場效應電晶體 12610:下拉場效應電晶體 12650:功率開關裝置 12800:邏輯閘 12802:下拉裝置 12804:上拉裝置 12806:控制電路 13000:緩衝器 13020:第一反相器 13021:電容器 13022:下拉場效應電晶體 13024:上拉場效應電晶體 13025:二極體場效應電晶體 13027:電容器 13028:下拉場效應電晶體 13032:下拉場效應電晶體 13034:上拉場效應電晶體 13035:二極體場效應電晶體 13036:導通場效應電晶體 13037:電容器 13038:下拉場效應電晶體 13040:第二反相器 13042:下拉裝置 13044:上拉裝置 13045:二極體場效應電晶體 13046:導通場效應電晶體 13047:電容器 13048:下拉場效應電晶體 13100:緩衝器 13120:第一反相器 13140:第二反相器 13142:下拉場效應電晶體 13145:上拉場效應電晶體 13147:電容器場效應電晶體 13150:緩衝器 13160:狀態保持電容器 13165:場效應電晶體 13170:狀態保持電阻器 13175:反相器 13180:上拉場效應電晶體 13190:二極體場效應電晶體 13200:緩衝器 13201:節點 13205:二極體連接FET/箝位器 13300:緩衝器 13310:上拉場效應電晶體 B_PULSE:消隱脈衝信號/消隱脈衝輸入 BLANK_FET:信號 BOOTFET_DR:閘極驅動信號/信號 HS_GATE:信號 Iref:參考電流/參考電流槽 INV:信號 L1_DR:高閘極信號/信號 L2_DR:信號 LS_GATE:閘極信號/信號 LS_HSG:信號 LS_NODE:第一輸出端子 LS_UVLO:低側欠壓鎖斷信號/信號 L_SHIFT1:信號/節點電壓 L_SHIFT2:信號/節點電壓 PD_FET:信號 PU_FET:信號 PULLUP_FET:信號 PULSE_OFF:輸入信號/關斷脈衝信號 PULSE_ON:輸入信號 PWM_LS:信號/低信號 PWM_HS:經脈衝寬度調變高側信號/高信號/信號 S_CAP:信號 START_Vcc:內部電壓 STP_LS:擊穿保護信號/信號 STP_LS1:信號 STP_LS2:信號 STP_HS:信號 UV_LS2:信號 Vboot:信號/最大電壓 Vcc:電壓 Vdd:電源供應器/接地參考供應電壓/最大電壓 Vdd_hs:源極電壓 Vdd_Ls:低側電壓 Vin:輸入 Vout:輸出節點 Vref:參考電壓 Vsw:切換節點電壓 V+:幹線電壓
圖1係根據本發明之一實施例之一半橋功率轉換電路之一簡化示意圖。 圖2係圖1中所圖解說明之低側控制電路內之電路之一簡化示意圖。 圖3係圖1中所圖解說明之第一位準移位電晶體之一示意圖。 圖4係圖1中所圖解說明之位準移位驅動器電路之一示意圖。 圖5係圖1中所圖解說明之消隱脈衝產生器電路之一示意圖。 圖6係圖5中所圖解說明之消隱脈衝產生器內之波形之一實例。 圖7係圖1中所圖解說明之自舉電晶體驅動電路之一示意圖。 圖8係圖1中所圖解說明之低側電晶體驅動電路之一方塊圖。 圖9係圖1中所圖解說明之起動電路之一示意圖。 圖10係可用作圖9之示意圖中之一二極體箝位器之系列二極體連接基於GaN之增強型電晶體。 圖11係圖1中所圖解說明之UVLO電路之一示意圖。 圖12係圖1中所圖解說明之自舉電容器充電電路之一示意圖。 圖13係與圖12中所圖解說明之電路相比之一替代自舉電容器充電電路之一示意圖。 圖14係圖1中所圖解說明之高側邏輯與控制電路之一示意圖。 圖15係圖14中所圖解說明之第一位準移位接收器電路之一示意圖。 圖16係圖14中所圖解說明之第二位準移位接收器電路之一示意圖。 圖17係圖14中所圖解說明之上拉觸發電路之一示意圖。 圖18係圖14中所圖解說明之高側UVLO電路之一示意圖。 圖19係圖14中所圖解說明之高側電晶體驅動器電路之一示意圖。 圖20係圖14中所圖解說明之一高側參考電壓產生電路之一示意圖。 圖21係根據本發明之另一實施例之一半橋功率轉換電路之一簡化示意圖。 圖22係圖21中所圖解說明之低側控制電路內之電路之一簡化示意圖。 圖23係圖22中所圖解說明之第一位準移位電晶體之一示意圖。 圖24係圖22中所圖解說明之反相器/緩衝器電路之一示意圖。 圖25係圖22中所圖解說明之接通脈衝產生器電路之一示意圖。 圖26係圖22中所圖解說明之關斷脈衝產生器電路之一示意圖。 圖27係圖22中所圖解說明之消隱脈衝產生器電路之一示意圖。 圖28係圖22中所圖解說明之低側電晶體驅動電路之一示意圖。 圖29係圖21中所圖解說明之高側控制電路內之電路之一簡化示意圖。 圖30係圖29中所圖解說明之位準移位1接收器電路之一示意圖。 圖31係圖29中所圖解說明之位準移位2接收器電路之一示意圖。 圖32係圖29中所圖解說明之高側UVLO電路之一示意圖。 圖33係圖29中所圖解說明之高側電晶體驅動器電路之一示意圖。 圖34係根據本發明之一實施例之一靜電放電(ESD)箝位器電路之一示意圖。 圖35係根據本發明之一實施例之一靜電放電(ESD)箝位器電路之一示意圖。 圖36係根據本發明之一實施例之一電子封裝之一部分之一圖解說明。 圖37係圖36之電子封裝之一圖解說明。 圖38係圖解說明驅動一功率開關裝置之一非反相軌至軌驅動器之一示意性電路圖。 圖39係圖解說明一非反相軌至軌驅動器之一示意性電路圖。 圖40係經組態以驅動一功率開關裝置之一驅動電路之一示意圖。 圖41及圖42係圖解說明圖40之驅動電路之經模擬波形之波形圖。 圖43係經組態以驅動功率開關裝置之一驅動器之一示意圖。 圖44係一源極隨耦器電路之一示意圖。 圖45係一邏輯閘之一示意性方塊圖。 圖46係一反相器之一實施例之一示意性電路圖。 圖47及圖48係圖46之反相器之波形圖。 圖49係一反相器之一實施例之一示意性電路圖。 圖50係一反相器之一實施例之一示意性電路圖。 圖51係一反相器之一實施例之一示意性電路圖。 圖52係一緩衝器之一實施例之一示意性電路圖。 圖53係一緩衝器之一實施例之一示意性電路圖。 圖54係一緩衝器之一實施例之一示意性電路圖。 圖55係一緩衝器之一實施例之一示意性電路圖。 圖56係一緩衝器之一實施例之一示意性電路圖。 圖57係一緩衝器之一實施例之一示意性電路圖。 圖58係一雙輸入「反或」邏輯閘之一示意性電路圖。 圖59係一三輸入「反及」邏輯閘之一示意性電路圖。 圖60係一反相器之一實施例之一示意性電路圖。 圖61係一緩衝器之一實施例之一示意圖。 圖62係一反相器之一實施例之一示意性電路圖。 圖63係一反相器之一實施例之一示意性電路圖。 圖64係圖解說明驅動一功率開關裝置之一邏輯閘之一輸出部分之一示意性電路圖。 圖65圖解說明與圖63之電路相關聯之開關波形。 圖66係一脈衝產生器之一實施例之一示意性電路圖。 圖67係一脈衝產生器之一實施例之一示意性電路圖。 圖68係一脈衝產生器之一實施例之一示意性電路圖。
100:電路/整合式半橋電力轉換電路
103:低側GaN裝置/低側裝置
104:基於GaN之低側電路/低側電路
105:高側GaN裝置/高側裝置
106:基於GaN之高側電路/高側電路
107:負載
110:自舉電容器
115:低側電力電晶體/低側電晶體
117:低側電晶體控制閘極
120:整合式低側電晶體驅動器
123:輸出
125:高側電力電晶體/高側電晶體
127:高側控制閘極
130:整合式高側電晶體驅動器
133:輸出
135:電壓源
137:汲極
140:源極
143:汲極
145:切換節點
147:源極
150:位準移位電路/低側控制電路
153:控制電路
155:起動電路
157:自舉電容器充電電路
160:屏蔽電容器
161:箝位器電路
BOOTFET_DR:閘極驅動信號/信號
HS_GATE:信號
Iref:參考電流/參考電流槽
LS_GATE:閘極信號/信號
PWM_LS:信號/低信號
PWM_HS:經脈衝寬度調變高側信號/高信號/信號
V+:幹線電壓
Vboot:信號/最大電壓
Vcc:電壓
Vdd_hs:源極電壓
Vref:參考電壓
Vsw:切換節點電壓

Claims (15)

  1. 一種半橋GaN電路，其包括：一低側電路，其包括：一低側開關，其包括一低側開關控制閘極，一第一源極，及一第一汲極；及一低側開關驅動器，其經組態成用以根據一第一輸入信號來控制該低側開關的一導電狀態；一高側電路，其包括：一高側開關，其包括一高側開關控制閘極，一第二源極，一第二汲極，其中該第二源極係連接至該第一汲極；及一高側開關驅動器，其參考至在該第二源極的一電壓，其中高側開關驅動器經組態成用以根據一第二輸入信號來控制該高側開關的一導電狀態；其中該高側開關驅動器經組態成用以防止該高側開關的一導電狀態的改變，以回應該第二源極的該電壓的電壓暫態；其中該低側電路進一步包括一位準移位電路，該位準移位電路經組態成用以接收該第二輸入信號並產生一位準移位信號，該位準移位信號經組態成用以控制該高側開關驅動器的一輸出狀態；及其中該高側電路進一步包括一接收器電路，該接收器電路經組態成用以接收該位準移位信號並且產生一接收器輸出信號，該接收器輸出信號經組態成用以控制該高側開關驅動器 的該輸出狀態。
  2. 如請求項1之半橋GaN電路，其中該低側開關驅動器包括一脈衝產生器，該脈衝產生器經組態成用以產生一脈衝，以回應使該低側開關變成非導電的一信號，而且傳輸該脈衝至該位準移位電路，以及該位準移位信號經組態成用以產生一消隱信號以回應接收到該脈衝。
  3. 如請求項2之半橋GaN電路，其中該接收器電路經組態成用以產生使該高側開關變成非導電的一信號以回應接收到該消隱信號。
  4. 如請求項1之半橋GaN電路，其中該位準移位信號包括一脈衝，該脈衝經產生以回應從一高邏輯狀態至一低邏輯狀態轉變的該第二輸入信號。
  5. 如請求項1之半橋GaN電路，其中該高側開關驅動器經組態成用以根據複數個脈衝來控制該高側開關的該導電狀態，而且其中該高側開關的開與關的時間持續時間是基於該等脈衝的持續時間。
  6. 如請求項1之半橋GaN電路，其中該高側電路進一步包括一觸發電路，該觸發電路經組態成用以引起該高側開關關閉以回應一第一電源供應器的一電壓，其中該第一電源供應器的該電壓參考至該第二源極的該電壓，而且其中該臨限值大於該第二源極的該電壓。
  7. 一種半橋GaN電路，其包括：一低側電路，其包括：一低側開關，其包括一低側開關控制閘極，一第一源極，及一第一汲極；及一低側開關驅動器，其經組態成用以根據一第一輸入信號來控制該低側開關的一導電狀態；一高側電路，其包括：一高側開關，其包括一高側開關控制閘極，一第二源極，一第二汲極，其中該第二源極係連接至該第一汲極；及一高側開關驅動器，其參考至在該第二源極的一電壓，其中高側開關驅動器經組態成用以根據複數個脈衝來控制該高側開關的一導電狀態，以及其中該高側開關的開與關的時間持續時間是基於該等脈衝的持續時間；其中該低側電路進一步包括一位準移位電路，該位準移位電路經組態成用以產生該等脈衝以回應一第二輸入信號；及其中該高側電路進一步包括一接收器電路，該接收器電路經組態成用以接收該等脈衝並且產生一接收器輸出信號，該接收器輸出信號經組態成用以根據該等脈衝來控制該高側開關驅動器的一輸出狀態。
  8. 如請求項7之半橋GaN電路，其中該低側開關驅動器包括一脈衝產生器，該脈衝產生器經組態成用以產生一低側脈衝，以回應使該低 側開關變成非導電的一信號，而且傳輸該低側脈衝至該位準移位電路，以及該位準移位電路經組態成用以產生一消隱信號以回應接收到該低側脈衝。
  9. 如請求項8之半橋GaN電路，其中該接收器電路經組態成用以產生使該高側開關變成非導電的一信號以回應接收到該消隱信號。
  10. 如請求項7之半橋GaN電路，其中該等脈衝的每一者經產生以回應從一高邏輯狀態至一低邏輯狀態轉變的該第二輸入信號。
  11. 一種半橋GaN電路，其包括：一低側電路，其包括：一低側開關，其包括一低側開關控制閘極，一第一源極，及一第一汲極；及一低側開關驅動器，其經組態成用以根據一第一輸入信號來控制該低側開關的一導電狀態；一高側電路，其包括：一高側開關，其包括一高側開關控制閘極，一第二源極，一第二汲極，其中該第二源極係連接至該第一汲極；及一高側開關驅動器，其參考至在該第二源極的一電壓，其中高側開關驅動器經組態成用以根據一第二輸入信號來控制該高側開關的一導電狀態；及一觸發電路，該觸發電路經組態成用以引起該高側開關關 閉以回應一第一電源供應器的一電壓，其中該第一電源供應器的該電壓參考至該第二源極的該電壓，而且其中該臨限值大於該第二源極的該電壓；其中該低側電路進一步包括一位準移位電路，該位準移位電路經組態成用以接收該第二輸入信號並產生一位準移位信號，該位準移位信號經組態成用以控制該高側開關驅動器的一輸出狀態。
  12. 如請求項11之半橋GaN電路，其中該高側電路進一步包括一接收器電路，該接收器電路經組態成用以接收該位準移位信號並且產生一接收器輸出信號，該接收器輸出信號經組態成用以控制該高側開關驅動器的該輸出狀態。
  13. 如請求項12之半橋GaN電路，其中該低側開關驅動器包括一脈衝產生器，該脈衝產生器經組態成用以產生一脈衝，以回應使該低側開關變成非導電的一信號，而且傳輸該脈衝至該位準移位電路，以及該位準移位電路經組態成用以產生一消隱信號以回應接收到該脈衝。
  14. 如請求項13之半橋GaN電路，其中該接收器電路經組態成用以產生使該高側開關變成非導電的一信號以回應接收到該消隱信號。
  15. 如請求項11之半橋GaN電路，其中該位準移位信號包括一脈 衝，該脈衝經產生以回應從一高邏輯狀態至一低邏輯狀態轉變的該第二輸入信號。
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