TWI821970B - 自舉式電源供應電路 - Google Patents

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Abstract

一氮化鎵半橋電路係經揭露。電路包括一自舉功率供應電壓產生器，其經設置以供應一第一功率電壓，且包括一切換節點。電路亦包括一自舉電晶體、一自舉電晶體驅動電路、及一自舉電容器，其經連接至切換節點及至自舉電晶體。當位於切換節點之電壓等於第二切換節點電壓時，自舉電容器係經設置以提供第一功率電壓，當位於切換節點之電壓等於第一切換節點電壓時，自舉電晶體係經設置以於一第二功率電壓下，將自舉電容器電性連接至一功率節點，且自舉功率供應電壓產生器不包括與自舉電晶體之汲極及源極並聯之一獨立二極體。

Description

自舉式電源供應電路
本發明普遍關於功率轉換電路，且尤其關於使用至少一氮化鎵基(GaN-based)半導體裝置之功率轉換電路。
電子裝置，尤其係如電腦、伺服器、電視，採用至少一電功率轉換電路以將其一形式之電能轉為另一者。某些電功率轉換電路將一高DC電壓轉換為一較低DC電壓，其使用稱為一半橋轉換器之一電路拓樸。由於許多電子裝置係對功率轉換器電路之尺寸及效率敏感，新的半橋轉換器電路及組件可經要求，以符合新電子裝置之需求。
其一發明樣態係為一氮化鎵(GaN)半橋電路，包括一氮化鎵(GaN)自舉功率供應電壓產生器經設置以供應一第一功率電壓，該自舉功率供應電壓產生器包括一切換節點，其中，位於切換節點之一電壓改變於第一及第二切換節點電壓之間、包含一閘極之一自舉電晶體、一自舉電晶體驅動電路經設置以控制位於自舉電晶體之閘極處之電壓、及一自舉電容器經連接至切換節點及自舉電晶體，其中，當位於切換節點之電壓等於第二切換節點電壓時，自舉電容器係經設置以提供第一功率電壓，且其中，當位於切換節點之電壓等於第一切換節點電壓時，自舉電晶體係經 設置以於一第二功率電壓下，將自舉電容器電性連接至一功率節點，其中，自舉功率供應電壓產生器不包括與自舉電晶體之汲極及源極並聯之一獨立二極體。
另一發明樣態係為一氮化鎵(GaN)自舉功率供應電壓產生器經設置以提供一第一功率電壓，自舉功率供應電壓產生器包括一切換節點，其中，位於切換節點之一電壓改變於第一及第二切換節點電壓之間、包含一閘極之一自舉電晶體、一自舉電晶體驅動電路經設置以控制位於自舉電晶體之閘極處之電壓、及一自舉電容器經連接至切換節點及自舉電晶體，其中，當位於切換節點之電壓等於第二切換節點電壓時，自舉電容器係經設置以提供第一功率電壓，且其中，當位於切換節點之電壓等於第一切換節點電壓時，自舉電晶體係經設置以於一第二功率電壓下，將自舉電容器電性連接至一實質固定電壓功率供應，其中，自舉電晶體驅動電路係經設置以有條件地造成自舉電晶體導通由實質固定電壓功率供應至自舉電容器之電流，其係當位於自舉電容器及自舉電晶體之一連結之電壓小於位於實質固定電壓功率供應之電壓時，起因係自舉電晶體之一閘極端之電壓變為以一數值大於固定功率供應之電壓，該數值係大於自舉電晶體之一電壓閾值，且其中，自舉電晶體驅動電路係經設置以有條件導通由實質固定電壓功率供應至自舉電容器之電流，其係當位於自舉電容器及自舉電晶體之連結處之電壓以一數值小於位於實質固定電壓功率供應之電壓，且該數值大於自舉電晶體之電壓閾值時，起因係使位於自舉電晶體之閘極處之電壓變為實質等同於固定功率供應之電壓。
另一發明樣態係為一氮化鎵(GaN)自舉功率供應電壓產生器經設置以提供一第一功率電壓，自舉功率供應電壓產生器包括一切換 節點，其中，位於切換節點之一電壓改變於第一及第二切換節點電壓之間、包含一閘極之一自舉電晶體、一自舉電晶體驅動電路經設置以控制位於自舉電晶體之閘極處之電壓、及一自舉電容器經連接至切換節點及自舉電晶體，其中，當位於切換節點之電壓等於第二切換節點電壓時，自舉電容器係經設置以提供第一功率電壓，且其中，當位於切換節點之電壓等於第一切換節點電壓時，自舉電晶體係經設置以於一第二功率電壓下，將自舉電容器電性連接至一功率節點，其中，自舉電晶體驅動電路經設置以有條件地使自舉電晶體之閘極變為以一數值高於固定功率供應之電壓，該數值係大於自舉電晶體之一電壓閾值，且其中，自舉電晶體驅動電路係經設置以有條件地使位於自舉電晶體之閘極處之電壓變為實質等同於固定功率供應之電壓。
100:整合式半橋功率轉換電路/電路
103:低側氮化鎵(GaN)裝置/低側裝置
104:氮化鎵(GaN)基低側電路/低側電路
105:高側氮化鎵(GaN)裝置/高側裝置
106:氮化鎵(GaN)基高側電路/高側電路
107:負載
110:自舉電容器
115:低側功率電晶體
117:低側控制閘極
120:整合式低側電晶體驅動器
123:輸出
125:高側功率電晶體
127:高側控制閘極
130:整合式高側電晶體驅動器
133:輸出
135:電壓源
137:汲極
140:源極
143:汲極
145:切換節點
147:源極
150:低側控制電路
153:高側邏輯與控制電路
155:啟動電路
157:自舉電容器充電電路
160:屏蔽電容器
161:箝位器電路
203:第一位準移位電晶體
205:第二位準移位電晶體
207:第一位準移位電阻器
210:源極
213:閘極
215:汲極
217:位準移位驅動器電路
223:消隱脈衝產生器
225:自舉電晶體驅動電路
227:欠壓鎖定(UVLO)電路
303:上拉電阻器
305:第一位準移位節點
505:第一級反相器
510:RC脈衝產生器
515:電容器
520:電阻器
525:第二反相器
530:第三反相器
535:緩衝器
600:波形
605:跡線
610:跡線
615:跡線
620:跡線
705:串聯延遲電阻器
730:反相器
735:第一緩衝器
805:第一反相器
810:緩衝器
815:第二反相器
820:第二緩衝器
825:第三緩衝器
830:電阻器
840:電阻分壓器
850:電晶體下拉
905:空乏型電晶體
906:閘極
907:源極
909:汲極
910:增強型低電壓電晶體
911:第一節點
912:第二節點
913:中間節點
915:電流鏡
920:第一電流鏡電晶體
925:第二電流鏡電晶體
930:啟動電晶體
935:停用電晶體
940:下拉電阻器
945:二極體箝位器
955:參考電壓電晶體
1050:氮化鎵(GaN)基增強型電晶體
1105:差動比較器
1110:向下位準移位器
1115:反相器
1120:電壓VA
1125:電壓VB
1205:高電壓二極體連接增強型電晶體
1210:高電壓自舉電晶體
1300:自舉二極體及電晶體電路
1305:空乏型裝置
1310:增強型低電壓氮化鎵(GaN)裝置
1410:第一位準移位接收器
1415:高側欠壓鎖定(UVLO)電路
1420:第二位準移位接收器電路
1425:上拉觸發電路
1430:上拉電阻器
1435:上拉電晶體
1440:消隱電晶體
1505:增強型電晶體
1510:增強型電晶體
1515:增強型電晶體
1520:三二極體連接電晶體箝位器
1605:向下位準移位電路
1610:反相器電路
1615:增強型電晶體
1620:二極體連接電晶體箝位器
1705:第一反相器
1710:第二反相器
1715:RC脈衝產生器
1720:閘極至源極箝位器
1805:向下位準移位器
1810:電阻器上拉反相器
1815:閘極至源極箝位器
1905:第一反相器級
1910:高側驅動級
2000:參考電壓產生電路
2005:空乏型電晶體
2010:源極隨耦器電容器
2011:第一節點
2012:第二節點
2015:參考電壓電容器
2020:串聯相同二極體連接增強型低電壓電晶體
2025:高電壓二極體連接電晶體
2055:參考電壓電晶體
2100:半橋電路
2103:低側氮化鎵(GaN)裝置
2105:高側氮化鎵(GaN)裝置
2107:負載
2110:自舉電容器
2115:低側電晶體
2117:低側控制閘極/低側閘極
2120:低側電晶體驅動器
2123:輸出
2125:高側電晶體
2127:高側電晶體控制閘極/高側閘極
2130:高側電晶體驅動器
2133:輸出
2135:電壓源
2137:汲極
2140:源極
2143:汲極
2145:切換節點
2147:源極
2150:低側控制電路
2153:高側邏輯與控制電路
2155:啟動電路
2157:自舉電容器充電電路
2160:屏蔽電容器
2161:箝位器電路
2203:第一位準移位電晶體
2207:第一電阻器
2208:第二電阻器
2215:第二位準移位電晶體
2220:低側驅動電路
2223:消隱脈衝產生器
2225:自舉電晶體驅動電路
2227:欠壓鎖定(UVLO)電路
2250:反相器/緩衝器電路
2260:接通脈衝產生器
2270:關斷脈衝產生器
2275:反相器
2303:上拉電阻器
2305:第一輸出端
2405:第一反相器級
2410:第一緩衝器級
2505:第一反相器級
2510:第一緩衝器級
2515:RC脈衝產生器
2520:第二反相器級
2525:第三反相器級
2530:第三緩衝器級
2603:RC脈衝產生器
2605:第一反相器級
2610:第二反相器級
2615:第一緩衝器級
2805:第一反相器級
2810:第一緩衝器級
2815:第二反相器級
2820:第二緩衝器級
2825:第三緩衝器級
2910:位準移位1接收器電路
2915:高側欠壓鎖定(UVLO)電路
2920:位準移位2接收器
2940:消隱電晶體
2950:上拉1電阻器
2955:狀態儲存電容器
2960:上拉電晶體
2965:下拉電晶體
2970:第一屏蔽電容器
2975:第二屏蔽電容器
3005:向下位準移位器
3010:第一反相器
3015:第二反相器
3020:第一緩衝器
3025:第三反相器
3030:第二緩衝器
3105:消隱脈衝產生器
3110:向下位準移位器
3115:第一反相器
3120:第二反相器
3125:第一緩衝器
3130:第三反相器
3135:第二緩衝器
3140:第三緩衝器
3205:向下位準移位器
3210:電阻器上拉反相器級
3305:第一反相器
3310:第一緩衝器
3315:第二反相器
3320:第二緩衝器
3325:第三緩衝器
3400:靜電放電箝位器電路
3405:源極隨耦器級
3406:閘極
3407:源極
3408:汲極
3410:電阻器
3415:靜電放電(ESD)電晶體
3420:源極
3425:汲極
3430:閘極
3500:靜電放電(ESD)箝位器電路
3505:源極隨耦器級
3506:閘極
3507:源極
3508:汲極
3510:電阻器
3515:靜電放電電晶體
3520:源極
3525:汲極
3530:閘極
3600:電子封裝
3610:封裝基座
3615:晶粒墊
3620:端子/第一裝置
3625:第二裝置
3627:第二晶粒墊
3630:打線接合
3635:裝置接合墊
3640:端子
3705:
3900:自舉電晶體驅動電路
3910:邏輯電路
3914:邏輯電路
3916:邏輯電路
3920:VH產生器電路
3930:HGATE產生器電路
3940:LGATE產生器電路
3950:H開關
3955:並聯電阻器
3957:上拉電阻器
3959:二極體
3960:L開關
3970:自舉電晶體
3980:自舉電容器
4100:VH產生器電路
4110:反相器
4120:電晶體
4130:電容器
4300:HGATE產生器電路
4310:開關
4320:開關
4330:開關
4340:電容器
4350:電阻器
4360:開關
4500:LGATE產生器電路
4510:電容器
4520:開關
4700:自舉電晶體驅動電路
4710:邏輯電路
4714:邏輯電路
4716:邏輯電路
4720:反相器
4730:HGATE產生器電路
4740:LGATE產生器電路
4750:H開關
4760:L開關
4770:自舉電晶體
4780:自舉電容器
4900:HGATE產生器電路
4910:反相器
4920:直通開關
4930:並聯電阻器
4940:下拉開關
4950:下拉開關
4960:上拉開關
4970:電容器
4980:電阻器
5100:自舉電晶體驅動電路
5110:邏輯電路
5120:VH產生器電路
5130:HGATE產生器電路
5140:LGATE產生器電路
5150:H開關
5155:並聯電阻器
5157:上拉電阻器
5159:二極體
5160:L開關
5170:自舉電晶體
5180:自舉電容器
5300:VH產生器電路
5310:反相器
5320:電晶體
5330:電容器
5340:緩衝器
5500:HGATE產生器電路
5510:開關
5520:開關
5530:開關
5540:電容器
5550:電阻器
5560:空乏型開關
5700:LGATE產生器電路
5710:電容器
5720:空乏型開關
5730:反相器
5740:緩衝器
5900:自舉電晶體驅動電路
5910:邏輯電路
5920:反相器
5930:HGATE產生器電路
5940:LGATE產生器電路
5950:H開關
5960:L開關
5970:自舉電晶體
5980:自舉電容器
6100:HGATE產生器電路
6110:反相器
6120:直通開關
6130:並聯電阻器
6140:下拉開關
6150:下拉開關
6160:上拉空乏型開關
6170:電容器
6180:電阻器
6300:自舉電晶體驅動電路
6310:邏輯電路
6320:VH產生器電路
6330:反相器
6340:緩衝器
6350:H空乏型開關
6355:並聯電阻器
6357:上拉電阻器
6359:二極體
6360:L空乏型開關
6370:自舉電晶體
6380:自舉電容器
6500:自舉電晶體驅動電路
6510:邏輯電路
6520:反相器
6530:反相器
6545:緩衝器
6550:H空乏型開關
6560:L空乏型開關
6570:自舉電晶體
6580:自舉電容器
6700:自舉電晶體驅動電路
6710:邏輯電路
6720:緩衝器
6770:自舉電晶體
6780:自舉電容器
〔圖1〕係為根據本發明其一實施例之一半橋功率轉換電路之一經簡化示意圖。
〔圖2〕係為圖1所示低側控制電路內之電路之一經簡化示意圖。
〔圖3〕係為圖1所示第一位準移位電晶體之一示意圖。
〔圖4〕係為圖1所示位準移位驅動器電路之一示意圖。
〔圖5〕係為圖1所示消隱脈衝產生器電路之一示意圖。
〔圖6〕係為圖5所示消隱脈衝產生器內之波形之一例示。
〔圖7〕係為圖1所示自舉電晶體驅動電路之一示意圖。
〔圖8〕係為圖1所示低側電晶體驅動電路之一方塊圖。
〔圖9〕係為圖1所示啟動電路之一示意圖。
〔圖10〕係為串聯二極體連接GaN基增強型電晶體，其可經使用作為圖9例示中之一二極體箝位器。
〔圖11〕係為圖1所示UVLO電路之一示意圖。
〔圖12〕係為圖1所示自舉電容器充電電路之一示意圖。
〔圖13〕係為一替代自舉電容器充電電路之一示意圖，其係對比於圖12所示之電路。
〔圖14〕係為圖1所示高側邏輯與控制電路之一示意圖。
〔圖15〕係為圖14所示第一位準移位接收器電路之一示意圖。
〔圖16〕係為圖14所示第二位準移位接收器電路之一示意圖。
〔圖17〕係為圖14所示上拉觸發電路之一示意圖。
〔圖18〕係為圖14所示高側UVLO電路之一示意圖。
〔圖19〕係為圖14所示高側電晶體驅動器電路之一示意圖。
〔圖20〕係為圖14所示高側參考電壓產生電路之一示意圖。
〔圖21〕係為根據本發明其他實施例之一半橋功率轉換電路之一經簡化示意圖。
〔圖22〕係為圖21所示低側控制電路內之電路之一經簡化示意圖。
〔圖23〕係為圖22所示第一位準移位電晶體之一示意圖。
〔圖24〕係為圖22所示反相器/緩衝器電路之一示意圖。
〔圖25〕係為圖22所示接通脈衝產生器電路之一示意圖。
〔圖26〕係為圖22所示關斷脈衝產生器電路之一示意圖。
〔圖27〕係為圖22所示消隱脈衝產生器電路之一示意圖。
〔圖28〕係為圖22所示低側電晶體驅動電路之一示意圖。
〔圖29〕係為圖21所示高側控制電路內之電路之一經簡化示意圖。
〔圖30〕係為圖29所示位準移位1接收器電路之一示意圖。
〔圖31〕係為圖29所示位準移位2接收器電路之一示意圖。
〔圖32〕係為圖29所示高側UVLO電路之一示意圖。
〔圖33〕係為圖29所示高側電晶體驅動器電路之一示意圖。
〔圖34〕係為根據本發明其一實施例之一靜電放電(electro-static discharge，ESD)箝位器電路之一示意圖。
〔圖35〕係為根據本發明其一實施例之一靜電放電(electro-static discharge，ESD)箝位器電路之一示意圖。
〔圖36〕係為根據本發明其一實施例之一電子封裝之一部分之一示意圖。
〔圖37〕係為圖36所示電子封裝之一示意圖。
〔圖38〕係為一替代自舉電容器充電電路之一實施例之一示意圖。
〔圖39〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖40〕係為一時序圖，其描繪圖39所示自舉電晶體驅動電路之不同訊號間之時序關係。
〔圖41〕係為一VH產生器電路之一實施例之一示意圖。
〔圖42〕係為一時序圖，其描繪圖41所示VH產生器電路之不同訊號間之時序關係。
〔圖43〕係為一HGATE產生器電路之一示意圖。
〔圖44〕係為一時序圖，其描繪圖43所示HGATE產生器電路之不同訊號間之時序關係。
〔圖45〕係為一LGATE產生器電路之一示意圖。
〔圖46〕係為一時序圖，其描繪圖45所示LGATE產生器電路之不同訊 號間之時序關係。
〔圖47〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖48〕係為一時序圖，其描繪圖47所示自舉電晶體驅動電路之不同訊號間之時序關係。
〔圖49〕係為一HGATE產生器電路之一示意圖。
〔圖50〕係為一時序圖，其描繪圖49所示HGATE產生器電路之不同訊號間之時序關係。
〔圖51〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖52〕係為一時序圖，其描繪圖51所示自舉電晶體驅動電路之不同訊號間之時序關係。
〔圖53〕係為一VH產生器電路之一實施例之一示意圖。
〔圖54〕係為一時序圖，其描繪圖53所示VH產生器電路之不同訊號間之時序關係。
〔圖55〕係為一HGATE產生器電路之一示意圖。
〔圖56〕係為一時序圖，其描繪圖55所示HGATE產生器電路之不同訊號間之時序關係。
〔圖57〕係為一LGATE產生器電路之一示意圖。
〔圖58〕係為一時序圖，其描繪圖57所示LGATE產生器電路之不同訊號間之時序關係。
〔圖59〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖60〕係為一時序圖，其描繪圖59所示自舉電晶體驅動電路之不同訊號間之時序關係。
〔圖61〕係為一HGATE產生器電路之一示意圖。
〔圖62〕係為一時序圖，其描繪圖61所示HGATE產生器電路之不同訊號間之時序關係。
〔圖63〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖64〕係為一時序圖，其描繪圖63所示自舉電晶體驅動電路之不同訊號間之時序關係。
〔圖65〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖66〕係為一時序圖，其描繪圖65所示自舉電晶體驅動電路之不同訊號間之時序關係。
〔圖67〕係為自舉電晶體驅動電路之一實施例之一示意圖。
〔圖68〕係為一時序圖，其描繪圖67所示自舉電晶體驅動電路之不同訊號間之時序關係。
[相關申請之交互參照]
本申請主張2019年4月4日提出之美國專利申請第16/375,729號之優先權，其題為「BOOTSTRAP POWER SUPPLY CIRCUIT」，且於2020年3月24日獲准為美國專利第10,601,302號。
本發明之某些實施例係關於半橋功率轉換電路，其採用至少一氮化鎵(gallium nitride，GaN)裝置。本發明有助於廣泛種類之半橋電路，本發明之某些實施例尤其有助於一半橋電路，其經設計與整合式驅動器電路、整合式位準移位電路、整合式自舉電容器充電電路、整合式啟動電路及/或使用氮化鎵(GaN)及矽裝置之混合解決方式以高頻率及/或高效率運作，如下文詳述。
[半橋電路#1]
參照圖1，於某些實施例，電路100可包括一對互補功率電晶體(本文中亦指稱為開關)，其等受控於至少一控制電路，該等控制電路係經設置以調節傳遞至一負載之功率。於某些實施例，一高側功率電晶體連同該控制電路之一部分經設置於一高側裝置上，且一低側功率電晶體連同該控制電路之一部分經設置於一低側裝置上，如下文詳述。
經描繪於圖1之整合式半橋功率轉換電路100包含一低側氮化鎵(GaN)裝置103、一高側氮化鎵(GaN)裝置105、一負載107、一自舉電容器110及其他電路元件，如下文詳細描繪及論述。某些實施例亦可具有一外部控制器(圖1中未示)，其提供至少一輸入至電路100，以調節電路之操作。電路100係僅用於例示性目的，且其他變體及組態係於本發明之範疇內。
於其一實施例，低側氮化鎵(GaN)裝置103可具有一氮化鎵(GaN)基低側電路104，其包括具有一低側控制閘極117之一低側功率電晶體115。低側電路104可進一步包括一整合式低側電晶體驅動器120，其具有連接至低側電晶體控制閘極117之一輸出123。於另一實施例，高側氮化鎵(GaN)裝置105可具有一氮化鎵(GaN)基高側電路106，其包括具有一高側控制閘極127之一高側功率電晶體125。高側電路106可進一步包括一整合式高側電晶體驅動器130，其具有連接至高側電晶體控制閘極127之一輸出133。
電壓源135(亦稱作為一幹線電壓〔rail voltage〕)可連接至高側電晶體125之一汲極137，且高側電晶體可用於控制輸入至功率轉換電路100之功率。高側電晶體125可進一步具有一源極140，其經耦合至低側電晶體115之一汲極143，形成一切換節點145。低側電晶體115可 具有一源極147，其連接至接地。於其一實施例，低側電晶體115及高側電晶體125係可為GaN基增強型場效電晶體。於其他實施例，低側電晶體115及高側電晶體125係可為任何其他類型之裝置，其等包含但不限於，氮化鎵(GaN)基空乏型電晶體，與矽基增強型場效電晶體串聯連接之氮化鎵(GaN)基空乏型電晶體(使空乏型電晶體之閘極連接至矽基增強型電晶體之源極)、碳化矽基電晶體或矽基電晶體。
於某些實施例，高側裝置105及低側裝置103可由一氮化鎵(GaN)基材料製成。於其一實施例，氮化鎵(GaN)基材料可包括位於一矽層上之一氮化鎵(GaN)層。於其他實施例中，氮化鎵(GaN)基材料可包括但不限於，位於一碳化矽層、藍寶石層或氮化鋁層上之一氮化鎵(GaN)層。於其一實施例，氮化鎵(GaN)基層可包括但不限於，其他III族氮化物(如，氮化鋁及氮化銦)及III族氮化物合金(如，氮化鋁鎵〔AlGaN〕及氮化銦鎵〔InGaN〕)之一複合堆疊。於其他實施例，氮化鎵(GaN)基低側電路104及氮化鎵(GaN)基高側電路106可經設置於一單片式氮化鎵(GaN)基裝置上。於其他實施例，氮化鎵(GaN)基低側電路104可經設置於一第一氮化鎵(GaN)基裝置上，且氮化鎵(GaN)基高側電路106可經設置於一第二氮化鎵(GaN)基裝置上。於再另一實施例，氮化鎵(GaN)基低側電路104及氮化鎵(GaN)基高側電路106可經設置於至少二氮化鎵(GaN)基裝置上。於其一實施例，氮化鎵(GaN)基低側電路104及氮化鎵(GaN)基高側電路106可包含以任意組態配置之任意數量之主動或被動電路元件。
[低側裝置]
低側裝置103可包括複數電路，其等用於控制及操作低側裝置及高側 裝置105。於某些實施例，低側裝置103可包括邏輯、控制與位準移位電路(低側控制電路)150，其控制低側電晶體115及高側電晶體125之切換，及其他功能，如下文詳述。低側裝置103亦可包含一啟動電路155、一自舉電容器充電電路157、及一屏蔽電容器160，亦如下文詳述。
參照圖2，低側控制電路150內之電路係經功能性描繪。低側控制電路150內之各電路係於下文論述，且某些情況係於圖3至圖14中詳細描繪。於其一實施例，低側控制電路150之主要功能係可為接收至少一輸入訊號(如，來自一控制器之一PWM訊號)，及控制低側電晶體115與高側電晶體125之運作。
於其一實施例，第一位準移位電晶體203及一第二位準移位電晶體205可分別經使用以連通高側邏輯與控制電路153(參照圖1)。於某些實施例，第一位準移位電晶體203係可為一高電壓增強型氮化鎵(GaN)電晶體。於另一實施例，第一位準移位電晶體203係可近似於低側電晶體115(參照圖1)及高側電晶體125，但於尺寸上係可甚小於其等(舉例而言，第一位準移位電晶體之閘極寬度係可為數十微米，且具有最小通道長度)。
於其他實施例，只要高側電晶體125(參照圖1)接通，第一位準移位電晶體203可同時經歷高電壓及高電流(即，裝置可於裝置安全操作區域〔Safe Operating Area〕之高功率部分處操作)。該等狀況可導致相對高之功率消耗，因此，某些實施例可涉及第一位準移位電晶體203設計過程中之設計及裝置可靠性考量事項，如下文詳述。於其他實施例，一第一位準移位電阻器207可經添加，其與第一位準移位電晶體203之一源極210串聯，以限制閘極213至源極210電壓，並因此限制穿過第一 位準移位電晶體之最大電流。其他方法亦可經採用，以限制穿過第一位準移位電晶體203之電流，其等係於本發明之範疇內。第一位準移位電晶體203之汲極215係可經耦合至高側邏輯與控制電路153(參照圖1)，如下文詳述。
於其一實施例，第一位準移位電晶體203可包含一反相器電路之一部分，該反相器電路具有一第一輸入及一第一輸出且經配置以於第一輸入端接收一第一輸入邏輯訊號，且作為響應，於第一輸出端提供一第一反相輸出邏輯訊號，如下文詳述。於其他實施例，該第一輸入及該第一反相輸出邏輯訊號係可參考至不同電壓電位。於某些實施例，第一位準移位電阻器207係可以第一反相輸出邏輯訊號運作，該第一反相輸出邏輯訊號係參考至一電壓，該電壓高於用於第一輸入邏輯訊號之一參考電壓13伏特以上。於其他實施例，其係可以第一反相輸出邏輯訊號運作，該第一反相輸出邏輯訊號係參考至一電壓，該電壓高於用於第一輸入邏輯訊號之一參考電壓20伏特以上，而於其他實施例，其係可高於80伏特至400伏特。
於其他實施例，第一位準移位電阻器207係可透過任一形式之一電流槽取代。舉例而言，於其一實施例，第一位準移位電晶體203之源極210可經連接至一閘極至源極短路之空乏型裝置。於一其他實施例，空乏型裝置係可經製造，其透過疊加於電場介電層之頂部上之一高電壓場板金屬取代增強型閘極堆疊。電場介電質之厚度及金屬之功函數可用於確定堆疊之夾止電壓(pinch-off voltage)。
於其他實施例，可用一電流槽取代第一位準移位電阻器207。電流槽可使用一參考電流(Iref)，其係可由啟動電路155(如圖1 所示，且於下文詳述)產生。與電阻器之實施例相比，空乏型電晶體及電流槽之實施例皆可導致一顯著裝置面積減小(即，此係因一相對較小之空乏型電晶體將可滿足需求，且參考電流〔Iref〕已自啟動電路155獲得)。
第二位準移位電晶體205可經設計近似於第一位準移位電晶體203(例如，於電壓能力、電流處理能力、熱電阻等方面)。第二位準移位電晶體205亦可經建構以具有一主動電流槽或一電阻器，其係近似於第一位準移位電晶體203。於其一實施例，與第二位準移位電晶體205之主要差異係可於其操作。於某些實施例，第二位準移位電晶體205之主要用途係可為，當低側電晶體115關斷時，防止高側電晶體125(參照圖1)之錯誤觸發。
於其一實施例，舉例而言，當低側電晶體115關斷，導致負載電流流經高側電晶體125，而該電晶體以第三象限運作，並以其閘極短接至其源極(即，於同步整流模式)時，錯誤觸發可發生於一升壓運作中。此狀況可於切換節點(Vsw)145導入一dv/dt狀況，此係因當低側電晶體115接通時，切換節點係於接近接地之一電壓，且接著於一相對短時間週期內轉變至幹線電壓135。因此取得之寄生C*dv/dt電流(即，其中，C=第一位準移位電晶體203之輸出電容〔Coss〕，加上任何其他對地電容)可引起第一位準移位節點305(參照圖3)被拉動為低，此將接著接通高側電晶體125。在某些實施例，此狀況可能並非所望，此係因可能不存在空載時間(dead time)控制，且可自同時處於一導通狀態之高側電晶體125及低側電晶體115發生擊穿(shoot through)。
圖3描繪第一位準移位電晶體203電性耦合至高側裝置105 方式之其一實施例。第一位準移位電晶體203係位於低側裝置103上，且與一上拉電阻器303經描繪，該上拉電阻器303可位於高側裝置105上(參照圖1)。於某些實施例，第一位準移位電晶體203可作為一電阻器上拉反相器中之一下拉電晶體。
於其他實施例，當位準移位驅動器電路217(參照圖2)供應一高閘極訊號(L1_DR)至第一位準移位電晶體203時，一第一位準移位節點305被拉動為低，此係經高側邏輯與控制電路153(參照圖1)反相。反相訊號表現為一高狀態訊號，其啟動高側電晶體125(參照圖1)，接著將切換節點(Vsw)145處之電壓拉動至接近幹線電壓135。
相反地，當位準移位驅動器電路217(參照圖2)供應一低閘極訊號至第一位準移位電晶體203時，一第一位準移位節點305被拉動至一高邏輯狀態，此係經高側邏輯與控制電路153(參照圖1)反相。反相訊號表現為一低邏輯狀態訊號，其關斷高側電晶體125。此方案可導致一未反相閘極訊號至高側電晶體125。於其他實施例，第一位準移位電晶體203可經設計成足夠大以能夠於第一位準移位節點305下拉，但其並非足夠大，因此其汲極至源極及汲極至基板(即，半導體基板)電容引起高側邏輯與控制電路153之錯誤觸發。
於某些實施例，上拉電阻器303可替代為一增強型電晶體、一空乏型電晶體、或一參考電流源元件。於其他實施例，上拉電阻器303可耦合於一浮動電源(例如，一自舉電容器，如下文詳述)之汲極與正端之間，該浮動電源係參考至異於接地之一電壓幹線。於另一實施例，一第一電容係可位於第一輸出端(LS_NODE)305與切換節點(Vsw)145(參照圖1)間，且一第二電容係可位於第一輸出端與接地間，其 中，第一電容大於第二電容。第一電容可經設計，藉此，響應於切換節點(Vsw)145(參照圖1)之一高dv/dt訊號，C*dv/dt電流之一大部分係經允許傳導通過第一電容，從而確保第一輸出端305處之電壓追蹤(track)切換節點(Vsw)處之電壓。於某些實施例，屏蔽電容器160(參照圖1)可經設計以作為如上所述之第一電容器。於其他實施例，屏蔽電容器160(參照圖1)係可經使用以於半橋功率轉換電路100中之第一輸出端305與切換節點(Vsw)145(參照圖1)間形成電容。於其他實施例，屏蔽電容器160(參照圖1)亦可經使用以最小化第一輸出端305與基板(即，半導體基板)間之一電容。詳言之，於某些實施例，屏蔽電容器160係可經創造，其係透過將一導電屏蔽層添加至裝置，且將該層耦合至切換節點(Vsw)145。此結構可有效地創造兩個電容器。其一電容器係經耦合於輸出端305與切換節點(Vsw)145間，且另一電容器係經耦合於切換節點與基板間。輸出端305與基板間之電容藉此實際地經消除。於某些實施例，屏蔽電容器160(參照圖1)可經建構於低側晶片103上。
邏輯、控制與位準移位電路150(參照圖2)可具有其他功能及電路，例如但不限於，一位準移位驅動器電路217、一低側電晶體驅動電路120、一消隱脈衝(blanking pulse)產生器223、一自舉電晶體驅動電路225、及一欠壓鎖定(under voltage lock out)電路227，如下文個別圖式中詳述。
參照圖4，位準移位驅動器電路217係經更詳細地描繪。於其一實施例，位準移位驅動器電路217可包括一第一反相器405及一第二反相器410，其等位於一序列鏈(sequential chain)中。於其他實施例，由於位準移位驅動器電路217可驅動一小閘極寬度第一位準移位電晶體 203，因此其可不需一緩衝器級(buffer stage)。
於其一實施例，位準移位驅動器電路217係受來自控制器(圖中未示)之脈衝寬度經調變高側訊號(PWM_HS)直接驅動。於某些實施例，PWM_HS訊號係可經一外部控制電路供應。於其一實施例，外部控制電路係可為一外部控制器，該外部控制器與高側裝置105、低側裝置103、其兩裝置位於相同封裝中、或獨立封裝。於其他實施例，位準移位驅動器電路217亦可包括邏輯，其控制位準移位驅動器電路與第一位準移位電晶體203(參照圖3)連通之時點。於其一實施例，可選之一低側欠壓鎖定訊號(LS_UVLO)可透過位準移位驅動器電路217內之一欠壓鎖定電路產生。當用於低側(Vdd_LS)之Vcc或Vdd下降至低於一特定參考電壓或該參考電壓之一分率時，低側欠壓鎖定電路可經使用以關斷位準移位驅動器電路217。
於其他實施例，位準移位驅動器電路217可產生用於低側電晶體(STP_LS)之一擊穿保護訊號，其係經使用以防止因低側電晶體115及高側電晶體125上之重疊閘極訊號引起之擊穿。當至高側電晶體125之閘極訊號係為低時，STP_LS訊號之功能係可為確保低側驅動器電路120(參照圖2)僅與低側電晶體115之閘極端連通。於其他實施例，第一反相器405之輸出係可經使用以產生用於低側電晶體115之擊穿保護訊號(STP_LS)。
於其他實施例，用於UVLO及擊穿保護之邏輯可經實施，其係透過將一多輸入反及(NAND)閘極添加至第一反相器405，其中，至NAND閘極之輸入係為PWM_HS、LS_UVLO及STP_HS訊號。於其他實施例，若STP_HS訊號與LS_UVLO訊號皆為高時，第一反相器405可僅 響應於PWM_HS訊號。於其他實施例，STP_HS訊號可由低側閘極驅動器區塊120產生，如下文個別圖式中詳述。
參照圖5，消隱脈衝產生器223可經使用以產生一脈衝訊號，其相應於低側電晶體115之關斷暫態。脈衝訊號可於持續時間內接著接通第二位準移位電晶體205，此觸發高側裝置105(參照圖1)上之一控制電路，以防止第一位準移位節點305電壓之錯誤下拉。
圖5描繪隱脈衝產生器223之其一實施例之一示意圖。於某些實施例，一低側電晶體115閘極訊號(LS_GATE)係經饋入，以作為至消隱脈衝產生器223之一輸入。LS_GATE訊號係經一第一級反相器505反相，接著透過一RC脈衝產生器510發送，以產生一正脈衝。於某些實施例，可能需要一反相訊號，其係因脈衝相應於LS_GATE訊號之下降邊緣(falling edge)。RC脈衝產生器510電路中之一電容器515係可經使用作為一高通濾波器，其使dv/dt於其輸入處呈現跨越電阻器520。一旦dv/dt於至RC脈衝產生器510之輸入變為零(vanish)，電容器515可透過電阻器520緩慢充電，造成跨越電阻器之一緩慢衰減電壓波形。脈衝可接著經發送通過一第二反相器525、一第三反相器530及一緩衝器535，以產生用於消隱脈衝(B_PULSE)訊號之一方波脈衝。脈衝之持續時間係可取決於RC脈衝產生器510中之電容器515及電阻器520之數值。於某些實施例，構造電容器515係可使用一汲極至源極短路增強型氮化鎵(GaN)電晶體經建構。
參照圖6，用於其一實施例之隱脈衝產生器223內之例示波形600係經描繪。跡線605顯示低側閘極脈衝(LS_GATE)之一下降邊緣。跡線610顯示第一級反相器505輸出之上升邊緣。跡線615顯示RC脈 衝產生器510之輸出，且跡線620顯示所得之消隱脈衝(B_PULSE)訊號，其係為消隱脈衝產生器223之一輸出。
參照圖7，自舉電晶體驅動電路225係經詳細地描繪。自舉電晶體驅動電路225包含反相器730、第一緩衝器735、及第二緩衝器745。自舉電晶體驅動電路225可自低側驅動器電路120接收BOOTFET_DR_IN訊號。BOOTFET_DR_IN訊號係可相對LS_GATE訊號經反相。自舉電晶體驅動電路225可經設置以提供一閘極驅動訊號(稱為〔BOOTFET_DR〕)至自舉電容器充電電路157(參照圖1)中之一自舉電晶體，如下文詳述。BOOTFET_DR閘極驅動訊號可經計時，以於低側電晶體115經接通時接通自舉電晶體。再者，由於自舉電晶體驅動電路225係經Vcc驅動，因此，電路之輸出可具有一電壓，其自一低狀態之0伏特提升至一高狀態之Vcc+6伏特。於其一實施例，自舉電晶體係於低側電晶體115經接通之後經接通，且自舉電晶體係於低側電晶體經關斷之前經關斷。
於某些實施例，BOOTFET_DR訊號之接通暫態係可經延遲，其係透過將一串聯延遲電阻器705引入至第二緩衝器745，此可為一最終緩衝器級中之一電晶體之一閘極。於其他實施例，低側電晶體115(參照圖1)之關斷暫態係可經延遲，其係透過將一串聯電阻器添加至低側驅動電路120中之一最終下拉電晶體之一閘極。於其一實施例，至少一電容器係可經使用於自舉電晶體驅動電路225中，且支援大約Vcc之電壓，舉例而言，約20伏特，其係取決於終端使用者要求及電路之設計。於某些實施例，至少一電容器可經製備，其係由一電場介電質至氮化鎵(GaN)電容器，而非一汲極至源極短路增強型電晶體。
參照圖8，用於低側電晶體驅動電路120之一方塊圖係經描繪。低側電晶體驅動電路120可具有一第一反相器805、一緩衝器810、一第二反相器815、一第二緩衝器820、及一第三緩衝器825。第三緩衝器825可提供LS_GATE訊號至低側電晶體115(參照圖1)。於某些實施例，兩個反相器/緩衝器級係可經使用，其係因至低側電晶體115(參照圖1)之閘極之輸入可與Vin同步。因此，於一高狀態之Vin可相應於一高狀態之低側電晶體115之Vgate，且反之亦然。
於其他實施例，低側驅動電路120之某些部分可具有一非對稱遲滯(hysteresis)。某些實施例可包括一非對稱遲滯，其使用具有一電晶體下拉850之一電阻分壓器840。
其他實施例可具有用於STP_LS訊號(低側電晶體115上之擊穿保護)之多輸入NAND(反及)閘極。於其一實施例，低側驅動電路120可由位準移位驅動器電路217接收擊穿保護訊號(STP_LS)。STP_LS訊號之目的係近似於前述之STP_HS訊號。當位準移位驅動器電路217輸出係於一高狀態時，STP_LS訊號可確保低側電晶體驅動電路120不與低側電晶體115之閘極117(參照圖1)連通。於其他實施例，第一反相器級805之輸出可經使用以作為用於位準移位驅動電路217之STP_HS訊號、及用於自舉電晶體驅動電路225之BOOTFET_DR_IN訊號。
於某些實施例，低側電晶體驅動電路120可採用多輸入NAND閘極，其係用於接收自UVLO電路227(參照圖2)之LS_UVLO訊號。其他實施例可採用一關斷延遲電阻器，其係可與最終緩衝器級825中之一最終下拉電晶體之一閘極串聯。於某些實施例，延遲電阻器可經使用，以確保自舉電晶體於低側電晶體115關斷之前經關斷。
參照圖9，啟動電路155係經更詳細地描繪。啟動電路155可經設計，以具有如下文詳述之複數功能性。首先，啟動電路155可經使用以提供一內部電壓(於此情況係為START_Vcc)，並提供足夠電流以支持受Vcc驅動之電路。直到Vcc自此幹線電壓135(V+)外部充電至所需電壓，此電壓可保持接通，以支援電路。啟動電路155亦可提供可獨立於啟動電壓之一參考電壓(Vref)、及一參照電流槽(Iref)。
於其一實施例，一空乏型電晶體905可作為電路中之主要電流源。於其他實施例，空乏型電晶體905係可透過位於一鈍化層(passivation layer)上方之一金屬層形成。於某些實施例，空乏型電晶體905可使用一高電壓場板(通常固存於任一高電壓氮化鎵(GaN)技術)作為閘極金屬。於其他實施例，一電場介電質可作為閘極絕緣體。所得之閘控電晶體(gated transistor)係可為具有一高通道夾止電壓(Vpinch)(即，夾止電壓與電場介電質厚度成比例)之一空乏型裝置。空乏型電晶體905可經設計以阻擋於其汲極(連接至V+)與其源極間之相對高電壓。此一連接可稱作為一源極隨耦器連接(source follower connection)。空乏型電晶體905可具有耦合至接地之一閘極906、耦合至一第一節點911之一源極907、及耦合至電壓源135之一汲極909。
於其他實施例，一串聯相同二極體連接(diode connected)增強型低電壓電晶體910係可與空乏型電晶體905串聯。串聯相同二極體連接增強型低電壓電晶體910係可經串聯連接於一第一節點911與一第二節點912間。至少一中間節點913係可位於串聯相同二極體連接增強型低電壓電晶體910之各者間。電晶體之寬長比可設定自V+汲取之電流、及跨越各二極體之電壓。為移除閾值電壓及處理變化敏感性，串聯 相同二極體連接增強型低電壓電晶體910可經設計為大通道長度裝置。於某些實施例，串聯相同二極體連接增強型低電壓電晶體910係可透過至少一高數值電阻器取代。
於其他實施例，於串聯相同二極體連接增強型低電壓電晶體910之底端，一電流鏡915係可透由兩個增強型低電壓電晶體經建構，並用於產生一參照電流槽(Iref)。第一電流鏡電晶體920係可為二極體連接，且第二電流鏡電晶體925可具有一閘極，其連接至第一電流鏡電晶體之閘極。第一電流鏡電晶體920及第二電流鏡電晶體925之源極分別可經耦合且繫結至接地。第一電流鏡電晶體920之一汲極端可經耦合至第二節點912，且第二電流鏡電晶體925之一源極端可經使用作為一電流槽端。串聯相同二極體連接增強型低電壓電晶體910及電流鏡915之此堆疊可形成稱為至空乏型電晶體905之一「源極隨耦器負載(source follower load)」。
於其他實施例，當空乏型電晶體905之閘極906繫結至接地時，且當將電流經供應至「源極隨耦器負載」時，空乏型電晶體之源極907可呈現接近Vpinch之一電壓。同時，於電流鏡915中跨越二極體連接電晶體920之電壓降可接近電晶體之閾值電壓(Vth)。此狀況意味著，跨越串聯相同二極體連接增強型低電壓電晶體910中之各者之電壓降可等同於(Vpinch-Vth)/n，其中，「n」係為位於電流鏡915與空乏型電晶體905之間之二極體連接增強型電晶體數目。
舉例而言，若一啟動電晶體930之閘極自底部連接至第三相同二極體連接增強型低電壓電晶體，則啟動電晶體之閘極電壓係可為3*(Vpinch-Vth)/n+Vth。因此，啟動電壓係可為3*(Vpinch-Vth)/n +Vth-Vth=3*(Vpinch-Vth)/n。作為一更特定之例示，於其一實施例，Vpinch=40伏特，Vth=2伏特，其中，n=6，且Vstartup=19伏特。
於其他實施例，啟動電路155可產生一參考電壓訊號(Vref)。於其一實施例，產生Vref之電路可近似於上述之啟動電壓產生電路。一參考電壓電晶體955可經連接於串聯相同二極體連接增強型低電壓電晶體910之兩電晶體之間。於其一實施例，Vref=(Vpinch-Vth)/n。
於其他實施例，一停用下拉電晶體(disable pull down transistor)935可跨接啟動電晶體930之閘極至源極。當停用訊號係為高時，啟動電晶體930將受停用。一下拉電阻器940係可經連接至停用電晶體935之閘極以防止停用電晶體之錯誤接通。於其他實施例，一二極體箝位器(diode clamp)945可連接在啟動電晶體930之閘極端與源極端之間，以確保於電路操作期間不違反啟動電晶體之閘極至源極電壓能力(即，經設置為閘極過電壓保護裝置)。於某些實施例，二極體箝位器945可由一串聯二極體連接氮化鎵(GaN)基增強型電晶體1050製成，如圖10所示。
參照圖11，UVLO電路227係經更詳細地描繪。於某些實施例，UVLO電路227可具有一差動比較器1105、一向下位準移位器1110、及一反相器1115。於其他實施例，UVLO電路227可於一差動比較器/向下位準移位器電路中使用由啟動電路155(參照圖9)產生之Vref及Iref，以產生饋送至位準移位驅動器電路217(參照圖2)及低側電晶體驅動器電路120中之LS_UVLO訊號。於某些實施例，UVLO電路227亦可經 設計以具有非對稱遲滯。於其他實施例，UVLO電路227之輸出可獨立於閾值電壓。上述情形可透過挑選具有一相對高增益之一差動比較器來完成。於其一實施例，增益可藉由增加差動比較器中之電流源之數值及上拉電阻器之數值來增加。於某些實施例，對電流及電阻器之限制可由Vref設定。
於其他實施例，電壓VA 1120及電壓VB 1125可分別與Vcc或Vdd_LS及Vref成比例，其係取決於各輸入上之電阻分壓器比率。當VA 1120>VB 1125時，反相端之輸出變至一低狀態。於一特定實施例，低狀態=Vth，其係因電流源創造一源極隨耦器組態。同樣地，當VA 1120<VB 1125時，輸出變至一高狀態(Vref)。於某些實施例，可能需要向下位準移位器1110，其係因需要使低電壓向下移位一個閾值電壓，以確保至下一級之低輸入低於Vth。向下移位輸出可透過一簡單電阻器上拉反相器1115經反相。反相器1115之輸出係為LS_UVLO訊號。
參照圖12，自舉電容器充電電路157係經更詳細描繪。於其一實施例，自舉電容器充電電路157可包括一高電壓二極體連接增強型電晶體1205與一高電壓自舉電晶體1210之一並聯連接。於其他實施例，高電壓二極體連接增強型電晶體1205及高電壓自舉電晶體1210可經設計以共用相同汲極指(drain finger)。於某些實施例，BOOTFET_DR訊號係可衍生自自舉電晶體驅動電路225(參照圖2)。如上所述，高電壓自舉電晶體1210可經接通，其係一致於低側電晶體115(參照圖1)之接通。
參照圖13，一替代自舉二極體及電晶體電路1300可經使用以取代上述圖12之自舉電容器充電電路157。於圖13所示之實施例，經一 增強型低電壓氮化鎵(GaN)裝置1310疊接之一空乏型裝置1305係可如示意圖1300所示方式經連接。於另一實施例，空乏型裝置1305之一閘極可連接至接地，以減少經疊接增強型裝置1310上之電壓應力，其係取決於空乏型裝置之夾止電壓。
[高側裝置]
參照圖14，高側邏輯與控制電路153之其一實施例係經更詳細地描繪。於其一實施例，高側驅動器130自第一位準移位接收器1410及高側UVLO電路1415接收輸入，並將一HS_GATE訊號發送至高側電晶體125(參照圖1)。於其他實施例，一上拉觸發電路1425經設置以接收LSHIFT_1訊號，並控制上拉電晶體1435。於某些實施例，第二位準移位接收器電路1420經設置以控制消隱電晶體1440。上拉電晶體1435及消隱電晶體1440兩者可與上拉電阻器1430並聯連接。高側邏輯與控制電路153內之各電路係於下文論述，且某些情形係經詳細描繪於圖16至圖20。
參照圖15，第一位準移位接收器1410係詳細地經描繪。於某些實施例，第一位準移位接收器1410可將L_SHIFT1訊號轉換為一LS_HSG訊號，LS_HSG訊號可由高側電晶體驅動器130(參照圖14)處理，以驅動高側電晶體125(參照圖1)。於其他實施例，第一位準移位接收器1410可具有用於一多重位準向下移位器中之三個增強型電晶體1505、1510、1515、以及作為一二極體箝位器之複數二極體連接電晶體1520，如下文詳述。
於其一實施例，第一位準移位接收器1410可使L_SHIFT1訊號向下移位3*Vth(例如，各增強型電晶體1505、1510、1515可具有接近Vth之一閘極至源極電壓)。於某些實施例，最後之源極隨耦器電晶體 (例如，在此情形中為電晶體1515)可跨越其閘極至源極具有一個三二極體連接(three diode connected)電晶體箝位器1520。於其他實施例，此配置係可經使用，此係因其源極電壓可僅高達Vdd_HS(即，因其汲極連接至Vdd_HS)，而其閘極電壓可高達V(L_SHIFT1)-2*Vth。因此，於某些實施例，最後之源極隨耦器電晶體1515上之最大閘極至源極電壓可大於裝置技術之最大額定閘極至源極電壓。最終源極隨耦器電晶體1515之輸出係為至高側電晶體驅動130(參照圖1)之輸入，(即，輸出係為LS_HSG訊號)。於其他實施例，可使用少於或多於三個源極隨耦器電晶體。於其他實施例，可在箝位器1520中使用少於或多於三個二極體連接電晶體。
參照圖16，第二位準移位接收器1420係經詳細地描繪。於其一實施例，第二位準移位接收器1420可具有一向下位準移位電路1605及一反相器電路1610。於某些實施例，第二位準移位接收器1420透過近似第一位準移位接收器1410(參照圖15)之一方式經建構，但第二位準移位接收器可具有僅一個向下位準移位電路(例如，增強型電晶體1615)及一持續反相器電路1610。於其一實施例，向下位準移位電路1605可自第二位準移位電晶體205(參照圖2)接收L_SHIFT2訊號。於其一實施例，反相器電路1610可受Vboot訊號驅動，且反相器之上拉電晶體之閘極電壓可經使用作為驅動消隱電晶體1440(參照圖14)之BLANK_FET訊號。於某些實施例，電壓可自一低狀態之0伏特升至一高狀態之(Vboot+0.5*(Vboot-Vth))。近似於第一位準移位接收器1410，第二位準移位接收器1420可跨越源極隨耦器電晶體1615之閘極至源極具有一二極體連接電晶體箝位器1620。於其他實施例，箝位器1620 可包括少於或多於三個二極體連接電晶體。
參照圖17，上拉觸發電路1425係經詳細地描繪。於其一實施例，上拉觸發電路1425可具有一第一反相器1705、一第二反相器1710、一RC脈衝產生器1715、及一閘極至源極箝位器1720。於某些實施例，上拉觸發電路1425可接收L_SHIFT1訊號作為一輸入，且作為響應，當L_SHIFT1電壓轉變至大約第一反相器1705之輸入閾值時，即產生一脈衝。產生之脈衝可經使用作為驅動上拉電晶體1435(參照圖14)之PULLUP_FET訊號。第二反相器1710可受Vboot而非Vdd_HS驅動，此係因上拉電晶體1435閘極電壓可能需要大於L_SHIFT1訊號電壓。
參照圖18，高側UVLO電路1415係經詳細地描繪。於其一實施例，高側UVLO電路1415可具有向下位準移位器1805、具有非對稱遲滯之一電阻器上拉反相器1810及一閘極至源極箝位器1815。於其他實施例，由高側UVLO電路1415產生之HS_UVLO訊號可有助於防止電路故障，其係透過當自舉電容器110電壓變得低於一特定閾值時，關斷由高側驅動電路130(參照圖14)產生之HS_GATE訊號。於某些實施例，自舉電容器110電壓Vboot(即，一浮動電源供應器電壓)係經測量，且作為響應，一邏輯訊號係經產生，並與來自第一位準移位接收器1410之輸出訊號(LS_HSG)組合，此接著用作至高側閘極驅動電路130之輸入。詳言之，在此實施例中，舉例而言，當Vboot減少至4*Vth小於切換節點(Vsw)145電壓時，UVLO電路經設計以接合。於其他實施例，可使用一相異閾值位準。
於其他實施例，高側UVLO電路1415可於向下位準移位器1805中使Vboot向下移位，並將訊號傳送至具有非對稱遲滯之反相器 1810。具有非對稱遲滯之反相器1810之輸出可產生HS_UVLO訊號，其係與來自第一位準移位接收器1410之輸出邏輯地組合，以關斷高側電晶體125(參照圖1)。於某些實施例，遲滯可用於減少高側電晶體125(參照圖1)之自觸發接通及關斷事件之數目，其等係對半橋電路100之整體效能有害。
參照圖19，高側電晶體驅動器130係經更詳細地描繪。高側電晶體驅動器130可具有一第一反相器級1905，其後續接著一高側驅動級1910。第一反相器級1905可使自第一位準移位接收器1410(參照圖15)接收之向下移位LS_HSG訊號反相。向下移位訊號可接著發送通過高側驅動級1910。高側驅動級1910可產生HS_GATE訊號，以驅動高側電晶體125(參照圖1)。於其他實施例，第一反相器級1905可含有一雙輸入NOR閘極，當HS_UVLO訊號處於一高狀態時，其可確保關斷高側電晶體125(參照圖1)。
參照圖20，一參考電壓產生電路2000可經使用，以自一供應幹線產生一高側參考電壓。此一電路可位於高側GaN裝置105上，以用於產生內部電源供應，其係參照至切換節點電壓145。於某些實施例，電路2000可近似於圖9之啟動電路155。電路2000中之其一差異係可為第一節點2011與第二節點2012間連接之一源極隨耦器電容器2010之添加。於某些實施例，可能需要源極隨耦器電容器2010，以確保一經良好調節電壓，其於第一節點2011與第二節點2012間形成，且不隨切換節點(Vsw)145處出現之dv/dt波動。於其他實施例，一參考電壓電容器2015可連接於參考電壓電晶體2055之一源極與第二節點2012間。於某些實施例，參考電壓電晶體2055之汲極可連接至節點Vboot。於某些實施例，可 能需要參考電壓電容器2015，以確保Vref經良好調節，且不響應於切換節點(Vsw)145(參照圖1)處之高dv/dt狀況。於其他實施例，電路2000中之另一差異係可為，第二節點2012可耦合至一不斷變化之電壓，如切換節點(Vsw)145(參照圖1)，而非透過一電流槽電路915(參照圖9)之一接地連接。於其他實施例，Vref可用作半橋電路100中之Vdd_HS。
電路2000中之另一差異係可為一高電壓二極體連接電晶體2025(即，電晶體之閘極耦合至電晶體之源極)之添加，其係耦合於空乏型電晶體2005與串聯相同二極體連接增強型低電壓電晶體2020間。詳言之，高電壓二極體連接電晶體2025可具有耦合至空乏型電晶體2005之源極之源極、耦合至第一節點2011之一汲極、以及耦合至其源極之一閘極。高電壓二極體連接電晶體2025可用於確保當源極隨耦器電容器2010之頂板處之電壓上升超過V+時，該源極隨耦器電容器不放電。於其他實施例，源極隨耦器電容器2010可為相對小，且可經整合於一半導體基板上、或一電子封裝內。圖20亦描繪可外部添加於一半橋電路中之自舉電容器110。
於某些實施例，屏蔽電容器160(參照圖1)可自第一位準移位節點305(參照圖3)及第二位準移位節點(圖中未示)連接至切換節點145，以助於減少上述之錯誤觸發。於某些實施例，屏蔽電容器160之數值越大，電路將更加不受對錯誤觸發效應影響，其係對地寄生電容所致。然而，在高側電晶體125關斷期間，屏蔽電容器160可透過連接至第一位準移位節點305之上拉電阻器303(參照圖3)放電。此可顯著減慢高側電晶體125關斷程序。於某些實施例，此考量事項可用於設定屏蔽電容 器160之數值之一上限。於其他實施例，第一位準移位節點305(參照圖3)上之一過電壓狀況係可透過使用第一位準移位節點與切換節點145間之一箝位器電路161(參照圖1)而防止。於某些實施例，箝位器電路161可由一二極體連接電晶體構成，其中，電晶體之一汲極連接至第一位準移位節點305(參照圖3)，且一閘極及一源極連接至切換節點(Vsw)145(參照圖1)。於其他實施例，一第二屏蔽電容器及一第二箝位器電路可設於第二位準移位節點與切換節點(Vsw)145(參照圖1)間。
[半橋電路#1運作]
半橋電路100之以下運作順序僅為例示，於不背離本發明，其可使用其他順序。請同時參照圖1、圖2及圖14。
於其一實施例，當來自控制器之PWM_LS訊號係為高時，低側邏輯、控制與位準移位電路150發送一高訊號至低側電晶體驅動器120。低側電晶體驅動器120接著將LS_GATE訊號連通至低側電晶體115，以將其接通。此將設定切換節點電壓(Vsw)145為接近0伏特。當低側電晶體115接通時，其提供用於自舉電容器110之一路徑，以透過可連接於Vcc與Vboot間之自舉電容器充電電路157經充電。充電路徑具有一高電壓自舉二極體1205(參照圖12)與電晶體1210之一並聯組合。BOOTFET_DR訊號提供一驅動訊號至自舉電晶體1210(參照圖12)，其提供一低電阻路徑，以對自舉電容器110充電。
當不存在低側電晶體115閘極驅動訊號(LS_GATE)時，自舉二極體1205(參照圖12)可經使用以確保一路徑，其係於啟動期間用於對自舉電容器110充電。於此期間，PWM_HS訊號應為低。若PWM_HS訊號於此期間不慎地經接通(即，處於一高狀態)，則自低側 電晶體驅動器120產生之STP_HS訊號將防止高側電晶體125接通。若PWM_LS訊號在PWM_HS訊號接通時經接通，則自位準移位驅動器電路217產生之STP_LS訊號將防止低側電晶體115接通。此外，於某些實施例，於Vcc或Vdd_LS低於一預設閾值電壓位準時，LS_UVLO訊號可防止低側電晶體115及高側電晶體125接通。
於其他實施例，當PWM_LS訊號為低時，至低側電晶體115之低側閘極訊號(LS_GATE)亦為低。於PWM_LS訊號低狀態轉變至PWM_HS高狀態之空載時間(dead time)期間，一電感性負載將迫使高側電晶體125或低側電晶體115以同步整流器模式接通，其係取決於功率流之方向。若高側電晶體125於空載時間期間(例如，在升壓模式運作期間)接通，則切換節點(Vsw)145電壓可上升至接近V+135(幹線電壓)。
於某些實施例，切換節點145(Vsw)上之一dv/dt狀況可傾向將第一位準移位節點(LSHIFT_1)305(參照圖3)相對於切換節點(Vsw)145拉動至一低狀態，此係因至接地之電容耦合。此可接通高側閘極驅動電路130，造成高側電晶體125之非預期觸發。於其一實施例，此可導致無空載時間，其可於一擊穿狀況下危害半橋電路100。於其他實施例，為防止此狀況發生，消隱脈衝產生器223可感測低側電晶體115之關斷暫態，並發送一脈衝以接通第二位準移位電晶體205。此可將L_SHIFT2訊號電壓拉動至一低狀態，其接著與第二位準移位接收器1420連通，以產生一消隱脈衝訊號(B_PULSE)，以驅動消隱電晶體1440。消隱電晶體1440可接著作為一上拉，以防止第一位準移位節點(LSHIFT_1)305(參照圖3)相對於切換節點(Vsw)145變至一低狀 態。
於其他實施例，在空載時間之後，當PWM_HS訊號變至一高狀態時，位準移位驅動器電路217可發送一高訊號至第一位準移位電晶體203之閘極(透過來自位準移位驅動器電路217之L1_DR訊號)。相對於切換節點(Vsw)145，高訊號將第一位準移位節點(LSHIFT_1)305(參照圖3)拉動為低，其將造成於高側電晶體125輸入處之一高訊號，並接通高側電晶體125。切換節點電壓(Vsw)145將保持接近(V+)135。於其一實施例，在此期間，自舉電容器110可透過第一位準移位電晶體203放電(其於此期間係於一接通狀態)。
若高側電晶體125保持接通達一相對長時間(即，一大工作循環)，則自舉電容器110電壓將下降至一足夠低電壓，當PWM_HS訊號變低時，其將防止高側電晶體125接通。於某些實施例，上述情形可發生，此係因L_SHIFT1訊號可達到之最大電壓係Vboot，其可能過低而無法關斷高側電晶體125。於某些實施例，此情況可透過高側UVLO電路1415防止，其係於Vboot低於一特定位準時，發送一高輸入至高側閘極驅動電路130，以強制關斷高側電晶體125。
於其他實施例，當PWM_HS訊號變為低時，第一位準移位電晶體203亦將關斷(透過來自位準移位驅動器電路217之L1_DR訊號)。此將第一位準移位節點(LSHIFT_1)305(參照圖3)拉動至一高狀態。然而，於某些實施例，此程序可為相對緩慢，其係因高值上拉電阻器303(參照圖3)(於某些實施例中用於減小功率消耗)需要對附接至第一位準移位節點(L_SHIFT1)305(參照圖3)之所有電容充電，包含第一位準移位電晶體213及屏蔽電容器160之輸出電容(Coss)。此可增 加高側電晶體125之關斷延遲。為減少高側電晶體125關斷延遲，上拉觸發電路1425可用於感測第一位準移位節點(L_SHIFT1)305(參照圖3)超過Vth之時間。此狀況可產生一PULLUP_FET訊號，其經提供至上拉電晶體1435，該上拉電晶體係與上拉電阻器1430並聯作用，可顯著地加速第一位準移位節點(L_SHIFT1)305(參照圖3)電壓之上拉，從而加快關斷程序。
[半橋電路#2]
參照圖21，一半橋電路2100之一第二實施例係經揭露。半橋電路2100可具有與圖1中所示電路100相同之方塊圖，然而，電路2100中之位準移位電晶體可與脈衝輸入一起運作，而非一連續訊號，如下文詳述。於某些實施例，脈衝輸入可導致較低功率耗散、位準移位電晶體上之減少應力、及減少切換時間，如下文詳述。
繼續參照圖21，其一實施例包括採用一低側氮化鎵(GaN)裝置2103之一整合式半橋功率轉換電路2100、一高側氮化鎵(GaN)裝置2105、一負載2107、一自舉電容器2110、及其他電路元件，如下文詳述。某些實施例亦可具有一外部控制器(未圖示於圖21)，其提供至少一輸入至電路2100，以調節電路之運作。電路2100係僅為例示用途，且其他變體及組態係於本發明之範疇內。
如圖21所示，於其一實施例，整合式半橋功率轉換電路2100可包括設於低側氮化鎵(GaN)裝置2103上之一低側電路，其包括具有一低側控制閘極2117之一低側電晶體2115。低側電路可進一步包括一整合式低側電晶體驅動器2120，其具有連接至一低側電晶體控制閘極2117之一輸出2123。於另一實施例，可具有設於高側氮化鎵(GaN)裝 置2105上之一高側電路，其包括具有一高側控制閘極2127之一高側電晶體2125。高側電路可進一步包括一整合式高側電晶體驅動器2130，其具有連接至高側電晶體控制閘極2127之一輸出2133。
高側電晶體2125可用於控制至功率轉換電路2100之功率輸入，且具有一電壓源(V+)2135(有時稱作一幹線電壓)，其連接至高側電晶體之一汲極2137。高側電晶體2125可進一步具有一源極2140，其耦合至低側電晶體2115之一汲極2143，並形成一切換節點(Vsw)2145。低側電晶體2115可具有連接至接地之一源極2147。於其一實施例，低側電晶體2115及高側電晶體2125係可為增強型場效電晶體。於其他實施例，低側電晶體2115及高側電晶體2125係可為任何其他類型之裝置，其等包含但不限於，氮化鎵(GaN)基空乏型電晶體，與矽基增強型場效電晶體串聯連接之氮化鎵(GaN)基空乏型電晶體(從而使空乏型電晶體之閘極連接至矽基增強型電晶體之源極)、碳化矽基電晶體或矽基電晶體。
於某些實施例，高側裝置2105及低側裝置2103可由一氮化鎵(GaN)基材料製成。於其一實施例，氮化鎵(GaN)基材料可包括位於一矽層上之一氮化鎵(GaN)層。於其他實施例，氮化鎵(GaN)基材料可包括但不限於，位於一碳化矽層、藍寶石層或氮化鋁層上之一氮化鎵(GaN)層。於其一實施例，氮化鎵(GaN)基層可包括但不限於，其他III族氮化物(如，氮化鋁及氮化銦)及III族氮化物合金(如，氮化鋁鎵〔AlGaN〕及氮化銦鎵〔InGaN〕)之一複合堆疊。
[低側裝置]
低側裝置2103可具有複數電路，其等用於控制及操作該低側裝置及高 側裝置2105。於某些實施例，低側裝置2103可包括一低側邏輯、控制與位準移位電路(低側控制電路)2150，其控制低側電晶體2115及高側電晶體2125之切換及其他功能，如下文詳述。低側裝置2103亦可包括一啟動電路2155、一自舉電容器充電電路2157、及一屏蔽電容器2160，亦如下文詳述。
參照圖22，低側控制電路2150內之電路係經功能性描繪。低側控制電路2150內之各電路係於下文論述，且某些情況係於圖23至圖28中詳細描繪。於其一實施例，低側控制電路2150之主要功能係可為自一控制器接收至少一輸入訊號(如，一PWM訊號)，及控制低側電晶體2115與高側電晶體2125之運作。
第一位準移位電晶體2203可為一「接通」脈衝位準移位電晶體，且第二位準移位電晶體2215可為一「關斷」脈衝位準移位電晶體。於其一實施例，來自一控制器(圖中未示)之一脈衝寬度經調變高側(PWM_HS)訊號可由反相器/緩衝器2250處理，並經發送至一接通脈衝產生器2260及一關斷脈衝產生器2270。接通脈衝產生器2260可產生一脈衝，其相應於PWM_HS訊號之一低狀態至高狀態暫態，因此，於脈衝之持續時間期間，接通第一位準移位電晶體2203。關斷脈衝產生器2270可同樣地產生一脈衝，其相應於PWM_HS訊號之高狀態至低狀態轉變，因此，於關斷脈衝之持續時間，接通第二位準移位電晶體2215。
第一位準移位電晶體2203及第二位準移位電晶體2215可分別作為電阻器上拉反相器電路中之下拉電晶體。詳言之，接通可意指個別位準移位節點電壓相對於切換節點(Vsw)2145電壓經拉動為低，且關斷可導致個別位準移位節點呈現Vboot電壓。由於第一位準移位電晶體2203 及第二位準移位電晶體2215分別僅於脈衝之持續時間「接通」，因此，該兩裝置上之功率耗散及應力位準可小於圖1所示之半橋電路100。
第一電阻器2207及第二電阻器2208可分別經添加，其等分別與第一位準移位電晶體2203及第二位準移位電晶體2215之源極串聯，以限制閘極至源極電壓、及穿過電晶體之最大電流。第一電阻器2207及第二電阻器2208分別可小於圖1所示半橋電路100之源極隨耦器電阻器，其可使第一位準移位電晶體2203及第二位準移位電晶體2215之下拉動作更快速，減少至高側電晶體2125之傳播延遲。
於其他實施例，第一電阻器2207及第二電阻器2208可分別以任何形式之一電流槽取代。其一實施例可將第一位準移位電晶體2203及第二位準移位電晶體2215之源極分別連接至源極短路空乏型裝置之一閘極。以一高電壓氮化鎵(GaN)技術形成之一空乏型電晶體之其一實施例可用疊加於電場介電層頂部上之高電壓場板金屬中之一者取代增強型閘極堆疊。電場介電質之厚度及金屬之功函數可控制堆疊之夾止電壓。
於其他實施例，第一電阻器2207及第二電阻器2208可分別以一電流槽取代。於其一實施例，可使用由啟動電路2155(參照圖21)產生之一參照電流(Iref)。與電阻器選項相比，空乏型電晶體及電流槽實施例兩者皆可導致一顯著裝置面積減小(即，此係因一相對較小之空乏型電晶體將可滿足需求，且Iref已獲得)
自舉電晶體驅動電路2225可近似上述圖2所示之自舉電晶體驅動電路225。自舉電晶體驅動電路2225可自低側驅動電路2220(參照圖22)接收輸入，並提供一閘極驅動訊號(稱為〔BOOTFET_DR〕)至自舉電容器充電電路2157(參照圖21)中之自舉電晶體，如上文詳述。
參照圖23，第一位準移位電晶體2203係與一上拉電阻器2303經描繪，其可設於高側裝置2105中。於某些實施例，第一位準移位電晶體2203可作為一電阻器上拉反相器中之一下拉電晶體，其近似圖3所示之第一位準移位電晶體203。如上文所述，上拉電阻器2303可設於高側裝置2105(參照圖21)中。第二位準移位電晶體2215可具有一近似組態。於某些實施例，第一輸出端(LS_NODE)2305與切換節點(Vsw)2145(參照圖21)間可具有一第一電容，且一第一輸出端2305與接地之間可具有一第二電容，其中，第一電容大於第二電容。第一電容可經設計，藉此，響應於切換節點(Vsw)2145(參照圖21)處之一高dv/dt訊號，允許C*dv/dt電流之一大部分傳導穿過第一電容，以確保第一輸出端2305處之電壓追蹤(track)切換節點(Vsw)處之電壓。一屏蔽電容器2160(參照圖21)可經設置以作為第一電容器，如上所述。於其他實施例，屏蔽電容器2160(參照圖21)可經使用，以於半橋功率轉換電路2100中之第一輸出端2305與切換節點(Vsw)2145(參照圖21)間形成電容。屏蔽電容器2160亦可經使用，以最小化第一輸出端2305與半導體裝置之一基板間之電容。於其他實施例，屏蔽電容器2160可經建構於低側氮化鎵(GaN)裝置2103上。
參照圖24，反相器/緩衝器電路2250係經詳細地描繪。於其一實施例，反相器/緩衝器電路2250可具有一第一反相器級2405、及一第一緩衝器級2410。於其他實施例，反相器/緩衝器電路2250可由來自控制器(圖中未示)之PWM_HS訊號直接驅動。第一反相器級2405之輸出係可為至接通脈衝產生器2260(參照圖22)之輸入訊號(PULSE_ON)，而第一緩衝器級2410之輸出係可為一輸入訊號(PULSE_OFF)，以關斷 脈衝產生器2270。
於某些實施例，一可選(LS_UVLO)訊號可經產生，其係透過將由UVLO電路2227(參照圖22)產生之一訊號發送至設於第一反相器級2405中之一NAND(反及)閘極。若Vcc或Vdd_LS低於一特定參考電壓(或參考電壓之一分率)，此電路可用於關斷位準移位運作。於其他實施例，反相器/緩衝器電路2250亦可產生用於低側電晶體2115(參照圖21)之一擊穿保護訊號(STP_LS1)，其可經提供至低側電晶體閘極驅動電路2120。當PWM_HS訊號為高時，此可關斷低側電晶體閘極驅動電路2120(參照圖21)，防止擊穿。
參照圖25，接通脈衝產生器2260係經詳細描繪。於其一實施例，接通脈衝產生器2260可具有一第一反相器級2505、一第一緩衝器級2510、一RC脈衝產生器2515、一第二反相器級2520、一第三反相器級2525、及一第三緩衝器級2530。於其他實施例，來自反相器/緩衝器電路2250(參照圖22)之PULSE_ON訊號輸入係可先經反相，接著透過RC脈衝產生器2515及一方波產生器變換成一接通脈衝。此運作之結果係為閘極驅動訊號(LI_DR)，其經傳輸至第一位準移位電晶體2203(參照圖22)。
於其他實施例，接通脈衝產生器2260可包含至少一邏輯功能，例如，一個二進制或組合功能。於其一實施例，接通脈衝產生器2260可具有用於STP_HS訊號之一多輸入NOR閘極。STP_HS訊號可具有與LS_GATE訊號相同之極性。因此，若STP_HS訊號為高(相應於LS_GATE訊號為高)，則可不產生接通脈衝，此係因圖25所示之第一反相器電路2505經被拉動為低，其將去活化(deactivate)脈衝產生器 2515。
於其他實施例，RC脈衝產生器2515可包括一箝位器二極體(圖中未示)。箝位器二極體可經添加，以確保RC脈衝產生器2515適用於PWM_LS訊號之極小工作循環。於某些實施例，接通脈衝產生器2260可經設置以接收於2奈秒至20微秒範圍之輸入脈衝，並傳輸該範圍內具有實質恆定持續時間之脈衝。於其一實施例，若跨越箝位器二極體之電壓變得大於Vth，則箝位器二極體可接通RC脈衝產生器2515中之一電阻器，並使其短路(提供一極小電容器放電時間)。此可顯著改善脈衝產生器電路2260運作之最大工作循環(相對於PWM_HS訊號)。
參照圖26，關斷脈衝產生器2270係經更詳細描繪。於其一實施例，關斷脈衝產生器2270可具有一RC脈衝產生器2603、一第一反相器級2605、一第二反相器級2610、及一第一緩衝器級2615。於其他實施例，關斷脈衝產生器2270可自反相器/緩衝器電路2250(參照圖22)接收一輸入訊號(PULSE_OFF)，其可隨後連通至RC脈衝產生器2603。
於其他實施例，來自RC脈衝產生器2603之脈衝發送通過第一反相器級2605、第二反相器級2610、及緩衝器級2615。脈衝可接著作為L2_DR訊號，經發送至第二位準移位電晶體2215(參照圖22)。一箝位器二極體亦可經包括於關斷脈衝產生器2270中。於某些實施例，運作原理可近似上文所述關於接通脈衝產生器2260(參照圖25)之運作原理。此等操作原理可確保關斷脈衝產生器2270運作達高側電晶體2125(參照圖21)之極低接通時間(即，電路將運作達相對小工作週期)。於某些實施例，關斷脈衝產生器2270可經設置以接收於2奈秒至20微秒範圍之輸入脈衝，並傳輸該範圍內具有實質恆定持續時間之脈衝。於其他實施 例，一關斷位準移位脈衝可透過一接通輸入脈衝經縮短，以於高側電晶體2125上實現小於50奈秒之一關斷時間。
於某些實施例，RC脈衝產生器2603可包括一電容器，其與一電阻分壓器網路連接。來自電阻器之輸出係可為發送至一反相器2275(參照圖22)之一訊號(INV)，其產生一擊穿保護訊號(STP_LS2)，並傳輸至低側驅動器電路2220。於其他實施例，關斷脈衝產生器2270可包含至少一邏輯功能，舉例而言，一個二進制或組合功能。於其一實施例，STP_LS2訊號經發送至低側驅動器電路2220內之一NAND邏輯電路，其係近似STP_LS1訊號。於某些實施例，該等訊號係可經使用，以確保低側電晶體2115(參照圖21)於關斷脈衝訊號(PULSE_OFF)之持續時間期間內不接通(即，因為高側電晶體2125於關斷脈衝期間關斷)。於某些實施例，此方法對補償一關斷傳播延遲係可為有用(即，PULSE_OFF訊號可實現擊穿保護)，因此確保低側電晶體2115將僅於高側電晶體2125閘極完全關斷之後接通。
於其他實施例，透過第二位準移位電晶體2215，一消隱脈衝可經位準移位至高側裝置2105。為完成上述情形，一消隱脈衝係可經發送至第一反相器級2605中之一NOR輸入中。消隱脈衝可用於抑制錯誤觸發，其係因切換節點Vsw 2145(參照圖20)處之高dv/dt狀況所致。於某些實施例，無消隱脈衝可用於濾波dv/dt誘發或其他非所望之位準移位輸出脈衝。
參照圖27，消隱脈衝產生器2223係經詳細地描繪。於其一實施例，消隱脈衝產生器2223係可為一較簡單之設計，其係相對於圖1所示之半橋電路100中所使用之設計，因為方波脈衝產生器係已為關斷脈衝 產生器2270之一部分。於其一實施例，LS_GATE訊號係經饋入，以作為自低側閘極驅動電路2220(參照圖22)至消隱脈衝產生器2223之輸入。此訊號可經反相，並接著經發送通過一RC脈衝產生器，以產生一正向脈衝。於某些實施例，可使用一反相訊號，此係因脈衝需要相應於LS_GATE訊號之下降邊緣。上述情形之輸出可經使用作為消隱脈衝輸入(B_PULSE)，以關斷脈衝產生器2270。
參照圖28，低側電晶體驅動電路2220係經詳細地描繪。於其一實施例，低側電晶體驅動電路2220可具有一第一反相器級2805、一第一緩衝器級2810、一第二反相器級2815、一第二緩衝器級2820、及一第三緩衝器級2825。於某些實施例，可使用兩個反相器/緩衝器級，此係因至低側電晶體2115之閘極之輸入與PWM_LS訊號同步。因此，於某些實施例，一PWM_LS高狀態可相應於一LS_GATE高狀態，且反之亦然。
於其他實施例，低側電晶體驅動電路2220亦可包括一非對稱遲滯，其使用具有一電晶體下拉之一電阻分壓器，近似120(參照圖8)所述之方案。於其一實施例，低側電晶體驅動電路2220包括用於STP_LS1及STP_LS2(低側電晶體2115上之擊穿防止)訊號之多輸入NAND閘極。當高側電晶體2125接通時，STP_LS1及STP_LS2訊號可確保低側電晶體驅動電路2220(參照圖22)不與低側電晶體2115(參照圖21)連通。此技術可用於避免擊穿之可能性。其他實施例可包括用於LS_UVLO訊號之NAND閘極(近似上文圖28中採用之NAND閘極)。其一實施例可包括一關斷延遲電阻器，其與最終下拉電晶體之閘極串聯。上述情形可用於確保自舉電晶體於低側電晶體2115關斷之前經關斷。
於其他實施例，低側裝置2103(參照圖21)亦可包括一啟 動電路2155、自舉電容器充電電路2157、一屏蔽電容器2160、及一UVLO電路2227，其等可分別近似如上述之啟動電路155、自舉電容器充電電路157、屏蔽電容器160、及UVLO電路227。
[高側裝置]
參照圖29，高側邏輯與控制電路2153、以及其等如何與高側電晶體驅動器2130互動係經詳細地描繪。於某些實施例，高側邏輯與控制電路2153可以近似上述圖15所示高側邏輯與控制電路153之方式運作。於其他實施例，高側邏輯與控制電路2153可以不同方式運作，如下詳述。
於其一實施例，位準移位1接收器電路2910自第一位準移位電晶體2203(參照圖22)接收一L_SHIFT1訊號，該第一位準移位電晶體於PWM_HS訊號之低狀態至高狀態轉變時，接收一接通脈衝，如上文所論述。作為響應，位準移位1接收器電路2910驅動上拉電晶體2960之一閘極(例如，於某些實施例，一低電壓增強型氮化鎵(GaN)電晶體)。於其他實施例，上拉電晶體2960可接著將一狀態儲存電容器2955電壓上拉至接近Vdd_HS之一數值，其係相對於切換節點(Vsw)2145電壓。一狀態儲存電容器2955上之電壓可接著經轉移至高側電晶體驅動器2130及轉移至高側電晶體閘極2127(參照圖21)之閘極，以接通高側電晶體2125。於某些實施例，狀態儲存電容器2955係可為一鎖存儲存邏輯電路(latching storage logic circuit)，其經設置以響應於一第一脈衝輸入訊號而改變狀態，並響應於一第二脈衝輸入訊號而改變狀態。於其他實施例，狀態儲存電容器2955可經任一類型之一鎖存電路取代，例如但不限於一RS正反器。
於其他實施例，於此期間，位準移位2接收器電路2920可 維持下拉電晶體2965(例如，於某些實施例，一低電壓增強型氮化鎵(GaN)電晶體)處於一關斷狀態。上述情形可截斷狀態儲存電容器2955之任何放電路徑。因此，於某些實施例，狀態儲存電容器2955可具有一相對較小之充電時間常數、及一相對較大之放電時間常數。
同樣地，位準移位2接收器2920可自第二位準移位電晶體2215(參照圖22)接收一L_SHIFT2訊號，當PWM_HS訊號之高狀態至低狀態轉變時，該第二位準移位電晶體接收一關斷脈衝，如上所述。作為響應，位準移位2接收器電路2920驅動下拉電晶體2965之一閘極(例如，於某些實施例，一低電壓增強型氮化鎵(GaN)電晶體)。於其他實施例，下拉電晶體2965可接著將狀態儲存電容器2955電壓下拉(亦即，放電)至接近切換節點(Vsw)2145之一數值，其可因此透過高側電晶體驅動器2130關斷高側電晶體2125。
繼續參照圖29，第一屏蔽電容器2970及第二屏蔽電容器2975分別可自L_SHIFT1節點及L_SHIFT2節點連接，以於切換節點(Vsw)2145(參照圖21)處之高dv/dt狀況期間，助於防止錯誤觸發。於其他實施例，一箝位器二極體係可存在L_SHIFT1及L_SHIFT2節點與切換節點(Vsw)2145(參照圖21)間。此可確保切換節點(Vsw)2145(參照圖21)與L_SHIFT1及L_SHIFT2節點間之電位差不超過(Vth)。此可用於創造用於高側電晶體2125(參照圖21)之一相對快速接通及關斷。
參照圖30，位準移位1接收器2910係經詳細地描繪。於其一實施例，位準移位1接收器2910可包括一向下位準移位器3005、一第一反相器3010、一第二反相器3015、一第一緩衝器3020、一第三反相器 3025、一第二緩衝器3030、及一第三緩衝器3135。於某些實施例，位準移位1接收器2910使L_SHIFT1訊號向下移位(亦即，調變)3*Vth之一電壓(例如，使用三個增強型電晶體，其中，各電晶體可具有接近Vth之一閘極至源極電壓)。於其他實施例，可使用一更少或更多之向下移位電晶體。
於其他實施例，最後之源極隨耦器電晶體可跨越其閘極至其源極具有一個三二極體連接(three diode connected)電晶體箝位器。於某些實施例，可使用此組態，此係因其源極電壓可僅高達Vdd_HS(即，此係因其汲極連接至Vdd_HS)，而其閘極電壓可高達V(L_SHIFT1)-2*Vth。因此，於某些實施例，最終源極隨耦器電晶體上之最大閘極至源極電壓可大於技術中之最大額定閘極至源極電壓。
於其他實施例，第一反相器3010亦可具有用於高側欠壓鎖定(under voltage lock out)之一NOR閘極，其使用由高側UVLO電路2915產生之UV_LS1訊號。於其一實施例，位準移位1接收器2910(參照圖29)之一輸出係可為一PU_FET訊號，其經連通至上拉電晶體2960之一閘極(參照圖29)。此訊號可具有自一低狀態之0伏特變至一高狀態之(Vdd_HS)+(Vdd_HS-Vth)之一電壓。此電壓可於接通脈衝之持續時間保持接通。
參照圖31，位準移位2接收器2920係經詳細地描繪。於其一實施例，位準移位2接收器2920可近似上述之位準移位1接收器2910。於其他實施例，位準移位2接收器2920可包括一消隱脈衝產生器3105、一向下位準移位器3110、一第一反相器3115、一第二反相器3120、一第一緩衝器3125、一第三反相器3130、一第二緩衝器3135、及一第三緩衝器 3140。於其一實施例，除一3*Vth向下位準移位器3110及複數反相器/緩衝器級外，亦可使用消隱脈衝產生器3105。
於其他實施例，可使用不同組態。於某些實施例，當位準移位2接收器2920兼作一高側電晶體2125(參照圖21)關斷以及一消隱電晶體2940(參照圖29)驅動以獲取較佳dv/dt免疫時，此特定組態係為有益。於某些實施例，消隱脈衝產生器3105可與圖17所示之位準移位2接收器1520相同。於其一實施例，位準移位2接收器2920(參照圖29)可接收L_SHIFT2及UV_LS2訊號，且作為響應，傳輸一PD_FET訊號至下拉電晶體2965。於其他實施例，第一反相器3115可具有一雙輸入NAND閘極，其用於來自高側UVLO電路2915(參照圖29)之UV_LS2訊號。
參照圖32，高側UVLO電路2915係經詳細地描繪。於其一實施例，高側UVLO電路2915可包括一向下位準移位器3205及一電阻器上拉反相器級3210。於某些實施例，當自舉電容器2110電壓變得低於一特定臨限值時，高側UVLO電路2915可經設置透過關斷至高側電晶體2125(參照圖21)之(HS_GATE)訊號，以防止電路故障。於其一例示性實施例，當Vboot減小至相較切換節點(Vsw)2145電壓小於4*Vth之一數值時，高側UVLO電路2915經設計以接合。於另一實施例，向下位準移位器3205之輸出係可為一UV_LS2訊號，其經傳輸至第二位準移位接收器2920，且電阻器上拉反相器級3210之輸出係可為一UV_LS1訊號，其經傳輸至第一位準移位接收器2910。
如下所述，於某些實施例，高側UVLO電路2915可異於分別論述於圖14及圖18之用於半橋電路100之高側UVLO電路1415。於其一實施例，Vboot訊號可向下移位3*Vth，且經傳送至電阻器上拉反相器級 3210。於其他實施例，由於位準移位2接收器電路2920(參照圖29)基於高側電晶體2125(參照圖21)控制關斷程序，因此，直接施加一3*Vth向下移位輸出至位準移位2接收器電路2920輸入處之NAND閘極，將接合欠壓鎖定。
然而，於某些實施例，由於自舉電壓可能過低，此亦可保持上拉電晶體2960(參照圖29)接通。於某些實施例，上述情形可導致一衝突。當位準移位2接收器電路2920(參照圖29)試圖保持高側電晶體2125(參照圖21)關斷時，位準移位1接收器電路2910可試圖接通高側電晶體。為避免此情景，某些實施例可將來自高側UVLO電路2915(參照圖29)之3*Vth向下移位訊號之輸出反相，並將其發送至位準移位1接收器電路2910上之一NOR輸入。此可確保位準移位1接收器電路2910不干擾UVLO誘發關斷程序。
參照圖33，高側電晶體驅動器2130係經詳細地描繪。於其一實施例，高側電晶體驅動器2130可包括一第一反相器3305、一第一緩衝器3310、一第二反相器3315、一第二緩衝器3320、及一第三緩衝器3325。於某些實施例，相較於圖1中所示半橋電路100中採用之高側電晶體驅動器130，高側電晶體驅動器2130可係為較基礎之一設計。於其一實施例，高側電晶體驅動器2130自狀態儲存電容器2955(參照圖29)接收一S_CAP訊號，並將一對應驅動(HS_GATE)訊號遞送至高側電晶體2125(參照圖21)。詳言之，當S_CAP訊號係於一高狀態時，HS_GATE訊號係於一高狀態，且反之亦然。
[半橋電路#2運作]
半橋電路2100(參照圖21)之以下運作順序僅為例示，於不背離本發 明，其可使用其他順序。請同時參照圖21、圖22及圖29。
於其一實施例，當PWM_LS訊號處於一高狀態，則低側邏輯、控制與位準移位電路2150可發送一高訊號至低側電晶體驅動器2120，其接著連通傳遞至低側電晶體2115之訊號，以將其接通。此可將切換節點(Vsw)2145電壓設定為接近於0伏特。於其他實施例，當低側電晶體2115接通時，其可提供用於對自舉電容器2110充電之一路徑。充電路徑可具有一高電壓自舉二極體與電晶體之一並聯組合。
於某些實施例，自舉電晶體驅動電路2225可提供一驅動訊號(BOOTFET_DR)至自舉電晶體，其提供一低電阻路徑，以用於對自舉電容器2110充電。於其一實施例，於啟動期間且當不存在低側閘極驅動訊號(LS_GATE)時，自舉二極體可確保用於對自舉電容器2110充電之一路徑。於此期間，PWM_HS訊號應處於一低狀態。若PWM_HS訊號於此期間不慎經接通時，由低側驅動器電路2220產生之STP_HS訊號將防止高側電晶體2125接通。若PWM_LS訊號在PWM_HS訊號接通時經接通，則分別自反相器/緩衝器2250及反相器2275產生之STP_LS1及STP_LS2訊號將防止低側電晶體2115接通。此外，於某些實施例，當Vcc或Vdd_LS低於一預定電壓位準時，LS_UVLO訊號可防止低側閘極2117及高側閘極2127接通。
相反地，於某些實施例，當PWM_LS訊號處於一低狀態時，至低側電晶體2115之LS_GATE訊號亦可處於一低狀態。於PWM_LS低訊號與PWM_HS高訊號轉變之間之空載時間期間，一電感性負載可迫使高側電晶體2125或低側電晶體2115以同步整流器模式接通，其係取決於功率流之方向。若高側電晶體2125於空載時間期間接通(例如，於一 升壓模式)，則切換節點(Vsw)2145電壓可上升接近(V+)2135(即，幹線電壓)。切換節點(Vsw)2145上之此dv/dt狀況可傾向將L_SHIFT1節點相對於切換節點拉動至一低狀態(即，因為至接地之電容耦合)，其可接通高側電晶體驅動器2130，導致高側電晶體2125之非預期導通。此狀況可使空載時間無效(negate)，導致擊穿。
於某些實施例，此狀況可經防止，其係透過使用消隱脈衝產生器2223以感測低側電晶體2115之關斷暫態，並發送一脈衝以接通第二位準移位電晶體2215。上述情形可將L_SHIFT2訊號拉動至一低狀態，其可接著與位準移位2接收器2920連通，以產生一消隱脈衝，用於驅動消隱電晶體2940。於其一實施例，消隱電晶體2940可作為一上拉，以防止LSHIFT_1訊號相對於切換節點(Vsw)2145變為一低狀態。
於其他實施例，於空載時間之後，當PWM_HS訊號自一低狀態轉變至一高狀態時，一接通脈衝可由接通脈衝產生器2260產生。此可於一短暫時間週期，將L_SHIFT1節點電壓拉動為低。於其他實施例，此訊號可經位準移位1接收器電路2910反相，且一短暫高訊號將經發送至上拉電晶體2960，其對狀態儲存電容器2955充電至一高狀態。上述情形可於高側電晶體驅動器2130之輸入處導致一對應高訊號，其將接通高側電晶體2125。切換節點(Vsw)2145電壓可保持接近(V+)2135(即，幹線電壓)。狀態儲存電容器2955電壓可於此期間保持於一高狀態，此係因不具有放電路徑。
於其他實施例，於接通脈衝期間，自舉電容器2110可透過第一位準移位電晶體2203放電。然而，因為時間週期相對較短，因此自舉電容器2110之放電可能無法如同當第一位準移位電晶體2203於 PWM_HS訊號之整個持續時間期間接通之情況下(如在圖1中之半橋電路100中之情形)之放電。詳言之，於某些實施例，上述情形可導致UVLO接合之切換頻率係相對低於圖1所示半橋電路100之一數值。
於某些實施例，當(PWM_HS)訊號自一高狀態轉變至一低狀態時，一關斷脈衝可由關斷脈衝產生器2270產生。於一短暫時間週期內，此可將L_SHIFT2節點電壓拉動為低。此訊號可經位準移位2接收器電路2920反相，且一短暫高訊號將經發送至下拉電晶體2965，其將狀態儲存電容器2955放電至一低狀態。上述情形將於高側電晶體驅動器2130之輸入處導致一低訊號，其將關斷高側電晶體2125。於其他實施例，狀態儲存電容器2955電壓可於此時間期間保持於一低狀態，此係因其不具有放電路徑。
於其一實施例，由於電路2100中之關斷程序不涉及透過一高數值上拉電阻器對位準移位節點電容器充電，因此，關斷時間可相對短於圖1所示之半橋電路100。於其他實施例，高側電晶體2125接通及關斷程序可透過實質近似位準移位電晶體2203、2205之接通而控制，因此，接通及關斷傳播延遲可實質近似。此可導致不需要一上拉觸發電路及/或一上拉電晶體，如用於圖1所示半橋電路100中之其等。
[ESD電路]
參照圖34，於某些實施例，至少一接腳(即，自一電子封裝內之一半導體裝置至電子封裝上之一外部端子之連接)可採用一靜電放電(electro-static discharge，ESD)箝位器電路，以保護電路。以下實施例描繪可用於至少一接腳上之ESD箝位電路，其係於本文揭露之至少一實施例、及可能需要ESD保護之其他實施例中。於其他實施例，本文中所揭 示之ESD箝位電路可用於氮化鎵(GaN)基裝置上。
一靜電放電(ESD)箝位器電路3400之其一實施例係經描繪。ESD箝位器電路3400可具有一組態，其採用由增強型電晶體製成之至少一源極隨耦器級3405。各源極隨耦器級3405可具有一閘極3406，其連接至一鄰近源極隨耦器級之一源極3407。於圖34所示之實施例，四個源極隨耦器級3405係經使用，然而，於其他實施例，可使用更少或更多個。電阻器3410耦合至源極隨耦器級3405之源極3407。
一ESD電晶體3415耦合至至少一源極隨耦器級3405，且，當曝露於一過電壓脈衝時，其可經設置以傳導大於500mA之一電流，如下所述。電阻器3410設於ESD電晶體3415之源極3420與源極隨耦器級3405之各源極3407間。源極隨耦器級3405之汲極3408連接至ESD電晶體3415之汲極3425。最後源極隨耦器級之源極3407耦合至ESD電晶體3415之閘極3430。
於其一實施例，ESD箝位器電路3400之一接通電壓可由源極隨耦器級3405之總數設定。然而，因為最後源極隨耦器級係為具有一特定汲極3408至源極3407電壓及閘極3406至源極電壓之一電晶體，因此，穿過最終電阻器3410之電流係可為相對較大，且可導致一較大閘極3430至源極3420電壓跨越ESD電晶體3415。相較於其他ESD電路組態，此狀況可導致一相對大ESD電流能力，且於某些實施例，形成一經改善洩漏效能。
於其他實施例，ESD箝位器電路3400可於電晶體大小及電阻值具有複數自由度。於某些實施例，ESD箝位器電路3400可經製備為較小，其係相較於其他ESD電路組態。於其他實施例，ESD箝位器電路3400 之效能可經改善，其透過逐漸增加隨源極隨耦器3405之尺寸，使其等更接近ESD電晶體3415。於其他實施例，電阻器3410可經取代於，舉例而言，空乏型電晶體、參考電流槽、或參考電流源。
參照圖35，近似圖34所示ESD箝位器電路3400之一實施例係經描繪，然而，ESD箝位器電路3500可具有一相異組態之電阻器，如下詳述。ESD箝位器電路3500可具有一組態，其採用由至少一增強型電晶體製成之至少一源極隨耦器級3505。各源極隨耦器級3505可具有一閘極3506，其連接至一鄰近源極隨耦器級之一源極3507。於圖35所示之實施例，四個源極隨耦器級3505係經使用，然而，於其他實施例，可使用更少或更多個。電阻器3510耦合於鄰近源極隨耦器級3505之源極3507間。一ESD電晶體3515耦合至源極隨耦器級3505，且電阻器3510設於ESD電晶體3515之源極3520與一源極隨耦器級3505之源極3507間。源極隨耦器級3505之汲極3508可一起耦合，並耦合至ESD電晶體3515之汲極3525。
[電子封裝]
參照圖36及圖37，於某些實施例，至少一半導體裝置可設於至少一電子封裝中。電子封裝之無數封裝組態及類型係為可行，且在本發明範疇內。圖36描繪習知為其一四方平面無引腳(quad-flat no-lead)電子封裝之其一例示，且其內具有兩個半導體裝置。
電子封裝3600可具有一封裝基座3610，其具有由至少一端子3620環繞之至少一晶粒墊(die pad)3615。於某些實施例，封裝基座3610可包含一引線架，而於其他實施例，其可包含一有機印刷電路板、一陶瓷電路、或另一材料。
於圖36所示之實施例，一第一裝置3620經安裝至一第一晶 粒墊3615，且一第二裝置3625經安裝至一第二晶粒墊3627。於另一實施例，第一裝置3620及第二裝置3625中之至少一者可分別經安裝於一絕緣體(圖中未示)上，其係經安裝於封裝基座3610。於其一實施例，絕緣體係可為一陶瓷或其他非傳導性材料。第一裝置3620及第二裝置3625可分別電性耦合至端子3640，其係透過打線接合(wire bond)3630或任一其他類型之電性交互連結，舉例而言，諸可用於一覆晶(flip-chip)應用之覆晶凸塊(bump)或柱(column)。打線接合3630可於裝置接合墊3635間延伸至端子3640，且於某些情形，至晶粒墊3615、3627，且於其他情形，至一鄰近裝置上之裝置接合墊3635。
參照圖37，電子封裝3600之一等角視圖係經描繪。端子3640及晶粒附接墊3615及3627可設於一外部表面上，且經設置以連接至一印刷電路板或其他裝置。於其他實施例，端子3640及晶粒附接墊3615及3627可僅於電子封裝3600之內部為可及(accessible)，且其他連接可設於電子封裝之外部上。詳言之，某些實施例可具有內部電性佈線，且內部與外部連接間可不具有一一對一相關。
於其他實施例，第一裝置3620及第二裝置3625(參見圖36)之各別、及封裝基座3610之一頂部表面可經囊封(encapsulated)，其係透過一非傳導性材料，如一模造化合物(molding compound)。無數其他電子封裝可經使用，其例如但不限於，小外形集成電路封裝(SOIC)、雙列直插封裝(DIPS)、多晶片封裝(MCM)及其他。再者，於某些實施例，各裝置可位於一獨立電子封裝中，而其他實施例可於一單一封裝內具有至少二電子裝置。其他實施例可於至少一電子封裝內具有至少一被動裝置。
[替代自舉電壓之產生]
圖38係為一替代自舉電容器充電電路3800之其一實施例之示意圖。自舉電容器充電電路3800具有之特徵係近似於或等同於本文論述之其他自舉電容器充電電路。自舉電容器充電電路3800包括電晶體3800，且不包括並聯之一二極體連接，如圖12所示自舉電容器充電電路157之高電壓二極體連接增強型電晶體1205。於至少某些實施例，電晶體1205不具有位於其源極與汲極間之一寄生二極體，如形成於一矽基板內之一習知電晶體之一寄生體二極體。於某些實施例，BOOTFET_DR訊號可透過下文所述之至少一自舉電晶體驅動電路產生。自舉電晶體3800係可經接通，其係與圖1所示低側電晶體115實質同時。於相異實施例，自舉電晶體3800可為增強型(emode)裝置或空乏型(dmode)裝置。
圖39係為自舉電晶體驅動電路3900之其一實施例之示意圖，其係連接至自舉電晶體3970，且間接連接至自舉電容器3980。自舉電晶體3970可近似或等同於本文論述之其他自舉電晶體，且自舉電容器3980可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路3900包括邏輯電路3910、3914及3916、VH產生器電路3920、HGATE產生器電路3930、LGATE產生器電路3940、H開關3950、可選並聯電阻器3955、可選上拉電阻器3957、可選二極體3959、及L開關3960。
邏輯電路3910於節點SIGNAL_A及節點LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點 LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及反相版本。舉例而言，於SIGNAL_A之控制訊號係可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與於節點LS_GATE之控制訊號相反，如圖40描繪並於下論述。
邏輯電路3910於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一第一訊號。
VH產生器電路3920接收位於節點I之訊號及位於節點LGATE之訊號，其等係由LGATE產生器電路3940產生，如下所述。基於位於節點SIGNAL_A及節點LS_GATE之控制訊號，VH產生器電路3920於節點H產生一訊號。
邏輯電路3914於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVDD產生一第二訊號。
HGATE產生器電路3930接收位於節點I之訊號及位於節點IBVDD之訊號，並基於接收之訊號，於節點HGATE產生一訊號。
邏輯電路3916於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVCCB產生一第二訊號。
LGATE產生器電路3940接收位於節點I之訊號及位於節點IBVCCB之訊號，並基於接收之訊號，於節點LGATE產生一訊號。
H開關3950及L開關3960於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 3970之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 3970係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點Vboot之電壓係等同於或實質等同於位於節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 3970係為非傳導性。因此，當位於節點VSW之電壓係為高，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路3900包括可選電阻元件3955，其係可為一電阻器，且經連接於節點BOOTFET_DR及節點H間。
於某些實施例，自舉電晶體驅動電路3900包括可選電阻元件3957，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路3900包括一可選二極體3959，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點Vboot。於某些實施例，二極體3959包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為二極體3959。
圖40係為一時序圖，其描繪自舉電晶體驅動電路3900之不同訊號之時序關係。
參照圖39及圖40，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及反相版本，其中，延遲係以D描繪於圖40。
邏輯電路3910於節點SIGNAL_A及節點LS_GATE接收控制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
VH產生器電路3920接收位於節點I之訊號及位於節點LGATE之訊號，其等係由LGATE產生器電路3940產生，如下所述。基於位於節點I及節點LGATE之控制訊號，VH產生器電路3920於節點H產生一訊號，其中，位於節點H之訊號係位於節點I及節點LGATE之訊號之一反相及位準移位版本，如圖40所示。VH產生器3920之一實施例之一例示係於下論述並參照圖41及圖42。
邏輯電路3914於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVDD產生一第二訊號。
HGATE產生器電路3930接收位於節點I之訊號及位於節點IBVDD之訊號，並基於接收之訊號，於節點HGATE產生一訊號。於HGATE產生之訊號係為位於節點I及節點IBVDD之訊號之一反相及位準移位版本，如圖40所示。HGATE產生器3930之一實施例之一例示係於下論述並參照圖43及圖44。
邏輯電路3916於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVCCB產生一第二訊號。
LGATE產生器電路3940接收位於節點I之訊號及位於節點IBVCCB之訊號，並基於接收之訊號，於節點LGATE產生一訊號，其中，於LGATE產生之訊號係為位於節點I之訊號之一位準移位版本，如圖 40所示。LGATE產生器3930之一實施例之一例示係於下論述並參照圖45及圖46。
H開關3950及L開關3960於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於節點HGATE及節點LGATE之訊號。於節點HGATE及節點LGATE之訊號係為非重疊長時間訊號，藉此，H開關3950及L開關3960並不同時為傳導性。如圖40所示，當位於節點LGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點VCC之電壓。此外，當位於節點HGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點H之電壓，當位於節點HGATE之訊號係為高時，其係為VCC+VDD。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為低時，H開關3950係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖40所示，當位於節點VSW之電壓係為低時，位於自舉電晶體BOOTFET 3970之閘極處之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體BOOTFET 3970之閾值電壓，自舉電晶體BOOTFET 3970係為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間 時，L開關3960係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖40所示，當位於節點VSW之電壓係為高時，自舉電晶體BOOTFET 3970係為非傳導，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
圖41係為VH產生器電路4100之一示意圖，其可經使用作為圖39之VH產生器電路3920。
圖42係為一時序圖，其描繪自舉電晶體驅動電路4100之不同訊號之時序關係。
參照圖41及圖42，如圖所示，自舉電晶體驅動電路4100與反相器4110於節點I接收訊號，並於節點I將訊號反相，以於節點N產生一訊號。此外，自舉電晶體驅動電路4100與電晶體4120於節點LGATE接收訊號。如圖42所示，當位於節點N之電壓係為接地電壓且位於節點LGATE之電壓係為高時，電晶體4120對電容器4130充電，並導致位於輸出OUT之電壓等同於或實質等同於位於功率供應VCC之電壓。此外，響應於位於節點N之電壓增加至功率供應VDD之電壓，且位於節點LGATE之電壓係為低，位於節點N之電壓之電壓增加係經耦合至輸出節點OUT，藉此，當位於節點N之電壓係為高時，位於輸出OUT之電壓係等同於或實質等同於位於功率供應VCC之電壓加上功率供應VDD之電壓。
圖43係為HGATE產生器電路4300之一示意圖，其可經使用作為圖39之HGATE產生器電路3930。HGATE產生器電路4300包括開關4310及4320、開關4330、電容器4340、電阻器4350、及開關4360。
圖44係為一時序圖，其描繪HGATE產生器電路4300之不 同訊號之時序關係。
參照圖43，如圖所示，HGATE產生器電路4300接收位於節點I、IBVDD、及BOOTFET_DR之訊號，並基於接收之訊號，於輸出OUT產生一訊號，其中，於輸出OUT之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖44所示。
位於節點I之訊號係經接收於各開關4310及4320。當位於節點I之訊號係為高時，開關4310係為傳導性，其造成位於節點N2之電壓變為低。此外，當位於節點I之訊號係為高時，開關4320係為傳導性，其造成位於節點N1之電壓變為低。再者，當位於節點IBVDD之訊號係為高時，開關4360對電容器4340充電，藉此，位於輸出OUT之電壓變成等同於或實質等同於功率供應VDD之電壓。
當位於節點I之訊號係為低時，開關4310及4320係為非傳導性。因此，節點N2透過電阻器4350經充電至或朝向位於功率供應VDD之電壓，藉此，開關4330變為傳導性，且將節點N1充電至位於節點BOOTFET_DR之電壓。由0至位於節點BOOTFET_DR電壓之電壓增加係電容性耦合至輸出節點OUT，藉此，響應於位於節點I之訊號變為低，位於輸出OUT之電壓係等同於或實質等同於位於節點BOOTFET_DR(VCC+VDD)之電壓加上功率供應VDD之電壓，如圖44所示。
圖45係為LGATE產生器電路4500之一示意圖，其可經使用作為圖39之LGATE產生器電路3940。LGATE產生器電路4500包括電容器4510及開關4520。
圖46係為一時序圖，其描繪LGATE產生器電路4500之不同訊號之時序關係。
參照圖45，如圖所示，LGATE產生器電路4500接收位於節點I及IBVCCB之訊號，並基於接收之訊號，於輸出OUT產生一訊號，其中，於輸出OUT之訊號係為位於節點I之訊號之一位準移位版本，如圖46所示。
當位於節點I之訊號係為低，且位於節點IBVCCB之訊號係為高時，開關4520將輸出節點OUT充電至或朝向功率供應VCC之電壓。當位於節點IBVCCB之訊號係為低，且節點I轉換為高時，由0至位於功率供應VDD電壓之電壓增加係電容性耦合至輸出節點OUT，藉此，響應於位於節點I之訊號變為高，位於輸出OUT之電壓變成等同於或實質等同於位於功率供應VCC之電壓加上功率供應VDD之電壓。
圖47係為自舉電晶體驅動電路4700之一實施例之一示意圖，其經連接至自舉電晶體BOOTFET 4770，且間接連接至自舉電容器4780，自舉電晶體4770可近似或等同於本文論述之其他自舉電晶體，且自舉電容器4780可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路4700包括邏輯電路4710、4714及4716、反相器4720、HGATE產生器電路4730、LGATE產生器電路4740、H開關4750、及L開關4760。
邏輯電路4710於節點SIGNAL_A及節點LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及反相版本。舉例而言，於SIGNAL_A之控制訊號係 可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與於節點LS_GATE之控制訊號相反，如圖48描繪並於下論述。
邏輯電路4710於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一訊號。
反相器4720接收位於節點I之訊號，並於節點H產生接受訊號之一反相及位準移位版本。
邏輯電路4714於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVDD產生一第二訊號。
HGATE產生器電路4730接收位於節點I之訊號及位於節點IBVDD之訊號，並基於接收之訊號，於節點HGATE產生一訊號。
邏輯電路4716於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVCCB產生一第二訊號。
LGATE產生器電路4740接收位於節點I之訊號及位於節點IBVCCB之訊號，並基於接收之訊號，於節點LGATE產生一訊號。
H開關4750及L開關4760於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 4770之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 4770係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點 Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 4770係為非傳導性。因此，當位於節點VSW之電壓係為高，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路4700包括一可選電阻元件，其係可為一電阻器，且經連接於節點BOOTFET_DR及節點H間。
於某些實施例，自舉電晶體驅動電路4700包括一可選電阻元件，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路4700包括一可選二極體，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點Vboot。於某些實施例，二極體包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為該可選二極體。
圖48係為一時序圖，其描繪自舉電晶體驅動電路4700之不同訊號之時序關係。
參照圖47及圖48，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及反相版本，其中，延遲係以D描繪於圖48。
邏輯電路4710於節點SIGNAL_A及節點LS_GATE接收控制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
反相器4720接收位於節點I之訊號，並於節點H產生一訊號，其中，位於節點H之訊號係位於節點I之訊號之一反相及位準移位版本，如圖48所示。
邏輯電路4714於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVDD產生一第二訊號。
HGATE產生器電路4730接收位於節點I之訊號及位於節點IBVDD之訊號，並基於接收之訊號，於節點HGATE產生一訊號。於HGATE產生之訊號係為位於節點I及節點IBVDD之訊號之一反相及位準移位版本，如圖48所示。HGATE產生器電路4730之一實施例之一例示係於下論述並參照圖49及圖50。
邏輯電路4716於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點IBVCCB產生一第二訊號。
LGATE產生器電路4740接收位於節點I之訊號及位於節點IBVCCB之訊號，並基於接收之訊號，於節點LGATE產生一訊號，其中，於節點LGATE之訊號係為位於節點I之訊號之一位準移位版本，如圖48所示。LGATE產生器電路4730之一實施例之一例示係於下論述並參照圖45及圖46。
H開關4750及L開關4760於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於節點HGATE及節點LGATE之訊號。於節點HGATE及節點LGATE之訊號係為非重疊長時間訊號，藉此，H開關4750及L開關4760並不同時為傳導性。如圖48所示，當位於節點LGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點VCC之電壓。 此外，當位於節點HGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點H之電壓，當位於節點HGATE之訊號係為高時，其係為VCC+VDD。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為低時，H開關4750係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖48所示，當位於節點VSW之電壓係為低時，位於自舉電晶體BOOTFET 4770之閘極端之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體BOOTFET 4770之閾值電壓，自舉電晶體BOOTFET 4770係為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，L開關4760係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖48所示，當位於節點VSW之電壓係為高時，自舉電晶體BOOTFET 4770係為非傳導，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
圖49係為HGATE產生器電路4900之一示意圖，其可經使用作為圖47之HGATE產生器電路4730。HGATE產生器電路4900包括反相器4910、直通開關(pass switch)4920、並聯電阻器4930、下拉開關 4940及4950、上拉開關4960、電容器4970、及電阻器4980。
圖50係為一時序圖，其描繪HGATE產生器電路4900之不同訊號之時序關係。
參照圖49，如圖所示，HGATE產生器電路4900接收位於節點I、IBVDD、及H之訊號，並基於接收之訊號，於輸出HGATE產生一訊號，其中，於輸出HGATE之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖50所示。
位於節點I之訊號係經接收於反相器4910及各開關4940及4950。此外，位於節點H之訊號係經接收於直通開關4920，且位於節點IBVDD之訊號係經接收於上拉開關4960之閘極。
當位於節點I之訊號係為高、位於節點H之訊號係為高、且位於節點IBVDD之訊號係為高時，直通開關4920係為非傳導性，開關4940及4950係為傳導性，且上拉開關4960係為傳導性。因此，位於節點N1及輸出HGATE之電壓係為低，節點N2之電壓係實質等同於位於功率供應VDD之電壓，如圖50所示。
此外，當位於節點I之訊號係為低、位於節點H之訊號係為高、且位於節點IBVDD之訊號係為低時，直通開關4920係為傳導性，開關4940及4950係為非傳導性，且上拉開關4960係為非傳導性。因此，位於節點N1之電壓係實質等同於位於節點H(VCC+VDD)之電壓加上位於功率供應VDD之電壓，其係為VCC+2VDD，且，於輸出節點HGATE之電壓亦等同或實質等同於VCC+2VDD，如圖50所示。
圖51係為自舉電晶體驅動電路5100之一實施例之一示意圖，其經連接至自舉電晶體BOOTFET 5170，且間接連接至自舉電容器 5180，自舉電晶體5170可近似或等同於本文論述之其他自舉電晶體，且自舉電容器5180可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路5100包括邏輯電路5110、VH產生器電路5120、HGATE產生器電路5130、LGATE產生器電路5140、H開關5150、可選並聯電阻器5155、可選上拉電阻器5157、可選二極體5159、及L開關5160。
邏輯電路5110於節點SIGNAL_A及節點LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及反相版本。舉例而言，於SIGNAL_A之控制訊號係可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與位於節點LS_GATE之控制訊號之極性相反，如圖52描繪並於下論述。
邏輯電路5110於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一第一訊號。
VH產生器電路5120接收位於節點I之訊號，並基於接收之訊號，VH產生器電路5120於節點H產生一訊號。
HGATE產生器電路5130接收位於節點I之訊號，並基於接收之訊號，於節點HGATE產生一訊號。
LGATE產生器電路5140接收位於節點I之訊號，並基於接 收之訊號，於節點LGATE產生一訊號。
H開關5150及L開關5160於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 5170之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 5170係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 5170係為非傳導性。因此，當位於節點VSW之電壓係為高時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路5100包括可選電阻元件5155，其係可為一電阻器，且經連接於節點BOOTFET_DR及節點H間。
於某些實施例，自舉電晶體驅動電路5100包括一可選電阻元件5157，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路5100包括一可選二極體5159，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點 Vboot。於某些實施例，二極體5159包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為二極體5159。
圖52係為一時序圖，其描繪自舉電晶體驅動電路5100之不同訊號之時序關係。
參照圖51及圖52，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及反相版本，其中，延遲係以D描繪於圖52。
邏輯電路5110於節點SIGNAL_A及節點LS_GATE接收控制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
VH產生器電路5120接收位於節點I之訊號，並於節點H產生一訊號，其中，位於節點H之訊號係位於節點I之訊號之一反相及位準移位版本，如圖52所示。VH產生器電路5120之一實施例之一例示係於下論述並參照圖53及圖54。
HGATE產生器電路5130接收位於節點I之訊號，並基於接收之訊號，於節點HGATE產生一訊號。於HGATE產生之訊號係為位於節點I及節點IBVDD之訊號之一反相及位準移位版本，如圖52所示。HGATE產生器電路5130之一實施例之一例示係於下論述並參照圖55及圖56。
LGATE產生器電路5140接收位於節點I之訊號，並基於接收之訊號，於節點LGATE產生一訊號，其中，於節點LGATE之訊號係為位於節點I之訊號之一位準移位版本，如圖52所示。LGATE產生器電路5130之一實施例之一例示係於下論述並參照圖45及圖46。
H開關5150及L開關5160於節點BOOTFET_DR一同產生一 訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於節點HGATE及節點LGATE之訊號。於節點HGATE及節點LGATE之訊號係為非重疊長時間訊號，藉此，H開關5150及L開關5160並不同時為傳導性。如圖52所示，當位於節點LGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點VCC之電壓。此外，當位於節點HGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點H之電壓，當位於節點HGATE之訊號係為高時，其係為VCC+VDD。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為低時，H開關5150係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖52所示，當位於節點VSW之電壓係為低時，位於自舉電晶體BOOTFET 5170之閘極端之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體BOOTFET 5170之閾值電壓，自舉電晶體BOOTFET 5170係為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，L開關5160係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖52所示，當位於節點VSW之電壓係為高時，自舉電晶體BOOTFET 5170係為非傳導，且位於節點Vboot之電壓係 等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
圖53係為VH產生器電路5300之一示意圖，其可經使用作為圖51之VH產生器電路5120。
圖54係為一時序圖，其描繪VH產生器電路5300之不同訊號之時序關係。
參照圖53及圖54，如圖所示，VH產生器電路5300接收位於節點I、反相器5310、及緩衝器5340之訊號。反相器5310將位於節點I之訊號反相，以於節點N產生一訊號，且緩衝器5340將位於節點I之訊號位準移位，以於節點G產生一訊號。如圖54所示，當位於節點N之電壓係為接地電壓，且位於節點G之電壓係為高時，電晶體5320對電容器5330充電，並造成位於輸出OUT之電壓變為等同或實質等同於位於功率供應VCC之電壓。此外，響應於位於節點N之電壓增加至功率供應VDD之電壓，且位於節點G之電壓係為低，位於節點N之電壓之該電壓增加係電容性耦合至輸出節點OUT，藉此，當位於節點N之電壓係為高時，位於輸出OUT之電壓係等同於或實質等同於功率供應VCC之電壓加上功率供應VDD之電壓。
圖55係為HGATE產生器電路5500之一示意圖，其可經使用作為圖51之HGATE產生器電路5130。HGATE產生器電路5500包括開關5510及5520、開關5530、電容器5540、電阻器5550、及空乏型(dmode)開關5560。
圖56係為一時序圖，其描繪HGATE產生器電路5500之不同訊號之時序關係。
參照圖55，如圖所示，HGATE產生器電路5500接收位於節點I之訊號，並基於接收之訊號，於輸出OUT產生一訊號，其中，位於輸出OUT之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖56所示。
位於節點I之訊號係經接收於各開關5510、5520及5560。當位於節點I之訊號係為高時，開關5510係為傳導性，其造成位於節點N2之電壓變為低。此外，當位於節點I之訊號係為高時，開關5520係為傳導性，其造成位於節點N1之電壓變為低。再者，當位於節點I之訊號係為高時，空乏型開關5560亦為傳導性，其造成位於輸出OUT之電壓變成等同或實質等同於功率供應VDD之電壓。
當位於節點I之訊號係為低時，開關5510、5520及5560係為非傳導性。因使，節點N2係透過電阻器5550經充電至或朝向功率供應VDD電壓，藉此，開關5530變為傳導性，且將節點N1充電至位於節點BOOTFET_DR之電壓。由0至位於節點BOOTFET_DR電壓之電壓增加係電容性耦合至輸出節點OUT，藉此，響應於位於節點I之訊號變低，位於輸出OUT之電壓變成等同或實質等同於位於節點BOOTFET_DR(VCC+VDD)之電壓加上功率供應VDD之電壓，如圖56所示。
圖57係為LGATE產生器電路5700之一示意圖，其可經使用作為圖51之LGATE產生器電路5140。LGATE產生器電路5700包括電容器5710、空乏型(dmode)開關5720、反相器5730、及緩衝器5740。
圖58係為一時序圖，其描繪LGATE產生器電路5700之不同訊號之時序關係。
參照圖57，如圖所示，LGATE產生器電路5700接收位於 節點I之訊號，並基於接收之訊號，於輸出OUT產生一訊號，其中，於輸出OUT之訊號係為位於節點I之訊號之一位準移位版本，如圖58所示。
當位於節點I之訊號係為低時，位於節點G之訊號係為高(VCC)，且空乏型開關5720將輸出節點OUT充電至或朝向功率供應VCC之電壓。此外，當位於節點I之電壓係為低時，位於節點C之訊號係為高(VDD)。當位於節點I之訊號係為高、位於節點G之訊號係為低，且當位於節點C之電壓轉變為高時，於節點C由0增加至功率供應VDD之電壓係電容性耦合至輸出節點OUT，藉此，響應於位於節點I之訊號變高，位於輸出OUT之電壓變成等同於或實質等同於位於功率供應VCC之電壓加上功率供應VDD之電壓。
圖59係為自舉電晶體驅動電路5900之一實施例之一示意圖，其經連接至自舉電晶體5970，且間接連接至自舉電容器5980。自舉電晶體5970可近似或等同於本文論述之其他自舉電晶體，且自舉電容器5980可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路5900包括邏輯電路5910、反相器5920、HGATE產生器電路5930、LGATE產生器電路5940、H開關5950、及L開關5960。
邏輯電路5910於節點SIGNAL_A及節點LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及非反相版本。舉例而言，於SIGNAL_A之控制訊號 係可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與於節點LS_GATE之控制訊號之極性相同，如圖60描繪並於下論述。
邏輯電路5910於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一訊號。
反相器5920接收位於節點I之訊號，並於節點H產生接受訊號之一反相及位準移位版本。
HGATE產生器電路5930接收位於節點I之訊號，並基於接收之訊號，於節點HGATE產生一訊號。
LGATE產生器電路5940接收位於節點I之訊號，並基於接收之訊號，於節點LGATE產生一訊號。
H開關5950及L開關5960於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 5970之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 5970係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 5970係為非傳導性。因此，當位於節點VSW之電壓 係為高時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路5900包括一可選電阻元件，其係可為一電阻器，且經連接於節點BOOTFET_DR及節點H間。
於某些實施例，自舉電晶體驅動電路5900包括一可選電阻元件，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路5900包括一可選二極體，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點Vboot。於某些實施例，二極體包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為該可選二極體。
圖60係為一時序圖，其描繪自舉電晶體驅動電路5900之不同訊號之時序關係。
參照圖59及圖60，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及非反相版本，其中，延遲係以D描繪於圖60。
邏輯電路5910於節點SIGNAL_A及節點LS_GATE接收控制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
反相器5920接收位於節點I之訊號，並於節點H產生一訊號，其中，位於節點H之訊號係位於節點I之訊號之一反相及位準移位版本，如圖60所示。
HGATE產生器電路5930接收位於節點I之訊號，並基於接 收之訊號，於節點HGATE產生一訊號。於HGATE產生之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖60所示。HGATE產生器電路5930之一實施例之一例示係於下論述並參照圖61及圖62。
LGATE產生器電路5940接收位於節點I之訊號，並基於接收之訊號，於節點LGATE產生一訊號，其中，於節點LGATE之訊號係為位於節點I之訊號之一位準移位版本，如圖60所示。LGATE產生器電路5930之一實施例之一例示係於下論述並參照圖45及圖46。
H開關5950及L開關5960於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於節點HGATE及節點LGATE之訊號。於節點HGATE及節點LGATE之訊號係為非重疊長時間訊號，藉此，H開關5950及L開關5960並不同時為傳導性。如圖60所示，當位於節點LGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點VCC之電壓。此外，當位於節點HGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點H之電壓，當位於節點HGATE之訊號係為高時，其係為VCC+VDD。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為低時，H開關5950係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖60所示，當位於節點VSW之電壓係為低時，位於自舉電晶體BOOTFET 5970之閘極端之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體BOOTFET 5970之閾值電壓，自舉電晶體BOOTFET 5970 為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，L開關5960係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖60所示，當位於節點VSW之電壓係為高時，自舉電晶體BOOTFET 5970係為非傳導，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
圖61係為HGATE產生器電路6100之一示意圖，其可經使用作為圖59之HGATE產生器電路5930。HGATE產生器電路6100包括反相器6110、直通開關(pass switch)6120、並聯電阻器6130、下拉開關6140及6150、上拉空乏型(dmode)開關6160、電容器6170、及電阻器6180。
圖62係為一時序圖，其描繪HGATE產生器電路6100之不同訊號之時序關係。
參照圖61，如圖所示，HGATE產生器電路6100接收位於節點I及節點H之訊號，並基於接收之訊號，於輸出HGATE產生一訊號，其中，於輸出HGATE之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖62所示。
位於節點I之訊號係經接收於反相器6110、各開關6140及6150、及上拉空乏型開關6160。此外，位於節點H之訊號係經接收於直通 開關6120。
當位於節點I之訊號係為高、且位於節點H之訊號係為低時，直通開關6120係為非傳導性，開關6140及6150係為傳導性，且上拉空乏型開關6160係為傳導性。因此，位於節點N1及輸出HGATE之電壓係為低，位於節點N2之電壓係實質等同於位於功率供應VDD之電壓，如圖62所示。
此外，當位於節點I之訊號係為低、且位於節點H之訊號係為高時，直通開關6120係為傳導性，開關6140及6150係為非傳導性，且上拉空乏型開關6160係為非傳導性。因此，位於節點N1之電壓係實質等同於位於節點H(VCC+VDD)之電壓、位於節點N2之電壓係實質等同於位於節點H(VCC+VDD)之電壓加上位於功率供應VDD之電壓，其係為VCC+2VDD，且，於輸出節點HGATE之電壓亦等同或實質等同於VCC+2VDD，如圖62所示。
圖63係為自舉電晶體驅動電路6300之一實施例之一示意圖，其經連接至自舉電晶體6370，且間接連接至自舉電容器6380，自舉電晶體6370可近似或等同於本文論述之其他自舉電晶體，且自舉電容器6380可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路6300包括邏輯電路6310、VH產生器電路6320、反相器6330、緩衝器6340、H空乏型(dmode)開關6350、可選並聯電阻器6355、可選上拉電阻器6357、可選二極體6359、及L空乏型(dmode)開關6360。
邏輯電路6310於節點SIGNAL_A及節點LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例 而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及反相版本。舉例而言，於SIGNAL_A之控制訊號係可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與位於節點LS_GATE之控制訊號之極性相反，如圖64描繪並於下論述。
邏輯電路6310於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一第一訊號。
VH產生器電路6320接收位於節點I之訊號，並基於接收之訊號，VH產生器電路6320於節點H產生一訊號。
反相器6330接收位於節點I之訊號，並產生位於節點I之訊號之一反相及位準移位版本，以作為位於節點HGATE之訊號。
緩衝器6340接收位於節點I之訊號，並產生位於節點I之訊號之一位準移位版本，以作為位於節點LGATE之訊號。
H空乏型開關6350及L空乏型開關6360於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 6370之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 6370係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點 Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 6370係為非傳導性。因此，當位於節點VSW之電壓係為高時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路6300包括可選電阻元件6355，其係可為一電阻器，且經連接於節點BOOTFET_DR及節點H間。
於某些實施例，自舉電晶體驅動電路6300包括一可選電阻元件6357，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路6300包括一可選二極體6359，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點Vboot。於某些實施例，二極體6359包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為二極體6359。
圖64係為一時序圖，其描繪自舉電晶體驅動電路6300之不同訊號之時序關係。
參照圖63及圖64，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及反相版本，其中，延遲係以D描繪於圖64。
邏輯電路6310於節點SIGNAL_A及節點LS_GATE接收控 制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
VH產生器電路6320接收位於節點I之訊號，並於節點H產生一訊號，其中，位於節點H之訊號係位於節點I之訊號之一反相及位準移位版本，如圖64所示。VH產生器電路6320之一實施例之一例示係於下論述並參照圖53及圖54。
反相器6330接收位於節點I之訊號，並基於接收之訊號，於節點HGATE產生一訊號。於HGATE產生之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖64所示。
緩衝器6340接收位於節點I之訊號，並基於接收之訊號，於節點LGATE產生一訊號，其中，於節點LGATE之訊號係為位於節點I之訊號之一位準移位版本，如圖64所示。
H空乏型開關6350及L空乏型開關6360於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於節點HGATE及節點LGATE之訊號。於節點HGATE及節點LGATE之訊號係為非重疊長時間訊號，藉此，H空乏型開關6350及L空乏型開關6360並不同時為傳導性。如圖64所示，當位於節點LGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點VCC之電壓。此外，當位於節點HGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點H之電壓，當位於節點HGATE之訊號係為高時，其係為VCC+VDD。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點 VSW之電壓係為低時，H空乏型開關6350係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖64所示，當位於節點VSW之電壓係為低時，位於自舉電晶體BOOTFET 6370之閘極端之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體BOOTFET 6370之閾值電壓，自舉電晶體BOOTFET 6370係為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，L空乏型開關6360係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖64所示，當位於節點VSW之電壓係為高時，自舉電晶體BOOTFET 6370係為非傳導，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
圖65係為自舉電晶體驅動電路6500之一實施例之一示意圖，其經連接至自舉電晶體6570，且間接連接至自舉電容器6580，自舉電晶體6570可近似或等同於本文論述之其他自舉電晶體，且自舉電容器6580可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路6500包括邏輯電路6510、反相器6520、反相器6530、緩衝器6545、H空乏型(dmode)開關6550、及L空乏型(dmode)開關6560。
邏輯電路6510於節點SIGNAL_ASIGNAL_A及節點 LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及非反相版本。舉例而言，於SIGNAL_A之控制訊號係可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與位於節點LS_GATE之控制訊號之極性相同，如圖66描繪並於下論述。
邏輯電路6510於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一訊號。
反相器6520接收位於節點I之訊號，並於節點H產生所接收訊號之一反相及位準移位版本。
反相器6530接收位於節點I之訊號，並產生位於節點I之訊號之一反相及位準移位版本，以作為位於節點HGATE之訊號。
緩衝器6545接收位於節點I之訊號，並產生位於節點I之訊號之一反相及位準移位版本，以作為位於節點LGATE之訊號。
H空乏型開關6550及L空乏型開關6560於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 6570之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 6570係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 6570係為非傳導性。因此，當位於節點VSW之電壓係為高時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路6500包括可選電阻元件6555，其係可為一電阻器，且經連接於節點BOOTFET_DR及節點H間。
於某些實施例，自舉電晶體驅動電路6500包括一可選電阻元件6557，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路6500包括一可選二極體6559，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點Vboot。於某些實施例，二極體6559包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為二極體6559。
圖66係為一時序圖，其描繪自舉電晶體驅動電路6500之不同訊號之時序關係。
參照圖65及圖66，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及非反相版本，其中，延遲係以D描繪於圖66。
邏輯電路6510於節點SIGNAL_A及節點LS_GATE接收控制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
反相器6520接收位於節點I之訊號，並於節點H產生一訊號，其中，位於節點H之訊號係位於節點I之訊號之一反相及位準移位版本，如圖66所示。
反相器6530接收位於節點I之訊號，並基於接收之訊號，於節點HGATE產生一訊號。於HGATE產生之訊號係為位於節點I之訊號之一反相及位準移位版本，如圖66所示。
緩衝器6545接收位於節點I之訊號，並基於接收之訊號，於節點LGATE產生一訊號，其中，於節點LGATE之訊號係為位於節點I之訊號之一位準移位版本，如圖66所示。
H空乏型開關6550及L空乏型開關6560於節點BOOTFET_DR一同產生一訊號，其係基於位於訊號節點H及功率節點VCC之電壓，且此外，基於位於HGATE及節點LGATE之訊號。於節點HGATE及節點LGATE之訊號係為非重疊長時間訊號，藉此，H空乏型開關6550及L空乏型開關6560並不同時為傳導性。如圖66所示，當位於節點LGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點VCC之電壓。此外，當位於節點HGATE之訊號係為高時，位於節點BOOTFET_DR之訊號係等同於或實質等同於位於功率節點H之電壓，當位於節點HGATE之訊號係為高時，其係為VCC+VDD。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為低時，H空乏型開關6550係為傳導性，且位於節點 BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖66所示，當位於節點VSW之電壓係為低時，位於自舉電晶體BOOTFET 6570之閘極端之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體BOOTFET 6570之閾值電壓，自舉電晶體BOOTFET 6570係為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，L空乏型開關6560係為傳導性，且位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖66所示，當位於節點VSW之電壓係為高時，自舉電晶體BOOTFET 6570係為非傳導，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
圖67係為自舉電晶體驅動電路6700之一實施例之一示意圖，其經連接至自舉電晶體6770，且間接連接至自舉電容器6780，自舉電晶體6770可近似或等同於本文論述之其他自舉電晶體，且自舉電容器6780可近似或等同於本文論述之其他自舉電容器。
自舉電晶體驅動電路6700包括邏輯電路6710及緩衝器6720。
邏輯電路6710於節點SIGNAL_A及節點LS_GATE接收控制訊號。於節點SIGNAL_A及節點LS_GATE之控制訊號係經產生，舉例而言，於圖8所示之低側電晶體驅動電路120。於節點LS_GATE之控制訊 號，如上所述，係經使用以控制低側功率電晶體115之傳導狀態。於節點LS_GATE之控制訊號係可為，舉例而言，位於節點LS_GATE之控制訊號之一先前(prior)及非反相版本。舉例而言，於SIGNAL_A之控制訊號係可由一組串聯反相器及/或緩衝器之最後者產生，且於節點LS_GATE之控制訊號係可由該組之一先前反相器或緩衝器產生，其中，於節點SIGNAL_A之控制訊號之極性係與位於節點LS_GATE之控制訊號之極性相同，如圖68描繪並於下論述。
邏輯電路6710於節點SIGNAL_A及節點LS_GATE接收控制訊號，並於節點I產生一訊號。
緩衝器6720接收位於節點I之訊號，並於節點BOOTFET_DR產生所接收訊號之一位準移位版本。
於節點BOOTFET_DR之訊號控制自舉電晶體BOOTFET 6770之傳導狀態。於節點SIGNAL_A及節點LS_GATE之控制訊號係經計時，藉此，當位於節點VSW之電壓係為低時，自舉電晶體BOOTFET 6770係為傳導性，因此，當位於節點VSW之電壓係為低時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。於節點SIGNAL_A及節點LS_GATE之控制訊號亦經計時，藉此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，自舉電晶體BOOTFET 6770係為非傳導性。因此，當位於節點VSW之電壓係為高時，位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上位於節點VSW之電壓擺動。
於某些實施例，自舉電晶體驅動電路6700包括可選電阻元件，其係可為一電阻器，且經連接於緩衝器6720之輸出與節點 BOOTFET_DR間。
於某些實施例，自舉電晶體驅動電路6700包括可選電阻元件，其係可為一電阻器，且經連接於節點BOOTFET_DR及功率節點VCC間。
於某些實施例，自舉電晶體驅動電路6700包括一可選二極體，其經連接於節點BOOTFET_DR及節點Vboot間，其中，二極體之陽極係經連接至節點BOOTFET_DR，且二極體之陰極係經連接至節點Vboot。於某些實施例，二極體包含串聯之複數二極體。舉例而言，2、3、4、5或更多二極體係可經串聯連接，以作為該二極體。
圖68係為一時序圖，其描繪自舉電晶體驅動電路6700之不同訊號之時序關係。
參照圖67及圖68，如圖所示，於節點LS_GATE之控制訊號係為位於節點SIGNAL_A之控制訊號之一經延遲及非反相版本，其中，延遲係以D描繪於圖68。
邏輯電路6710於節點SIGNAL_A及節點LS_GATE接收控制訊號，並根據其邏輯INV OR功能，於節點I產生一第一訊號。
緩衝器6720接收位於節點I之訊號，並於節點BOOTFET_DR產生一訊號，其中，位於節點BOOTFET_DR之訊號係位於節點I之訊號之一位準移位版本，如圖68所示。
因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為低時，位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC+VDD。因此，如圖68所示，當位於節點VSW之電壓係為低 時，位於自舉電晶體6770之閘極端之電壓係以一數值高於功率供應VCC之電壓，該數值係高於自舉電晶體6770之閾值電壓，自舉電晶體6770係為傳導性，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓。
此外，因為位於節點SIGNAL_A及節點LS_GATE之控制訊號間之時序協調性，及位於切換節點VSW之電壓擺動，因此，當位於節點VSW之電壓係為高、或轉換於高與低之間、或轉換於低與高之間時，位於節點BOOTFET_DR之電壓係等同於或實質等同於VCC。因此，如圖68所示，當位於節點VSW之電壓係為高時，自舉電晶體6770係為非傳導，且位於節點Vboot之電壓係等同於或實質等同於位於功率節點VCC之電壓加上節點VSW之電壓擺動。
本文之某些電路，如基本邏輯電路係使用示意符號經描繪，且無給定電晶體位準描述。該等電路可使用所屬技術領域普遍技藝者習知之技術經實施。舉例而言，論述於美國專利申請第16/375,394號(題為「GaN LOGIC CIRCUITS」)之該等電路係可經使用，該申請係於2019年4月4日提出。其他電路亦可替代地經使用。
雖然本發明之不同實施例係經論述，對於所屬技術領域普遍技藝者係為顯而易見地，其他更多實施例及實施方式係為可行，且其等皆於本發明之範疇內。因此，除非依據請求項及其相等物，本發明將不受限制。
雖然本發明係以上述特定實施例之方式經揭露，該等實施例並不意欲用於限制本發明。基於上述揭露之方法及技術樣態，於不脫離本發明精神及範疇，呈現之實施例係可透過所屬技術領域之普遍技藝者確 立不同變化及改變。
100:整合式半橋功率轉換電路
103:低側氮化鎵(GaN)裝置
104:氮化鎵(GaN)基低側電路
105:高側氮化鎵(GaN)裝置
106:氮化鎵(GaN)基高側電路
107:負載
110:自舉電容器
115:低側功率電晶體
117:低側控制閘極
120:整合式低側電晶體驅動器
123:輸出
125:高側功率電晶體
127:高側控制閘極
130:整合式高側電晶體驅動器
133:輸出
135:電壓源
137:汲極
140:源極
143:汲極
145:切換節點
147:源極
150:低側控制電路
153:高側邏輯與控制電路
155:啟動電路
157:自舉電容器充電電路
160:屏蔽電容器
161:箝位器電路

Claims (13)

  1. 一種半橋電路，包含：一自舉功率供應電壓產生器，其經設置以供應一第一功率電壓，該自舉功率供應電壓產生器包含：一切換節點，其中位於該切換節點之一電壓改變於一第一切換節點電壓及一第二切換節點電壓之間；一自舉電晶體，其包含一閘極；一自舉電容器，其經連接至該切換節點及該自舉電晶體，其中當位於該切換節點之電壓等於該第二切換節點電壓時，該自舉電容器係經設置以提供該第一功率電壓；及一自舉電晶體驅動電路，其包含一或多個空乏型開關，該一或多個空乏型開關經設置以控制位於該自舉電晶體之該閘極處之該電壓，其中當位於該自舉電容器與該自舉電晶體間之一連結處之該電壓小於一電壓功率供應之該電壓時，該自舉電晶體驅動電路的該一或多個空乏型開關經設置以有條件地造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，且其中當位於該自舉電容器與該自舉電晶體間之一連結處之該電壓大於該電壓功率供應之該電壓時，該自舉電晶體驅動電路的該一或多個空乏型開關經進一步設置以有條件地使該自舉電晶體成為非傳導性的。
  2. 如請求項1所述之半橋電路，其中該自舉電晶體驅動電路經設置以藉由引起該自舉電晶體之該閘極處之一電壓具有一導通驅動電壓來有條件地 造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，其中該一或多個空乏型開關經設置以產生該導通驅動電壓。
  3. 如請求項1所述之半橋電路，其中該自舉電晶體驅動電路經設置以藉由引起該自舉電晶體之該閘極處之一電壓具有一導通驅動電壓來有條件地造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，其中該一或多個空乏型開關經設置以將該導通驅動電壓自一導通驅動電壓產生器電路傳送到該自舉電晶體之該閘極。
  4. 如請求項1所述之半橋電路，其中該自舉電晶體驅動電路經設置以藉由引起該自舉電晶體之該閘極處之一電壓具有一非導通驅動電壓來有條件地造成該自舉電晶體在該電壓功率供應與該自舉電容器之間成為不導通，其中該一或多個空乏型開關經設置以將該非導通驅動電壓自一非導通驅動電壓供應傳送到該自舉電晶體之該閘極。
  5. 如請求項1所述之半橋電路，其中該自舉電晶體驅動電路經設置以引起該自舉電晶體關掉從而回應一電子事件，其中該電子事件造成該切換節點之該電壓從該第一節點電壓改變成該第二節點電壓。
  6. 一種自舉功率供應電壓產生器電路，其經設置以供應一第一功率電壓，該自舉功率供應電壓產生器電路包含：一切換節點，其中位於該切換節點之一電壓改變於一第一切換節點電壓及一第二切換節點電壓之間； 一自舉電晶體，其包含一閘極；一自舉電容器，其經連接至該切換節點及該自舉電晶體，其中當位於該切換節點之電壓等於該第二切換節點電壓時，該自舉電容器係經設置以供應該第一功率電壓；及一自舉電晶體驅動電路，其包含一或多個空乏型開關，該一或多個空乏型開關經設置以控制位於該自舉電晶體之該閘極處之該電壓，其中當位於該自舉電容器與該自舉電晶體間之一連結處之該電壓小於一電壓功率供應處之該電壓時，該自舉電晶體驅動電路的該一或多個空乏型開關經設置以有條件地造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，且其中當位於該自舉電容器與該自舉電晶體間之一連結處之電壓大於該電壓功率供應之該電壓時，該自舉電晶體驅動電路的該一或多個空乏型開關經進一步設置以有條件地使該自舉電晶體成為非傳導性的。
  7. 如請求項6所述之自舉功率供應電壓產生器電路，其中該自舉電晶體驅動電路經設置以藉由引起該自舉電晶體之該閘極處之一電壓具有一導通驅動電壓來有條件地造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，其中該一或多個空乏型開關經設置以產生該導通驅動電壓。
  8. 如請求項6所述之自舉功率供應電壓產生器電路，其中該自舉電晶體驅動電路經設置以藉由引起該自舉電晶體之該閘極處之一電壓具有一導通驅動電壓來有條件地造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，其中該一或多個空乏型開關經設置以將該導通驅動電壓自一 導通驅動電壓產生器電路傳送到該自舉電晶體之該閘極。
  9. 如請求項6所述之自舉功率供應電壓產生器電路，其中該自舉電晶體驅動電路經設置以藉由引起該自舉電晶體之該閘極處之一電壓具有一非導通驅動電壓來有條件地造成該自舉電晶體在該電壓功率供應與該自舉電容器之間成為不導通，其中該一或多個空乏型開關經設置以將該非導通驅動電壓自一非導通驅動電壓供應傳送到該自舉電晶體之該閘極。
  10. 如請求項6所述之自舉功率供應電壓產生器電路，其中該自舉電晶體驅動電路經設置以引起該自舉電晶體關掉從而回應一信號，其中該信號造成該切換節點之該電壓從該第一節點電壓改變成該第二節點電壓。
  11. 一種自舉功率供應電壓產生器電路，其包含：一單片式氮化鎵(GaN)基板；一功率電晶體，其包含：一功率閘極，一功率汲極，及一功率源極，其中在該功率汲極處之一電壓根據在該功率閘極處之一功率控制信號來改變於一第一功率汲極節點電壓及一第二功率汲極節點電壓之間；一自舉電晶體，其包含一自舉閘極；一自舉電容器，其經連接至該功率汲極，其中當位於該功率汲極處之一電壓等於該第一功率汲極節點電壓時，該自舉電晶體係經設置以對該自舉電容器充電，而且其中當位於該功率汲極處之一電壓等於該第二功率汲極節點電壓時，該自舉電容器經設置以供應電力 至一具有連接至該功率汲極的另一源極的電路；及一自舉電晶體驅動電路，其包含一或多個空乏型開關，該一或多個空乏型開關經設置以在該自舉閘極處產生一自舉控制信號，其中當位於該自舉電容器與該自舉電晶體間之一連結處之該電壓小於一電壓功率供應之該電壓時，該自舉電晶體驅動電路的該一或多個空乏型開關經設置以有條件地造成該自舉電晶體導通由該電壓功率供應至該自舉電容器之電流，且其中當位於該自舉電容器與該自舉電晶體間之一連結處之電壓大於該電壓功率供應之電壓時，該自舉電晶體驅動電路的該一或多個空乏型開關經進一步設置以有條件地使該自舉電晶體成為非傳導性的。
  12. 如請求項11所述之自舉功率供應電壓產生器電路，其進一步其包含一功率電晶體驅動電路，其經設置以基於一驅動信號產生該功率控制信號，其中該自舉電晶體驅動電路經設置以控制該功率控制信號從而回應該驅動信號。
  13. 如請求項11所述之自舉功率供應電壓產生器電路，其中當該功率電晶體是在一非傳導性的狀態時，該自舉電晶體驅動電路經設置以使該自舉電晶體成為非傳導性的，以回應當該功率電晶體是在一非傳導性的狀態時發生的一信號。
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