CN111917409B - 半桥驱动器及其保护电路和保护方法 - Google Patents
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Abstract
本申请提供了半桥驱动器及其保护电路和保护方法。该保护电路包括：BST欠压锁定模块和电平下移转换器。BST欠压锁定模块被配置为基于BST引脚与SW引脚之间的BST‑SW电压的大小生成BST欠压锁定控制信号。电平下移转换器被配置为对BST欠压锁定控制信号进行电平下移，以得到经电平下移的BST欠压锁定控制信号，用于控制死区控制模块当经电平下移的BST欠压锁定控制信号为逻辑1时输出分别禁止高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号。其中，当BST‑SW电压在预定的第一去抖动时间内低于阈值电压时，经电平下移的BST欠压锁定控制信号为逻辑1，并且当BST‑SW电压升高至在预定的第二去抖动时间内高于阈值电压时，经电平下移的BST欠压锁定控制信号变为逻辑0。
Description
技术领域
本申请总体上涉及电源驱动器的领域，更具体地涉及半桥驱动器及其保护电路和保护方法。
背景技术
半桥驱动器是直流/直流(DC/DC)电源的典型驱动器。如图1所示，典型的半桥驱动器包括高边金属氧化物半导体(MOS)管M1、低边MOS管M2、自举(Boot-Strap,BST)电容器C1、自举电容充电二极管D1、脉冲宽度调制(PWM)信号发生器、死区控制模块、电平上移转换器、电平下移转换器、高边驱动器和低边驱动器。电容器C1是作为高边MOS管M1和高边驱动器的电源的电荷存储单元，并且被连接在BST引脚和开关(SW)引脚之间，所以电容器C1也被称为(BST,SW)域电源。具体而言，当PWM信号发生器所生成的PWM信号切换到逻辑0以控制低边MOS管M2导通且高边MOS管M1关断时，Vdd电源通过二极管D1和低边MOS管M2对电容器C1进行充电；而当PWM信号切换到逻辑1以控制高边MOS管M1导通且低边MOS管M2关断时，电容器C1放电失去电荷，失去的电荷进入高边MOS管M1的栅极以提升栅极节点HG处的电压来使MOS管M1保持导通。
当电容器C1浮空或断开(例如电容器C1与BST引脚或SW引脚的连接被断开)时，(BST,SW)域电源会变得非常弱，因为电容器C1浮空或断开时的等效电容仅为BST引脚与SW引脚之间的寄生电容，该寄生电容通常仅为几皮法拉。在这种情况下，当高边MOS管M1被控制导通时，电容器C1将不能为高边MOS管M1提供足够的电荷，导致M1上的驱动电压过低。过低的(BST,SW)域电压会使得高边MOS管M1和低边MOS管M2的开启关断逻辑出现延迟或者故障，进而可能导致MOS管M1和M2同时导通(“直通”)。MOS管M1和M2同时导通对于半桥驱动器而言是非常不利的，会造成MOS管M1和M2的损坏，甚至可能导致印刷电路板烧毁。
图2示出了用于说明BST电容器浮空或断开时半桥驱动器中可能出现的直通状态的示意性波形图。具体而言，该图示出了PWM信号、BST-SW电压信号、HG-SW电压信号和节点LG处的电压信号的示意性波形图。其中，Vdd是半桥驱动器控制核心的电源电压，V1是电容器C1浮空或断开状态下M1导通时HG-SW的电压水平。例如，当Vdd＝5V时，V1可能是1.0V。如图2所示，当PWM信号为逻辑0时，高边MOS管M1关断，低边MOS管M2导通，导致BST-SW电压约等于Vdd。在时间T0处，PWM信号从逻辑0切换到逻辑1，表示半桥驱动器将开启高边MOS管M1并关断低边MOS管M2。因而，此时节点LG的电压变为0。由于电容器C1是浮空或断开的，所以BST-SW电压从Vdd下降到V1，相应地，HG-SW电压也只能上升到V1。在时间T1处，PWM信号从逻辑1切换为逻辑0，表示半桥驱动器将开启低边MOS管M2并关断高边MOS管M1。然而，由于BST-SW电压过低，PWM信号控制逻辑的传输延迟相当长，甚至可能发生控制逻辑错误，导致HG-SW电压保持在逻辑1状态，即保持为V1。在时间T1处，低边MOS管M2的开启导致BST-SW电压快速上升，进而也使HG-SW电压上升。如图2中椭圆虚线框所示，高边MOS管M1和低边MOS管M2同时导通形成“直通”状态，这会对半桥驱动器造成严重损坏。
发明内容
本申请提供了一种半桥驱动器及其保护电路和保护方法，通过监测半桥驱动器中的高压侧BST-SW电压，基于BST-SW电压的大小控制高边晶体管和低边晶体管的开启和关断，来避免半桥驱动器出现上述直通问题。
根据本申请的一方面，提供了一种用于半桥驱动器的保护电路，包括自举BST欠压锁定模块和第一电平下移转换器，其中：所述BST欠压锁定模块被连接在所述半桥驱动器的BST引脚和开关SW引脚之间，并且被配置为基于所述BST引脚与所述SW引脚之间的BST-SW电压的大小生成BST欠压锁定控制信号；并且所述第一电平下移转换器被配置为对所述BST欠压锁定控制信号进行电平下移，以得到经电平下移的BST欠压锁定控制信号，用于控制所述半桥驱动器的死区控制模块当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时输出分别禁止所述半桥驱动器中的高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号。其中，当所述BST-SW电压在预定的第一去抖动时间内低于阈值电压时，所述经电平下移的BST欠压锁定控制信号为逻辑高电平，并且当所述BST-SW电压升高至在预定的第二去抖动时间内高于所述阈值电压时，所述经电平下移的BST欠压锁定控制信号变为逻辑低电平。
根据本申请的一方面，所述第一去抖动时间小于所述半桥驱动器中的PWM信号发生器所生成的PWM信号的周期，并且所述第二去抖动时间大于所述第一去抖动时间。
根据本申请的一方面，用于半桥驱动器的保护电路还包括弱下拉模块，其中：所述弱下拉模块包括弱下拉晶体管和电阻，并且被连接在所述SW引脚与参考地之间，以使得：当所述弱下拉晶体管导通时，连接在所述BST引脚与所述SW引脚之间的BST电容器被充电，或者在所述BST电容器浮空或断开的情况下所述BST引脚与所述SW引脚之间的寄生电容被充电。并且，所述经电平下移的BST欠压锁定控制信号还被用于控制所述死区控制模块，以使得：当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时，所述死区控制模块输出允许所述弱下拉晶体管导通的下拉控制信号；并且当所述经电平下移的BST欠压锁定控制信号为逻辑低电平时，所述死区控制模块输出禁止所述弱下拉晶体管导通的所述下拉控制信号。
根据本申请的一方面，用于半桥驱动器的保护电路还包括PWM同步模块，被配置为将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号。其中，所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步。并且，所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号；并且当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号和基于所述PWM信号和高边反馈信号得到的所述低边PWM信号。
根据本申请的一方面，用于半桥驱动器的保护电路还包括PWM同步模块，被配置为将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号。其中，所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步。并且，所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号、以及允许所述弱下拉晶体管导通的所述下拉控制信号；并且当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号、基于所述PWM信号和高边反馈信号得到的所述低边PWM信号、以及禁止所述弱下拉晶体管导通的所述下拉控制信号。
根据本申请的一方面，所述经电平下移的BST欠压锁定控制信号作为故障控制信号被输入到所述半桥驱动器中的PWM信号发生器，以在所述经电平下移的BST欠压锁定控制信号为逻辑高电平时控制由所述PWM信号发生器生成的PWM信号被强制为逻辑低电平。
根据本申请的一方面，用于半桥驱动器的保护电路还包括第二电平下移转换器，被配置为对所述高边晶体管的栅极节点电压进行电平下移以生成输入到所述死区控制模块的高边反馈信号，其中：所述第二电平下移转换器被配置为具有偏压结构，以使得当所述BST-SW电压低于滞后阈值电压时，所述高边反馈信号的逻辑电平不随所述高边晶体管的栅极节点电压的逻辑电平变化而变化。
根据本申请的另一方面，提供了一种半桥驱动器，包括如上所述的保护电路。
根据本申请的又一方面，提供了一种用于半桥驱动器的保护方法，包括：监测所述半桥驱动器的自举BST引脚与开关SW引脚之间的BST-SW电压；基于所述BST-SW电压的大小生成BST欠压锁定控制信号；并且对所述BST欠压锁定控制信号进行电平下移，以得到经电平下移的BST欠压锁定控制信号，用于控制所述半桥驱动器的死区控制模块当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时输出分别禁止所述半桥驱动器中的高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号。其中，当所述BST-SW电压在预定的第一去抖动时间内低于阈值电压时，所述经电平下移的BST欠压锁定控制信号为逻辑高电平，并且当所述BST-SW电压升高至在预定的第二去抖动时间内高于所述阈值电压时，所述经电平下移的BST欠压锁定控制信号变为逻辑低电平。
根据本申请的又一方面，所述第一去抖动时间小于所述半桥驱动器中的PWM信号发生器所生成的PWM信号的周期，并且所述第二去抖动时间大于所述第一去抖动时间。
根据本申请的又一方面，用于半桥驱动器的保护方法还包括：将所述半桥驱动器中的BST电容器通过由弱下拉晶体管和电阻构成的弱下拉模块连接到参考地，以使得：当所述弱下拉晶体管导通时，所述BST电容器被充电，或者在所述BST电容器浮空或断开的情况下所述BST引脚与所述SW引脚之间的寄生电容被充电。其中，所述经电平下移的BST欠压锁定控制信号还被用于控制所述死区控制模块，以使得：当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时，所述死区控制模块输出允许所述弱下拉晶体管导通的下拉控制信号；并且当所述经电平下移的BST欠压锁定控制信号为逻辑低电平时，所述死区控制模块输出禁止所述弱下拉晶体管导通的所述下拉控制信号。
根据本申请的又一方面，用于半桥驱动器的保护方法还包括：将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号。其中，所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步。并且，所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号；并且当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号和基于所述PWM信号和高边反馈信号得到的所述低边PWM信号。
根据本申请的又一方面，用于半桥驱动器的保护方法还包括：将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号。其中，所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步。并且，所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号、以及允许所述弱下拉晶体管导通的所述下拉控制信号；并且当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号、基于所述PWM信号和高边反馈信号得到的所述低边PWM信号、以及禁止所述弱下拉晶体管导通的所述下拉控制信号。
根据本申请的又一方面，用于半桥驱动器的保护方法还包括：将所述经电平下移的BST欠压锁定控制信号作为故障控制信号输入到所述半桥驱动器中的PWM信号发生器，以在所述经电平下移的BST欠压锁定控制信号为逻辑高电平时控制由所述PWM信号发生器生成的PWM信号被强制为逻辑低电平。
根据本申请的又一方面，用于半桥驱动器的保护方法，还包括：对所述高边晶体管的栅极节点电压进行电平下移以生成输入到所述死区控制模块的高边反馈信号，并且控制所述高边反馈信号的逻辑电平在所述BST-SW电压低于滞后阈值电压的情况下不随所述高边晶体管的栅极节点电压的逻辑电平变化而变化。
附图说明
从下面结合附图对本申请的具体实施方式的描述中可以更好地理解本申请，其中：
图1示出了典型半桥驱动器的示意性结构图；
图2示出了用于说明BST电容器浮空或断开时半桥驱动器中可能出现的直通状态的示意性波形图；
图3示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图；
图4示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图；
图5示出了用于说明根据本申请的一个实施例的半桥驱动器的保护电路中的欠压锁定信号与PWM信号的同步操作的示意性波形图；
图6示出了用于说明根据本申请的一个实施例的半桥驱动器的保护方案的示意性波形图；
图7示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图；
图8示出了用于说明根据本申请的一个实施例的半桥驱动器的保护方案的示意性波形图；
图9示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图；
图10示出了用于说明根据本申请的一个实施例的半桥驱动器的保护方案的示意性波形图；
图11示出了根据本申请的一个实施例的示例性的具有偏压结构的电平下移转换器的示意性结构图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。本申请决不限于下面所提出的任何具体配置，而是在不脱离本申请的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本申请造成不必要的模糊。
根据本申请的实施例，提出了通过监测半桥驱动器中的高压侧BST-SW电压并基于BST-SW电压的大小控制高边晶体管和低边晶体管的开启和关断的半桥驱动器保护方案，从而避免半桥驱动器中的BST电容器浮空或断开时出现高边晶体管和低边晶体管同时导通的“直通”状态。
图3示出了根据本申请的实施例的半桥驱动器300的示意性结构图。在该实施例中，除了传统半桥驱动器中所包括的组件或模块以外，该半桥驱动器300还包括由BST欠压锁定(under-voltage lockout,UVLO)模块370、电平下移转换器380构成的保护电路。传统半桥驱动器中的组件或模块例如包括与图1中所示的组件或模块类似的高边MOS管M1、低边MOS管M2、BST电容器C1、BST电容充电二极管D1、PWM信号发生器310、死区控制模块320、电平上移转换器330、与HG节点连接的电平下移转换器340、高边驱动器350和低边驱动器360。注意，在本文中，高边和低边分别表示高压侧和低压侧，例如高边MOS管M1工作在相对较高的(BST,SW)电压域，而低边MOS管M2工作在相对较低电压的(Vdd,GND)电压域。此外，虽然在本文中使用N型MOS管M1和N型MOS管M2作为半桥驱动器的高边晶体管和低边晶体管的示例来进行描述，但是应理解可以根据半桥驱动器的实际应用需要选择其它类型的高边晶体管和低边晶体管，本申请对此不作限制。
如图3所示，BST UVLO模块370被连接在半桥驱动器的高压侧的BST引脚和SW引脚之间，来监测BST-SW电压值。当例如由于BST电容器浮空或断开而导致BST-SW电压值降低时，BST UVLO模块370可以判断BST-SW电压值是否在预定的第一去抖动时间内都低于阈值电压。如果确定BST-SW电压值在预定的第一去抖动时间内都低于阈值电压，则BST UVLO模块370可以输出逻辑高电平(“1”)的BST欠压锁定控制信号。由于该信号在(BST,SW)电压域，所以该信号随后通过电平下移转换器380被进行电平下移，来生成(Vdd,GND)电压域的经电平下移的BST欠压锁定控制信号BST_uvlo_lv。经电平下移的BST欠压锁定控制信号BST_uvlo_lv可以被输入到半桥驱动器的死区控制模块320，来控制死区控制模块320在BST_uvlo_lv为逻辑高电平时输出分别禁止高边MOS管M1和低边MOS管M2导通的高边PWM信号PWM_hs和低边PWM信号PWM_ls，从而避免由于BST-SW电压降低而造成高边MOS管M1和低边MOS管M2同时导通。
根据本申请的实施例，当监测到BST-SW电压值在预定的第一去抖动时间内都低于阈值电压时才输出逻辑高电平的BST_uvlo_lv信号，而不是监测到BST-SW电压值低于阈值电压时就立即输出逻辑高电平的BST_uvlo_lv信号。这样，可以避免欠压锁定控制受到瞬时BST-SW电压波动的干扰，使得欠压锁定控制更可靠。
相应地，当监测到BST-SW电压升高至在预定的第二去抖动时间内都高于阈值电压时，BST_uvlo_lv信号将变为逻辑低电平，从而不再禁止高边MOS管M1和低边MOS管M2导通。
注意，第一去抖动时间可以不同于第二去抖动时间。由于在BST电容器浮空或断开的情况下，半桥驱动器的输出会很低，所以半桥驱动器的反馈机制会将使PWM信号发生器提供最大占空比的PWM信号。因而，第一去抖动时间应设定为小于PWM信号发生器所生成的PWM信号的周期，以便及时地响应BST-SW电压的降低来禁止高边MOS管M1和低边MOS管M2导通。相比之下，第二去抖动时间可以自由定义。但是，出于可靠性方面的考虑，第二去抖动时间可以大于第一去抖动时间，并且可以比PWM信号的周期长得多。
如图3所示，半桥驱动器的保护电路还可以包括由弱下拉MOS管M3和电阻R1构成的弱下拉模块。该弱下拉模块与BST电容器C1相连接，以使得当弱下拉MOS管M3导通时，BST电容器C1被充电，或者在BST电容器C1浮空或断开的情况下BST引脚与SW引脚之间的寄生电容被充电。如上所述，当BST_uvlo_lv信号为逻辑高电平时，pwm_hs和pwm_ls信号都被强制为逻辑低电平，以禁止高边MOS管M1和低边MOS管M2导通。此时，死区控制模块可以输出允许弱下拉MOS管M3导通的下拉控制信号，使得弱下拉MOS管M3可以基于栅极节点LG1上的电压信号周期性地导通，以向BST电容器C1或BST引脚和SW引脚之间的寄生电容充电，使得BST-SW电压逐渐升高。例如，在由弱下拉MOS管M3和电阻R1构成的弱下拉路径中，典型的充电电流可以是大约50mA。
如上所述，当BST-SW电压逐渐升高至在预定的第二去抖动时间内高于阈值电压时，BST_uvlo_lv信号将变为逻辑低电平，不再禁止高边MOS管M1和低边MOS管M2导通。此时，为了避免高边MOS管M1首先开启而造成BST-SW电压又很快降低至低于阈值电压，可以控制在BST_uvlo_lv信号变为逻辑低电平后，第一个PWM脉冲使得低边MOS管开启。下面结合图4至图8来描述实现这种控制机制的半桥驱动器的保护方案。
图4示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图。如图4所示，在该实施例中，除了BST UVLO模块370、电平下移转换器380、和由弱下拉MOS管M3和电阻R1构成的弱下拉模块以外，该半桥驱动器的保护电路还包括PWM同步模块390。
PWM同步模块390被配置为将经电平下移的BST欠压锁定控制信号BST_uvlo_lv与由PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号BST_uvlo_sync。图5示出了用于说明根据该实施例的BST_uvlo_lv信号与PWM信号的同步操作的示意性波形图。
如图5所示，BST_uvlo_sync信号的上升沿与BST_uvlo_lv信号的上升沿同步，并且BST_uvlo_sync信号的下降沿与BST_uvlo_lv信号的下降沿之后的PWM信号的第一个下降沿同步。利用BST_uvlo_sync信号作为输入到死区控制模块的控制信号，可以使得当BST_uvlo_sync信号变为逻辑低电平时，第一个PWM脉冲将是逻辑低电平，允许低边MOS管M2开启。
图6示出了用于说明图4和图5所示出的半桥驱动器的保护方案的示意性波形图。如图6所示，其中，Tdbs表示判断BST_uvlo_lv信号是否应当切换为逻辑高电平的第一去抖动时间，Tdly表示高边反馈信号Hs_fb相对于PWM信号的延迟时间。在该实施例中，假设Tdly比Tdbs要长。
如图6所示，BST_uvlo_lv信号的下降沿出现在PWM信号为逻辑高电平(“1”)的范围内，即时间T1在时间T0和T2之间。BST_uvlo_lv信号与PWM信号同步所得到的BST_uvlo_sync的下降沿将被延迟到PWM变为逻辑低电平(“0”)的时间T2处，因而高边MOS管M1和低边MOS管M2都保持关闭直到PWM信号为0，即，HG-SW电压和节点LG的电压都处于低电平。在BST_uvlo_sync＝0之后，下一个PWM脉冲是逻辑0，低边MOS管M2被开启(从时间T2到T3)。在时间T3处，由于PWM信号从逻辑0变为逻辑1，低边MOS管M2被关断，而高边MOS管M1被开启。由于BST电容器是浮空或断开的，高边MOS管M1的导通导致BST-SW电压下降。在经过第一去抖动时间Tdbs后，BST_uvlo_lv信号变为逻辑1。此时，HG-SW电压的具体值可能不太清晰，因此用灰色表示。由于BST_uvlo_lv信号变为逻辑1，所以弱下拉MOS管M3被允许导通，从而弱下拉模块开始工作，来逐渐对BST引脚和SW引脚之间的寄生电容进行充电，以提升BST-SW电压值。
综上，在该实施例中，不仅在BST_uvlo_lv信号为逻辑1时禁止高边MOS管M1和低边MOS管M2导通，而且在BST_uvlo_lv信号变为逻辑0时使得第一个PWM脉冲到来时首先开启低边MOS管M2，从而可以更可靠地保护半桥驱动器，避免由于过低的BST-SW电压而导致高边和低边MOS管同时导通。
图7示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图。图7所示的半桥驱动器及其保护电路与图4所示的半桥驱动器及其保护电路的区别仅在于：将BST_uvlo_lv信号作为故障信号输入到PWM信号发生器310中，并且当BST_uvlo_lv信号为逻辑1时，强制PWM信号为逻辑0。
图8示出了用于说明根据该实施例的半桥驱动器的保护方案的示意性波形图。如图8所示，当BST_uvlo_lv信号为逻辑1时，强制PWM信号为逻辑0。因此，BST_uvlo_lv的下降沿总是在PWM信号为逻辑0时(例如图8中的时间T0)，并且BST_uvlo_sync信号与BST_uvlo_lv信号相同。因而，在该实施例中，实际上可以不用PWM同步模块390，所以在图7中用虚线示出PWM同步模块390。在时间T0处，BST_uvlo_lv信号变为逻辑0，此时PWM信号为逻辑0，所以低边MOS管M2被开启。然后，在时间T1处，由于PWM信号从逻辑0变为逻辑1，低边MOS管M2被关断，而高边MOS管M1被开启。由于BST电容器是浮空或断开的，高边MOS管M1的导通导致BST-SW电压下降。在经过第一去抖动时间Tdbs后，BST_uvlo_lv信号变为逻辑1。此时，HG-SW电压的具体值可能不太清晰，因此用灰色表示。由于BST_uvlo_lv信号变为逻辑1，所以弱下拉MOS管M3被允许导通，从而弱下拉模块开始工作，来逐渐对BST引脚和SW引脚之间的寄生电容进行充电，以提升BST-SW电压值。
在参考图4至图8讨论的以上实施例中，均假设高边反馈信号Hs_fb相对于PWM信号的延迟时间Tdly比第一去抖动时间Tdbs要长。但是，在半桥驱动器的实际使用中，由于低BST-SW电压下的延迟时间变化和阈值电压的变化，Tdly可能比Tdbs要短。在这种情况下，以上所讨论的保护方案可能起不到很好的保护作用，因为Hs_fb的逻辑高电平的较早到来会禁止低边MOS管M2的导通。下面将结合图9来详细说明考虑到这种情况的更可靠的保护方案。
图9示出了根据本申请的一个实施例的具有保护电路的半桥驱动器的示意性结构图。图9所示的半桥驱动器及其保护电路与图4所示的半桥驱动器及其保护电路的区别仅在于：与高边MOS管M1的栅极节点HG连接的电平下移转换器340为具有偏压结构的电平下移转换器。
在该实施例中，使用具有偏压结构的电平下移转换器340的目的在于使得当BST-SW电压很低时，保证电平下移转换器340输出逻辑1，从而使得Hs_fb为逻辑1。更具体而言，该电平下移转换器340应被设计为当BST-SW电压低于预定的阈值电压(在本申请中可以被称为“滞后阈值电压”)时，使得Hs_fb的逻辑电平不随高边MOS管的栅极节点HG的电压的逻辑电平的变化而变化，保证Hs_fb为逻辑高电平。换言之，当栅极节点HG的电压因为过低的BST-SW电压所造成的不确定性而变化时，例如，HG电压变为逻辑0时，电平下移转换器340的输出不应改变，而应保持逻辑1，直到BST-SW电压恢复到滞后阈值电压以上。
图10示出了用于说明根据该实施例的半桥驱动器的保护方案的示意性波形图。如图10所示，在时间T0处，PWM信号从逻辑0切换到逻辑1，高边MOS管M1导通。由于BST电容器浮空或断开，BST-SW电压降低。经过延迟时间Tdly之后，在时间T1处，Hs_fb信号变为逻辑1，这迫使低边MOS管被关断，栅极节点LG的电压为逻辑0。然后，在前沿消隐时间Tleb(通常为100ns至200ns)之后，控制回路将PWM信号切换为逻辑0。此时，由于Hs_fb信号为逻辑1，低边MOS管M2仍不开启，而由于BST-SW电压很低，高边MOS管M1会经过一段延迟时间后在时间T2处关断。在时间T2处，高边MOS管M1关断，HG-SW电压变为逻辑0，但是由于BST-SW电压很低(例如，低于滞后阈值电压V2)，具有偏压结构的电平下移转换器340所输出的Hs_fb信号不会因其输入端的HG电压变为逻辑0而立即变为逻辑0。所以，在时间T2至T3之间，Hs_fb信号仍然保持逻辑1，禁止低边MOS管M2开启。这样就避免了低边MOS管M2在BST-SW电压很低时开启，从而避免出现如图2所示的高边MOS管M1和低边MOS管M2同时导通的“直通”状态。
此外，高边MOS管M1关断时的续流电流会给BST引脚和SW引脚之间的寄生电容充电。当在时间T3处，BST-SW电压升高至滞后阈值电压V2时，Hs_fb信号切换为逻辑0，允许低边MOS管M2开启。
图11示出了可以用于上述实施例的半桥驱动器中的具有偏压结构的电平下移转换器的示意性结构图。如图11所示，该电平下移转换器的左边部分(输入侧)是传统的电平下移转换器结构，其右边部分(输出侧)是引入偏压效果的结构(简称偏压结构)。更具体而言，输入侧的电平下移转换器结构包括与BST电压和输入电压端相连接的第一和第二P型MOS管Mp1和Mp2、以及与参考地电压和输出侧的偏压结构相连接的第一和第二N型MOS管Mn1和Mn2；输出侧的偏压结构包括与Vdd电压相连接的第三和第四P型MOS管Mp3和Mp4、以及与参考地电压和输入侧的电平下移转换器结构相连接的第三和第四N型MOS管Mn3和Mn4。此外，在输出侧的偏压结构中，第三和第四N型MOS管Mn3和Mn4的栅极分别连接到第一和第二N型MOS管Mn1和Mn2的源极，并且，第四N型MOS管Mn4的栅极通过电阻R2连接到参考地电压。
如上所述，根据本申请的实施例的具有偏压结构的电平下移转换器被设计为具有偏压效果，即，当BST-SW电压低于滞后阈值电压时，使得Hs_fb的逻辑电平不随高边MOS管的栅极节点HG的电压的逻辑电平的变化而变化，保证Hs_fb为逻辑高电平。
在如图11所示的示例性电平下移转换器中，第一和第二N型MOS管Mn1和Mn2的尺寸应远小于第一和第二P型MOS管Mp1和Mp2的尺寸。例如，第一和第二N型MOS管Mn1和Mn2的尺寸可以是第一和第二P型MOS管Mp1和Mp2的尺寸的十分之一或更小。这里，MOS管的尺寸可以例如用MOS管的宽度与栅极沟道长度的比值来表征。这样，即使在BST-SW电压很低的情况下，当输入信号(HG电压信号)为逻辑高电平时，电平下移器仍然可以正常工作，使得输出信号(Hs_fb信号)也为逻辑高电平。
此外，电阻R2用于差异化第一和第二N型MOS管Mn1和Mn2的下拉强度，使得Mn2的下拉强度稍强。因此，当输入信号变为逻辑低电平时，电平下移转换器不能在低BST-SW电压下改变其输出信号的逻辑电平，所以输出信号仍然为逻辑高电平。只有当BST-SW电压升高到滞后阈值电压以上时，输出信号才可以变为逻辑低电平。此外，电阻R2的值越小，偏压效果越明显，相应地，允许输出信号响应于输入信号的变化而变化的BST-SW电压的滞后阈值电压越高。
当然也可以使用其他方法或设计来实现类似的偏压效果。例如，可以设计第二N型MOS管Mn2的尺寸稍大于第一N型MOS管Mn1的尺寸，来实现偏压效果。这里，对第三和第四N型MOS管Mn3和Mn4以及第三和第四P型MOS管Mp3和Mp4的尺寸没有特殊要求。
应当注意的是，图11仅仅示出了实现所要求的偏压效果的一种可能的电平下移转换器示例。但是，根据本申请的实施例的半桥驱动器不限于使用图11所示的电平下移转换器，而是可以使用能够实现上述偏压效果的任何已知的或将来设计的电平下移转换器。
综上所述，本申请的实施例提供了可以避免在BST电容器浮空或断开情况下出现高低边晶体管的“直通”状态的半桥驱动器及其保护电路。基于多方面的保护措施，可以实现对半桥驱动器的非常可靠的保护，避免出现高低边晶体管的“直通”状态。例如，当监测到BST-SW电压低于阈值电压时，禁止高边晶体管和低边晶体管导通；当监测到BST-SW升高至高于阈值电压时，使得随后到来的第一个PWM脉冲为逻辑低电平，从而控制低边晶体管先导通；当监测到BST-SW电压低于阈值电压时，生成故障信号来控制PWM信号保持逻辑低电平；以及，使用具有偏压结构的电平下移转换器来控制高边反馈信号Hs_fb在BST-SW电压过低时保持逻辑高电平。
基于上述用于半桥驱动器的保护电路，本申请的实施例还提供了相对应的用于半桥驱动器的保护方法。下面对根据本申请的实施例的用于半桥驱动器的保护方法进行简单描述。关于该保护方法的更具体的细节，可参考以上结合半桥驱动器的示意性结构图和示意性波形图对半桥驱动器保护方案的描述。
在本申请的实施例中，用于半桥驱动器的保护方法可以包括：监测半桥驱动器的BST引脚与开关SW引脚之间的BST-SW电压；基于BST-SW电压的大小生成BST欠压锁定控制信号；并且对BST欠压锁定控制信号进行电平下移，以得到经电平下移的BST欠压锁定控制信号，用于控制半桥驱动器的死区控制模块当经电平下移的BST欠压锁定控制信号为逻辑高电平时输出分别禁止半桥驱动器中的高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号。
其中，当BST-SW电压在预定的第一去抖动时间内低于阈值电压时，经电平下移的BST欠压锁定控制信号为逻辑高电平，并且当BST-SW电压升高至在预定的第二去抖动时间内高于阈值电压时，经电平下移的BST欠压锁定控制信号变为逻辑低电平。
在本申请的实施例中，第一去抖动时间小于半桥驱动器中的PWM信号发生器所生成的PWM信号的周期，并且第二去抖动时间大于第一去抖动时间。
在本申请的实施例中，用于半桥驱动器的保护方法还可以包括：将半桥驱动器中的BST电容器通过由弱下拉晶体管和电阻构成的弱下拉模块连接到参考地，以使得：当弱下拉晶体管导通时，BST电容器被充电，或者在BST电容器浮空或断开的情况下BST引脚与SW引脚之间的寄生电容被充电。
其中，经电平下移的BST欠压锁定控制信号还可以被用于控制死区控制模块，以使得：当经电平下移的BST欠压锁定控制信号为逻辑高电平时，死区控制模块输出允许弱下拉晶体管导通的下拉控制信号；并且当经电平下移的BST欠压锁定控制信号为逻辑低电平时，死区控制模块输出禁止弱下拉晶体管导通的下拉控制信号。
在本申请的实施例中，用于半桥驱动器的保护方法还可以包括：将经电平下移的BST欠压锁定控制信号与由半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号。其中，BST欠压锁定同步控制信号的上升沿与经电平下移的BST欠压锁定控制信号的上升沿同步，并且BST欠压锁定同步控制信号的下降沿与经电平下移的BST欠压锁定控制信号的下降沿之后的PWM信号的第一个下降沿同步。BST欠压锁定同步控制信号可以被用于控制死区控制模块，以使得：当BST欠压锁定同步控制信号为逻辑高电平时，死区控制模块输出分别禁止高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号；并且当BST欠压锁定同步控制信号为逻辑低电平时，死区控制模块输出基于PWM信号和低边反馈信号得到的高边PWM信号和基于PWM信号和高边反馈信号得到的低边PWM信号。
在本申请的实施例中，用于半桥驱动器的保护方法还可以包括：将经电平下移的BST欠压锁定控制信号与由半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号。其中，BST欠压锁定同步控制信号的上升沿与经电平下移的BST欠压锁定控制信号的上升沿同步，并且BST欠压锁定同步控制信号的下降沿与经电平下移的BST欠压锁定控制信号的下降沿之后的PWM信号的第一个下降沿同步。BST欠压锁定同步控制信号可以被用于控制死区控制模块，以使得：当BST欠压锁定同步控制信号为逻辑高电平时，死区控制模块输出分别禁止高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号、以及允许弱下拉晶体管导通的下拉控制信号；并且当BST欠压锁定同步控制信号为逻辑低电平时，死区控制模块输出基于PWM信号和低边反馈信号得到的高边PWM信号、基于PWM信号和高边反馈信号得到的低边PWM信号、以及禁止弱下拉晶体管导通的下拉控制信号。
在本申请的实施例中，用于半桥驱动器的保护方法还可以包括：将经电平下移的BST欠压锁定控制信号作为故障控制信号输入到半桥驱动器中的PWM信号发生器，以在经电平下移的BST欠压锁定控制信号为逻辑高电平时控制由PWM信号发生器生成的PWM信号被强制为逻辑低电平。
在本申请的实施例中，用于半桥驱动器的保护方法还可以包括：对高边晶体管的栅极节点电压进行电平下移以生成输入到死区控制模块的高边反馈信号，并且控制高边反馈信号的逻辑电平在BST-SW电压低于滞后阈值电压的情况下不随高边晶体管的栅极节点电压的逻辑电平变化而变化。
上文中提到了“一个实施例”、“另一实施例”、“又一实施例”，然而应理解，在各个实施例中提及的特征并不一定只能应用于该实施例，而是可能用于其他实施例。一个实施例中的特征可以应用于另一实施例，或者可以被包括在另一实施例中。
上文中提到了“第一”、“第二”…等序数词。然而应理解这些表述仅仅是为了叙述和引用的方便，所限定的对象并不存在次序上的先后关系。
本申请可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本申请的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本申请的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本申请的范围之中。
Claims (17)
1.一种用于半桥驱动器的保护电路，包括自举BST欠压锁定模块和第一电平下移转换器，其中：
所述BST欠压锁定模块被连接在所述半桥驱动器的BST引脚和开关SW引脚之间，并且被配置为基于所述BST引脚与所述SW引脚之间的BST-SW电压的大小生成BST欠压锁定控制信号；并且
所述第一电平下移转换器被配置为对所述BST欠压锁定控制信号进行电平下移，以得到经电平下移的BST欠压锁定控制信号，用于控制所述半桥驱动器的死区控制模块当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时输出分别禁止所述半桥驱动器中的高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号，
其中，当所述BST-SW电压在预定的第一去抖动时间内低于阈值电压时，所述经电平下移的BST欠压锁定控制信号为逻辑高电平，并且当所述BST-SW电压升高至在预定的第二去抖动时间内高于所述阈值电压时，所述经电平下移的BST欠压锁定控制信号变为逻辑低电平。
2.根据权利要求1所述的用于半桥驱动器的保护电路，其中，所述第一去抖动时间小于所述半桥驱动器中的PWM信号发生器所生成的PWM信号的周期，并且所述第二去抖动时间大于所述第一去抖动时间。
3.根据权利要求1所述的用于半桥驱动器的保护电路，还包括弱下拉模块，其中：
所述弱下拉模块包括弱下拉晶体管和电阻，并且被连接在所述SW引脚与参考地之间，以使得：当所述弱下拉晶体管导通时，连接在所述BST引脚与所述SW引脚之间的BST电容器被充电，或者在所述BST电容器浮空或断开的情况下所述BST引脚与所述SW引脚之间的寄生电容被充电；并且
所述经电平下移的BST欠压锁定控制信号还被用于控制所述死区控制模块，以使得：当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时，所述死区控制模块输出允许所述弱下拉晶体管导通的下拉控制信号；并且当所述经电平下移的BST欠压锁定控制信号为逻辑低电平时，所述死区控制模块输出禁止所述弱下拉晶体管导通的所述下拉控制信号。
4.根据权利要求1所述的用于半桥驱动器的保护电路，还包括PWM同步模块，被配置为将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号，其中：
所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步；并且
所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：
当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号；并且
当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号和基于所述PWM信号和高边反馈信号得到的所述低边PWM信号。
5.根据权利要求3所述的用于半桥驱动器的保护电路，还包括PWM同步模块，被配置为将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号，其中：
所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步；并且
所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：
当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号、以及允许所述弱下拉晶体管导通的所述下拉控制信号；并且
当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号、基于所述PWM信号和高边反馈信号得到的所述低边PWM信号、以及禁止所述弱下拉晶体管导通的所述下拉控制信号。
6.根据权利要求1至5中任一项所述的用于半桥驱动器的保护电路，其中，所述经电平下移的BST欠压锁定控制信号作为故障控制信号被输入到所述半桥驱动器中的PWM信号发生器，以在所述经电平下移的BST欠压锁定控制信号为逻辑高电平时控制由所述PWM信号发生器生成的PWM信号被强制为逻辑低电平。
7.根据权利要求1至5中任一项所述的用于半桥驱动器的保护电路，还包括第二电平下移转换器，被配置为对所述高边晶体管的栅极节点电压进行电平下移以生成输入到所述死区控制模块的高边反馈信号，其中：
所述第二电平下移转换器被配置为具有偏压结构，以使得当所述BST-SW电压低于滞后阈值电压时，所述高边反馈信号的逻辑电平不随所述高边晶体管的栅极节点电压的逻辑电平变化而变化。
8.根据权利要求6所述的用于半桥驱动器的保护电路，还包括第二电平下移转换器，被配置为对所述高边晶体管的栅极节点电压进行电平下移以生成输入到所述死区控制模块的高边反馈信号，其中：
所述第二电平下移转换器被配置为具有偏压结构，以使得当所述BST-SW电压低于滞后阈值电压时，所述高边反馈信号的逻辑电平不随所述高边晶体管的栅极节点电压的逻辑电平变化而变化。
9.一种半桥驱动器，包括如权利要求1至8中任一项所述的保护电路。
10.一种用于半桥驱动器的保护方法，包括：
监测所述半桥驱动器的自举BST引脚与开关SW引脚之间的BST-SW电压；
基于所述BST-SW电压的大小生成BST欠压锁定控制信号；并且
对所述BST欠压锁定控制信号进行电平下移，以得到经电平下移的BST欠压锁定控制信号，用于控制所述半桥驱动器的死区控制模块当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时输出分别禁止所述半桥驱动器中的高边晶体管和低边晶体管导通的高边PWM信号和低边PWM信号，
其中，当所述BST-SW电压在预定的第一去抖动时间内低于阈值电压时，所述经电平下移的BST欠压锁定控制信号为逻辑高电平，并且当所述BST-SW电压升高至在预定的第二去抖动时间内高于所述阈值电压时，所述经电平下移的BST欠压锁定控制信号变为逻辑低电平。
11.根据权利要求10所述的用于半桥驱动器的保护方法，其中，所述第一去抖动时间小于所述半桥驱动器中的PWM信号发生器所生成的PWM信号的周期，并且所述第二去抖动时间大于所述第一去抖动时间。
12.根据权利要求10所述的用于半桥驱动器的保护方法，还包括：
将所述半桥驱动器中的BST电容器通过由弱下拉晶体管和电阻构成的弱下拉模块连接到参考地，以使得：当所述弱下拉晶体管导通时，所述BST电容器被充电，或者在所述BST电容器浮空或断开的情况下所述BST引脚与所述SW引脚之间的寄生电容被充电，其中：
所述经电平下移的BST欠压锁定控制信号还被用于控制所述死区控制模块，以使得：当所述经电平下移的BST欠压锁定控制信号为逻辑高电平时，所述死区控制模块输出允许所述弱下拉晶体管导通的下拉控制信号；并且当所述经电平下移的BST欠压锁定控制信号为逻辑低电平时，所述死区控制模块输出禁止所述弱下拉晶体管导通的所述下拉控制信号。
13.根据权利要求10所述的用于半桥驱动器的保护方法，还包括：
将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号，其中：
所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步；并且
所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：
当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号；并且
当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号和基于所述PWM信号和高边反馈信号得到的所述低边PWM信号。
14.根据权利要求12所述的用于半桥驱动器的保护方法，还包括：
将所述经电平下移的BST欠压锁定控制信号与由所述半桥驱动器中的PWM信号发生器生成的PWM信号进行同步，以生成BST欠压锁定同步控制信号，其中：
所述BST欠压锁定同步控制信号的上升沿与所述经电平下移的BST欠压锁定控制信号的上升沿同步，并且所述BST欠压锁定同步控制信号的下降沿与所述经电平下移的BST欠压锁定控制信号的下降沿之后的所述PWM信号的第一个下降沿同步；并且
所述BST欠压锁定同步控制信号被用于控制所述死区控制模块，以使得：
当所述BST欠压锁定同步控制信号为逻辑高电平时，所述死区控制模块输出分别禁止所述高边晶体管和所述低边晶体管导通的所述高边PWM信号和所述低边PWM信号、以及允许所述弱下拉晶体管导通的所述下拉控制信号；并且
当所述BST欠压锁定同步控制信号为逻辑低电平时，所述死区控制模块输出基于所述PWM信号和低边反馈信号得到的所述高边PWM信号、基于所述PWM信号和高边反馈信号得到的所述低边PWM信号、以及禁止所述弱下拉晶体管导通的所述下拉控制信号。
15.根据权利要求10至14中任一项所述的用于半桥驱动器的保护方法，还包括：
将所述经电平下移的BST欠压锁定控制信号作为故障控制信号输入到所述半桥驱动器中的PWM信号发生器，以在所述经电平下移的BST欠压锁定控制信号为逻辑高电平时控制由所述PWM信号发生器生成的PWM信号被强制为逻辑低电平。
16.根据权利要求10至14中任一项所述的用于半桥驱动器的保护方法，还包括：
对所述高边晶体管的栅极节点电压进行电平下移以生成输入到所述死区控制模块的高边反馈信号，并且控制所述高边反馈信号的逻辑电平在所述BST-SW电压低于滞后阈值电压的情况下不随所述高边晶体管的栅极节点电压的逻辑电平变化而变化。
17.根据权利要求15所述的用于半桥驱动器的保护方法，还包括：
对所述高边晶体管的栅极节点电压进行电平下移以生成输入到所述死区控制模块的高边反馈信号，并且控制所述高边反馈信号的逻辑电平在所述BST-SW电压低于滞后阈值电压的情况下不随所述高边晶体管的栅极节点电压的逻辑电平变化而变化。
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|---|---|---|---|---|
| CN102904220A (zh) * | 2012-11-07 | 2013-01-30 | 东南大学 | 高压半桥驱动芯片的欠压保护方法及高压半桥电路 |
| CN110739950A (zh) * | 2018-07-19 | 2020-01-31 | 纳维达斯半导体公司 | 功率晶体管控制信号门控 |
| US10601302B1 (en) * | 2019-04-04 | 2020-03-24 | Navitas Semiconductor, Inc. | Bootstrap power supply circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779745B2 (en) * | 2010-03-01 | 2014-07-15 | National Semiconductor Corporation | Three-quarter bridge power converters for wireless power transfer applications and other applications |
| TW201701578A (zh) * | 2014-03-06 | 2017-01-01 | 先進充電技術公司 | 用於提供電力給電子裝置之電路與電力模組，以及組裝降壓設備之方法 |
| US9571093B2 (en) * | 2014-09-16 | 2017-02-14 | Navitas Semiconductor, Inc. | Half bridge driver circuits |
| US9780674B2 (en) * | 2014-10-28 | 2017-10-03 | Advanced Charging Technologies, LLC | Electrical circuit for delivering power to consumer electronic devices |
| DE102016207259A1 (de) * | 2015-10-13 | 2017-04-13 | Conti Temic Microelectronic Gmbh | Verfahren und Schaltungsanordnung zum Betreiben mindestens eines Halbleiterschalters, Verfahren und Stromrichter zum Betreiben einer elektrischen Maschine |
| JP6551340B2 (ja) * | 2016-08-24 | 2019-07-31 | オムロン株式会社 | 電圧変換装置 |
| CN107493016B (zh) * | 2017-09-27 | 2019-04-19 | 广州金升阳科技有限公司 | 一种不对称半桥反激电路的控制方法及电路 |
| CN116707500A (zh) * | 2018-09-26 | 2023-09-05 | 艾尔默斯半导体欧洲股份公司 | 驱动器级 |
| CN110224612B (zh) * | 2019-06-14 | 2020-11-06 | 广州金升阳科技有限公司 | 不对称半桥变换器及控制方法 |
-
2020
- 2020-08-13 CN CN202010809684.5A patent/CN111917409B/zh active Active
- 2020-09-18 TW TW109132443A patent/TWI741797B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102904220A (zh) * | 2012-11-07 | 2013-01-30 | 东南大学 | 高压半桥驱动芯片的欠压保护方法及高压半桥电路 |
| CN110739950A (zh) * | 2018-07-19 | 2020-01-31 | 纳维达斯半导体公司 | 功率晶体管控制信号门控 |
| US10601302B1 (en) * | 2019-04-04 | 2020-03-24 | Navitas Semiconductor, Inc. | Bootstrap power supply circuit |
Non-Patent Citations (1)
| Title |
|---|
| "超声电机单片集成驱动电路的设计";刘泽浪;《中国优秀硕士学位论文全文数据库工程科技Ⅱ辑》;第C042-51页 * |
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