JP2007267537A - 半導体集積回路および電子システム - Google Patents

Abstract

【課題】 異常な電源電圧が入力された場合には電圧をクランプして、回路への電源電圧の供給を遮断せずに回路を保護することができる過電圧保護回路を備えた半導体集積回路を提供する。
【解決手段】 外部からの電源電圧が印加される電圧入力端子と内部回路の電源電圧端子との間にＮＭＯＳ（ＮチャネルＭＯＳＦＥＴ）を、また上記電圧入力端子に印加されている電源電圧を昇圧して上記ＮＭＯＳのゲート端子に印加する電圧を生成する昇圧回路（１０）を設ける。そとて、上記ＮＭＯＳのゲート端子には該ＮＭＯＳを通して内部回路の電源電圧端子に供給される電圧をクランプ可能なクランプ回路（２０）を接続するようにした。
【選択図】 図１

Description

本発明は、半導体集積回路の過電圧保護回路さらには電源電圧に対する過電圧保護に適用して有効な技術に関し、例えば車載用ＡＳＩＣ（特殊用途向けＩＣ）に利用して有効な技術に関する。

従来、半導体集積回路のような電子回路では、配線の短絡などによって電源電圧が上昇し該電源電圧を受けて動作している回路の素子がダメージを受けるのを防止するため、過電圧保護回路が設けられている。このような過電圧保護回路に関する発明として、例えば特許文献１に開示されている発明がある。

上記特許文献１に記載されている発明においては、直流電源と該直流電源からの電源電圧を受けて動作する負荷回路の電源電圧端子との間にスイッチＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が設けられている。これとともに、電源電圧の異常を感知する電圧感知手段が設けられ、電圧感知手段が電源電圧の異常を検出したならばスイッチＭＯＳＦＥＴがオフされるように構成されている。これにより、負荷回路を過電圧から保護することができるようになっている。
特開平１０−１５０７１８号公報 特開平０６−１５２３６９号公報

特許文献１に記載されている発明は、電圧感知手段が電源電圧の異常を検出したならばスイッチＭＯＳＦＥＴをオフさせることにより、負荷回路を過電圧から保護することができる。しかしながら、自動車の制御装置を構成する部品として搭載されるＩＣは、走行中に電源電圧が遮断されてしまうと出力がなくなってエンジンが停止してしまうおそれがあるため、過電圧検出時にスイッチＭＯＳＦＥＴをオフさせる上記特許文献１の発明を車載用ＩＣに適用することは好ましくない。

そこで、本発明者らは、電源電圧が異常に高くなった場合にも、電源供給用のスイッチ素子を完全にオフすることなく、負荷回路に電源電圧を供給したままで負荷回路を過電圧から保護するため、図６に示すようなクランプ回路を用いた過電圧保護回路を考え検討した。

図６に示す過電圧保護回路は、電圧入力端子に過大な入力電圧Ｖｉｎが印加された時すなわちＶin＞Ｖclampの時、ＮＭＯＳのゲート電圧がクランプ回路により所定の電圧Ｖclampにクランプされる。そして、ＮＭＯＳがオンするとＶoutはゲート電圧よりもしきい値電圧Ｖth分低くなるため、出力電圧Ｖoutの最大電圧はＶclamp−Ｖthとなり、過電圧に対する保護が働く。

一方、通常電圧印加時すなわちＶin＜Ｖclampの時は、クランプ回路が動作しないため、ＮＭＯＳのゲート電圧はＶinとなる。ＮＭＯＳがオンするにはＶoutはゲート電圧よりもＶth分低くなるため、出力電圧ＶoutはＶin−Ｖthとなる。つまり、内部回路には、常に入力電圧よりも低い電圧しか供給されない。そのため、入力電圧が下がったときに内部回路の最低動作電圧が保証されなくなり、内部回路が正常に動作しなくなるおそれがある。

具体的には、バッテリのような電源電圧変動の大きな電源を使用するシステムにおいて、内部回路の最低動作電圧が３．０ＶでＭＯＳＦＥＴのしきい値電圧が０．７Ｖの場合、バッテリの電圧が３．０Ｖまで下がると内部回路に入力される電源電圧はそれよりもさらに低い２．３Ｖのような電圧になってしまう。従って、この場合にはバッテリの電圧が３．７Ｖ以下に下がると内部回路の正常な動作を保証することができなくなる。

そのため、ユーザが、バッテリ電圧３．０Ｖまで回路が正常に動作することを要求しているような場合には、新たに電源電圧が２．３Ｖでも充分に動作する回路を設計し直さなくてはならず、その結果、設計変更およびプロセスの変更に伴うコストアップを招いてしまうという課題がある。

なお、過電圧保護回路に関する発明としては、上記特許文献１の発明の他に特許文献２に記載されている発明がある。特許文献２の発明は、過電圧保護用のスイッチＭＯＳＦＥＴのゲート電圧を、チャージポンプで昇圧するとともにスイッチＭＯＳＦＥＴのゲート端子に過電圧防止回路を接続した構成を有しており、一見すると本発明に類似する構成を有している。

しかし、特許文献２の過電圧保護回路は信号入力端子に接続された保護回路であり、本発明のように、異常な電源電圧から回路を保護するものではない。また、特許文献２の発明は、チャージポンプの電源電圧として内部回路と同じ電源電圧を使用している。そのため、仮にスイッチＭＯＳＦＥＴを、入力信号ではなく入力電源電圧を供給したり遮断したりする素子として使用したとしても、電源電圧が下がったときに充分に昇圧されたゲート電圧が得られにくいという不具合がある。

この発明の目的は、異常な電源電圧が入力された場合には電圧をクランプして、内部回路への電源電圧の供給を遮断せずに内部回路を保護することができる過電圧保護回路を備えた半導体集積回路を提供することにある。

この発明の他の目的は、異常な電源電圧が入力された場合に内部回路を保護することができると共に、電圧降下を起こすことなく電源電圧を内部回路に供給できる過電圧保護回路を備えた半導体集積回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。

すなわち、外部から電源電圧が印加される電圧入力端子と内部回路の電源電圧端子との間にＮＭＯＳ（ＮチャネルＭＯＳＦＥＴ）を、また上記電圧入力端子に印加されている電源電圧よりも高い電圧を前記トランジスタのゲート端子に印加するための昇圧回路を設け、上記ＮＭＯＳのゲート端子には該ＮＭＯＳを通して内部回路の電源電圧端子に供給される電圧をクランプ可能なクランプ回路を接続するようにしたものである。

上記した手段によれば、上記ＮＭＯＳのゲート端子に印加する電圧を生成する昇圧回路を設けているため、通常電圧時には昇圧回路で昇圧された、入力電源電圧よりも高い電圧でＮＭＯＳが充分にオンされ、電圧降下を起こすことなく電源電圧を内部回路に供給することができる。

また、外部からの入力電源電圧がクランプ回路のクランプ電圧Ｖclampよりも高くなると、ＮＭＯＳによって、内部回路に供給される電圧がクランプ電圧よりもＮＭＯＳのしきい値電圧Ｖth分低い電圧（Ｖclamp−Ｖth）にクランプされる。そのため、過電圧が内部回路に供給されるのを回避できるとともに、ＮＭＯＳが完全にオフの状態になることがないので内部回路への電源電圧の供給が遮断されることもない。

ここで、望ましくは、上記ＮＭＯＳのゲート端子に互いにクランプ電圧の異なる複数のクランプ手段と、これらのクランプ手段を選択的に接続可能なスイッチ素子とを有するクランプ電圧切替え回路を接続する。これにより、例えばテスト時にクランプ電圧を通常動作時よりも高い方へ切り替えて、動作確認を行なったりマージンの小さなチップの選別を行なったりすることができるようになる。また、このクランプ電圧切替え機能をユーザが使用できるように構成しておくことによって、ＩＣの自由度が高くなり、ユーザにとって使い勝手の良い製品を提供することができる。

さらに、望ましくは、上記昇圧回路は、上記電圧入力端子に印加される電源電圧を昇圧して上記ＮＭＯＳのゲート端子に印加する電圧を生成するように構成する。内部回路と同じ電源電圧を昇圧して上記ＮＭＯＳのゲート端子に印加する電圧を生成することも可能であるが、電圧入力端子に印加される電源電圧を昇圧することで、入力電源電圧が下がったとしても充分に昇圧されたゲート電圧が確実に得られるようになる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本発明に従うと、異常な電源電圧が入力された場合には電圧をクランプして、内部回路への電源電圧の供給を遮断せずに内部回路を保護することができる過電圧保護回路を備えた半導体集積回路を実現することができる。

以下、本発明の好適な実施例を図面に基づいて説明する。

図１には、本発明に係る過電圧保護回路の第１の実施例の概略構成が示されている。図１に示されているように、本実施例の過電圧保護回路は、外部からの電源電圧ＶDD1が印加される電圧入力端子Ｖｉｎと内部回路の電源電圧端子Ｖｏｕｔとの間に、スイッチ素子として働くＮＭＯＳ（ＮチャネルＭＯＳＦＥＴ）Ｑ０が接続されている。

また、上記電圧入力端子ＶｉｎとＮＭＯＳ Ｑ０のゲート端子との間には、電圧入力端子Ｖｉｎに印加されている電源電圧ＶDD1を昇圧して上記ＮＭＯＳのゲート端子に印加する電圧を生成する昇圧回路１０が設けられている。これとともに、上記ＮＭＯＳ Ｑ０のゲート端子と接地点との間には、該ＮＭＯＳ Ｑ０を通して内部回路の電源電圧端子Ｖｏｕｔに供給される電圧をクランプ可能なクランプ回路２０が設けられている。

この実施例の過電圧保護回路は、外部から供給される電源電圧ＶDD1を昇圧して上記ＮＭＯＳ Ｑ０のゲート端子に印加する電圧を生成する昇圧回路１０を設けているため、通常電圧時には昇圧回路で昇圧された電源電圧よりも高い電圧によってＮＭＯＳ Ｑ０が充分なオン状態つまりオン抵抗が「０」に近い状態にされる。そのため、電圧降下のほとんどない内部電源電圧Ｖｄｄを内部回路に供給することができる。

また、外部から供給される電源電圧ＶDD1がクランプ回路２０のクランプ電圧Ｖclampよりも高くなると、ＮＭＯＳ Ｑ０によって、内部回路に供給される電圧Ｖｄｄがクランプ電圧ＶclampよりもＮＭＯＳのしきい値電圧Ｖth分低い電圧（Ｖclamp−Ｖth）にクランプされる。そのため、過大な電圧が内部回路に供給されるのを回避できるとともに、ＮＭＯＳ Ｑ０が完全にオフの状態になることがないので、電源電圧Ｖｄｄの供給が遮断されることもない。

図２には、本実施例の過電圧保護回路の入力電圧−出力電圧特性が実線Ａで示されている。比較のため、図６の過電圧保護回路の入力電圧−出力電圧特性を一点鎖線Ｂで示した。図２より、どちらの回路を用いても内部回路に供給される電圧Ｖｄｄが（Ｖclamp−Ｖth）にクランプされるが、本実施例の回路の方がＶthだけ低い入力電圧でクランプがかかる。

つまり、内部回路に供給される電圧Ｖｄｄが同一の場合、本実施例の過電圧保護回路の方がＶth分だけ低い入力電圧まで、内部回路へ所望の電圧Ｖｄｄ（＝Ｖclamp−Ｖth）を供給し続けることができる。これによって、外部から供給される電源電圧ＶDD1がバッテリ電圧やそれを降圧した電圧である場合、例えば図６の回路ではＶDD1がある電圧Ｖ１以下になると内部回路の動作が保証されなくなるような場合でも、本実施例の過電圧保護回路を適用することで、ＶDD1が（Ｖ１−Ｖth）になるまで内部回路の動作を保証することができるようになる。

図３には、図１の実施例の過電圧保護回路の具体的な回路例が示されている。この実施例の過電圧保護回路と該過電圧保護回路を介して電源電圧の供給を受ける内部回路は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路として形成される。

この実施例においては、クランプ回路２０はＮＭＯＳ Ｑ０のゲート端子と接地点との間に逆方向接続されたツェナーダイオードＤｚ１によって構成され、ツェナーダイオードＤｚ１の逆方向電圧（ツェナー電圧）によってＮＭＯＳ Ｑ０のゲート電圧をクランプするようにされている。

特に制限されるものでないが、ツェナーダイオードＤｚ１は、ＮＭＯＳ Ｑ０や昇圧回路１０を構成する素子が形成されている半導体チップと同一のチップ上に形成されているオンチップの素子が使用され、その逆方向電圧は６．７Ｖに設定されている。また、ＮＭＯＳ Ｑ０は回路を構成する他の素子に比べて充分にサイズの大きなＭＯＳＦＥＴが使用されており、そのしきい値電圧Ｖthは１．１Ｖに設定されている。

昇圧回路１０は、直列形態のダイオードＤ１，Ｄ２，Ｄ３と、Ｄ１，Ｄ２のカソード端子側に一方の端子が接続されたブースト容量Ｃｂ１，Ｃｂ２と、Ｄ３のカソード端子と接地点との間に接続された平滑容量Ｃ３と、クロック生成回路ＣＰＧと、インバータＧ１およびＧ２，Ｇ３とからなるチャージポンプ回路１１を備えている。

上記インバータＧ１およびＧ２には、クロック生成回路ＣＰＧで生成されたクロックが入力され、Ｇ１の出力が上記ブースト容量Ｃｂ１の他方の端子に印加され、Ｇ１の出力をＧ２で反転した出力が上記ブースト容量Ｃｂ２の他方の端子に印加されている。これにより、ブースト容量Ｃｂ１，Ｃｂ２の上記他方の端子が、互いに位相が１８０度異なるクロック／ＣＫ，ＣＫによって交互にハイレベルに変化されてブースト動作する。

また、昇圧回路１０は、電圧入力端子Ｖｉｎにソースが接続された一対のＰチャネルＭＯＳＦＥＴ Ｑ１，Ｑ２とＱ１のドレイン端子に接続された定電流源ＣＣ１とからなるカレントミラー回路１２を備える。上記ダイオードＤ１，Ｄ２，Ｄ３は、電流転写側のＭＯＳＦＥＴ Ｑ２のドレイン端子と上記ＮＭＯＳ Ｑ０のゲート端子との間に直列形態に接続され、カレントミラー回路１２から出力される電流Ｉ２がダイオードＤ１を介してブースト容量Ｃｂ１に流れてＣｂ１を充電する。この実施例では、電流Ｉ２は５０μＡのような小さな値とされ、昇圧回路１０を付加したことによる消費電流の増加を抑えることができるようにされている。

ブースト容量Ｃｂ１に充電された電荷は、インバータＧ１〜Ｇ３によってＣｂ１，Ｃｂ２が交互にブーストされることによってＣｂ１→Ｃｂ２→Ｃ３のように順次転送され、最終段の平滑容量Ｃ３に昇圧電圧Ｖｃｐが発生される。この実施例では、入力電圧ＶDD1の２〜３倍の昇圧電圧Ｖｃｐを発生できるように昇圧回路１０が構成されている。より具体的には、入力電圧ＶDD1がその最小許容電圧である３Ｖまで低下したとしても、ＮＭＯＳ Ｑ０のゲート端子に６Ｖの電圧が印加できる能力を有するように、チャージポンプ回路１１が構成されている。

さらに、この実施例の昇圧回路１０では、電圧入力端子ＶｉｎとインバータＧ１〜Ｇ３の電源電圧端子との間に、ＮＭＯＳ Ｑ３と抵抗Ｒ３とツェナーダイオードＤｚ３とからなる図６と同様な構成を有するインバータＧ１〜Ｇ３用のローカル過電圧保護回路１３が設けられている。

このローカル過電圧保護回路１３のＮＭＯＳ Ｑ３は、インバータＧ１〜Ｇ３に動作電流を供給できればよいので、内部回路用の前記ＮＭＯＳ Ｑ０に比べてサイズの小さなＭＯＳＦＥＴが使用される。ローカル過電圧保護回路１３を設けることにより、インバータＧ１〜Ｇ３を構成する素子に耐圧の低い素子を使用することができ、高耐圧の素子を用いる場合に比べて製造コストを下げることができる。

また、ローカル過電圧保護回路１３には、ＮＭＯＳ Ｑ３のゲート電圧を昇圧する昇圧回路は設けられていない。従って、ＮＭＯＳ Ｑ３を介してインバータＧ１〜Ｇ３に供給される電圧はＱ３のしきい値電圧分だけ電圧降下を起こし、それによってチャージポンプ回路１１による昇圧電圧Ｖｃｐも低下する。そこで、この電圧降下を補うため、チャージポンプ回路１１の段数を１段ではなく２段にして、入力電圧ＶDD1が下がった場合にも、例えば６Ｖのような所望の昇圧電圧Ｖｃｐが得られるように構成されている。

次に、図３の過電圧保護回路全体の動作を説明する。電圧入力端子Ｖｉｎに通常期待される５Ｖの電圧ＶDD1が入力されている場合、昇圧回路１０からは１０Ｖ近くまで昇圧された電圧Ｖｃｐが出力される。ただし、この場合には、ツェナーダイオードＤｚ０の逆方向電圧が６．７Ｖに設定されているためクランプ機能が働き、ＮＭＯＳ Ｑ０のゲート電圧は６．７Ｖにクランプされる。この電圧は、５Ｖの入力電圧ＶDD1にＮＭＯＳ Ｑ０のしきい値電圧Ｖth（１．１Ｖ）を加えた電圧よりも充分に高いので、入力電圧ＶDD1はＮＭＯＳ Ｑ０で電圧降下を起こすことなくそのままＶｄｄとして内部回路へ供給される。

また、何らかの原因で電圧入力端子Ｖｉｎに１４Ｖ〜４０Ｖのような異常に高い電圧が入力された場合には、昇圧回路１０からは１０Ｖよりもさらに高いレベルまで昇圧された電圧Ｖｃｐが出力される。この場合にも、逆方向電圧が６．７ＶであるツェナーダイオードＤｚ０によるクランプ機能が働き、ＮＭＯＳ Ｑ０のゲート電圧は６．７Ｖにクランプされる。そのため、内部回路には、クランプ電圧Ｖclamp（６．７Ｖ）よりもＮＭＯＳ Ｑ０のしきい値電圧Ｖth（１．１Ｖ）分だけ低い電圧５．６Ｖ（＝Ｖclamp−Ｖth）が内部電源電圧Ｖｄｄとして供給される。これによって、内部回路が過電圧から保護される。

一方、電圧入力端子Ｖｉｎに入力される電圧ＶDD1が３Ｖ近くまで下がった場合には、昇圧回路１０から出力される昇圧電圧Ｖｃｐがクランプ電圧Ｖclamp（６．７Ｖ）よりも低い６Ｖ近くまで下がる。ただし、この電圧は入力電圧ＶDD1にＮＭＯＳ Ｑ０のしきい値電圧Ｖth（１．１Ｖ）を加えた電圧ＶDD1＋Ｖth（＝４．１Ｖ）よりも充分に高いので、Ｑ０は充分なオン状態にされ、３Ｖの入力電圧ＶDD1はＮＭＯＳ Ｑ０で電圧降下を起こすことなくそのままＶｄｄとして内部回路へ供給される。したがって、昇圧回路１０がない場合よりも低い入力電圧ＶDD1まで、内部回路の動作を保証することができる。

図４には、本発明に係る過電圧保護回路の第２の実施例が示されている。

この実施例では、ＮＭＯＳ Ｑ０のゲート電圧のクランプ手段としてのツェナーダイオードＤｚ１と並列に、第２のクランプ手段としてのツェナーダイオードＤｚ２が設けられている。これとともに、一方のツェナーダイオードＤｚ１と直列に接続されたスイッチＭＯＳＦＥＴ Ｑ４が設けられ、該スイッチＭＯＳＦＥＴ Ｑ４をオン、オフすることでクランプ電圧Ｖclampが切り替え可能に構成されている。具体的には、ツェナーダイオードＤｚ１として逆方向電圧が例えば７Ｖのものを、またＤｚ２として逆方向電圧が例えば１０Ｖのものを使用する。

これにより、スイッチＭＯＳＦＥＴ Ｑ４をオン状態にすると電圧の低いツェナーダイオードＤｚ１が優先的に働いてクランプ電圧Ｖclamp1は７Ｖとなり、Ｑ４をオフ状態にするとツェナーダイオードＤｚ１は機能せずＤｚ２が働いてクランプ電圧Ｖclamp2は１０Ｖに切り替わる。このように２つのクランプ手段を設けて切り替え可能に構成しておくことによって、例えばテスト時において、通常動作時よりもクランプ電圧を高い方へ切り替えて、動作確認を行なったりマージンの小さなチップの選別を行なったりすることができるようになる。

上記スイッチＭＯＳＦＥＴ Ｑ４のゲート端子に印加されＱ４をオン、オフする信号は、チップ内部にレジスタを設けて該レジスタへの設定で生成できるように構成するのが望ましい。ただし、これに限定されず、オン、オフする信号を外部から供給するための入力端子を設けるようにしても良い。

なお、レジスタを設けて制御する方が、外部端子数を減らしチップサイズを小さくすることができるという利点がある。制御信号のための外部入力端子を設ける場合、この入力端子は他の端子と共用させることで、チップ全体の端子数の増加を抑えることができる。クランプ手段としてのツェナーダイオードは２個に限定されず、３個以上並列に設けてユーザが使用するシステムに適したクランプ電圧を選択して切り替えることができるように構成しても良い。

図５には、本発明に係る過電圧保護回路を適用した半導体集積回路とそれを用いたシステムの一構成例が示されている。

図５のシステムは、自動車用電子制御システムのようなバッテリを電源とするシステムである。このシステムは、ＤＣ−ＤＣコンバータ１００と、システム全体を制御するＭＣＵ（マイクロコントローラユニット）２００と、前記実施例の過電圧保護回路を内蔵した車載用ＡＳＩＣ３００とを備える。

ＤＣ−ＤＣコンバータ１００は、スイッチング・レギュレータなどで構成され、１４Ｖのバッテリ電圧ＶBATを５Ｖや３Ｖに降圧した二次電圧を生成する。このＤＣ−ＤＣコンバータ１００から車載用ＡＳＩＣ３００へは５Ｖの直流電圧ＶDD1が電源電圧として供給され、ＭＣＵ２００へは３Ｖの直流電圧ＶDD2が電源電圧として供給されている。

車載用ＡＳＩＣ３００は、過電圧保護回路３１０と、ＭＣＵ２００との信号のやりとりを行なうインタフェース３２０と、車体の各部に配置されているソレノイドやモータを駆動する信号を出力する出力回路３３０ａ，３２３ｂ……３３０ｒを備えている。また、車載用ＡＳＩＣ３００は、ＭＣＵ２００からの指令を受けて上記出力回路に対してソレノイドやモータの駆動信号を出力させるための制御信号を生成するロジック回路３４０などを備えている。

ＭＣＵ２００とインタフェース３２０との間は、イネーブル信号と同期クロックとデータを伝送するための３本の信号線で接続することで、端子数を減らすように構成されている。過電圧保護回路３１０は、ＤＣ−ＤＣコンバータ１００により降圧された５Ｖの電源電圧ＶDD2を受けて過電圧に対する保護がなされている内部電源電圧Ｖccを、上記インタフェース３２０や、出力回路３３０ａ……３３０ｒ、ロジック回路３４０などの内部回路に供給する。

特に制限されるものでないが、この実施例の車載用ＡＳＩＣ３００には、ＭＣＵ２００から指令に基づいて動作モードを設定可能なレジスタ３５０が設けられている。そして、このレジスタ３５０が通常モードに設定されると、図４の実施例の過電圧保護回路に設けられているスイッチＭＯＳＦＥＴ Ｑ４をオンさせる制御信号がレジスタ３５０から過電圧保護回路３１０へ供給される。また、レジスタ３５０がテストモードに設定されると、スイッチＭＯＳＦＥＴ Ｑ４をオフさせる制御信号がレジスタ３５０から過電圧保護回路３１０へ供給されるように構成されている。これによって、各モードで過電圧保護回路のクランプ電圧が切り替わる。

自動車用電子制御システムでは、システム内部に異常な電源電圧が供給されていないか監視する電源監視回路が設けられることがある。そして、このような電源監視回路を設けた場合には、電源投入時にその電源監視回路自身が正常に動作するかチェックすることも行なわれる。本発明に係る過電圧保護回路を内蔵した車載用ＡＳＩＣ３００を使用すれば、上記レジスタ３５０を使用してクランプ電圧を変更することで、電源監視回路自身が正常に動作するかチェックすることが容易に行なえるようになるという利点がある。

以上のような本発明の実施例に従うと、異常な電源電圧が入力された場合に内部回路を保護することができると共に、電圧降下を起こすことなく電源電圧を内部回路に供給できる過電圧保護回路を備えた半導体集積回路を実現することができる。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施例では、昇圧回路１０の電源電圧として電圧入力端子Ｖｉｎに印加されている入力電源電圧ＶDD1を使用しているが、ＮＭＯＳ Ｑ０を介して内部回路へ供給される電圧を昇圧回路１０の電源電圧として用いても良い。この場合、昇圧回路１０が図３のようなチャージポンプで構成されていると、電源投入時にＮＭＯＳ Ｑ０のゲート電圧の立ち上がりが遅くなるおそれがあるので、それを改善するような工夫を施した回路（例えばＱ０のゲート端子のプリチャージ回路など）を設けるのが望ましい。

また、前記実施例では、ツェナーダイオードとして半導体チップ内に形成されているオンチップの素子を使用しているが、外付けの素子を使用しても良い。さらに、前記実施例では、クランプ回路としてツェナーダイオードの逆方向電圧を利用した回路を使用しているが、トランジスタからなるクランプ回路を用いても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である車載用ＡＳＩＣに適用した場合を説明した。本発明はそれに限定されるものでなく、半導体集積回路一般特にレギュレータにより降圧された電圧で動作するシステムや電源電圧が比較的大きく変動しやすいシステムに使用される半導体集積回路に利用すると有効である。また、太陽電池などを電源とするシステムに使用される半導体集積回路にも利用することができる。

本発明に係る過電圧保護回路の第１の実施例の概略構成を示すブロック図である。 実施例の過電圧保護回路の入力電圧−出力電圧特性を示す特性図である。 図１の実施例の過電圧保護回路の具体的な回路例を示す回路図である。 本発明に係る過電圧保護回路の第２の実施例の具体的な回路例を示す回路図である。 本発明に係る過電圧保護回路を適用した半導体集積回路とそれを用いたシステムの一構成例を示すブロック図である。 本発明に先立って検討した過電圧保護回路の概略構成を示すブロック図である。

符号の説明

１０ 昇圧回路
１１ チャージポンプ
１２ カレントミラー回路
１３ ローカル過電圧保護回路
２０ クランプ回路
１００ ＤＣ−ＤＣコンバータ（スイッチング・レギュレータ）
２００ ＭＣＵ（マイクロコントローラユニット）
３００ 車載用ＡＳＩＣ（過電圧保護回路を内蔵した半導体集積回路）
３１０ 過電圧保護回路
３２０ インタフェース
３３０ 出力回路
３４０ ロジック回路
３５０ レジスタ
Ｑ０ ＮＭＯＳ（Ｎチャネル絶縁ゲート型電界効果トランジスタ）
Ｄｚ０ ツェナーダイオード（クランプ手段）

Claims (10)

1. 外部から電源電圧が印加される電圧入力端子と、
   前記電圧入力端子にドレイン端子が接続されたＮチャネル絶縁ゲート型電界効果トランジスタと、
   前記トランジスタのゲート電圧をクランプするためのクランプ回路と、
   前記電圧入力端子に印加される電源電圧よりも高い電圧を前記トランジスタのゲート端子に印加するための昇圧回路と、を備え、
   前記トランジスタのソース端子から取り出された電圧が内部回路に電源電圧として供給されるように構成されていることを特徴とする半導体集積回路。
2. 前記クランプ回路は、前記トランジスタのゲート端子と定電位点との間に逆方向接続されたツェナーダイオードを備え、前記ツェナーダイオードの逆方向電圧で前記トランジスタのゲート電圧をクランプすることを特徴とする請求項１に記載の半導体集積回路。
3. 前記昇圧回路は、前記電圧入力端子に印加される電源電圧を昇圧して前記トランジスタのゲート端子に印加する電圧を生成することを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記昇圧回路は、
   直列形態に接続された複数のダイオードと、
   前記複数のダイオードのそれぞれのカソード端子に一方の端子が接続された複数の容量素子と、
   前記容量素子の他方の端子に出力端子が接続されクロック信号に応じて前記容量素子の他方の端子の電位を変動させる論理ゲートと、
   を有するチャージポンプ回路により構成されていることを特徴とする請求項３に記載の半導体集積回路。
5. 前記電圧入力端子にドレイン端子が接続された第２のＮチャネル絶縁ゲート型電界効果トランジスタと、
   前記第２の絶縁ゲート型電界効果トランジスタのゲート電圧をクランプするための第２のクランプ回路と、
   前記電圧入力端子と前記第２の絶縁ゲート型電界効果トランジスタのゲート端子との間に接続された抵抗素子とを有する過電圧保護回路を備え、
   前記論理ゲートは、前記第２の絶縁ゲート型電界効果トランジスタのソース端子から取り出された電圧を電源電圧として動作するように構成されていることを特徴とする請求項４に記載の半導体集積回路。
6. 前記クランプ回路は、前記トランジスタのゲート端子に接続された互いにクランプ電圧の異なる複数のクランプ手段を備え、制御信号によってクランプ電圧が切り替え可能に構成されていることを特徴とする請求項１に記載の半導体集積回路。
7. 前記制御信号の状態を設定するためのレジスタを備え、前記レジスタは外部から設定可能に構成されていることを特徴とする請求項６に記載の半導体集積回路。
8. 前記レジスタは通常動作モードとテストモードを設定可能なレジスタであり、前記レジスタがテストモードに設定されると前記クランプ回路のクランプ電圧は、前記レジスタが通常動作モードに設定されているときの前記クランプ回路のクランプ電圧よりも高い電圧に切り替わることを特徴とする請求項７に記載の半導体集積回路。
9. 電源からの電源電圧をそれよりも低い電圧に変換する電圧変換手段と、
   前記電圧変換手段により変換された電源電圧が印加される電圧入力端子と、前記電圧入力端子にドレイン端子が接続されたＮチャネル絶縁ゲート型電界効果トランジスタと、前記トランジスタのゲート電圧をクランプするためのクランプ回路と、前記電圧入力端子に印加される前記電源電圧よりも高い電圧を前記トランジスタのゲート端子に印加するための昇圧回路とを備え、前記トランジスタのソース端子から取り出された電圧が内部回路に電源電圧として供給されるように構成されている半導体集積回路と、
   前記半導体集積回路を制御可能な制御回路と、
   を備えることを特徴とする電子システム。
10. 前記クランプ回路は、前記トランジスタのゲート端子に接続された互いにクランプ電圧の異なる複数のクランプ手段を備え、制御信号によってクランプ電圧が切り替え可能に構成され、
    前記半導体集積回路には、前記制御信号の状態を設定するためのレジスタが設けられ、
    前記レジスタは前記制御回路からの信号によって設定が行なわれることを特徴とする請求項９に記載の電子システム。
    

Images