JP2019180158A - 電源回路および電子装置 - Google Patents

Abstract

【課題】過電圧が入力端子に入力された場合に、出力電圧がオーバーシュートすることを抑制する電源回路および電子装置を提供すること。【解決手段】実施形態に係る電源回路は、ＭＯＳＦＥＴと、ツェナーダイオードと、ダイオードと、入力電圧印加部とを備える。ＭＯＳＦＥＴは、入力側にドレインが接続され、かつ電圧変換回路側にソースが接続される。ツェナーダイオードは、ＭＯＳＦＥＴのゲートと基準電位との間に設けられる。ダイオードは、ＭＯＳＦＥＴのゲートとツェナーダイオードとの間に設けられる。入力電圧印加部は、入力電圧をダイオードとツェナーダイオードとの間に印加する。【選択図】図２

Description

開示の実施形態は、電源回路および電子装置に関する。

従来、過電圧が入力端子に入力された場合に、ＮチャンネルＭＯＳＦＥＴのゲート電圧をツェナー電圧でクランプする電源回路が知られている（例えば、特許文献１参照）。

特開２０１７−１１２７３８号公報

しかしながら、上記電源回路では、過電圧が入力されてからＮチャンネルＭＯＳＦＥＴのゲート電圧をツェナー電圧でクランプする際に、ツェナーダイオードにおいて降伏が始まるまでの応答遅れによって出力電圧がオーバーシュートするおそれがある。

実施形態の一態様は、上記に鑑みてなされたものであって、過電圧が入力端子に入力された場合に、出力電圧がオーバーシュートすることを抑制する電源回路および電子装置を提供することを目的とする。

実施形態の一態様に係る電源回路は、ＭＯＳＦＥＴと、ツェナーダイオードと、ダイオードと、入力電圧印加部とを備える。ＭＯＳＦＥＴは、入力側にドレインが接続され、かつ電圧変換回路側にソースが接続される。ツェナーダイオードは、ＭＯＳＦＥＴのゲートと基準電位との間に設けられる。ダイオードは、ＭＯＳＦＥＴのゲートとツェナーダイオードとの間に設けられる。入力電圧印加部は、入力電圧をダイオードとツェナーダイオードとの間に印加する。

実施形態の一態様によれば、過電圧が入力端子に入力された場合に、出力電圧がオーバーシュートすることを抑制することができる。

図１は、実施形態に係る電子装置の構成を示す図である。 図２は、実施形態に係る電源回路の構成を示す図である。 図３は、比較例に係る電源回路の構成を示す図である。 図４は、過電圧が発生した場合における比較例の電源回路の動作状態を示す図である。 図５は、過電圧が発生した場合における実施形態の電源回路の動作状態を示す図である。

以下、添付図面を参照して、本願の開示する電源回路および電子装置を説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。

図１は、実施形態に係る電子装置１００の構成を示す図である。電子装置１００は、例えば、ドライブレコーダーや、カーナビゲーション装置である。電子装置１００は、バッテリーである直流電源１１０から電源回路１を介して電力が供給される。電源回路１は、直流電源１１０から入力された入力電圧Ｖｉｎを、電圧変換回路１０（図２参照）によって大きさが異なる出力電圧Ｖｏｕｔに変換し、変換した出力電圧Ｖｏｕｔを、例えば、電子装置１００のマイクロコンピュータ１０１などに出力する。

次に、実施形態に係る電源回路１について図２を参照し説明する。図２は、実施形態に係る電源回路１の構成を示す図である。電源回路１は、電圧変換回路１０と、過電圧保護回路１１とを備える。

電圧変換回路１０は、フィルタ２０と、ＤＣ／ＤＣコンバータ３０とを備える。フィルタ２０は、コイル２１とコンデンサ２２とを有し、過電圧保護回路１１から出力される直流電圧Ｖｉｎ１に含まれるノイズ成分を除去する。なお、フィルタ２０は、図２に示すＬＣフィルタに限定されない。

ＤＣ／ＤＣコンバータ３０は、フィルタ２０を介して入力される直流電圧Ｖｉｎ１を降圧して出力電圧Ｖｏｕｔを生成する。生成された出力電圧Ｖｏｕｔは、出力端子Ｔ２から出力される。ＤＣ／ＤＣコンバータ３０は、ＭＯＳＦＥＴ３１、３２（例えば、ＮチャネルＭＯＳＦＥＴ）と、コイル３３と、コンデンサ３４と、制御部３５とを備える。

なお、ＤＣ／ＤＣコンバータ３０は、複数設けられ、電圧が異なる出力電圧Ｖｏｕｔを生成してもよい。また、ここでは、直流電圧Ｖｉｎ１を降圧して出力電圧Ｖｏｕｔを生成するＤＣ／ＤＣコンバータ３０を一例として説明したが、ＤＣ／ＤＣコンバータ３０は、直流電圧Ｖｉｎ１を昇圧して出力電圧Ｖｏｕｔを生成してもよい。

制御部３５は、ＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３２とを交互にオン／オフする。ＭＯＳＦＥＴ３１がオンになると、コイル３３にエネルギーが蓄積され、ＭＯＳＦＥＴ３２がオンになると、コイル３３に蓄積されたエネルギーがコンデンサ３４に出力される。制御部３５は、出力電圧Ｖｏｕｔが設定値になるように、ＭＯＳＦＥＴ３１、３２のオン／オフ時間を調整する。

また、制御部３５は、過電圧、例えば、正電圧サージが入力端子Ｔ１に入力され、後述するトランジスタ４８がオンになった場合に、ＤＣ／ＤＣコンバータ３０を停止させ、電圧変換を停止させる。制御部３５は、停止部を構成する。

過電圧保護回路１１は、ＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと称する。）４０と、ツェナーダイオード４１と、スイッチングダイオード４２、４３と、抵抗４４、４５と、コンデンサ４６と、整流用ダイオード４７と、トランジスタ４８と、第１電圧印加部４９と、第２電圧印加部５０とを備える。

ＮＭＯＳＦＥＴ４０のドレインは入力端子Ｔ１に接続され、ＮＭＯＳＦＥＴ４０のソースは電圧変換回路１０の入力側に接続される。ＮＭＯＳＦＥＴ４０のゲートとグランド電位（基準電位）との間には、スイッチングダイオード４３、ツェナーダイオード４１および抵抗４５と、コンデンサ４６とが並列に配置される。スイッチングダイオード４３、ツェナーダイオード４１および抵抗４５は、直列に配置される。

スイッチングダイオード４３は、アノードがＮＭＯＳＦＥＴ４０のゲートに接続され、カソードがツェナーダイオード４１のカソードに接続される。スイッチングダイオード４３は、第１電圧印加部４９から印加される電圧によってコンデンサ４６や、ＮＭＯＳＦＥＴ４０のゲートなどに電流が流れることを抑制する。スイッチングダイオード４３は、過電圧、例えば、サージ電圧が発生した場合に、コンデンサ４６とツェナーダイオード４１とを分離する機能を有する。

ツェナーダイオード４１は、アノードが抵抗４５の一端に接続される。抵抗４５の他端は、グランド電位に接続される。

トランジスタ４８は、抵抗４５の両端電圧がトランジスタ４８の閾値電圧以上になった場合に、オンになる。そのため、例えば、正電圧サージが発生した場合にツェナーダイオード４１に流れる電流によってトランジスタ４８をオンにするように抵抗４５の値を調整することで、正電圧サージの発生を容易に検出することができる。

例えば、入力電圧Ｖｉｎが、ツェナー電圧Ｖｚとスイッチングダイオード４２の順方向電圧Ｖｆ１との電圧Ｖｅ（＝Ｖｚ＋Ｖｆ１）よりも高い電圧である場合、入力電圧Ｖｉｎと電圧Ｖｅとの差電圧に応じた電流が、第１電圧印加部４９の抵抗４９ａと抵抗４５に流れる。したがって、例えば、抵抗４９ａと抵抗４５との比を適切に調節することで、正電圧サージの発生を適切に検出することができる。

このように、ツェナーダイオード４１、抵抗４５およびトランジスタ４８は、過電圧検出回路（過電圧検出部）として機能する。過電圧検出回路により、制御部３５、および電源回路１を有する電子装置１００の制御部（例えば、図１に示すマイクロコンピュータ１０１）に対して過電圧、例えば、正電圧サージの発生を容易に通知することができる。

なお、過電圧検出回路は、抵抗４５およびトランジスタ４８を有するものに限定されない。例えば、過電圧検出回路は、ツェナーダイオード４１に流れる電流を検出する磁電変換素子や電流トランスを用いてもよい。磁電変換素子は、例えば、ホール素子などである。なお、過電圧検出回路を抵抗４５およびトランジスタ４８によって構成することで、過電圧検出回路を磁電変換素子や電流トランスにより構成する場合に比べ、過電圧検出回路を低コストかつ簡易に構成することができる。

スイッチングダイオード４２および抵抗４４は、ＮＭＯＳＦＥＴ４０のドレインとゲートとの間に設けられる。スイッチングダイオード４２および抵抗４４は、直列に配置される。

スイッチングダイオード４２は、アノードがＮＭＯＳＦＥＴ４０のドレインに接続され、カソードが抵抗４４の一端に接続される。抵抗４４の他端は、ＮＭＯＳＦＥＴ４０のゲートに接続される。なお、抵抗４４の他端は、スイッチングダイオード４３のアノード、およびコンデンサ４６に接続される。

スイッチングダイオード４２は、第２電圧印加部５０から印加される電圧によって抵抗４４を介して入力端子Ｔ１側に電流が流れることを抑制する。

整流用ダイオード４７は、負電圧サージに対する保護素子であり、負電圧サージが入力端子Ｔ１に印加された場合であっても電圧変換回路１０が故障することを避けることができる。

第１電圧印加部４９は、抵抗４９ａを備える。第１電圧印加部４９は、入力電圧Ｖｉｎをツェナーダイオード４１に印加する。抵抗４９ａの一端は、スイッチングダイオード４２と抵抗４４との間に接続され、抵抗４９ａの他端は、スイッチングダイオード４３とツェナーダイオード４１との間に接続される。すなわち、抵抗４９ａの一端は、スイッチングダイオード４２のカソードに接続され、抵抗４９ａの他端は、ツェナーダイオード４１のカソード、およびスイッチングダイオード４３のカソードに接続される。第１電圧印加部４９は、入力電圧印加部を構成する。

なお、過電圧、例えば、正電圧サージが発生していない場合には、入力電圧Ｖｉｎは、ツェナー電圧Ｖｚよりも低く、ツェナーダイオード４１に流れる電流は小さい。

第２電圧印加部５０は、スイッチングダイオード６０、６１と、コンデンサ６２と、抵抗６３とを備える。第２電圧印加部５０は、入力電圧Ｖｉｎよりも高い電圧をＮＭＯＳＦＥＴ４０のゲートに印加する。第２電圧印加部５０は、ゲート電圧印加部を構成する。

スイッチングダイオード６０およびコンデンサ６２は、ＤＣ／ＤＣコンバータ３０のスイッチング作用を利用して昇圧回路として機能する。

昇圧回路によって昇圧された電圧は、スイッチングダイオード６１、および抵抗６３を介してＮＭＯＳＦＥＴ４０のゲートに印加される。これにより、入力電圧Ｖｉｎよりも高い電圧がＮＭＯＳＦＥＴ４０のゲートに印加される。

ＭＯＳＦＥＴ３１がオフ、かつＭＯＳＦＥＴ３２がオンの場合には、第２電圧印加部５０では、コンデンサ６２の一端がグランド電位に接続されるため、コンデンサ６２の一端電圧Ｖｃ１は０Ｖ（グランド電位）になる。

一方、コンデンサ６２の他端にはスイッチングダイオード６０を介して出力電圧Ｖｏｕｔが印加される。そのため、コンデンサ６２の他端電圧Ｖｃ２は、出力電圧Ｖｏｕｔとスイッチングダイオード６０の順方向電圧Ｖｆ２との差電圧Ｖｄｉｆ１（＝Ｖｏｕｔ−Ｖｆ２）と同じ電圧になる。したがって、コンデンサ６２の両端電圧Ｖｃは、差電圧Ｖｄｉｆ１と同じ電圧になる。

その後、ＭＯＳＦＥＴ３１がオン、かつＭＯＳＦＥＴ３２がオフになった場合には、第２電圧印加部５０では、コンデンサ６２の一端にはＭＯＳＦＥＴ３１を介して直流電圧Ｖｉｎ１が印加される。そのため、コンデンサ６２の一端電圧Ｖｃ１は、直流電圧Ｖｉｎ１と同じ電圧になる。また、コンデンサ６２の両端電圧Ｖｃは差電圧Ｖｄｉｆ１と同じ電圧であるため、コンデンサ６２の一端電圧Ｖｃ１が直流電圧Ｖｉｎ１になると、コンデンサ６２の他端電圧Ｖｃ２は、Ｖｃ２＝Ｖｉｎ１＋Ｖｏｕｔ−Ｖｆ２と表すことができる。

ＭＯＳＦＥＴ３１、３２のオン／オフは、制御部３５によって所定のスイッチング周期で繰り返し行われることから、コンデンサ６２の他端電圧Ｖｃ２は、電圧ＶＡ（＝Ｖｏｕｔ−Ｖｆ２）と電圧ＶＢ（＝Ｖｉｎ１＋Ｖｏｕｔ−Ｖｆ２）との間で交互に変更される。従って、ツェナーダイオード４１のカソードには、ＭＯＳＦＥＴ３１、３２のオン／オフの周期で、電圧Ｖａ（＝ＶＡ−Ｖｆ３−Ｖｆ４）と電圧Ｖｂ（＝ＶＢ−Ｖｆ３−Ｖｆ４）とが交互に印加される。なお、Ｖｆ３は、スイッチングダイオード６１の順方向電圧であり、Ｖｆ４は、スイッチングダイオード４３の順方向電圧である。

ツェナーダイオード４１のカソードには、スイッチングダイオード４３を介してコンデンサ４６が接続されており、電圧Ｖａおよび電圧Ｖｂがツェナー電圧Ｖｚよりも低い場合には、ツェナーダイオード４１に流れる電流は小さい。そのため、コンデンサ４６によってツェナーダイオード４１のカソード側電圧は、ほぼ電圧Ｖｂ（＝Ｖｉｎ１＋Ｖｏｕｔ−Ｖｆ２−Ｖｆ３−Ｖｆ４）になり、入力電圧Ｖｉｎよりも高い電圧をＮＭＯＳＦＥＴ４０のゲートへ印加することができる。なお、Ｖｉｎ＜（Ｖｉｎ１＋Ｖｏｕｔ１−Ｖｆ２−Ｖｆ３−Ｖｆ４）であるものとする。

このように、第２電圧印加部５０は、入力電圧Ｖｉｎよりも高い電圧をＮＭＯＳＦＥＴ４０のゲートに印加することで、ＮＭＯＳＦＥＴ４０を飽和状態にすることができ、ＮＭＯＳＦＥＴ４０の損失を低下させることができる。

次に、過電圧、例えば、正電圧サージが発生した場合の電源回路１の動作について説明する。ここでは、まず、実施形態の第１電圧印加部４９およびスイッチングダイオード４３を有していない比較例の電源回路２００の動作について説明する。

比較例の電源回路２００は、図３に示すように、ツェナーダイオード４１のカソードがＮＭＯＳＦＥＴ４０のゲートに接続される。図３は、比較例に係る電源回路２００の構成を示す図である。

比較例の電源回路２００の動作について図４を参照し説明する。図４は、過電圧が発生した場合における比較例の電源回路の動作状態を示す図である。図４では、ＮＭＯＳＦＥＴ４０のゲート電圧ＶＧを実線で示し、ＮＭＯＳＦＥＴ４０の出力電圧である直流電圧Ｔｉｎ１（以下、クランプ出力電圧と称する。）を一点鎖線で示し、ツェナーダイオード４１の電圧Ｖｄを二点鎖線で示す。

比較例の電源回路２００では、時間ｔ０において、正電圧サージが発生した場合には、スイッチングダイオード４２および抵抗４４を介して入力電圧Ｖｉｎがコンデンサ４６に印加される。これにより、コンデンサ４６が充電され、ゲート電圧ＶＧ、クランプ出力電圧Ｖｉｎ１、およびツェナーダイオード４１の電圧Ｖｄが、高くなる。

そして、時間ｔ１において、ツェナーダイオード４１の電圧Ｖｄが所定電圧Ｖｔになるとツェナーダイオード４１の降伏が開始される。所定電圧Ｖｔは、ツェナー電圧Ｖｚよりも高い電圧であり、ツェナーダイオード４１で降伏が開始される電圧である。

ツェナーダイオード４１は、ツェナー電圧Ｖｚよりも高い所定電圧Ｖｔが印加されないと、降伏が開始されない。すなわち、ツェナーダイオード４１が降伏を開始する際に、ツェナーダイオード４１の電圧Ｖｄは、応答遅れにより、ツェナー電圧Ｖｚに対してオーバーシュートが発生する。

比較例の電源回路２００では、正電圧サージが発生した場合に、ゲート電圧ＶＧは、ＶＧ＝Ｖｂｅ＋Ｖｄと表され、ツェナーダイオード４１の電圧Ｖｄに基づいてクランプされる。なお、Ｖｂｅは、トランジスタ４８のベータとエミッタ間の電圧である。また、クランプ出力電圧Ｖｉｎ１は、Ｖｉｎ＝ＶＧ−Ｖｔｈと表すことができる。なお、Ｖｔｈは、ＮＭＯＳＦＥＴ４０における閾値電圧である。

そのため、ツェナーダイオード４１の電圧Ｖｄのオーバーシュートに応じて、ゲート電圧ＶＧ、およびクランプ出力電圧Ｖｉｎ１にも、オーバーシュートが発生する。オーバーシュートが発生することで、電源回路２００が劣化するおそれがある。例えば、クランプ出力電圧Ｖｉｎ１とＤＣ／ＤＣコンバータ３０の絶対最大定格との間にマージンが無い場合には、クランプ出力電圧Ｖｉｎ１がオーバーシュートすることで、ＤＣ／ＤＣコンバータ３０に絶対最大定格よりも高い電圧が印加される。これにより、ＤＣ／ＤＣコンバータ３０が劣化するおそれがある。

また、時間ｔ１において、トランジスタ４８がオンになり、制御部３５によってＤＣ／ＤＣコンバータ３０が停止される。そのため、ＮＭＯＳＦＥＴ４０のドレイン電流が低下する。

比較例の電源回路２００では、ＤＣ／ＤＣコンバータ３０が停止するまでの間に、ＤＣ／ＤＣコンバータ３０に流れる電流と、クランプ出力電圧Ｖｉｎ１の上昇に伴うコンデンサ２２への充電電流との合算電流がＮＭＯＳＦＥＴ４０に流れる。

ＮＭＯＳＦＥＴ４０における損失は、ＮＭＯＳＦＥＴ４０に流れる電流にＮＭＯＳＦＥＴ４０のドレイン−ソースの間の電圧ＶＤＧを乗算した値となる。従って、比較例の電源回路２００では、正電圧サージが発生してからＤＣ／ＤＣコンバータ３０が停止するまでのＮＭＯＳＦＥＴ４０における損失が大きくなる。

オーバーシュートしたゲート電圧ＶＧおよびクランプ出力電圧Ｖｉｎ１は、時間が経過すると低下し、時間ｔ２においてツェナー電圧Ｖｚに基づいた電圧となる。

しかしながら、ＤＣ／ＤＣコンバータ３０が停止しているため、クランプ出力電圧Ｖｉｎ１でオーバーシュートが発生すると、ツェナー電圧Ｖｚに基づいた電圧となるまでの時間が長くなる。そのため、比較例の電源回路２００は、オーバーシュートが発生した状態が長くなり、電源回路２００が劣化するおそれがある。

次に、実施形態の電源回路１の動作について図５を参照し説明する。図５は、過電圧が発生した場合における実施形態の電源回路１の動作状態を示す図である。図５では、図４と同様にＮＭＯＳＦＥＴ４０のゲート電圧ＶＧを実線で示し、クランプ出力電圧Ｖｉｎ１を一点鎖線で示し、ツェナーダイオード４１の電圧Ｖｄを二点鎖線で示す。

実施形態の電源回路１では、時間ｔ０において、正電圧サージが発生した場合には、正電圧サージによる入力電圧Ｖｉｎが第１電圧印加部４９によってツェナーダイオード４１に直接印加される。

そのため、ツェナーダイオード４１は、正電圧サージによる電圧が印加され、ツェナーダイオード４１の電圧Ｖｄが所定電圧Ｖｔになると降伏を開始する。そして、その後、ツェナーダイオード４１の電圧Ｖｄは、ツェナー電圧Ｖｚに維持される。このように、実施形態の電源回路１では、正電圧サージが発生すると、ツェナーダイオード４１の電圧Ｖｄは、すぐにツェナー電圧Ｖｚに維持される。

また、実施形態の電源回路１では、スイッチングダイオード４２および抵抗４４を介して入力電圧Ｖｉｎがコンデンサ４６に印加され、ＮＭＯＳＦＥＴ４０のゲート電圧ＶＧ、およびクランプ出力電圧Ｖｉｎ１は、コンデンサ４６の充電に伴い高くなる。

また、時間ｔ０において、トランジスタ４８がオンになり、ＤＣ／ＤＣコンバータ３０が停止する。ＤＣ／ＤＣコンバータ３０が停止することで、ＤＣ／ＤＣコンバータ３０に電流が流れないため、比較例の電源回路２００に対して、ドレイン電流が低下する。なお、ＤＣ／ＤＣコンバータ３０が停止した後も、クランプ出力電圧Ｖｉｎ１の上昇に伴いコンデンサ２２への充電電流が流れるため、ドレイン電流はゼロとはならない。

実施形態の電源回路１は、正電圧サージが発生した場合に、ＤＣ／ＤＣコンバータ３０を早期に停止させることで、ＮＭＯＳＦＥＴ４０に流れる電流を低下させて、ＮＭＯＳＦＥＴ４０における損失を低下させることができる。

そして、時間ｔ１において、ＮＭＯＳＦＥＴ４０のゲート電圧ＶＧがツェナーダイオード４１の電圧Ｖｄに基づいた電圧まで高くなると、ＮＭＯＳＦＥＴ４０のゲート電圧ＶＧは、ＶＧ＝Ｖｂｅ＋Ｖｄ＋Ｖｆ４となり、クランプ出力電圧Ｖｉｎ１（＝ＶＧ−Ｖｔｈ）は、ツェナーダイオード４１の電圧Ｖｄに基づいてクランプされる。ここではツェナーダイオード４１の電圧Ｖｄは、ツェナー電圧Ｖｚとなり、すでに安定した状態となっており、クランプ出力電圧Ｖｉｎ１は、ツェナー電圧Ｖｚに基づいてクランプされる。そのため、比較例の電源回路２００のようなオーバーシュートは発生しない。

そのため、実施形態の電源回路１は、クランプ出力電圧Ｖｉｎ１のオーバーシュートを抑制し、電源回路１の劣化、例えば、ＤＣ／ＤＣコンバータ３０の劣化を抑制することができる。

なお、実施形態の電源回路１は、図５に示すクランプ出力電圧Ｖｉｎ１の上昇速度、すなわちクランプ出力電圧Ｖｉｎ１の傾きを小さくすることで、ＮＭＯＳＦＥＴ４０における損失を小さくすることができる。これは、クランプ出力電圧の上昇速度を小さくすることで、コンデンサ２２の充電電流を小さくすることができるためである。クランプ出力電圧Ｖｉｎ１の上昇速度は、抵抗４４の抵抗値、およびコンデンサ４６の静電容量を調整することで変更することができる。

これに対し、比較例の電源回路２００では、クランプ出力電圧Ｖｉｎ１の上昇速度を小さくすると、トランジスタ４８がオンになるまでの時間が長くなり、ＤＣ／ＤＣコンバータ３０が停止するまでの時間が長くなる。そのため、ＮＭＯＳＦＥＴ４０における損失が大きくなる。

実施形態の電源回路１では、時間ｔ０においてＤＣ／ＤＣコンバータ３０が停止するため、比較例の電源回路２００のように、クランプ出力電圧Ｖｉｎ１の上昇速度を小さくすることで、ＮＭＯＳＦＥＴ４０における損失が大きくなることはない。従って、実施形態の電源回路１は、クランプ出力電圧Ｖｉｎ１の上昇速度を小さくすることで、ＮＭＯＳＦＥＴ４０における損失を低下させることができる。

次に、実施形態における効果について説明する。

電源回路１は、ＮＭＯＳＦＥＴ４０のゲートとグランド電位との間にツェナーダイオード４１を設け、ツェナーダイオード４１とＮＭＯＳＦＥＴ４０のゲートとの間にスイッチングダイオード４３を設ける。また、電源回路１は、スイッチングダイオード４３とツェナーダイオード４１との間に入力電圧Ｖｉｎを印加する第１電圧印加部４９を設ける。

これにより、過電圧、例えば、正電圧サージが発生した場合に、電源回路１は、第１電圧印加部４９により入力電圧Ｖｉｎをツェナーダイオード４１に印加し、ツェナーダイオード４１の電圧Ｖｄをツェナー電圧Ｖｚにすぐに維持することができる。そのため、電源回路１は、ツェナーダイオード４１の電圧Ｖｄに基づいてクランプ出力電圧Ｖｉｎ１をクランプする場合に、ツェナーダイオード４１の応答遅れによるクランプ出力電圧Ｖｉｎ１のオーバーシュートを抑制することができる。従って、電源回路１は、例えば、ＤＣ／ＤＣコンバータ３０の劣化を抑制し、ＤＣ／ＤＣコンバータ３０を保護することができる。

また、電源回路１は、ＮＭＯＳＦＥＴ４０のゲートとグランド電位との間にコンデンサ４６を設ける。コンデンサ４６は、スイッチングダイオード４３、およびツェナーダイオード４１に対して並列に配置される。

これにより、電源回路１は、過電圧、例えば、正電圧サージが発生した場合に、クランプ出力電圧Ｖｉｎ１を安定させ、ＤＣ／ＤＣコンバータ３０を保護することができる。

また、電源回路１は、第１電圧印加部４９によって入力電圧Ｖｉｎをツェナーダイオード４１に印加し、ツェナーダイオード４１に流れる電流に基づいて過電圧を検出し、過電圧が検出された場合に、ＤＣ／ＤＣコンバータ３０を停止させる。

これにより、電源回路１は、過電圧が発生した場合に、ＤＣ／ＤＣコンバータ３０を素早く停止させて、ＮＭＯＳＦＥＴ４０に流れる電流を低下させて、ＮＭＯＳＦＥＴ４０における損失を低下させることができる。

電源回路１は、第２電圧印加部５０によって入力電圧Ｖｉｎよりも高い電圧をＮＭＯＳＦＥＴ４０のゲートに印加する。

これにより、電源回路１は、ＮＭＯＳＦＥＴ４０を飽和状態にすることができ、ＮＭＯＳＦＥＴ４０の損失を低下させることができる。

変形例に係る電源回路１は、ツェナーダイオード４１の温度に対する電圧特性を補償するように、スイッチングダイオード４３を設ける。スイッチングダイオード４３は、温度が高くなるにつれて電圧が低くなる。また、ツェナーダイオード４１は、温度が高くなるにつれて電圧が高くなる。そのため、変形例に係る電源回路１は、ツェナーダイオード４１の温度に対する電圧特性をキャンセルするようなスイッチングダイオード４３を設ける。これにより、変形例に係る電源回路１は、温度変化の影響を抑制することができる。

また、変形例に係る電源回路１は、複数のスイッチングダイオード４３を直列に接続する。これにより、変形例に係る電源回路１は、直列に接続するスイッチングダイオード４３の数を変更することでツェナーダイオード４１の温度に対する電圧特性を補償することができる。そのため、変形例に係る電源回路１は、例えば、汎用のスイッチングダイオードを用いて、ツェナーダイオード４１の温度に対する電圧特性を補償することができる。

さらなる効果や変形例は、当業者によって容易に導き出すことができる。このため、本発明のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。従って、添付の特許請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。

１ 電源回路
１０ 電圧変換回路
１１ 過電圧保護回路
３０ ＤＣ／ＤＣコンバータ
３５ 制御部
４０ ＮチャンネルＭＯＳＦＥＴ
４１ ツェナーダイオード（過電圧検出部）
４３ スイッチングダイオード
４５ 抵抗（過電圧検出部）
４６ コンデンサ
４８ トランジスタ（過電圧検出部）
４９ 第１電圧印加部（入力電圧印加部）
５０ 第２電圧印加部（ゲート電圧印加部）
１００ 電子装置

Claims (7)

1. 入力側にドレインが接続され、かつ電圧変換回路側にソースが接続されたＭＯＳＦＥＴと、
   前記ＭＯＳＦＥＴのゲートと基準電位との間に設けられたツェナーダイオードと、
   前記ＭＯＳＦＥＴのゲートと前記ツェナーダイオードとの間に設けられたダイオードと、
   入力電圧を前記ダイオードと前記ツェナーダイオードとの間に印加する入力電圧印加部と
   を備えることを特徴とする電源回路。
2. 前記ダイオードおよび前記ツェナーダイオードに対して並列であり、かつ前記ＭＯＳＦＥＴのゲートと前記基準電位との間に設けられたコンデンサ
   を備えることを特徴とする請求項１に記載の電源回路。
3. 前記ツェナーダイオードに流れる電流に基づいて過電圧の発生を検出する過電圧検出部と、
   前記過電圧が検出された場合に、前記電圧変換回路における電圧変化を停止させる停止部と
   を備えることを特徴とする請求項１または２に記載の電源回路。
4. 前記ダイオードは、前記ツェナーダイオードの温度に対する電圧特性を補償するように設けられる
   ことを特徴とする請求項１〜３のいずれか一つに記載の電源回路。
5. 前記ダイオードは、直列に複数接続される
   ことを特徴とする請求項４に記載の電源回路。
6. 前記入力電圧よりも高い電圧を前記ＭＯＳＦＥＴのゲートに印加するゲート電圧印加部
   を備えることを特徴とする請求項１〜５のいずれか一つに記載の電源回路。
7. 請求項１〜６のいずれか一つに記載の電源回路を備える
   ことを特徴とする電子装置。

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