JP2019062714A - 同期整流回路及びスイッチング電源装置 - Google Patents
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Abstract
【課題】低ゲート耐圧トランジスタを駆動する際の部品数の増加を抑制する。【解決手段】同期整流方式のスイッチング電源装置１０に用いられる同期整流回路１４において、トランジスタ１４ａは、ゲート端子に印加されるゲート電圧Ｖｇ２に基づいてスイッチング動作を行い、２次側制御ＩＣ１４ｂは、トランジスタ１４ａのゲート端子に供給する電荷を蓄えるキャパシタ１５に接続されるとともに同期整流によって得られるトランジスタ１４ａのゲート部の耐圧以下、且つトランジスタ１４ａの閾値電圧以上の直流電圧（電圧Ｖｉｎｔ）が印加される端子１４ｂ１を有し、その直流電圧を最大値としたゲート電圧Ｖｇ２をトランジスタ１４ａのゲート端子に印加する。【選択図】図１
Description
本発明は、同期整流回路及びスイッチング電源装置に関する。
スイッチング電源装置は、ＡＣ（Alternating Current）／ＤＣ（Direct Current）コンバータまたは、ＤＣ／ＤＣコンバータとして用いられている。従来、１次側回路部（ＡＣ／ＤＣコンバータではＡＣ電源から電力を受ける側の回路部）と、２次側回路部（ＡＣ／ＤＣコンバータではＤＣ電圧を出力する側の回路部）とを、トランスを用いて電気的に絶縁し磁気的に接続する絶縁型のスイッチング電源装置がある。絶縁型のスイッチング電源装置では、１次側または２次側の一方で電気的な短絡が生じた場合、その影響が他方へ伝わることを防止できる。たとえば、１次側回路部に落雷などにより過電圧が生じた場合でも、２次側回路部に接続されている機器を保護できる。
また、トランスの２次巻き線に生じる電圧波形を整流する回路として、２次巻き線に接続されたトランジスタ（以下スイッチという場合もある）を用い、電圧波形に基づいたタイミングでそのスイッチをオンまたはオフして整流を行う同期整流回路がある。ダイオードとキャパシタによる整流回路を用いた場合、ダイオードのオン電圧とそこに流れる電流による大きな電力損失により、コンバータの変換効率が制約を受けるが、同期整流回路は、トランジスタのオン電圧が低く、電力損失を抑えられる。
なお、近年では、スイッチの制御を精度よく行い、より変換効率を向上させるために、専用の制御ＩＣ（Integrated Circuit）が用いられることが多い。制御ＩＣは、たとえば、２次巻き線に生じる電圧波形をダイオードと抵抗とキャパシタで整流して得られる電源電圧で動作し、スイッチに供給する制御電圧（パルス波）を生成する。制御電圧の最大値は、制御ＩＣ内に設けられた内部電圧生成回路で生成される。なお、スイッチを十分に駆動できるほどの電流量を確保するため、制御ＩＣには、内部電圧生成回路で生成された電圧で充電されるキャパシタが接続される外部端子を有するものがある。
ところで、近年、電力用のＳｉ（シリコン）−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に比べて低オン抵抗、低スイッチング損失のトランジスタが出現した。その例として、ＧａＮ（窒化ガリウム）−ＨＥＭＴ（High Electron Mobility Transistor）やＳｉＣ（炭化シリコン）を用いたＭＯＳＦＥＴなど、ワイドバンドギャップ半導体を用いたＦＥＴがある。このようなトランジスタをスイッチング電源装置のスイッチとして適用することで、変換効率の向上が期待できる。
しかし、従来の制御ＩＣがスイッチに供給する制御電圧の最大値は、Ｓｉ−ＭＯＳＦＥＴ用に設定されていることが多く、上記のような低オン抵抗、低スイッチング損失のトランジスタのゲート部の耐圧を超える場合がある。そのため、このようなトランジスタ（以下低ゲート耐圧トランジスタという場合もある）をスイッチとして用いる場合には、制御電圧を低下させる専用のドライバ回路などが追加されることになり、部品数が増加してしまう問題がある。
１つの側面では、本発明は、低ゲート耐圧トランジスタを駆動する際の部品数の増加を抑えられる同期整流回路及びスイッチング電源装置を提供することを目的とする。
１つの実施態様では、同期整流方式のスイッチング電源装置に用いられる同期整流回路において、第１の端子に印加される制御電圧に基づいてスイッチング動作を行うトランジスタと、前記第１の端子に供給する電荷を蓄えるキャパシタに接続されるとともに同期整流によって得られる前記トランジスタのゲート部の耐圧以下、且つ前記トランジスタの閾値電圧以上の第１の直流電圧が印加される第２の端子を有し、前記第１の直流電圧を最大値とした前記制御電圧を前記第１の端子に印加する制御回路と、を有する同期整流回路が提供される。
また、１つの実施態様では、スイッチング電源装置が提供される。
１つの側面では、低ゲート耐圧トランジスタを駆動する際の部品数の増加を抑制できる。
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のスイッチング電源装置及び同期整流回路の一例を示す図である。
（第１の実施の形態）
図１は、第１の実施の形態のスイッチング電源装置及び同期整流回路の一例を示す図である。
絶縁型同期整流方式のスイッチング電源装置１０は、ＡＣ／ＤＣコンバータまたは、ＤＣ／ＤＣコンバータである。
スイッチング電源装置１０は、１次側回路部に含まれる１次側制御回路（以下１次側制御ＩＣという）１１と、トランジスタ１２とを有する。なお、図１では、スイッチング電源装置１０の１次側回路部については、１次側制御ＩＣ１１とトランジスタ１２以外、図示が省略されている。スイッチング電源装置１０がＡＣ／ＤＣコンバータである場合には、交流電圧を整流する整流部などが１次側回路部に含まれる。
スイッチング電源装置１０は、１次側回路部に含まれる１次側制御回路（以下１次側制御ＩＣという）１１と、トランジスタ１２とを有する。なお、図１では、スイッチング電源装置１０の１次側回路部については、１次側制御ＩＣ１１とトランジスタ１２以外、図示が省略されている。スイッチング電源装置１０がＡＣ／ＤＣコンバータである場合には、交流電圧を整流する整流部などが１次側回路部に含まれる。
さらに、スイッチング電源装置１０は、１次側回路部と２次側回路部とを電気的に絶縁するとともに磁気的に結合するトランス１３を有する。２次側回路部には、同期整流回路１４、キャパシタ１５が含まれる。
なお、以下では、トランジスタ１２は、ｎチャネル型のＦＥＴであるものとする。ＦＥＴには、たとえば、Ｓｉ−ＭＯＳＦＥＴや、ＧａＮ−ＨＥＭＴ、ＳｉＣまたはＧａＡｓ（ガリウムヒ素）を用いたＦＥＴなどがある。
１次側制御ＩＣ１１は、電源電圧（図示が省略されている）を受け、所定の周波数（以下スイッチング周波数という）及びデューティ比でトランジスタ１２をオンまたはオフするための制御電圧（以下ゲート電圧Ｖｇ１という）を出力する。デューティ比は１周期におけるトランジスタ１２のオン時間の割合であり、ゲート電圧Ｖｇ１のパルス幅を変えることで変更できる。
なお、１次側制御ＩＣ１１は、スイッチング電源装置１０の出力電圧（直流電圧）とその期待値との誤差を示す誤差信号を受け、その誤差信号に基づいて、デューティ比を適切な値へ調整するようにしてもよい。
また、１次側制御ＩＣ１１は、基準電位（以下では０Ｖとするが、特に０Ｖに限定されない）となる端子（以下ＧＮＤという）に接続される。
トランジスタ１２は、トランス１３の１次巻き線１３ａに接続されたドレイン端子と、ＧＮＤに接続されたソース端子と、１次側制御ＩＣ１１に接続されたゲート端子とを有する。トランジスタ１２は、１次側制御ＩＣ１１から供給されるゲート電圧Ｖｇ１に基づいてスイッチング動作を行う。
トランジスタ１２は、トランス１３の１次巻き線１３ａに接続されたドレイン端子と、ＧＮＤに接続されたソース端子と、１次側制御ＩＣ１１に接続されたゲート端子とを有する。トランジスタ１２は、１次側制御ＩＣ１１から供給されるゲート電圧Ｖｇ１に基づいてスイッチング動作を行う。
トランス１３は、１次巻き線１３ａ、２次巻き線１３ｂ、コア１３ｃを有する。図１では模式的に図示されているが、１次巻き線１３ａ、２次巻き線１３ｂは、コア１３ｃに巻き付けられている。なお、各巻き線の一端の近傍に示されている黒丸は各巻き線の巻き始めの位置を示している。
１次巻き線１３ａの一端は、図示を省略しているが、スイッチング電源装置１０がＡＣ／ＤＣコンバータの場合、交流電圧を整流する整流部に接続され、スイッチング電源装置１０がＤＣ／ＤＣコンバータの場合には、ＤＣ電源に接続される。１次巻き線１３ａの他端はトランジスタ１２のドレイン端子に接続される。２次巻き線１３ｂの一端は、キャパシタ１５の一端及び、スイッチング電源装置１０の出力端子ＯＵＴに接続される。２次巻き線１３ｂの他端は、同期整流回路１４に接続される。
同期整流回路１４は、トランジスタ１４ａ、２次側制御回路（以下２次側制御ＩＣという）１４ｂ、ダイオード１４ｃ，１４ｄ、抵抗素子１４ｅ、キャパシタ１４ｆ、抵抗素子１４ｇを有する。なお、トランジスタ１２と同様、以下では、トランジスタ１４ａは、ｎチャネル型のＦＥＴであるものとするが、トランジスタ１４ａは、ＧａＮ−ＨＥＭＴ、ＳｉＣまたはＧａＡｓを用いたＦＥＴなどの低ゲート耐圧トランジスタである。トランジスタ１４ａにおいて、ゲート部の耐圧（ゲート−ソース間電圧の最大許容値）は、たとえば、６Ｖ程度である。
トランジスタ１４ａは、２次巻き線１３ｂに接続されたドレイン端子と、ＧＮＤに接続されたソース端子と、２次側制御ＩＣ１４ｂから供給される制御電圧（以下ゲート電圧Ｖｇ２という）が印加されるゲート端子を有する。トランジスタ１４ａは、ゲート電圧Ｖｇ２に基づいて、スイッチング動作を行う。
２次側制御ＩＣ１４ｂは、トランジスタ１４ａのゲート端子に供給する電荷を蓄えるキャパシタ１５が接続されるとともに、同期整流によって得られる電圧（直流電圧）Ｖｉｎｔが印加される端子１４ｂ１を有する。そして、２次側制御ＩＣ１４ｂは、電圧Ｖｉｎｔを最大値としたゲート電圧Ｖｇ２を、トランジスタ１４ａのゲート端子に印加する。
図１の例では、端子１４ｂ１には、スイッチング電源装置１０の出力端子ＯＵＴが直接接続されている（短絡されている）。そのため、端子１４ｂ１に印加される電圧Ｖｉｎｔは、スイッチング電源装置１０の出力電圧Ｖｏｕｔである。
２次側制御ＩＣ１４ｂは、さらに、内部電圧生成回路１４ｂ２、比較器１４ｂ３、論理回路１４ｂ４、増幅器１４ｂ５を有する。
内部電圧生成回路１４ｂ２は、トランジスタ１４ａのドレイン電圧Ｖｄ２をダイオード１４ｄと抵抗素子１４ｅとキャパシタ１４ｆにより整流した電圧に基づいて内部電圧を生成する。内部電圧生成回路１４ｂ２の回路パラメータ（内部電圧生成回路１４ｂ２が有する複数の抵抗素子の抵抗値など）は、たとえば、低ゲート耐圧トランジスタであるトランジスタ１４ａのゲート部の耐圧を超える内部電圧を生成するように設定されている。しかし、内部電圧生成回路１４ｂ２の出力端子の電圧は、その内部電圧にかかわらず、スイッチング電源装置１０の出力電圧Ｖｏｕｔに固定される。内部電圧生成回路１４ｂ２の出力端子は、端子１４ｂ１を介してスイッチング電源装置１０の出力端子ＯＵＴに短絡されるためである。
内部電圧生成回路１４ｂ２は、トランジスタ１４ａのドレイン電圧Ｖｄ２をダイオード１４ｄと抵抗素子１４ｅとキャパシタ１４ｆにより整流した電圧に基づいて内部電圧を生成する。内部電圧生成回路１４ｂ２の回路パラメータ（内部電圧生成回路１４ｂ２が有する複数の抵抗素子の抵抗値など）は、たとえば、低ゲート耐圧トランジスタであるトランジスタ１４ａのゲート部の耐圧を超える内部電圧を生成するように設定されている。しかし、内部電圧生成回路１４ｂ２の出力端子の電圧は、その内部電圧にかかわらず、スイッチング電源装置１０の出力電圧Ｖｏｕｔに固定される。内部電圧生成回路１４ｂ２の出力端子は、端子１４ｂ１を介してスイッチング電源装置１０の出力端子ＯＵＴに短絡されるためである。
比較器１４ｂ３は、ドレイン電圧Ｖｄ２と参照電圧Ｖｒｅｆとの比較結果を出力する。比較器１４ｂ３の一方の入力端子は、抵抗素子１４ｇを介してトランジスタ１４ａのドレイン端子に接続され、比較器１４ｂ３の他方の入力端子には参照電圧Ｖｒｅｆが印加される。
論理回路１４ｂ４は、比較器１４ｂ３が出力する比較結果に基づいてトランジスタ１４ａをオンまたはオフするかを決定する。たとえば、論理回路１４ｂ４は、ドレイン電圧Ｖｄ２が所定の参照電圧よりも小さい場合に、トランジスタ１４ａをオンすることを指示する信号を出力する。
増幅器１４ｂ５は、論理回路１４ｂ４の出力信号に基づいて、ゲート電圧Ｖｇ２を生成する。また、増幅器１４ｂ５は、内部電圧生成回路１４ｂ２の出力端子と、端子１４ｂ１に接続される。ゲート電圧Ｖｇ２の最大値は、端子１４ｂ１に印加される電圧Ｖｉｎｔ、すなわちスイッチング電源装置１０の出力電圧Ｖｏｕｔとなる。
なお、２次側制御ＩＣ１４ｂは、ＧＮＤにも接続される。
ダイオード１４ｃは、トランジスタ１４ａのスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード１４ｃのアノードは、トランジスタ１４ａのソース端子に接続され、カソードはトランジスタ１４ａのドレイン端子に接続される。
ダイオード１４ｃは、トランジスタ１４ａのスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード１４ｃのアノードは、トランジスタ１４ａのソース端子に接続され、カソードはトランジスタ１４ａのドレイン端子に接続される。
ダイオード１４ｄ、抵抗素子１４ｅ、キャパシタ１４ｆは、２次側制御ＩＣ１４ｂを動作させるための直流電圧である電源電圧を生成する。
ダイオード１４ｄのアノードは２次巻き線１３ｂに接続され、カソードは抵抗素子１４ｅの一端に接続される。抵抗素子１４ｅの他端は、キャパシタ１４ｆの一端及び２次側制御ＩＣ１４ｂの内部電圧生成回路１４ｂ２に接続される。キャパシタ１４ｆの他端はＧＮＤに接続される。
ダイオード１４ｄのアノードは２次巻き線１３ｂに接続され、カソードは抵抗素子１４ｅの一端に接続される。抵抗素子１４ｅの他端は、キャパシタ１４ｆの一端及び２次側制御ＩＣ１４ｂの内部電圧生成回路１４ｂ２に接続される。キャパシタ１４ｆの他端はＧＮＤに接続される。
スイッチング電源装置１０のキャパシタ１５は、リップル電圧を低減するために設けられている。さらに、キャパシタ１５は、トランジスタ１４ａのゲート端子に供給する電荷を蓄える機能も有する。キャパシタ１５の一端は、２次巻き線１３ｂ、出力端子ＯＵＴ及び２次側制御ＩＣ１４ｂの端子１４ｂ１に接続され、他端はＧＮＤに接続される。
以下、スイッチング電源装置１０の動作を説明する。
１次側制御ＩＣ１１が出力するゲート電圧Ｖｇ１がＬ（Low）レベルからＨ（High）レベルに立ち上がると、トランジスタ１２がオンし、ドレイン端子からソース端子の方向にドレイン電流Ｉｄ１が流れ、トランス１３に磁気エネルギーが蓄えられる。ゲート電圧Ｖｇ１がＨレベルからＬレベルに立ち下がると、トランジスタ１２がオフし、ドレイン電流Ｉｄ１は０Ａになる。トランジスタ１２がオフすると、トランス１３に蓄えられた磁気エネルギーにより、まず、ダイオード１４ｄを介して、トランジスタ１４ａのソース端子からドレイン端子の方向にドレイン電流Ｉｄ２が流れる。このときドレイン電圧Ｖｄ２は、負の値に変化する。その変化を２次側制御ＩＣ１４ｂが検出したとき、２次側制御ＩＣ１４ｂは、ゲート電圧Ｖｇ２をＬレベルからＨレベルに立ち上げる。これによりトランジスタ１４ａがオンする。このときのＨレベルの値は、出力電圧Ｖｏｕｔとなる。
１次側制御ＩＣ１１が出力するゲート電圧Ｖｇ１がＬ（Low）レベルからＨ（High）レベルに立ち上がると、トランジスタ１２がオンし、ドレイン端子からソース端子の方向にドレイン電流Ｉｄ１が流れ、トランス１３に磁気エネルギーが蓄えられる。ゲート電圧Ｖｇ１がＨレベルからＬレベルに立ち下がると、トランジスタ１２がオフし、ドレイン電流Ｉｄ１は０Ａになる。トランジスタ１２がオフすると、トランス１３に蓄えられた磁気エネルギーにより、まず、ダイオード１４ｄを介して、トランジスタ１４ａのソース端子からドレイン端子の方向にドレイン電流Ｉｄ２が流れる。このときドレイン電圧Ｖｄ２は、負の値に変化する。その変化を２次側制御ＩＣ１４ｂが検出したとき、２次側制御ＩＣ１４ｂは、ゲート電圧Ｖｇ２をＬレベルからＨレベルに立ち上げる。これによりトランジスタ１４ａがオンする。このときのＨレベルの値は、出力電圧Ｖｏｕｔとなる。
トランス１３に蓄えられた磁気エネルギーが減少することによるドレイン電流Ｉｄ２の減少に伴い、ドレイン電圧Ｖｄ２が上昇し、参照電圧Ｖｒｅｆを超えたとき、２次側制御ＩＣ１４ｂは、ゲート電圧Ｖｇ２をＨレベルからＬレベルに立ち下げる。これによりトランジスタ１４ａはオフする。このような動作が繰り返され、直流電圧である出力電圧Ｖｏｕｔが出力端子ＯＵＴから出力される。
以下、内部電圧生成回路１４ｂ２の例を示す。また、端子１４ｂ１に出力端子ＯＵＴが短絡されている場合の内部電圧生成回路１４ｂ２の動作と比較するために、端子１４ｂ１に出力端子ＯＵＴが短絡されていない場合の内部電圧生成回路１４ｂ２の動作を説明する。
（比較例）
図２は、内部電圧生成回路の一例とその出力端子の接続先を示す図である。
なお、図２では図１に示したダイオード１４ｄ、抵抗素子１４ｅ、キャパシタ１４ｆによって生成された電圧が、Ｖｃｃと表記されている。
図２は、内部電圧生成回路の一例とその出力端子の接続先を示す図である。
なお、図２では図１に示したダイオード１４ｄ、抵抗素子１４ｅ、キャパシタ１４ｆによって生成された電圧が、Ｖｃｃと表記されている。
内部電圧生成回路１４ｂ２は、差動増幅器２０、トランジスタ２１、抵抗素子２２，２３を有する。
差動増幅器２０の非反転入力端子には参照電圧Ｖｒｅｆａが印加されており、反転入力端子は、直列に接続された抵抗素子２２，２３に接続される。差動増幅器２０の出力端子は、トランジスタ２１のゲート端子に接続される。
差動増幅器２０の非反転入力端子には参照電圧Ｖｒｅｆａが印加されており、反転入力端子は、直列に接続された抵抗素子２２，２３に接続される。差動増幅器２０の出力端子は、トランジスタ２１のゲート端子に接続される。
トランジスタ２１は、ｎチャネル型のＭＯＳＦＥＴであり、ドレイン端子に電圧Ｖｃｃが印加される。トランジスタ２１のソース端子（内部電圧生成回路１４ｂ２の出力端子に相当する）は、端子１４ｂ１、抵抗素子２２の一端及び増幅器１４ｂ５に接続される。
抵抗素子２２の他端は、差動増幅器２０の反転入力端子及び抵抗素子２３の一端に接続され、抵抗素子２３の他端はＧＮＤに接続される。
なお、図２の例では、端子１４ｂ１には、キャパシタ２４が接続されている。
なお、図２の例では、端子１４ｂ１には、キャパシタ２４が接続されている。
このような内部電圧生成回路１４ｂ２において、抵抗素子２２に印加される電圧をＶａ、抵抗素子２３に印加される電圧をＶｂとすると、電圧Ｖｉｎｔは、以下の式（１）のように表せる。
Ｖｉｎｔ＝Ｖａ＋Ｖｂ （１）
抵抗素子２２の抵抗値をＲ１、抵抗素子２３の抵抗値をＲ２として、β＝Ｒ２／（Ｒ１＋Ｒ２）とおくと、電圧Ｖｂは以下の式（２）のように表せる。
抵抗素子２２の抵抗値をＲ１、抵抗素子２３の抵抗値をＲ２として、β＝Ｒ２／（Ｒ１＋Ｒ２）とおくと、電圧Ｖｂは以下の式（２）のように表せる。
Ｖｂ＝βＶｉｎｔ （２）
差動増幅器２０の反転入力端子と非反転入力端子との間の電圧（入力電圧）をｅとすると、入力電圧ｅは、式（２）より、以下の式（３）のように表せる。
差動増幅器２０の反転入力端子と非反転入力端子との間の電圧（入力電圧）をｅとすると、入力電圧ｅは、式（２）より、以下の式（３）のように表せる。
ｅ＝Ｖｒｅｆａ−Ｖｂ＝Ｖｒｅｆａ―βＶｉｎｔ （３）
トランジスタ２１のゲート電圧をＶｇ、差動増幅器２０のゲインをＡとすると、ゲート電圧Ｖｇは、式（３）より、以下の式（４）のように表せる。
トランジスタ２１のゲート電圧をＶｇ、差動増幅器２０のゲインをＡとすると、ゲート電圧Ｖｇは、式（３）より、以下の式（４）のように表せる。
Ｖｇ＝Ａ・ｅ＝Ａ（Ｖｒｅｆａ−βＶｉｎｔ） （４）
トランジスタ２１の相互コンダクタンスｇｍが十分大きく（たとえば、１０）、Ｒ１＋Ｒ２も十分大きく（たとえば、１００ｋΩ以上）なるように設定した場合、トランジスタ２１のゲート電圧Ｖｇは、そのまま電圧Ｖｉｎｔとなる。トランジスタ２１と抵抗素子２２，２３を含む回路がソースフォロア回路となるためである。したがって、ゲート電圧Ｖｇは、以下の式（５）のように表せる。
トランジスタ２１の相互コンダクタンスｇｍが十分大きく（たとえば、１０）、Ｒ１＋Ｒ２も十分大きく（たとえば、１００ｋΩ以上）なるように設定した場合、トランジスタ２１のゲート電圧Ｖｇは、そのまま電圧Ｖｉｎｔとなる。トランジスタ２１と抵抗素子２２，２３を含む回路がソースフォロア回路となるためである。したがって、ゲート電圧Ｖｇは、以下の式（５）のように表せる。
Ｖｇ＝Ａ（Ｖｒｅｆａ−βＶｉｎｔ）＝Ｖｉｎｔ （５）
式（５）より、電圧Ｖｉｎｔは以下の式（６）のように表せる。
Ｖｉｎｔ＝Ａ・Ｖｒｅｆａ／（１＋Ａβ） （６）
式（６）において、Ａβが１よりも十分大きくなるようなゲインＡをもつ差動増幅器２０が用いられた場合、式（６）は以下の式（７）のように近似できる。
式（５）より、電圧Ｖｉｎｔは以下の式（６）のように表せる。
Ｖｉｎｔ＝Ａ・Ｖｒｅｆａ／（１＋Ａβ） （６）
式（６）において、Ａβが１よりも十分大きくなるようなゲインＡをもつ差動増幅器２０が用いられた場合、式（６）は以下の式（７）のように近似できる。
Ｖｉｎｔ≒Ｖｒｅｆａ／β （７）
２次側制御ＩＣ１４ｂは、電力用のＳｉ−ＭＯＳＦＥＴを駆動するために電圧Ｖｉｎｔが７Ｖになるように、内部電圧生成回路１４ｂ２の抵抗素子２２，２３の抵抗値Ｒ１，Ｒ２や、参照電圧Ｖｒｅｆａが決定されていることが多い。電力用のＳｉ−ＭＯＳＦＥＴの閾値電圧（ドレイン−ソース間に電流が流れ始めるゲート−ソース間電圧）が、スイッチング電源装置では３Ｖ以上に設定されることが多く、ゲート部の耐圧が１０Ｖ程度であるためである。
２次側制御ＩＣ１４ｂは、電力用のＳｉ−ＭＯＳＦＥＴを駆動するために電圧Ｖｉｎｔが７Ｖになるように、内部電圧生成回路１４ｂ２の抵抗素子２２，２３の抵抗値Ｒ１，Ｒ２や、参照電圧Ｖｒｅｆａが決定されていることが多い。電力用のＳｉ−ＭＯＳＦＥＴの閾値電圧（ドレイン−ソース間に電流が流れ始めるゲート−ソース間電圧）が、スイッチング電源装置では３Ｖ以上に設定されることが多く、ゲート部の耐圧が１０Ｖ程度であるためである。
参照電圧Ｖｒｅｆａが１．２５Ｖである場合、電圧Ｖｉｎｔを７Ｖにするには、式（７）よりβ＝１．２５／７≒０．１８となるように抵抗値Ｒ１，Ｒ２を決定すればよい。
以上のように、図２に示すような回路構成の場合、トランジスタ２１にドレイン電流が流れる程度に電圧Ｖｃｃが設定されていれば、ゲインＡとβを上記のように設定することで、電圧Ｖｉｎｔを常に７Ｖとすることができる。
以上のように、図２に示すような回路構成の場合、トランジスタ２１にドレイン電流が流れる程度に電圧Ｖｃｃが設定されていれば、ゲインＡとβを上記のように設定することで、電圧Ｖｉｎｔを常に７Ｖとすることができる。
電圧Ｖｉｎｔは、増幅器１４ｂ５に印加される。これにより、電圧Ｖｉｎｔが、図１に示したトランジスタ１４ａのゲート端子に印加されるゲート電圧Ｖｇ２の最大値となる。
しかし、ＧａＮ−ＨＥＭＴなどのワイドバンドギャップ半導体を用いたＦＥＴのゲート部の耐圧は、５〜６Ｖ程度であり、電力用のＳｉ−ＭＯＳＦＥＴと比べて低く、７ＶをそのようなＦＥＴのゲート端子にそのまま印加することができない。
しかし、ＧａＮ−ＨＥＭＴなどのワイドバンドギャップ半導体を用いたＦＥＴのゲート部の耐圧は、５〜６Ｖ程度であり、電力用のＳｉ−ＭＯＳＦＥＴと比べて低く、７ＶをそのようなＦＥＴのゲート端子にそのまま印加することができない。
（第１の実施の形態の同期整流回路における内部電圧生成回路の出力端子の接続先）
図３は、第１の実施の形態の同期整流回路における内部電圧生成回路の出力端子の接続先を示す図である。
図３は、第１の実施の形態の同期整流回路における内部電圧生成回路の出力端子の接続先を示す図である。
内部電圧生成回路１４ｂ２の出力端子は、２次側制御ＩＣ１４ｂの端子１４ｂ１を介して、出力端子ＯＵＴに接続される。このとき、端子１４ｂ１の電圧Ｖｉｎｔは、同期整流によって得られる直流電圧である出力電圧Ｖｏｕｔとなり、内部電圧生成回路１４ｂ２の抵抗素子２２，２３による直列回路にも出力電圧Ｖｏｕｔが印加される。抵抗素子２２，２３の抵抗値Ｒ１，Ｒ２が上記のように電圧Ｖｉｎｔが７Ｖになるように設定されており、スイッチング電源装置１０の出力電圧Ｖｏｕｔが５Ｖである場合、差動増幅器２０は、電圧Ｖｉｎｔを７Ｖにするようにゲート電圧Ｖｇを上げる。しかし、端子１４ｂ１がスイッチング電源装置１０の出力端子ＯＵＴと短絡されているため、電圧Ｖｉｎｔは常に５Ｖとなる。
したがって、図１に示したトランジスタ１４ａのゲート端子に印加されるゲート電圧Ｖｇ２の最大値も５Ｖとなる。
出力電圧Ｖｏｕｔがトランジスタ１４ａの閾値電圧以上、且つ、トランジスタ１４ａの耐圧以下である場合には、図２の回路構成に対して、出力端子ＯＵＴと端子１４ｂ１とを直接接続する配線を追加するだけで、トランジスタ１４ａを（安全に）駆動できる。
出力電圧Ｖｏｕｔがトランジスタ１４ａの閾値電圧以上、且つ、トランジスタ１４ａの耐圧以下である場合には、図２の回路構成に対して、出力端子ＯＵＴと端子１４ｂ１とを直接接続する配線を追加するだけで、トランジスタ１４ａを（安全に）駆動できる。
つまり、低ゲート耐圧トランジスタであるトランジスタ１４ａのゲート部の耐圧を超える内部電圧を生成するように回路パラメータが調整された内部電圧生成回路１４ｂ２を有する２次側制御ＩＣ１４ｂを用いても、部品数の増加が抑えられる。
一方、出力電圧Ｖｏｕｔがトランジスタ１４ａのゲート部の耐圧を超える場合、出力電圧Ｖｏｕｔを分圧する分圧回路を設け、端子１４ｂ１に、トランジスタ１４ａの閾値電圧以上、且つ、トランジスタ１４ａのゲート部の耐圧以下の直流電圧が印加されるようにすればよい。その場合も、ワイドバンドギャップ半導体デバイス専用のドライバとその電源、ドライバの動作を安定化させるための部品などを追加するよりも、部品数の増加が抑えられる。なお、分圧回路を設ける例については後述する。
部品数の増加が抑えられることにより、コストの上昇が抑えられるとともに、スイッチング電源装置１０の小型化も図れる。
また、２次側制御ＩＣ１４ｂとして、電力用のＳｉ−ＭＯＳＦＥＴを駆動するために利用されているものを用いることができるため、ゲート部の耐圧が電力用のＳｉ―ＭＯＳＦＥＴと比べて小さいＦＥＴを駆動するために新たに制御ＩＣを開発しなくてもよくなる。
また、２次側制御ＩＣ１４ｂとして、電力用のＳｉ−ＭＯＳＦＥＴを駆動するために利用されているものを用いることができるため、ゲート部の耐圧が電力用のＳｉ―ＭＯＳＦＥＴと比べて小さいＦＥＴを駆動するために新たに制御ＩＣを開発しなくてもよくなる。
なお、スマートフォンやタブレット端末装置などの充電に用いられる、ＵＳＢ（Universal Serial Bus）規格に則った充電器の出力電圧は、５Ｖ程度である。５Ｖ程度であれば、ＧａＮ−ＨＥＭＴなどの低ゲート耐圧トランジスタの閾値電圧以上、且つ耐圧以下となる。スイッチング電源装置１０は、このような充電器に好適である。
（シミュレーション例）
以下、２次側制御ＩＣ１４ｂの端子１４ｂ１に出力端子ＯＵＴを接続（短絡）する場合（図１、図３に示したような場合）と、短絡しない場合（図２に示したような場合）のそれぞれについての、各部の電圧の時間変化のシミュレーション結果の例を示す。
以下、２次側制御ＩＣ１４ｂの端子１４ｂ１に出力端子ＯＵＴを接続（短絡）する場合（図１、図３に示したような場合）と、短絡しない場合（図２に示したような場合）のそれぞれについての、各部の電圧の時間変化のシミュレーション結果の例を示す。
なお、シミュレーション条件として、たとえば、以下の条件が用いられる。
スイッチング電源装置１０は、ＤＣ−ＤＣコンバータであるものとして、入力電圧（直流電圧）Ｖｉｎとして、４０Ｖが用いられる。１次側制御ＩＣ１１は、デューティ比＝５０％でトランジスタ１２をオンまたはオフする。トランス１３の１次巻き線１３ａのインダクタンス値として１００μＨ、２次巻き線１３ｂのインダクタンス値として２μＨが用いられる。または、出力電圧Ｖｏｕｔが５Ｖになるように、１次巻き線１３ａと２次巻き線１３ｂの巻き線比が調整される。抵抗素子１４ｅの抵抗値として１０Ω、キャパシタ１４ｆのキャパシタンス値として１０μＦ、キャパシタ１５のキャパシタンス値として１００μＦが用いられる。ダイオード１４ｃ，１４ｄのオン電圧として１Ｖが用いられる。また、内部電圧生成回路１４ｂ２の参照電圧Ｖｒｅｆａとして１．２５Ｖ、抵抗素子２２の抵抗値として５７５Ω、抵抗素子２３の抵抗値として１２５Ω、キャパシタ２４のキャパシタンス値として４．７μＦが用いられる。また、出力端子ＯＵＴに接続される図示しない負荷の負荷抵抗として１Ωが用いられる。その他の条件については説明を省略する。
スイッチング電源装置１０は、ＤＣ−ＤＣコンバータであるものとして、入力電圧（直流電圧）Ｖｉｎとして、４０Ｖが用いられる。１次側制御ＩＣ１１は、デューティ比＝５０％でトランジスタ１２をオンまたはオフする。トランス１３の１次巻き線１３ａのインダクタンス値として１００μＨ、２次巻き線１３ｂのインダクタンス値として２μＨが用いられる。または、出力電圧Ｖｏｕｔが５Ｖになるように、１次巻き線１３ａと２次巻き線１３ｂの巻き線比が調整される。抵抗素子１４ｅの抵抗値として１０Ω、キャパシタ１４ｆのキャパシタンス値として１０μＦ、キャパシタ１５のキャパシタンス値として１００μＦが用いられる。ダイオード１４ｃ，１４ｄのオン電圧として１Ｖが用いられる。また、内部電圧生成回路１４ｂ２の参照電圧Ｖｒｅｆａとして１．２５Ｖ、抵抗素子２２の抵抗値として５７５Ω、抵抗素子２３の抵抗値として１２５Ω、キャパシタ２４のキャパシタンス値として４．７μＦが用いられる。また、出力端子ＯＵＴに接続される図示しない負荷の負荷抵抗として１Ωが用いられる。その他の条件については説明を省略する。
図４は、２次側制御ＩＣの端子にスイッチング電源装置の出力端子を短絡しない場合のシミュレーション結果の一例を示す図である。
上から、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、トランジスタ２１のドレイン電圧Ｖｄ、端子１４ｂ１の電圧Ｖｉｎｔの波形が示されている。横軸は時間を表し、縦軸は電圧を表す。
上から、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、トランジスタ２１のドレイン電圧Ｖｄ、端子１４ｂ１の電圧Ｖｉｎｔの波形が示されている。横軸は時間を表し、縦軸は電圧を表す。
入力電圧Ｖｉｎが０Ｖから４０Ｖに立ち上がると、出力電圧Ｖｏｕｔは５Ｖに収束していく。ドレイン電圧Ｖｄは１０Ｖに収束していき、電圧Ｖｉｎｔは前述の内部電圧生成回路１４ｂ２の機能により７Ｖに収束する。
なお、ドレイン電圧Ｖｄ（図２の電圧Ｖｃｃに相当する）が、１０Ｖに収束する理由は、以下の通りである。
出力電圧Ｖｏｕｔが５Ｖである場合、２次巻き線１３ｂの両端のうち、ダイオード１４ｃに接続される側の一端の電圧の平均値が５Ｖになっている。以下この電圧を電圧ＶＬ２という。電圧ＶＬ２は、１次側制御ＩＣ１１がデューティ比５０％でトランジスタ１２をオンまたはオフすることにより、Ｈレベルの期間とＬレベルの期間が等しくなる。電圧ＶＬ２のＨレベルの電圧をＶＨ、Ｌレベルの電圧をＶＬ、ダイオード１４ｃのオン電圧をＶＦとすると、（ＶＨ＋ＶＬ）×０．５＝（ＶＨ−ＶＦ）＝５Ｖとなる。オン電圧ＶＦ＝１Ｖとした場合、（ＶＨ−１）×０．５＝５Ｖとなり、ＶＨ＝１１Ｖとなる。
出力電圧Ｖｏｕｔが５Ｖである場合、２次巻き線１３ｂの両端のうち、ダイオード１４ｃに接続される側の一端の電圧の平均値が５Ｖになっている。以下この電圧を電圧ＶＬ２という。電圧ＶＬ２は、１次側制御ＩＣ１１がデューティ比５０％でトランジスタ１２をオンまたはオフすることにより、Ｈレベルの期間とＬレベルの期間が等しくなる。電圧ＶＬ２のＨレベルの電圧をＶＨ、Ｌレベルの電圧をＶＬ、ダイオード１４ｃのオン電圧をＶＦとすると、（ＶＨ＋ＶＬ）×０．５＝（ＶＨ−ＶＦ）＝５Ｖとなる。オン電圧ＶＦ＝１Ｖとした場合、（ＶＨ−１）×０．５＝５Ｖとなり、ＶＨ＝１１Ｖとなる。
このような電圧ＶＬ２が、オン電圧が１Ｖのダイオード１４ｄと、抵抗素子１４ｅ及びキャパシタ１４ｆにより整流される場合、整流された電圧は、ＶＨ−１＝１０Ｖに収束していく。したがって、ドレイン電圧Ｖｄが１０Ｖに収束していくのである。
図５は、２次側制御ＩＣの端子にスイッチング電源装置の出力端子を短絡した場合のシミュレーション結果の一例を示す図である。
上から、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、トランジスタ２１のドレイン電圧Ｖｄ、端子１４ｂ１の電圧Ｖｉｎｔの波形が示されている。横軸は時間を表し、縦軸は電圧を表す。
上から、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、トランジスタ２１のドレイン電圧Ｖｄ、端子１４ｂ１の電圧Ｖｉｎｔの波形が示されている。横軸は時間を表し、縦軸は電圧を表す。
入力電圧Ｖｉｎが０Ｖから４０Ｖに立ち上がると、出力電圧Ｖｏｕｔは５Ｖに収束していく。ドレイン電圧Ｖｄは５Ｖに収束していき、電圧Ｖｉｎｔは、端子１４ｂ１に出力端子ＯＵＴを短絡していることにより、出力電圧Ｖｏｕｔと同様に５Ｖに収束する。
なお、端子１４ｂ１に出力端子ＯＵＴを短絡することでドレイン電圧Ｖｄが、１０Ｖではなく５Ｖに収束する理由は、以下の通りである。
端子１４ｂ１に出力端子ＯＵＴを短絡した場合、電圧Ｖｉｎｔは、短絡しない場合と比べて小さくなる。その分、トランジスタ２１のゲート−ソース間電圧が、短絡しない場合よりも上昇し、トランジスタ２１のドレイン電流が大きくなる。出力端子ＯＵＴに接続される負荷の負荷抵抗が１Ωである場合、この値は、図３に示した内部電圧生成回路１４ｂ２の抵抗素子２２，２３の抵抗値よりも十分小さいため、トランジスタ２１のドレイン電流のほとんどが、負荷側に流れることになる。また、出力電圧Ｖｏｕｔは５Ｖで一定であるとすると、出力端子ＯＵＴには５Ｖを出力する直流電源（電池）が接続されているとみなせる。このとき、トランジスタ２１のドレイン端子に対して出力端子ＯＵＴ側のパスの抵抗は、ほぼ０Ωとみなすことができるため、ドレイン電圧Ｖｄは、出力電圧Ｖｏｕｔと同様に５Ｖになる。
端子１４ｂ１に出力端子ＯＵＴを短絡した場合、電圧Ｖｉｎｔは、短絡しない場合と比べて小さくなる。その分、トランジスタ２１のゲート−ソース間電圧が、短絡しない場合よりも上昇し、トランジスタ２１のドレイン電流が大きくなる。出力端子ＯＵＴに接続される負荷の負荷抵抗が１Ωである場合、この値は、図３に示した内部電圧生成回路１４ｂ２の抵抗素子２２，２３の抵抗値よりも十分小さいため、トランジスタ２１のドレイン電流のほとんどが、負荷側に流れることになる。また、出力電圧Ｖｏｕｔは５Ｖで一定であるとすると、出力端子ＯＵＴには５Ｖを出力する直流電源（電池）が接続されているとみなせる。このとき、トランジスタ２１のドレイン端子に対して出力端子ＯＵＴ側のパスの抵抗は、ほぼ０Ωとみなすことができるため、ドレイン電圧Ｖｄは、出力電圧Ｖｏｕｔと同様に５Ｖになる。
（第２の実施の形態）
図６は、第２の実施の形態のスイッチング電源装置及び同期整流回路の一例を示す図である。図６において、図１に示した要素と同じ要素については、同一符号が付されている。
図６は、第２の実施の形態のスイッチング電源装置及び同期整流回路の一例を示す図である。図６において、図１に示した要素と同じ要素については、同一符号が付されている。
スイッチング電源装置３０の同期整流回路３１は、抵抗素子３２ａ，３２ｂを有する分圧回路３２とキャパシタ３３を有する。
分圧回路３２は、出力端子ＯＵＴとＧＮＤとの間に接続されており、出力電圧Ｖｏｕｔを分圧した電圧を、２次側制御ＩＣ１４ｂの端子１４ｂ１に印加する。
分圧回路３２は、出力端子ＯＵＴとＧＮＤとの間に接続されており、出力電圧Ｖｏｕｔを分圧した電圧を、２次側制御ＩＣ１４ｂの端子１４ｂ１に印加する。
キャパシタ３３は、トランジスタ１４ａのゲート端子に供給する電荷を蓄える。キャパシタ３３の一端は、分圧回路３２の抵抗素子３２ａと抵抗素子３２ｂの間のノードに接続され、他端はＧＮＤに接続される。
このようなスイッチング電源装置３０は、出力電圧Ｖｏｕｔがトランジスタ１４ａのゲート部の耐圧を超える場合に用いられる。分圧回路３２の抵抗素子３２ａ，３２ｂの抵抗値は、分圧により得られる電圧が、トランジスタ１４ａの閾値電圧以上、且つゲート部の耐圧以下になるように決定される。
同期整流回路３１がこのような分圧回路３２を有することで、出力電圧Ｖｏｕｔがトランジスタ１４ａのゲート部の耐圧を超える場合であっても、スイッチング電源装置３０は、低ゲート耐圧トランジスタであるトランジスタ１４ａを駆動することができる。また、追加部品も少なくてもすみ、第１の実施の形態のスイッチング電源装置１０と同様の効果が得られる。
（第３の実施の形態）
図７は、第３の実施の形態のスイッチング電源装置及び同期整流回路の一例を示す図である。
図７は、第３の実施の形態のスイッチング電源装置及び同期整流回路の一例を示す図である。
第３の実施の形態のスイッチング電源装置４０は、ＤＣ／ＤＣコンバータである。
スイッチング電源装置４０の１次側回路部には、１次側制御ＩＣ４１、トランジスタ４２、抵抗素子４３ａ，４３ｂ，４４、キャパシタ４５，４６，４７、抵抗素子４８，４９，５０、キャパシタ５１が含まれる。また、スイッチング電源装置４０は、１次側回路部と２次側回路部とを電気的に絶縁するとともに磁気的に結合するトランス５２を有する。２次側回路部には、同期整流回路５３、キャパシタ５４が含まれる。
スイッチング電源装置４０の１次側回路部には、１次側制御ＩＣ４１、トランジスタ４２、抵抗素子４３ａ，４３ｂ，４４、キャパシタ４５，４６，４７、抵抗素子４８，４９，５０、キャパシタ５１が含まれる。また、スイッチング電源装置４０は、１次側回路部と２次側回路部とを電気的に絶縁するとともに磁気的に結合するトランス５２を有する。２次側回路部には、同期整流回路５３、キャパシタ５４が含まれる。
なお、以下では、トランジスタ４２は、ｎチャネル型のＦＥＴであるものとする。ＦＥＴには、たとえば、Ｓｉ−ＭＯＳＦＥＴや、ＧａＮ−ＨＥＭＴ、ＳｉＣまたはＧａＡｓを用いたＦＥＴなどがある。
１次側制御ＩＣ４１は、トランジスタ４２を所定のスイッチング周波数及びデューティ比でオンまたはオフするためのゲート電圧ＶＧ１を出力する。
１次側制御ＩＣ４１として、たとえば、リニアテクノロジー社のＬＴ（登録商標）３７４８が用いられるが、同様の機能を有するものであればこれに限定されない。１次側制御ＩＣ４１は、“ＥＮ／ＵＶＬＯ”、“Ｖｃ”、“ＳＳ”、“Ｖｉｎ”、“Ｒｆｂ”、“Ｒｒｅｆ”、“Ｇａｔｅ”、“Ｓｅｎｓｅ”、“ＩＮＴＶｃｃ”、“ＧＮＤ”と表記された複数の端子を有する。
１次側制御ＩＣ４１として、たとえば、リニアテクノロジー社のＬＴ（登録商標）３７４８が用いられるが、同様の機能を有するものであればこれに限定されない。１次側制御ＩＣ４１は、“ＥＮ／ＵＶＬＯ”、“Ｖｃ”、“ＳＳ”、“Ｖｉｎ”、“Ｒｆｂ”、“Ｒｒｅｆ”、“Ｇａｔｅ”、“Ｓｅｎｓｅ”、“ＩＮＴＶｃｃ”、“ＧＮＤ”と表記された複数の端子を有する。
“ＥＮ／ＵＶＬＯ”には、１次側制御ＩＣ４１の動作の可否を決定するための判定電圧を１次側制御ＩＣ４１に供給するための抵抗素子４３ａ，４３ｂの一端が接続される。抵抗素子４３ａの他端はスイッチング電源装置４０の入力端子ＩＮに接続され、抵抗素子４３ｂの他端はＧＮＤに接続される。
“Ｖｃ”には、帰還電圧として１次側制御ＩＣ４１に供給されるトランジスタ４２のドレイン電圧ＶＤ１と内部参照電圧との差電圧の時間的応答速度を調整するための、抵抗素子４４とキャパシタ４５による直列回路が接続される。抵抗素子４４の一端はＧＮＤに接続され、抵抗素子４４の他端はキャパシタ４５の一端に接続され、キャパシタ４５の他端は“Ｖｃ”に接続される。
“ＳＳ”には、入力端子ＩＮに入力電圧の印加が開始されたときに、出力端子ＯＵＴの出力電圧の上昇を制御するためのキャパシタ４６の一端が接続される。キャパシタ４６の他端はＧＮＤに接続される。
“Ｖｉｎ”は、入力端子ＩＮに接続される。
“ＩＮＴＶｃｃ”には、トランジスタ４２に電荷を供給するためのキャパシタ４７の一端が接続される。キャパシタ４７の他端はＧＮＤに接続される。
“ＩＮＴＶｃｃ”には、トランジスタ４２に電荷を供給するためのキャパシタ４７の一端が接続される。キャパシタ４７の他端はＧＮＤに接続される。
“Ｒｆｂ”には、ドレイン電圧ＶＤ１を検出するための抵抗素子４８の一端が接続される。抵抗素子４８の他端はトランジスタ４２のドレイン端子に接続される。１次側制御ＩＣ４１は、このドレイン電圧ＶＤ１を帰還電圧として検出し、ドレイン電圧Ｖｄ１に基づいて、スイッチング電源装置４０の出力電圧が一定に保たれるように、デューティ比を適切な値へ調整する。
“Ｒｒｅｆ”には、スイッチング周波数を決定するための内部参照電圧を生成する抵抗素子４９の一端が接続される。抵抗素子４９の他端はＧＮＤに接続される。
“Ｇａｔｅ”には、トランジスタ４２のゲート端子が接続される。
“Ｇａｔｅ”には、トランジスタ４２のゲート端子が接続される。
“Ｓｅｎｓｅ”は、トランジスタ４２のソース端子に流れる電流をモニタするための端子であり、トランジスタ４２のソース端子と抵抗素子５０の一端に接続される。抵抗素子５０の他端はＧＮＤに接続される。１次側制御ＩＣ４１は検出した電流が異常値であるときには、たとえば、トランジスタ４２のスイッチング動作を停止する。
“ＧＮＤ”は、ＧＮＤに接続される。
トランジスタ４２は、トランス５２の１次巻き線５２ａに接続されたドレイン端子と、抵抗素子５０を介してＧＮＤに接続されたソース端子と、１次側制御ＩＣ４１に接続されたゲート端子を有する。トランジスタ４２は、１次側制御ＩＣ４１から供給されるゲート電圧ＶＧ１に応じてオンまたはオフする。
トランジスタ４２は、トランス５２の１次巻き線５２ａに接続されたドレイン端子と、抵抗素子５０を介してＧＮＤに接続されたソース端子と、１次側制御ＩＣ４１に接続されたゲート端子を有する。トランジスタ４２は、１次側制御ＩＣ４１から供給されるゲート電圧ＶＧ１に応じてオンまたはオフする。
キャパシタ５１は、トランス５２の１次巻き線５２ａの両端に接続される。キャパシタ５１は、スイッチング動作時に、１次巻き線５２ａの両端に生じるサージ電圧のエネルギーを吸収する。なお、キャパシタ５１はなくてもよい。
トランス５２は、１次巻き線５２ａ、２次巻き線５２ｂ、コア５２ｃを有する。図７では模式的に図示されているが、１次巻き線５２ａ、２次巻き線５２ｂは、コア５２ｃに巻き付けられている。なお、各巻き線の一端の近傍に示されている黒丸は各巻き線の巻き始めの位置を示している。
１次巻き線５２ａの一端は、入力端子ＩＮに接続される。２次巻き線５２ｂの一端は、キャパシタ５４の一端及び、スイッチング電源装置４０の出力端子ＯＵＴに接続される。２次巻き線５２ｂの他端は、同期整流回路５３に接続される。
同期整流回路５３は、トランジスタ５３ａ、２次側制御ＩＣ５３ｂ、ダイオード５３ｃ，５３ｄ、抵抗素子５３ｅ、キャパシタ５３ｆ、抵抗素子５３ｇを有する。なお、トランジスタ４２と同様、以下では、トランジスタ５３ａは、ｎチャネル型のＦＥＴであるものとするが、トランジスタ５３ａは、ＧａＮ−ＨＥＭＴ、ＳｉＣまたはＧａＡｓを用いたＦＥＴなどの低ゲート耐圧トランジスタである。
トランジスタ５３ａは、２次巻き線５２ｂの一端に接続されたドレイン端子と、ＧＮＤに接続されたソース端子と、２次側制御ＩＣ５３ｂから供給されるゲート電圧ＶＧ２が印加されるゲート端子を有する。トランジスタ５３ａは、ゲート電圧ＶＧ２に基づいて、スイッチング動作を行う。
２次側制御ＩＣ５３ｂは、図１に示したような２次側制御ＩＣ１４ｂと同様の要素を有するが、図７では図示が省略されている。２次側制御ＩＣ５３ｂの図示しない内部電圧生成回路は、トランジスタ５３ａのゲート部の耐圧を超える内部電圧を生成するように回路パラメータが調整されている。
２次側制御ＩＣ５３ｂは、トランジスタ５３ａのドレイン電圧ＶＤ２に基づいて、トランジスタ５３ａのスイッチング動作を制御するためのゲート電圧ＶＧ２を出力する。
２次側制御ＩＣ５３ｂとして、たとえば、リニアテクノロジー社のＬＴ８３０９が用いられるが、同様の機能を有するものであればこれに限定されない。２次側制御ＩＣ５３ｂは、“Ｖｃｃ”、“Ｄｒａｉｎ”、“Ｇａｔｅ”、“ＩＮＴＶｃｃ”、“ＧＮＤ”と表記された複数の端子を有する。
２次側制御ＩＣ５３ｂとして、たとえば、リニアテクノロジー社のＬＴ８３０９が用いられるが、同様の機能を有するものであればこれに限定されない。２次側制御ＩＣ５３ｂは、“Ｖｃｃ”、“Ｄｒａｉｎ”、“Ｇａｔｅ”、“ＩＮＴＶｃｃ”、“ＧＮＤ”と表記された複数の端子を有する。
“Ｖｃｃ”には、ダイオード５３ｄ、抵抗素子５３ｅ、キャパシタ５３ｆによって生成される電源電圧が供給され、２次側制御ＩＣ５３ｂは、その電源電圧によって動作する。
“Ｄｒａｉｎ”には、トランジスタ５３ａのドレイン電圧ＶＤ２を検出するために設けられた抵抗素子５３ｇを介して、２次巻き線５２ｂの一端及びトランジスタ５３ａのドレイン端子が接続される。
“Ｄｒａｉｎ”には、トランジスタ５３ａのドレイン電圧ＶＤ２を検出するために設けられた抵抗素子５３ｇを介して、２次巻き線５２ｂの一端及びトランジスタ５３ａのドレイン端子が接続される。
“Ｇａｔｅ”には、トランジスタ５３ａのゲート端子が接続される。“Ｇａｔｅ”からゲート電圧ＶＧ２が出力される。
“ＩＮＴＶｃｃ”は、トランジスタ５３ａに供給する電荷を蓄えるキャパシタ（図７の例ではキャパシタ５４）が接続される外部端子である。“ＩＮＴＶｃｃ”は、第１の実施の形態の２次側制御ＩＣ１４ｂの端子１４ｂ１に相当し、端子１４ｂ１と同様に、スイッチング電源装置４０の出力端子ＯＵＴと直接接続される。
“ＩＮＴＶｃｃ”は、トランジスタ５３ａに供給する電荷を蓄えるキャパシタ（図７の例ではキャパシタ５４）が接続される外部端子である。“ＩＮＴＶｃｃ”は、第１の実施の形態の２次側制御ＩＣ１４ｂの端子１４ｂ１に相当し、端子１４ｂ１と同様に、スイッチング電源装置４０の出力端子ＯＵＴと直接接続される。
“ＧＮＤ”には、ＧＮＤが接続される。
ダイオード５３ｃは、トランジスタ５３ａのスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード５３ｃのアノードは、トランジスタ５３ａのソース端子に接続され、カソードはトランジスタ５３ａのドレイン端子に接続される。
ダイオード５３ｃは、トランジスタ５３ａのスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード５３ｃのアノードは、トランジスタ５３ａのソース端子に接続され、カソードはトランジスタ５３ａのドレイン端子に接続される。
ダイオード５３ｄ、抵抗素子５３ｅ、キャパシタ５３ｆは、２次側制御ＩＣ５３ｂを動作させるための直流電圧である電源電圧を生成する。
ダイオード５３ｄのアノードは、２次巻き線５２ｂの一端に接続され、カソードは、抵抗素子５３ｅの一端に接続される。抵抗素子５３ｅの他端は、キャパシタ５３ｆの一端及び２次側制御ＩＣ５３ｂの端子の１つである“Ｖｃｃ”に接続される。キャパシタ５３ｆの他端はＧＮＤに接続される。
ダイオード５３ｄのアノードは、２次巻き線５２ｂの一端に接続され、カソードは、抵抗素子５３ｅの一端に接続される。抵抗素子５３ｅの他端は、キャパシタ５３ｆの一端及び２次側制御ＩＣ５３ｂの端子の１つである“Ｖｃｃ”に接続される。キャパシタ５３ｆの他端はＧＮＤに接続される。
スイッチング電源装置４０のキャパシタ５４は、リップル電圧を低減するために設けられている。さらに、キャパシタ５４は、トランジスタ５３ａのゲート端子に供給する電荷を蓄える機能も有する。キャパシタ５４の一端は、２次巻き線５２ｂ、出力端子ＯＵＴ及び２次側制御ＩＣ５３ｂの“ＩＮＴＶｃｃ”に接続され、他端はＧＮＤに接続される。
なお、スイッチング電源装置４０は、ＤＣ／ＤＣコンバータであるため、入力端子ＩＮには直流電源５５が接続される。
以下、ＤＣ／ＤＣコンバータであるスイッチング電源装置４０の動作を説明する。
以下、ＤＣ／ＤＣコンバータであるスイッチング電源装置４０の動作を説明する。
１次側制御ＩＣ４１が出力するゲート電圧ＶＧ１がＬレベルからＨレベルに立ち上がると、トランジスタ４２がオンし、ドレイン端子からソース端子の方向にドレイン電流ＩＤ１が流れ、トランス５２に磁気エネルギーが蓄えられる。ゲート電圧ＶＧ１がＨレベルからＬレベルに立ち下がると、トランジスタ４２がオフし、ドレイン電流ＩＤ１は０Ａになる。トランジスタ４２がオフすると、トランス５２に蓄えられた磁気エネルギーにより、まず、ダイオード５３ｃを介して、トランジスタ５３ａのソース端子からドレイン端子の方向にドレイン電流ＩＤ２が流れる。このときドレイン電圧ＶＤ２は、負の値に変化する。その変化を２次側制御ＩＣ５３ｂが検出したとき、２次側制御ＩＣ５３ｂは、ゲート電圧ＶＧ２をＬレベルからＨレベルに立ち上げる。これによりトランジスタ５３ａがオンする。このときのＨレベルの値は、スイッチング電源装置４０の出力電圧Ｖｏｕｔとなる。
トランス５２に蓄えられた磁気エネルギーが減少することによるドレイン電流ＩＤ２の減少に伴い、ドレイン電圧ＶＤ２が上昇し、所定の参照電圧を超えたとき、２次側制御ＩＣ５３ｂは、ゲート電圧ＶＧ２をＨレベルからＬレベルに立ち下げる。これによりトランジスタ５３ａはオフする。このような動作が繰り返され、直流電圧である出力電圧Ｖｏｕｔが出力端子ＯＵＴから出力される。
（シミュレーション例）
以下、第３の実施の形態のスイッチング電源装置４０の動作シミュレーション結果の例を示す。
以下、第３の実施の形態のスイッチング電源装置４０の動作シミュレーション結果の例を示す。
なお、シミュレーション条件として、たとえば、以下の条件が用いられる。
直流電源５５は、４８Ｖの直流電圧を出力する。トランス５２の１次巻き線５２ａのインダクタンス値として２８．５μＨ、２次巻き線５２ｂのインダクタンス値として０．８μＨが用いられる。抵抗素子４３ａの抵抗値として４１２ｋΩ、抵抗素子４３ｂの抵抗値として１５．４ｋΩ、抵抗素子４４の抵抗値として１２．１ｋΩ、キャパシタ４５のキャパシタンス値として１５００ｐＦが用いられる。また、キャパシタ４６のキャパシタンス値として０．００５μＦ、キャパシタ４７のキャパシタンス値として４．７μＦ、抵抗素子４８の抵抗値として１４７ｋΩが用いられる。また、抵抗素子４９の抵抗値として６．０４ｋΩ、抵抗素子５０の抵抗値として６ｍΩ、キャパシタ５１のキャパシタンス値として１ｆＦが用いられる。さらに、抵抗素子５３ｅの抵抗値として１０Ω、キャパシタ５３ｆのキャパシタンス値として１μＦ、抵抗素子５３ｇの抵抗値として２．３ｋΩ、キャパシタ５４のキャパシタンス値として３３０μＦが用いられる。その他の条件については説明を省略する。
直流電源５５は、４８Ｖの直流電圧を出力する。トランス５２の１次巻き線５２ａのインダクタンス値として２８．５μＨ、２次巻き線５２ｂのインダクタンス値として０．８μＨが用いられる。抵抗素子４３ａの抵抗値として４１２ｋΩ、抵抗素子４３ｂの抵抗値として１５．４ｋΩ、抵抗素子４４の抵抗値として１２．１ｋΩ、キャパシタ４５のキャパシタンス値として１５００ｐＦが用いられる。また、キャパシタ４６のキャパシタンス値として０．００５μＦ、キャパシタ４７のキャパシタンス値として４．７μＦ、抵抗素子４８の抵抗値として１４７ｋΩが用いられる。また、抵抗素子４９の抵抗値として６．０４ｋΩ、抵抗素子５０の抵抗値として６ｍΩ、キャパシタ５１のキャパシタンス値として１ｆＦが用いられる。さらに、抵抗素子５３ｅの抵抗値として１０Ω、キャパシタ５３ｆのキャパシタンス値として１μＦ、抵抗素子５３ｇの抵抗値として２．３ｋΩ、キャパシタ５４のキャパシタンス値として３３０μＦが用いられる。その他の条件については説明を省略する。
図８は、動作シミュレーション結果の一例を示す図である。
図８には、出力端子ＯＵＴに負荷抵抗が１Ωの負荷を接続した状態におけるスイッチング電源装置４０の動作シミュレーションにより得られる、出力電圧Ｖｏｕｔ、トランジスタ５３ａのゲート電圧ＶＧ２の波形が示されている。横軸は時間を表し、縦軸は電圧を表す。
図８には、出力端子ＯＵＴに負荷抵抗が１Ωの負荷を接続した状態におけるスイッチング電源装置４０の動作シミュレーションにより得られる、出力電圧Ｖｏｕｔ、トランジスタ５３ａのゲート電圧ＶＧ２の波形が示されている。横軸は時間を表し、縦軸は電圧を表す。
図８に示すように出力電圧Ｖｏｕｔは、ほぼ５Ｖを維持した状態となっている。さらに、ゲート電圧ＶＧ２も最大値が５Ｖを超えていない。
図９は、変換効率の計算結果の一例を示す図である。横軸は電力［Ｗ］を表し、縦軸は効率［％］を表す。
図９は、変換効率の計算結果の一例を示す図である。横軸は電力［Ｗ］を表し、縦軸は効率［％］を表す。
図９には、負荷抵抗を変えて負荷における電力を変化させたときの変換効率の計算結果が示されている。図９に示すように、変換効率のピーク値は９０％を超えている。
以上のように、第３の実施の形態のスイッチング電源装置４０では、２次側制御ＩＣ５３ｂの端子である“ＩＮＴＶｃｃ”に、スイッチング電源装置４０の出力端子ＯＵＴを接続するだけで、ゲート部の耐圧を超えずにトランジスタ５３ａを駆動できる。
以上のように、第３の実施の形態のスイッチング電源装置４０では、２次側制御ＩＣ５３ｂの端子である“ＩＮＴＶｃｃ”に、スイッチング電源装置４０の出力端子ＯＵＴを接続するだけで、ゲート部の耐圧を超えずにトランジスタ５３ａを駆動できる。
したがって、トランジスタ５３ａのゲート部の耐圧を超える内部電圧を生成するように回路パラメータが調整された内部電圧生成回路を有する２次側制御ＩＣ５３ｂを用いても、部品数の増加が抑えられる。また、図９に示すように変換効率も比較的よい値が得られる。
なお、第３の実施の形態のスイッチング電源装置４０においても、出力電圧Ｖｏｕｔがトランジスタ５３ａのゲート部の耐圧を超える場合には、第２の実施の形態のスイッチング電源装置３０のように、分圧回路３２を設けるようにしてもよい。
以上、実施の形態に基づき、本発明の同期整流回路及びスイッチング電源装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、図１のトランジスタ１２，１４ａなどはｎチャネル型のＦＥＴであるものとして説明したが、ｐチャネル型のＦＥＴであってもよい。また、上記の説明では、スイッチング電源装置１０，３０，４０は、トランス１３，５２を用いた絶縁型であるものとしたが、トランス１３，５２を用いない非絶縁型であってもよい。
１０ スイッチング電源装置
１１ １次側制御回路（制御ＩＣ）
１２，１４ａ トランジスタ
１３ トランス
１３ａ １次巻き線
１３ｂ ２次巻き線
１３ｃ コア
１４ 同期整流回路
１４ｂ ２次側制御回路（制御ＩＣ）
１４ｂ１ 端子
１４ｂ２ 内部電圧生成回路
１４ｂ３ 比較器
１４ｂ４ 論理回路
１４ｂ５ 増幅器
１４ｃ，１４ｄ ダイオード
１４ｅ，１４ｇ 抵抗素子
１４ｆ，１５ キャパシタ
Ｉｄ１，Ｉｄ２ ドレイン電流
ＯＵＴ 出力端子
Ｖｄ１，Ｖｄ２ ドレイン電圧
Ｖｇ１，Ｖｇ２ ゲート電圧
Ｖｉｎｔ 電圧
Ｖｒｅｆ 参照電圧
Ｖｏｕｔ 出力電圧
１１ １次側制御回路（制御ＩＣ）
１２，１４ａ トランジスタ
１３ トランス
１３ａ １次巻き線
１３ｂ ２次巻き線
１３ｃ コア
１４ 同期整流回路
１４ｂ ２次側制御回路（制御ＩＣ）
１４ｂ１ 端子
１４ｂ２ 内部電圧生成回路
１４ｂ３ 比較器
１４ｂ４ 論理回路
１４ｂ５ 増幅器
１４ｃ，１４ｄ ダイオード
１４ｅ，１４ｇ 抵抗素子
１４ｆ，１５ キャパシタ
Ｉｄ１，Ｉｄ２ ドレイン電流
ＯＵＴ 出力端子
Ｖｄ１，Ｖｄ２ ドレイン電圧
Ｖｇ１，Ｖｇ２ ゲート電圧
Ｖｉｎｔ 電圧
Ｖｒｅｆ 参照電圧
Ｖｏｕｔ 出力電圧
Claims (5)
- 同期整流方式のスイッチング電源装置に用いられる同期整流回路において、
第１の端子に印加される制御電圧に基づいてスイッチング動作を行うトランジスタと、
前記第１の端子に供給する電荷を蓄えるキャパシタに接続されるとともに同期整流によって得られる前記トランジスタのゲート部の耐圧以下、且つ前記トランジスタの閾値電圧以上の第１の直流電圧が印加される第２の端子を有し、前記第１の直流電圧を最大値とした前記制御電圧を前記第１の端子に印加する制御回路と、
を有する同期整流回路。 - 前記制御回路は、
前記トランジスタの第３の端子に印加される第１の電圧を整流した第２の電圧に基づいて前記耐圧を超える内部電圧を生成するように回路パラメータが調整された内部電圧生成回路と、
前記第１の電圧と参照電圧との比較結果に基づいて前記トランジスタをオンまたはオフするかを決定する論理回路と、
前記論理回路の出力信号に基づいて、前記制御電圧を生成する増幅器と、
を有し、
前記内部電圧生成回路の第１の出力端子は、前記増幅器及び前記第２の端子に接続されており、前記第１の出力端子の電圧は、前記内部電圧にかかわらず前記第１の直流電圧に固定される、
請求項１に記載の同期整流回路。 - 前記第２の端子は、前記スイッチング電源装置の第２の出力端子に直接に接続されている、
請求項１または２に記載の同期整流回路。 - 前記同期整流によって得られる前記スイッチング電源装置の出力電圧を分圧することで、前記第１の直流電圧を生成する分圧回路を有する、
請求項１または２に記載の同期整流回路。 - 同期整流方式のスイッチング電源装置において、
第１の端子に印加される第１の制御電圧に基づいてスイッチング動作を行う第１のトランジスタと、
第２の端子に印加される第２の制御電圧に基づいて前記第１のトランジスタとは異なるタイミングでオンまたはオフする第２のトランジスタと、前記第２の端子に供給する電荷を蓄えるキャパシタに接続されるとともに同期整流によって得られる前記第２のトランジスタのゲート部の耐圧以下、且つ前記第２のトランジスタの閾値電圧以上の第１の直流電圧が印加される第３の端子を有し、前記第１の直流電圧を最大値とした前記第２の制御電圧を前記第２の端子に印加する制御回路と、を備えた同期整流回路と、
を有するスイッチング電源装置。
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