JP2014168003A - 半導体装置 - Google Patents

Abstract

【課題】回路サイズの増大を抑制しながら、直流電圧から生成された電力を負荷回路に安定的に供給するとともに、当該負荷回路に対する過電圧から保護する。
【解決手段】本実施の形態による半導体装置は、直流電圧を降圧して生成された電源電圧の供給を制御するＮチャネル型ＭＯＳトランジスタと、直流電圧に応じて所定の電圧以下の制御電圧によりＮチャネル型ＭＯＳトランジスタのゲート電圧をクリップする制御電圧生成回路を具備する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、過電圧保護回路を含む半導体装置に関する。

近年、車載向け製品には機能安全に対する意識が求められており、ＩＳＯ２６２６２といった安全規格なども定められている。機能安全には次のような段階がある。

（１）異常を検出し動作を停止すること。
（２）異常を検出した場合に、正常な回路に切替えるなどして動作を維持すること。

自動車・電装各社は（１）の実現を進めると共に、将来的には（２）を目指し、その機能の実現を目指している。

一方車載向けの半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であっても、コスト要求は厳しく、ＩＣを小さく作るために耐圧の低い、小さいトランジスタを有効に使用する必要がある。また車載バッテリを電源として動作するＩＣには以下の条件を満たす必要がある。

（１）通常動作時は１２．５Ｖ程度の電圧がかかる。
（２）クランクパルス時の低電圧時動作が可能。例えば、アイドリングからの復帰時に急激にバッテリ電圧が例えば３．９Ｖまで低下する。
（３）ロードダンプなどのサージ電圧がかかる。例えば４０Ｖ（０．４ｓなど短い期間だが、高い電圧がかかる）のサージ電圧が印加される。

上記のような条件を満たすため、バッテリからの高電圧印加により動作しつつ、低圧素子で構成された低圧回路を使用するため、ＩＣ内に高耐圧のトランジスタを利用した降圧回路（例示：ドロッパ回路）を実装する。ここで、ＩＣ内の低圧回路は、降圧回路によってバッテリ電圧から生成された定電圧を電源電圧として利用する。これにより、低圧素子で構成された低圧回路がバッテリから印加された高電圧を利用することが可能となる。

バッテリ電圧から生成された電源電圧の供給を、高圧素子を利用して制御する半導体装置が、例えば特開２０１２−２３８６９３に記載されている（特許文献１参照）。

図１は、特許文献１に記載の半導体装置の構成を示す図である。図１を参照して、特許文献１に記載の半導体装置は、被保護回路（低圧回路８００）と、電源電圧ＶＩＮを供給する電源と低圧回路８００との間に設けられた保護回路７００を具備する。保護回路は、Ｐチャネル型ＭＯＳトランジスタ７０１、ツェナーダイオード７０２、７０４、抵抗７０３を備える。Ｐチャネル型ＭＯＳトランジスタ７０１のソース及びドレインは、電源と低圧回路８００との間に接続され、ゲートはツェナーダイオード７０２を介して電源に接続されるとともに抵抗７０３を介して基準電源（たとえばＧＮＤ）に接続される。ツェナーダイオード７０２のアノードは、Ｐチャネル型ＭＯＳトランジスタ７０１のゲートに接続されるとともに抵抗７０３を介して基準電源に接続される。ツェナーダイオード７０２のカソードは、電源とＰチャネル型ＭＯＳトランジスタのソースの間に接続される。ツェナーダイオード７０４のカソードは、低圧回路８００とＰチャネル型ＭＯＳトランジスタのドレインの間に接続され、アノードは基準電源に接続される。

通常時、すなわち電源電圧ＶＩＮが所定の電圧以下の場合、ツェナーダイオード７０２に電流が流れないため、Ｐチャネル型ＭＯＳトランジスタ７０１のゲート−ソース間電圧は、基準電源電圧（例えば接地電圧）−ＶＩＮとなる。Ｐチャネル型ＭＯＳトランジスタ７０１はオン状態となり、通常時、低圧回路８００に供給される電源電圧ＶＤは、電源電圧ＶＩＮとほぼ同電位となる。

一方、電源電圧ＶＩＮが上昇し、所定の電圧を超えると、ツェナーダイオード７０２がブレークダウンする。このときＰチャネル型ＭＯＳトランジスタ７０１のゲート−ソース間電圧は、ツェナーダイオード７０２の降伏電圧にクリップされる。これにより、Ｐチャネル型ＭＯＳトランジスタ７０１から、低圧回路８００に供給される電流量は制限される。

電源電圧ＶＩＮが上昇すると、電源電圧ＶＤも上昇し、ツェナーダイオード７０４がブレークダウンする。このとき、Ｐチャネル型ＭＯＳトランジスタ７０１から供給される電流量がツェナーダイオード７０４に流せる許容電流以下に設定されることで、電源電圧ＶＤは、ツェナーダイオード７０４の降伏電圧にクリップされる。すなわち、電源電圧ＶＩＮが必要以上に上昇しても、ツェナーダイオード７０４より電源電圧ＶＤが所定の電圧にクリップされ、低圧回路８００は保護されることとなる。

又、内部回路（機能回路）に供給する電源電圧を切り替える他の半導体装置が、特開２００９−２４６３４７に記載されている（特許文献２参照）。例えば、特許文献２の図１、図２には、第１の電位供給端子と機能回路の間に並列接続されたスイッチング素子と抵抗素子を備える保護回路が記載される。当該スイッチング素子は、第１の電位供給端子と第２の電位供給端子間に印加された電位差が所定の値であれば、機能回路に電源電圧を供給し、過電圧であれば、抵抗素子により電源電圧を供給する。

特開２０１２−２３８６９３ 特開２００９−２４６３４７

特許文献１に記載の半導体装置では、ツェナーダイオード７０４の降伏電圧により電源電圧ＶＤをクリップすることで、低圧回路８００への過電圧供給を保護している。このとき、低圧回路８００に供給される電流量は、Ｐチャネル型ＭＯＳトランジスタ７０１におけるオン抵抗とツェナーダイオード７０４とに流れる電流量によって決まる。このため、電源電圧ＶＤの印加対象となる負荷回路に供給する電流量を大きくする場合、Ｐチャネル型ＭＯＳトランジスタ７０１のオン抵抗を小さくする必要がある。この場合、上記クリップ効果によって過電圧印加に伴う電源電圧ＶＤの上昇を抑制するためには、ツェナーダイオード７０４に流れる電流量を大きくする必要がある。すなわち、負荷回路への電流供給量を増加する場合、Ｐチャネル型ＭＯＳトランジスタ７０１のみならず保護回路として機能するツェナーダイオード７０４のサイズも大きくしなければならず、回路サイズの増大を招いてしまう。

特許文献２に記載の半導体装置では、過電圧であれば、スイッチング素子がオフして抵抗素子により電源電圧が供給されるが、さらに高い電圧が第１の電位供給端子に印加されると、抵抗素子は電圧を十分に低減することができず、機能回路に過電圧が印加されてしまう。また、抵抗素子を介したときの電流量を大きくしようとすれば、抵抗素子を低抵抗にする必要があるが、過電圧保護の効果は、逆に薄れてしまう。

このため、回路サイズの増大を抑制しながら、直流電圧から生成された電力を負荷回路に安定的に供給するとともに、当該負荷回路に対する過電圧からの保護を実現することが求められている。

本実施の形態による半導体装置は、直流電圧を降圧して生成された電源電圧の供給を制御するＮチャネル型ＭＯＳトランジスタと、直流電圧に応じて所定の電圧以下の制御電圧によりＮチャネル型ＭＯＳトランジスタのゲート電圧をクリップする制御電圧生成回路を具備する。

本発明によれば、回路サイズの増大を抑制しながら、直流電圧から生成された電源電圧を負荷回路に安定的に供給するとともに、当該負荷回路に対する過電圧からの保護を実現する。

図１は、従来技術による半導体装置の構成を示す図である。 図２は、第１の形態における半導体装置の構成の一例を示す図である。 図３は、実施の形態における降圧回路の一例を示す図である。 図４Ａは、実施の形態における第１制御電圧生成回路の構成の一例を示す図である。 図４Ｂは、実施の形態における第１制御電圧生成回路の構成の他の一例を示す図である。 図５Ａは、実施の形態における第１出力電圧制御回路の構成の一例を示す図である。 図５Ｂは、実施の形態における第１出力電圧制御回路の構成の他の一例を示す図である。 図６は、第２の実施の形態における半導体装置の構成の一例を示す図である。 図７は、実施の形態における第２制御電圧生成回路の構成の一例を示す図である。 図８Ａは、実施の形態における定電圧発生回路の構成の一例を示す図である。 図８Ｂは、実施の形態における定電圧発生回路の構成の他の一例を示す図である。 図９Ａは、実施の形態における第２出力電圧制御回路の構成の一例を示す図である。 図９Ｂは、実施の形態における第２出力電圧制御回路の構成の他の一例を示す図である。 図１０は、第３の実施の形態における半導体装置の構成の一例を示す図である。 図１１は、実施の形態における過電圧検出回路と遅延回路の構成の一例を示す図である。 図１２は、実施の形態における半導体装置の構成の具体例を示す図である。 図１３は、実施の形態における半導体装置の動作の一例（入力端子の天絡時）を示すタイミングチャートである。 図１４は、実施の形態における半導体装置の動作の一例（直流電源電圧ＶＢＡＴに対する出力電源電圧ＶＤＤＩＮＴの特性）を示す特性図である。 図１５は、図１２に示す半導体装置の変形例を示す図である。 図１６は、図１２に示す半導体装置の他の変形例を示す図である。 図１７は、図１２に示す半導体装置の更に他の変形例を示す図である。 図１８は、図１２に示す半導体装置の更に他の変形例を示す図である。 図１９は、図１２に示す半導体装置の更に他の変形例を示す図である。 図２０は、図１２に示す半導体装置の更に他の変形例を示す図である。

（概要）
実施の形態における半導体装置は、直流電圧（高電源電圧）を降圧して生成された入力電圧（低電源電圧）を出力電圧（出力電源電圧）として負荷回路に出力する電源回路として機能するとともに、負荷回路に対する過電圧の印加を防止する保護回路として機能する。実施の形態における半導体装置は、ドレイン及びソースが、入力電圧が印加されるノードと、負荷回路に接続されるノードとの間に接続されたＮチャネル型ＭＯＳトランジスタを備える。実施の形態では、直流電圧に応じて生成された定電圧がＮチャネル型ＭＯＳトランジスタのゲートに印加されることで、負荷回路に印加される出力電圧が、Ｎチャネル型トランジスタのゲートに印加された電圧から、Ｎチャネル型ＭＯＳトランジスタの閾値電圧を引いた電圧以下に維持される。これにより、直流電圧の上昇に伴って上昇した入力電圧が、負荷回路に対して印加されることを防止できる。このとき、Ｎチャネル型ＭＯＳトランジスタのオン抵抗は小さいため、負荷回路に対して必要な電流は当該Ｎチャネル型ＭＯＳトランジスタを介して供給される。

又、実施の形態における半導体装置は、ドレイン及びソースがＮチャネル型ＭＯＳトランジスタに対して並列接続されたＰチャネル型ＭＯＳトランジスタと、入力電圧に応じたミラー電流によってＰチャネル型ＭＯＳトランジスタのゲート電圧を設定するカレントミラー回路を更に備える。入力電圧が所定の値よりも高い場合、ミラー電流が流れる抵抗による分圧により、Ｐチャネル型ＭＯＳトランジスタのゲート電圧は上昇し、Ｐチャネル型ＭＯＳトランジスタはオフとなる。このとき、出力電圧の大きさは、上述の通り、ゲート電圧が制限されたＮチャネル型ＭＯＳトランジスタによって決まる。入力電圧が所定の値よりも低くなると、ミラー電流は減少するためＰチャネル型ＭＯＳトランジスタのゲート電圧は基準電源電圧レベル（例えば接地電圧ＧＮＤ）まで低下し、Ｐチャネル型ＭＯＳトランジスタはオンとなる。これにより、入力電圧はＰチャネル型ＭＯＳトランジスタを介して出力電圧（電源電圧）として負荷回路に印加される。

更に、実施の形態における半導体装置は、入力電圧が過電圧であることを検出する過電圧検出回路と遅延回路を備える。過電圧検出回路は、検出結果に応じて、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタのゲート電圧を制御し、負荷回路への電源電圧の供給を遮断する。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、低電圧側の基準電源から供給される基準電圧を接地電圧ＧＮＤとして説明する。尚、基準電圧は接地電圧ＧＮＤに限らず、高電圧側の電源から供給される高電源電圧ＶＨよりも低い任意の電圧でよいことは言うまでもない。

１．第１の実施の形態
（構成）
図２から図５Ｂを参照して、第１の実施の形態における半導体装置１００の構成の詳細を説明する。図２は、第１の実施の形態における半導体装置１００の構成の一例を示す図である。図２を参照して、半導体装置１００は、降圧回路１と第１保護回路１１１を具備する。第１保護回路１１１は、第１制御電圧生成回路２と第１出力電圧制御回路３を備える。降圧回路１は、直流電圧である高電源電圧ＶＨが印加されるノード１０１と、ノード１０３の間に接続され、高電源電圧ＶＨを降圧して生成した低電源電圧ＶＬをノード１０３に印加する。第１制御電圧生成回路２はノード１０１と第１出力電圧制御回路３との間に接続され、高電源電圧ＶＨに応じた制御電圧ＶＧ１を第１出力電圧制御回路３に印加する。第１出力電圧制御回路３は、ドレイン及びソースがノード１０３とノード１０４との間に接続され、ゲートに制御電圧ＶＧ１が印加されるＮチャネル型ＭＯＳトランジスタ３１を備える。Ｎチャネル型ＭＯＳトランジスタ３１は、制御電圧ＶＧ１に応じてノード１０３とノード１０４との間の接続（抵抗）を制御することで、ノード１０３からノード１０４に印加される出力電源電圧ＶＯの大きさを制御する。出力電源電圧ＶＯは、図示しない負荷回路の高電圧側の電源電圧として供給される電圧であり、負荷回路の低電圧側の電源電圧（例えば接地電圧ＧＮＤ）とは異なる電圧である。

図３は、実施の形態における降圧回路１の構成の一例を示す図である。図３では、負帰還接続されたオペアンプ１１を利用したシリーズレギュレータが、降圧回路１の一例として示される。図３を参照して、降圧回路１は、オペアンプ１１、Ｐチャネル型ＭＯＳトランジスタ１２、抵抗１３、１４、１５を備える。オペアンプ１１は、高電源電圧ＶＨと基準電圧ＧＮＤを動作電源とした負帰還回路を形成する。詳細には、オペアンプの非反転入力には参照電圧ＶＲＥＦが供給され、反転入力は、抵抗１３を介してノード１０３及びＰチャネル型ＭＯＳトランジスタ１２のドレインに接続され、出力はＰチャネル型ＭＯＳトランジスタ１２のゲートに接続される。Ｐチャネル型ＭＯＳトランジスタ１２はパワーＭＯＳトランジスタに例示され、ソースがノード１０１に接続され、ドレインがノード１０３を介して抵抗１３の一端に接続される。抵抗１３、１４、１５は、ノード１０３（Ｐチャネル型ＭＯＳトランジスタ１２のドレイン）と基準電圧が供給される基準電源との間に直列接続され、電圧分割抵抗を形成する。ここで、抵抗１３はノード１６を介して抵抗１４に接続され、抵抗１４はノード１７を介して抵抗１５に接続され、抵抗１５は基準電源に接続される。

ノード１６からオペアンプ１１の反転入力には、ノード１０３の電圧（低電源電圧ＶＬ）を抵抗１３と、抵抗１４及び抵抗１５との抵抗比に応じて分割した電圧が印加される。オペアンプ１１は、参照電圧Ｖｒｅｆとノード１６の電圧との電圧差を増幅してＰチャネル型ＭＯＳトランジスタ１２のゲートに出力する。オペアンプ１１の出力電圧により、Ｐチャネル型ＭＯＳトランジスタ１２のオン抵抗が制御されることで、抵抗１３と抵抗１４及び抵抗１５との抵抗比、及び参照電圧Ｖｒｅｆの大きさに応じた電圧値だけ低電源電圧ＶＬが抵降圧され、ノード１０３から低電源電圧ＶＬとして出力される。

第１制御電圧生成回路２は、高電源電圧ＶＨに基づいて、所定の値（第１電圧、以下、制限電圧６０１と称す）以下の制御電圧ＶＧ１を生成し、ノード１０２を介して第１出力電圧制御回路３に出力する。詳細には、第１制御電圧生成回路２は、高電源電圧ＶＨが制限電圧６０１以下の場合、高電源電圧ＶＨを制御電圧ＶＧ１として出力し、高電源電圧ＶＨが制限電圧６０１を超えると、制御電圧ＶＧ１を制限電圧６０１に固定する。このため、正常状態として高電源電圧ＶＨを制限電圧６０１以上の大きさに設定することで、正常状態において制御電圧ＶＧ１は制限電圧６０１に固定される。ゲートに制限電圧６０１が印加されるときにＮチャネル型ＭＯＳトランジスタ３１がオンとなるように設定することで、低電源電圧ＶＬが高くなっても、Ｎチャネル型ＭＯＳトランジスタ３１は常にオンとなり、そのソース電圧、すなわちノード１０４に印加される出力電源電圧ＶＯは、制限電圧６０１とＮチャネル型ＭＯＳトランジスタ３１の閾値電圧によって決まる値以下に制限される。

制限電圧６０１の大きさを、ノード１０４に接続された負荷回路（図示なし）の絶対最大低格電圧以下に設定することで、第１保護回路１１１によって制御されるノード１０４の電圧（出力電源電圧ＶＯ）の大きさは、当該絶対最大低格電圧以下に制限される。

図４Ａ及び図４Ｂを参照して、第１制御電圧生成回路２の具体例について説明する。図４Ａは、ツェナーダイオード２２による定電圧発生回路を、第１制御電圧生成回路２として利用した一例を示す。図４Ａに示す第１制御電圧生成回路２は、ノード１０１とノード１０５との間に直列接続された抵抗２１及びツェナーダイオード２２を備える。抵抗２１の一端は、高電源電圧ＶＨが供給されるノード１０１に接続され、他端はノード１０２を介してツェナーダイオードのカソードに接続される。ツェナーダイオードのアノードは、基準電圧ＧＮＤのノード１０５に接続される。高電源電圧ＶＨがツェナーダイオード２２の降伏電圧よりも高い場合、抵抗２１を介して電流が流れ、カソードが接続されるノード１０２の電圧（制御電圧ＶＧ１）は当該降伏電圧で安定する。すなわち、図４Ａに示す第１制御電圧生成回路２は、ツェナーダイオード２２の降伏電圧を制限電圧６０１として制御電圧ＶＧ１の大きさを制限する。

図４Ｂに、オペアンプ２３による非反転増幅回路を第１制御電圧生成回路２として利用した一例を示す。図４Ｂに示す第１制御電圧生成回路２は、オペアンプ２３、抵抗２４、２５を備える。オペアンプ２３は、高電源電圧ＶＨと基準電圧ＧＮＤを動作電源とした負帰還回路を形成する。詳細には、オペアンプ２３の非反転入力には参照電圧Ｖｒｅｆが供給され、反転入力には、ノード１０２と基準電源（ノード１０５）との間に直列接続された抵抗２４と抵抗２５の接続点が接続され、出力はノード１０２に接続され、制御電圧ＶＧ１を出力する。参照電圧Ｖｒｅｆは、ＢＧＲ（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）等の、安定した電圧から生成される。制御電圧ＶＧ１の大きさ“ＶＧ１”は、抵抗２４、２５の抵抗値をそれぞれ“Ｒ２４”、“Ｒ２５”、参照電圧Ｖｒｅｆの大きさを“Ｖｒｅｆ”とすると、ＶＧ１＝Ｖｒｅｆ×（Ｒ２４＋Ｒ２５）／Ｒ２４となる。このため、図４Ｂに示す第１制御電圧生成回路２では、Ｖｒｅｆ×（Ｒ２４＋Ｒ２５）／Ｒ２４が制限電圧６０１以下になるように、参照電圧Ｖｒｅｆと、抵抗２４、２５の値を設計することで、制御電圧ＶＧ１を、制限電圧６０１以下の値に制限することができる。

図５Ａ及び図５Ｂを参照して、第１出力電圧制御回路３の具体例について説明する。図５Ａに示す第１出力電圧制御回路３は、ゲートがノード１０２に接続され、ドレインがノード１０３に接続され、ソースがノード１０４に接続された高耐圧のＮチャネル型ＭＯＳトランジスタ３１を備える。Ｎチャネル型ＭＯＳトランジスタ３１の閾値電圧がバックバイアス効果によって大きくなるのを防ぐため、Ｎチャネル型ＭＯＳトランジスタ３１の基板はソースに接続されることが好ましい。尚、閾値電圧の増大を許容できる場合、当該基板は、基準電圧（例えば接地電圧ＧＮＤ）が供給されるノード１０５に接続されてもよい。

Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧は、制限電圧６０１以下の制御電圧ＶＧ１に制御されている。このため、Ｎチャネル型ＭＯＳトランジスタ３１の閾値電圧を“ＶＴＮ”、ゲート電圧（制御電圧ＶＧ１）を“ＶＧ１”とすると、出力電源電圧ＶＯの大きさ“Ｖｏ”は“ＶＧ１−ＶＴＮ”より低い値に制限される。ここで、高電源電圧ＶＨが規定の値（以下で述べる規定電圧６００）の場合、又は高電源電圧ＶＨが規定の値を超えて上昇した場合は、制御電圧ＶＧ１が制限電圧６０１に固定される。この場合、制限電圧６０１の値を“Ｖｍａｘ”とすると出力電源電圧ＶＯの大きさ“Ｖｏ”は“Ｖｍａｘ−ＶＴＮ”よりも低い値に制限される。すなわち、高電源電圧ＶＨが規定の値の場合、又は高電源電圧ＶＨが規定の値を超えて上昇した場合、“Ｖｍａｘ−ＶＴＮ”よりも大きい低電源電圧ＶＬは、ノード１０４へは伝搬されず、ノード１０４（図示しない負荷回路）への過電圧の印加が防がれる。又、このとき、Ｎチャネル型ＭＯＳトランジスタ３１はオン状態となるため、Ｎチャネル型ＭＯＳトランジスタ３１を介してノード１０３からノード１０４にドレイン電流が供給される。従って、本実施の形態における半導体装置１００によれば、ノード１０４への過電圧の印加が防止されながら、ノード１０４に接続される負荷回路の動作で必要な電流量が確保されることとなる。

図５Ｂに示す第１出力電圧制御回路３は、図５Ａに示す回路に加えてＮチャネル型ＭＯＳトランジスタ３２及びインバータ回路３３を更に備えた一例である。インバータ回路３３は、イネーブル信号ＥＮＴの反転信号をＮチャネル型ＭＯＳトランジスタ３２のゲートに出力する。Ｎチャネル型ＭＯＳトランジスタ３２は、ドレイン及びソースがノード１０２とノード１０５の間に接続され、イネーブル信号ＥＮＴの反転信号に基づいて、ノード１０２とノード１０５との間の接続を制御する。イネーブル信号ＥＮＴは、図示しない過電圧検出回路から出力され、高電源電圧ＶＨ又は低電源電圧ＶＬが所定の電圧以上である場合ローレベルを示し、所定の電圧を下回る場合ハイレベルを示す。

Ｎチャネル型ＭＯＳトランジスタ３２は、インバータ回路３３から出力されるハイレベルの信号に応じてオンとなり、ノード１０２とノード１０５を接続する。これにより、制御電圧ＶＧ１は、基準電圧レベル（ここでは接地電圧ＧＮＤ）に引き下げられ、Ｎチャネル型ＭＯＳトランジスタ３１はオフとなる。すなわち、Ｎチャネル型ＭＯＳトランジスタ３２は、高電源電圧ＶＨ又は低電源電圧ＶＬが所定の電圧以上となった場合、Ｎチャネル型ＭＯＳトランジスタ３１をオフに制御し、低電源電圧ＶＬが印加されるノード１０３とノード１０４との接続を切り離す第１電源遮断制御回路として機能する。

又、Ｎチャネル型ＭＯＳトランジスタ３２は、インバータ回路３３から出力されるローレベルの信号に応じてオフとなり、ノード１０２とノード１０５の接続を切り離す。これにより、ノード１０２の電圧（制御電圧ＶＧ１）は第１制御電圧生成回路２によって設定された電圧を維持する。すなわち、高電源電圧ＶＨ又は低電源電圧ＶＬが所定の電圧を下回る場合、図４Ｂに示す第１出力電圧制御回路３は、図４Ａに示す回路と同様に、制御電圧ＶＧ１に基づいた出力電源電圧ＶＯをノード１０４に出力する。

尚、第１電源遮断制御回路としてＮチャネル型ＭＯＳトランジスタ３２を一例としたが、所定の信号レベルのイネーブル信号ＥＮＴに応じてノード１０２とノード１０５との接続を制御できれば、この回路構成に限らない。

（動作）
次に第１の実施の形態における半導体装置１００の動作を説明する。まず、第１出力電圧制御回路３として図５Ａに示す回路を利用し半導体装置１００の動作について説明する。ノード１０１には、例えば図示しないバッテリ等の直流電源から高電圧（例えば１２．５Ｖ）の高電源電圧ＶＨが印加される。又、ノード１０４には、図示しない負荷回路（例示：ＩＣチップにおける内部回路）が接続される。この負荷回路には、耐圧が低い素子が利用され得るため、第１保護回路１１１には、当該負荷回路に利用される素子よりも耐圧の高いＮチャネル型ＭＯＳトランジスタ３１が搭載されることが好ましい。又、正常な値の高電源電圧ＶＨ（例えば１２．５Ｖ）が印加されたとき、制御電圧ＶＧ１が制限電圧６０１（例えば７Ｖ）に固定されるように第１制御電圧生成回路２が設定されることが好ましい。

正常な値（後述する規定電圧６００）の高電源電圧ＶＨが印加されている間、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧（制御電圧ＶＧ１）は制限電圧６０１に固定されているため、Ｎチャネル型ＭＯＳトランジスタ３１がオン状態となる。この間、制限電圧６０１からＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値よりも高い電圧が、出力電源電圧ＶＯとしてノード１０４に伝搬することはない。このため、低電源電圧ＶＬが制限電圧６０１以上である場合、ゲート−ソース間電圧（ここでは制限電圧６０１）からＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値の電圧が、出力電源電圧ＶＯとしてノード１０４に印加される。尚、ノード１０３とノード１０４は低損失のＮチャネル型ＭＯＳトランジスタ３１のオン抵抗を介して接続されているため、ノード１０４に接続される負荷回路に対して充分な電流がノード１０４に供給される。

高電源電圧ＶＨが上昇し、過電圧がノード１０１に印加された場合でも、第１制御電圧生成回路２は、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧（制御電圧ＶＧ１）を制限電圧６０１に固定している。このため、上述と同様に、上昇した低電源電圧ＶＬがノード１０４に伝搬することなく、制限電圧６０１及びＮチャネル型ＭＯＳトランジスタ３１の閾値電圧によって決まる電圧が出力電源電圧ＶＯとして出力される。又、このときも、上述と同様に、ノード１０３からノード１０４に対し、Ｎチャネル型ＭＯＳトランジスタ３１を介してドレイン電流が供給されるため、ノード１０４に接続される負荷回路に必要な電流が維持される。

ノード１０１とノード１０３が短絡し、高電圧の高電源電圧ＶＨが低電源電圧ＶＬとしてノード１０３に印加された場合も、上述と同様に、制御電圧ＶＧ１が制限電圧６０１に固定されているため、上昇した低電源電圧ＶＬがノード１０４に伝搬することなく、制限電圧６０１及びＮチャネル型ＭＯＳトランジスタ３１の閾値電圧によって決まる電圧が出力電源電圧ＶＯとして出力される。又、このときも、上述と同様に、ノード１０３からノード１０４に対し、Ｎチャネル型ＭＯＳトランジスタ３１を介してドレイン電流が供給されるため、ノード１０４に接続される負荷回路に必要な電流が維持される。

ノード１０１に印加される高電源電圧ＶＨが正常値から低下し、所定の電圧を下回る場合、第１制御電圧生成回路２は、高電源電圧ＶＨを制御電圧ＶＧ１としてＮチャネル型ＭＯＳトランジスタ３１のゲートに印加する。この場合、ゲート電圧に応じてＮチャネル型ＭＯＳトランジスタ３１は、オン、ハーフオン、又はオフのいずれかの状態となる。Ｎチャネル型ＭＯＳトランジスタ３１がオン、又はハーフオンのとき、Ｎチャネル型ＭＯＳトランジスタ３１の閾値電圧と、ゲート−ソース間電圧（ここでは制限電圧６０１よりも低い高電源電圧ＶＨ）によって決まる電圧が、出力電源電圧ＶＯとしてノード１０４に印加される。又、Ｎチャネル型ＭＯＳトランジスタ３１がオフのとき、ノード１０３とノード１０４との間の接続は切断され、ノード１０４への出力電源電圧ＶＯの供給は断たれる。

以上のように、本実施の形態における半導体装置１００では、高電源電圧ＶＨが正常な値から上昇した場合や、低電源電圧ＶＬが上昇した場合でも、ノード１０４に伝搬する低電源電圧ＶＬの大きさが制限されるとともに、ノード１０４に接続された負荷回路に対して必要な電流の供給は維持される。本実施の形態では、ゲート電圧が固定されたＮチャネル型ＭＯＳトランジスタ３１を利用して、ノード１０４への出力電源電圧ＶＯの大きさを制限しているため、保護回路の面積増大を抑制しながら、負荷回路の保護と、負荷回路に必要な電力の供給の両面を実現できる。

第１出力電圧制御回路３として図５Ｂに示す回路を利用した場合、第１出力電圧制御回路３は、所定の電圧以上の電圧が、高電源電圧ＶＨ又は低電源電圧ＶＬとして印加されたとき、ノード１０３とノード１０４との接続を切り離すことができる。このとき、過電圧の検出から即座にノード１０４への電源供給が停止されると、過電圧がノイズによるものである場合に不具合が生じるため、過電圧の検出結果は、所定の時間遅延回路においてマスクされてからイネーブル信号ＥＮＴ、ＥＮＢとして第１出力電圧制御回路３に入力される。本実施の形態による第１保護回路１１１では、過電圧検出からノード１０３とノード１０４の間を切断するまでの期間、ゲート電圧が固定されたＮチャネル型ＭＯＳトランジスタ３１によって高電圧の低電源電圧ＶＬがノード１０４に印加されないように保護できる。換言すると、ゲート電圧が固定されたＮチャネル型ＭＯＳトランジスタ３１を搭載することで、ノード１０４に出力される出力電源電圧ＶＯの大きさを制限しつつ、過電圧検出からノード１０４を切り離すタイミングを、所定の時間、遅延することが可能となる。これにより、本実施の形態における半導体装置１００は、ノイズによる切り離し誤動作を排除しながら、低電源電圧ＶＬの上昇に応じてノード１０３（電源入力端子）とノード１０４（負荷回路）を切り離す過電圧検出回路を搭載することが可能となる。

２．第２の実施の形態
（構成）
図６から図９Ｂを参照して、第２の実施の形態における半導体装置１００の構成の詳細を説明する。図６は、第２の実施の形態における半導体装置１００の構成の一例を示す図である。図６を参照して、半導体装置１００は、降圧回路１、第１保護回路１１１、及び第２保護回路１１２を具備する。降圧回路１及び第１保護回路１１１の構成は、第１の実施の形態と同様であるため、その説明は省略する。第２保護回路１１２は、第２制御電圧生成回路４と第２出力電圧制御回路５を備える。図６では、一例として、ノード１０１にバッテリ１０が接続され、ノード１０４に低耐圧素子を利用した負荷回路３０が接続される。第２制御電圧生成回路４は、ノード１０３と第２出力電圧制御回路５との間に接続され、低電源電圧ＶＬに応じた制御電圧ＶＧ２を第２出力電圧制御回路５に印加する。第２出力電圧制御回路５は、ソース及びドレインがノード１０３とノード１０４との間に接続され、ゲートに制御電圧ＶＧ２が印加されるＰチャネル型ＭＯＳトランジスタ５１を備える。Ｐチャネル型ＭＯＳトランジスタ５１は、制御電圧ＶＧ２に応じてノード１０３とノード１０４との間の接続（抵抗）を制御することで、ノード１０４に印加される出力電源電圧ＶＯの大きさを制御する。

図７は、実施の形態における第２制御電圧生成回路４の構成の一例を示す図である。図７を参照して、第２制御電圧生成回路４は、カレントミラー回路４１、定電圧発生回路４２、及び抵抗４４、４５を備える。カレントミラー回路４１は、Ｐチャネル型ＭＯＳトランジスタ４１１，４１２を備える。Ｐチャネル型ＭＯＳトランジスタ４１１は、低電源電圧ＶＬが供給されるノード１０３にソースが接続され、ゲート及びドレインがノード１０８を介して定電圧発生回路４２及びＰチャネル型ＭＯＳトランジスタ４１２のゲートに接続される。Ｐチャネル型ＭＯＳトランジスタ４１２は、ソースがノード１０３に接続され、ドレインが抵抗４４を介して基準電圧のノード１０５に接続され、ゲートがＰチャネル型ＭＯＳトランジスタ４１１のゲートに接続されるとともに、ノード１０８を介して定電圧発生回路４２に接続される。ここで、Ｐチャネル型ＭＯＳトランジスタ４１１がカレントミラー回路４１の入力側、Ｐチャネル型ＭＯＳトランジスタ４１２が出力側になる。定電圧発生回路４２は、高電圧側のノード１０８と低電圧側のノード１０５の間に接続される。ここではノード１０５に基準電圧（例えば接地電圧ＧＮＤ）が印加される。抵抗４４の一端はノード１０７を介してＰチャネル型ＭＯＳトランジスタ４１２のドレインに接続され、他端はノード１０５に接続され、ミラー電流に対する電流制御抵抗として機能する。抵抗４５はノード１０３とノード１０７の間に接続される。抵抗４５の抵抗値は抵抗４４に比べて充分大きな値に設定されることが好ましい。

図８Ａ及び図８Ｂを参照して、定電圧発生回路４２の具体例について説明する。図８Ａに、ダイオードを利用した定電圧発生回路の一例を示す。図８Ａに示す定電圧発生回路４２は、順方向に直列接続されたダイオード４２１、４２２、４２３と、抵抗４２４を備える。ダイオード４２１のアノードはノード１０８に接続され、ダイオード４２３のカソードは抵抗４２４を介してノード１０５に接続される。ダイオード４２１、４２２、４２３を電流が流れることで、電圧降下によりノード１０８に定電圧“ＶＨＬ”が発生する。この際、抵抗４２４は電流制限抵抗として機能する。ダイオード４２１、４２２、４２３がシリコンのＰＭ接合ダイオードの場合は、１段あたりの順方向電圧降下が約０．７Ｖになるため、全体の順方向電圧降下によりノード１０８の電圧は、０．７Ｖ×３段＝２．１Ｖになる。この例では順方向直列接続を３段で例示しているが、これに限らず、後述する設計方法に応じて段数を設計することが好ましい。

図８Ｂに、ツェナーダイオードを利用した定電圧発生回路の一例を示す。図８Ｂに示す定電圧発生回路４２は、カソードが抵抗４２５を介してノード１０８に接続され、カソードがノード１０５に接続されたツェナーダイオード４２６を備える。ツェナーダイオード４２６のカソードからアノード方向に降伏電流が流れることでノード１０８が定電圧（降伏電圧）となる。ここで、抵抗４２５は電流制限抵抗として機能する。ツェナーダイオード４２６の降伏電圧を後述する設計方法に応じて適当な値に設定することが好ましい。

図９Ａ及び図９Ｂを参照して、第２出力電圧制御回路５の具体例について説明する。図９Ａに示す第２出力電圧制御回路５は、ゲートがノード１０６に接続され、ドレインがノード１０４に接続され、ソースがノード１０３に接続された高耐圧のＰチャネル型ＭＯＳトランジスタ５１を備える。Ｐチャネル型ＭＯＳトランジスタ５１の閾値電圧がバックバイアス効果によって大きくなるのを防ぐため、Ｐチャネル型ＭＯＳトランジスタ５１の基板はソースに接続されることが好ましい。尚、閾値電圧の増大を許容できる場合、当該基板は、基準電圧（例えば接地電圧ＧＮＤ）が供給されるノード１０５に接続されてもよい。Ｐチャネル型ＭＯＳトランジスタ５１は、ノード１０６を介してゲートに印加される制御電圧ＶＧ２に応じて、そのオン・オフが制御される。

図９Ｂに示す第２出力電圧制御回路５は、図９Ａに示す回路に加えてＮチャネル型ＭＯＳトランジスタ５２及びインバータ回路５３を更に備えた一例である。インバータ回路５３は、イネーブル信号ＥＮＢの反転信号をＮチャネル型ＭＯＳトランジスタ５２のゲートに出力する。Ｎチャネル型ＭＯＳトランジスタ５２は、ドレイン及びソースがノード１０６とノード１０５の間に接続され、イネーブル信号ＥＮＢの反転信号に基づいて、ノード１０６とノード１０５との間の接続を制御する。イネーブル信号ＥＮＢは、図示しない過電圧検出回路からの出力信号に基づいて生成され、高電源電圧ＶＨ又は低電源電圧ＶＬが所定の電圧以上である場合ハイレベルを示し、所定の電圧を下回る場合ローレベルを示す。

Ｎチャネル型ＭＯＳトランジスタ５２は、インバータ回路５３から出力されるハイレベルの信号に応じてオンし、ノード１０６とノード１０５を接続する。これにより、制御電圧ＶＧ２は、基準電圧レベル（ここでは接地電圧ＧＮＤ）に引き下げられ、Ｐチャネル型ＭＯＳトランジスタ５１はオンとなる。すなわち、Ｎチャネル型ＭＯＳトランジスタ５２は、高電源電圧ＶＨ又は低電源電圧ＶＬが所定の電圧を下回る場合、Ｐチャネル型ＭＯＳトランジスタ５１をオンに制御し、図９Ｂに示す第１出力電圧制御回路３は、図９Ａに示す回路と同様に、制御電圧ＶＧ２に基づいてノード１０３とノード１０４の接続を制御する。

又、Ｎチャネル型ＭＯＳトランジスタ５２は、インバータ回路５３から出力されるローレベルの信号に応じてオフし、ノード１０６とノード１０５の接続を切り離す。これにより、ノード１０６の電圧（制御電圧ＶＧ２）は第２制御電圧生成回路４によって設定された電圧となる。すなわち、高電源電圧ＶＨ又は低電源電圧ＶＬが所定の電圧以上である場合、ノード１０４に印加される出力電源電圧ＶＯを所定の電圧にクリップしたり、低電源電圧ＶＬが印加されるノード１０３とノード１０４との接続を切り離す第２電源遮断制御回路として機能する。

尚、第２電源遮断制御回路としてＮチャネル型ＭＯＳトランジスタ５２を一例としたが、所定の信号レベルのイネーブル信号ＥＮＢに応じてノード１０６とノード１０５との接続を制御できれば、この回路構成に限らない。

（動作）
次に第２の実施の形態における半導体装置１００の動作を説明する。まず、第１出力電圧制御回路３として図５Ａに示す回路を利用し、第２出力電圧制御回路５として図９Ａに示す回路を利用した半導体装置１００の動作について説明する。ノード１０１には、バッテリ１０から高電圧（例えば１２．５Ｖ）の高電源電圧ＶＨが印加される。ただし、このときの定電圧発生回路４２におけるダイオードの段数は、図８Ａに示す段数に限らない。又、ノード１０４には、負荷回路３０（例示：ＩＣチップにおける内部回路）が接続される。この負荷回路３０には、耐圧が低い素子が利用され得るため、第１保護回路１１１及び第２保護回路１１２には、負荷回路３０に利用される素子よりも耐圧の高いＮチャネル型ＭＯＳトランジスタ３１、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２、５１が搭載されることが好ましい。又、正常な値の高電源電圧ＶＨ（例えば１２．５Ｖ）が印加されたとき、制御電圧ＶＧ１が制限電圧６０１（例えば７Ｖ）に固定されるように第１制御電圧生成回路２が設定されることが好ましい。

正常な値の高電源電圧ＶＨが印加されている間、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧（制御電圧ＶＧ１）は制限電圧６０１に固定されているため、Ｎチャネル型ＭＯＳトランジスタ３１がオン状態となる。この間、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２はオフとなるため、カレントミラー回路４１に電流は流れず、ノード１０６の制御電圧ＶＧ２、すなわちＰチャネル型ＭＯＳトランジスタ５１のゲート電圧は、基準電圧（接地電圧ＧＮＤ）となる。このため、Ｐチャネル型ＭＯＳトランジスタ５１はオン状態となる。従って、正常動作時、Ｎチャネル型ＭＯＳトランジスタ３１とＰチャネル型ＭＯＳトランジスタ５１を介して、低電源電圧ＶＬ（例えば５Ｖ）が出力電源電圧ＶＯとしてノード１０４に印加されることとなる。又、Ｎチャネル型ＭＯＳトランジスタ３１及びＰチャネル型ＭＯＳトランジスタ５１のオン抵抗は小さく、低損失であるため、負荷回路３０に対して充分な電流が流れる。

高電源電圧ＶＨが上昇し、過電圧がノード１０１に印加された場合でも、第１制御電圧生成回路２は、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧（制御電圧ＶＧ１）を制限電圧６０１に固定しているため、Ｎチャネル型ＭＯＳトランジスタ３１がオン状態となる。一方、高電源電圧ＶＨの上昇に応じて低電源電圧ＶＬが所定の電圧以上に上昇すると、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２はオンとなり、カレントミラー回路４１に電流が流れ始める。抵抗４４におけるミラー電流による電圧降下により、ノード１０６の制御電圧ＶＧ２が上昇し、Ｐチャネル型ＭＯＳトランジスタ５１のゲート−ソース間電圧が減少するため、Ｐチャネル型ＭＯＳトランジスタ５１のドレイン電圧は所定の電圧に制限される。この間、Ｐチャネル型ＭＯＳトランジスタ５１はゲート−ソース間電圧に応じて抵抗値が制御される可変抵抗として動作する。ノード１０６の制御電圧ＶＧ２が更に上昇し、Ｐチャネル型ＭＯＳトランジスタ５１のゲート−ソース間電圧が閾値電圧を下回るとＰチャネル型ＭＯＳトランジスタ５１はオフとなる。この間、ゲート電圧が制限電圧６０１で固定されたＮチャネル型ＭＯＳトランジスタ３１を介してノード１０３とノード１０４が接続される。このため、ノード１０４の出力電源電圧ＶＯは、制限電圧６０１からＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値よりも小さな値に制限される。又、Ｎチャネル型ＭＯＳトランジスタ３１のオン抵抗は小さく、低損失であるため、負荷回路３０に対して充分な電流が流れる。

ノード１０１とノード１０３が短絡し、高電圧の高電源電圧ＶＨが低電源電圧ＶＬとしてノード１０３に印加された場合も、第１制御電圧生成回路２は、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧（制御電圧ＶＧ１）を制限電圧６０１に固定しているため、Ｎチャネル型ＭＯＳトランジスタ３１がオン状態となる。一方、低電源電圧ＶＬが、所定の電圧以上の高電源電圧ＶＨとなるため、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２はオンとなり、カレントミラー回路４１に電流が流れる。抵抗４４におけるミラー電流による電圧降下により、ノード１０６の制御電圧ＶＧ２が上昇し、Ｐチャネル型ＭＯＳトランジスタ５１のゲート−ソース間電圧が閾値電圧を下回ると、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなる。この間、ゲート電圧が制限電圧６０１で固定されたＮチャネル型ＭＯＳトランジスタ３１を介してノード１０３とノード１０４が接続される。このため、ノード１０４の出力電源電圧ＶＯは、制限電圧６０１からＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値よりも小さな値に制限される。又、Ｎチャネル型ＭＯＳトランジスタ３１のオン抵抗は小さく、低損失であるため、負荷回路３０に対して充分な電流が流れる。

ノード１０１に印加される高電源電圧ＶＨが正常値から低下し、所定の電圧を下回る場合、第１制御電圧生成回路２は、高電源電圧ＶＨを制御電圧ＶＧ１としてＮチャネル型ＭＯＳトランジスタ３１のゲートに印加する。この場合、ゲート電圧に応じてＮチャネル型ＭＯＳトランジスタ３１は、オン、ハーフオン、又はオフのいずれかの状態となる。Ｎチャネル型ＭＯＳトランジスタ３１がオン、又はハーフオンのとき、Ｎチャネル型ＭＯＳトランジスタ３１の閾値電圧と、ゲート−ソース間電圧（ここでは高電源電圧ＶＨ）によって決まる電圧が、出力電源電圧ＶＯとしてノード１０４に印加される。又、Ｎチャネル型ＭＯＳトランジスタ３１がオフのとき、ノード１０３とノード１０４との間においてＮチャネル型ＭＯＳトランジスタ３１を介した電圧伝搬経路はなくなる。一方、高電源電圧ＶＨの低下に伴い低電源電圧ＶＬも低下するため、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２はオフとなり、カレントミラー回路４１の電流が遮断される。これにより、ノード１０６の制御電圧ＶＧ２は基準電圧（接地電圧ＧＮＤ）となり、Ｐチャネル型ＭＯＳトランジスタ５１はオンとなる。従って、ノード１０３とノード１０４との間は、Ｐチャネル型ＭＯＳトランジスタ５１を介して接続され、低電源電圧ＶＬが出力電源電圧ＶＯとしてノード１０４に印加されることとなる。あるいは、高電源電圧ＶＨによらず、低電源電圧ＶＬが低下した場合も同様に、ノード１０３とノード１０４との間は、Ｐチャネル型ＭＯＳトランジスタ５１を介して接続され、低電源電圧ＶＬが出力電源電圧ＶＯとしてノード１０４に印加されることとなる。いずれの場合も、Ｐチャネル型ＭＯＳトランジスタ５１のオン抵抗は小さく、低損失であるため、負荷回路３０に対して充分な電流が流れる。

以上のように、本実施の形態における半導体装置１００では、高電源電圧ＶＨが正常な値から上昇した場合や、低電源電圧ＶＬが上昇した場合でも、ノード１０４に伝搬する低電源電圧ＶＬの大きさが制限されるとともに、ノード１０４に接続された負荷回路に対して必要な電流の供給は維持される。又、低電源電圧ＶＬが正常な値から低下した場合でも、低下した低電源電圧ＶＬがノード１０４に印加されるとともに、ノード１０４に接続された負荷回路に対して必要な電流の供給が維持される。

第１出力電圧制御回路３として図５Ｂに示す回路を利用した場合、第１の実施の形態と同様に、第１出力電圧制御回路３は、所定の電圧以上の高電源電圧ＶＨ又は低電源電圧ＶＬの印加に応じて、ノード１０３とノード１０４との接続を切り離す。又、第２出力電圧制御回路５として図９Ｂに示す回路を利用した場合、第２出力電圧制御回路５は、所定の電圧以上の高電源電圧ＶＨ又は低電源電圧ＶＬの印加に応じて、ノード１０６に制御電圧ＶＧ２が印加される。低電源電圧ＶＬと制御電圧ＶＧ２間の電圧がＰチャネル型ＭＯＳトランジスタ５１の閾値電圧を下回れば、ノード１０３とノード１０４との接続を切り離す。このとき、過電圧の検出から即座にノード１０４への電源供給が停止されると、過電圧がノイズによるものである場合に不具合が生じるため、過電圧の検出結果は、所定の時間遅延回路においてマスクされてからイネーブル信号ＥＮＴ、ＥＮＢとして第１出力電圧制御回路３及び第２出力電圧制御回路５に入力される。本実施の形態による第１保護回路１１１では、第１の実施の形態と同様に、ゲート電圧が固定されたＮチャネル型ＭＯＳトランジスタ３１を搭載することで、過電圧検出からノード１０４の切り離しまでの時間を、ノード１０４に出力される出力電源電圧ＶＯの大きさを制限しつつ、所定の時間、遅延することが可能となる。これにより、本実施の形態における半導体装置１００は、ノイズによる切り離し誤動作を排除しながら、電源故障に応じてノード１０３とノード１０４（負荷回路）を切り離す過電圧検出回路を搭載することが可能となる。

以上のように、本実施の形態における半導体装置１００では、高電源電圧ＶＨが正常な値から上昇した場合や、低電源電圧ＶＬが上昇した場合でも、高電圧となった低電源電圧ＶＬがノード１０４に伝搬せず、ノード１０４に接続された負荷回路に対して必要な電流の供給は維持される。又、低電源電圧ＶＬが低下しても、Ｐチャネル型ＭＯＳトランジスタ５１によって、ノード１０４（負荷回路３０）への電圧及び電流供給を継続することができる。又、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタ３１及びＰチャネル型ＭＯＳトランジスタ５１を利用して、ノード１０４への出力電源電圧ＶＯの大きさを制限しているため、保護回路の面積増大を抑制しながら、負荷回路の保護と、負荷回路に必要な電力の供給の両面を実現できる。

次に、第２保護回路１１２における各素子の定数の設計例を説明する。以下では、ノード１０３とノード１０５間において、Ｐチャネル型ＭＯＳトランジスタ４１１及び定電圧発生回路４２を介して電流が維持されるときの最小電流値を“ＩＩｎ”、Ｐチャネル型ＭＯＳトランジスタ４１１と定電圧発生回路４２のそれぞれの推奨最大電流のうち、小さい方の電流値を“ＩＩｘ”、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２の閾値電圧をＶＴＰとする。Ｐチャネル型ＭＯＳトランジスタ４１１がオンの時のソース−ドレイン間の電圧は、ほぼ“ＶＴＰ”となる。又、定電圧発生回路４２に電流が流れているときのノード１０８の電圧（定電圧発生回路４２の両端の電位差）を“ＶＨＬ”、負荷回路３０の推奨動作電圧の基準値を負荷規格値“ＶｎＬ”とする。

ノード１０３に印加される低電源電圧ＶＬの最大値として想定される高電源電圧ＶＨの大きさを“ＶＨ”とする時、抵抗４２４又は抵抗４２５の抵抗値Ｒ４２は（ＶＨ−ＶＴＰ−ＶＨＬ）／ＩＩｘ以上に設定される。これにより、低電源電圧ＶＬに対して想定される最大電圧が印加された場合（例えば、ノード１０１とノード１０２が短絡した場合）でも、Ｐチャネル型ＭＯＳトランジスタ４１１と定電圧発生回路４２を破壊せずに動作させることができる。このときのノード１０８の電圧“ＶＨＬ”は、“ＶｎＬ−ＶＴＰ−ＩＩｎ×Ｒ４２”を超えない最も近い値にする。これにより、低電源電圧ＶＬが負荷規格値“ＶｎＬ”を超えると、カレントミラー回路４１の入力側がオンして、低電源電圧ＶＬが高くなるほど、カレントミラー回路４１の入力側の電流が大きくなり得る。

ノード１０３に印加される低電源電圧ＶＬの最大電圧として想定される高電源電圧ＶＨの大きさを“ＶＨ”、Ｐチャネル型ＭＯＳトランジスタ４１２の推奨最大電流値を“ＩＯｘ”、抵抗４５の抵抗値をＲ４５とする時、抵抗４４の抵抗値Ｒ４４は“（ＶＨ−ＶＴＰ）／（ＩＯｘ＋ＶＴＰ／Ｒ４５）以上に設定される。これにより、Ｐチャネル型ＭＯＳトランジスタ４１２の電流値が推奨最大電流値“ＩＯｘ”を超えることがなくなる。

３．第３の実施の形態
（構成）
図１０から図１２を参照して、第３の実施の形態における半導体装置の構成の詳細を説明する。第３の実施の形態における半導体装置は、ＩＣチップ上に設けられた半導体装置１００、２００、高電圧電源端子２０１、及び出力端子２０２を具備する。半導体装置２００は、降圧回路１、過電圧検出回路６、遅延回路７を備え、電源電圧生成回路として機能する。半導体装置１００は、第１保護回路１１１、第２保護回路１１２、入力端子２０３、基準電圧電源端子２０４、及び出力電源端子２０５を備え、過電圧保護回路として機能する。降圧回路１、第１保護回路１１１、第２保護回路１１２の構成は、第２の実施の形態と同様であるため、その説明は省略する。

バッテリ１０は、高電圧電源端子２０１を介してノード１０１に接続され、直流電源電圧ＶＢＡＴを高電源電圧ＶＨとして降圧回路１及び第１保護回路１１１に印加する。降圧回路１側のノード１０３は出力端子２０２及び入力端子２０３を介して第１保護回路１１１及び第２保護回路１１２側のノード１０３に接続される。降圧回路１は、出力端子２０２を介して出力電圧ＶＯＵＴを出力し、入力端子２０３に入力電圧ＶＩＮとして入力される。入力電圧ＶＩＮは入力端子２０３を介して低電源電圧ＶＬとして第１保護回路１１１及び第２保護回路１１２側のノード１０３に入力される。ノード１０５は、基準電圧（例えば接地電圧ＧＮＤ）の基準電圧電源端子２０４に接続される。ノード１０４は出力電源端子２０５に接続され、第１保護回路１１１及び第２保護回路１１２によって制御された出力電源電圧ＶＯは、出力電源端子２０５を介して出力電源電圧ＶＤＤＩＮＴとして負荷回路３０に印加される。負荷回路３０は、低圧素子によって構成され、出力電源電圧ＶＤＤＩＮＴを高電圧側の電源として動作する。

過電圧検出回路６は、高電源電圧ＶＨから生成された電圧ＶＴに基づいて、出力電圧ＶＯＵＴ又は入力電圧ＶＩＮが所定の電圧よりも高い値を示すか否かを判定し判定結果を出力する。この判定結果は遅延回路７を介してイネーブル信号ＶＣＭＰＯとして第１保護回路１１１及び第２保護回路１１２に入力される。

図１１は、過電圧検出回路６及び遅延回路７の回路構成の一例を示す図である。図１１を参照して、過電圧検出回路６は、電圧ＶＴが反転入力に印加され、参照電圧ＶＲＥＦが非反転入力に印加されたコンパレータ６１を備える。遅延回路７は、コンパレータ６１の出力信号を所定の期間マスク（例えば、ハイレベルに遷移）し、当該期間の経過後コンパレータ６１の出力をイネーブル信号ＶＣＭＰＯとして出力する。イネーブル信号ＶＣＭＰＯは、電圧ＶＴが参照電圧ＶＲＥＦよりも大きいときにローレベルを示し、小さいときにハイレベルを示す。イネーブル信号ＶＣＭＰＯは、第１の実施の形態で記述されたイネーブル信号ＥＮＴとして第１保護回路１１１に入力され、その反転信号が第２の実施の形態で記述されたイネーブル信号ＥＮＢとして第２保護回路１１２に入力される。

次に、図１２を参照して、第３の実施の形態における半導体装置の具体例を説明する。図１２に示す半導体装置では、図１０に示す半導体装置において、降圧回路１、過電圧検出回路６及び遅延回路７、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図３、図１１、図４Ａ、図５Ｂ、図７、図９Ｂ、及び図８Ａに示す回路が使用されている。又、ノード１０４には複数の負荷回路３０−１、３０−２、・・・が接続されている。ここでコンパレータ６１の反転入力は抵抗１４と抵抗１５の接続点であるノード１７に接続され、その出力（イネーブル信号ＶＣＭＰＯ）は遅延回路７を介してイネーブル信号ＥＮＴとしてインバータ回路３３に入力される。又、インバータ回路３３の出力は、Ｎチャネル型ＭＯＳトランジスタ３２のゲートに供給されるとともに、イネーブル信号ＥＮＢとしてインバータ回路５３に入力される。尚、入力端子２０３には、ノイズフィルタ用の容量４０が接続される。

図１３及び図１４を参照して、図１２に示す半導体装置の動作の一例を説明する。以下では、正常時における直流電源電圧ＶＢＡＴが１２．５Ｖ、出力電圧ＶＯＵＴが３．３Ｖ、制御電圧ＶＧ１が５Ｖに設定されているものとする。このとき、出力端子２０２と入力端子２０３がＩＣ外部で接続されているため、入力電圧ＶＩＮには３．３Ｖが入力される。

図１３は、図１２に示す半導体装置の動作の一例（入力端子の天絡時）を示すタイミングチャートである。図１３を参照して、何らかの異常により高電圧電源端子２０１と出力端子２０２又は入力端子２０３が短絡したときの、各ノードの電圧の推移を説明する。

時刻Ｔ１において、高電圧電源端子２０１と出力端子２０２又は入力端子２０３が短絡すると、出力電圧ＶＯＵＴ及び入力電圧ＶＩＮは上昇し、直流電源電圧ＶＢＡＴと同電圧の１２．５Ｖとなる。出力電圧ＶＯＵＴ（ノード１０３の電圧）の上昇に伴い、コンパレータ６１は異常を検出し、その出力信号をローレベルに遷移する。しかし、遅延回路７によって遅延時間Ｄの間イネーブル信号ＶＣＭＰＯの信号レベルはハイレベルに維持され、時刻Ｔ１から遅延時間Ｄが経過した時刻Ｔ２においてコンパレータ６１の出力と同じ信号レベルに遷移する（ここではローレベルに遷移する）。

時刻Ｔ１から時刻Ｔ２までの間（遅延時間Ｄ）、イネーブル信号ＶＣＭＰＯはハイレベルに維持されているため、この間、イネーブル信号ＥＮＴはハイレベル、イネーブル信号ＥＮＢはローレベルとなり、Ｎチャネル型ＭＯＳトランジスタ３２はオフ、Ｎチャネル型ＭＯＳトランジスタ５２はオンとなる。Ｎチャネル型ＭＯＳトランジスタ５２がオンとなることにより、ノード１０６が抵抗４４を介して基準電源に接続される。これにより、制御電圧ＶＧ２は、抵抗４４に流れるミラー電流に応じた値となる。ここでは、高電圧（直流電源電圧ＶＢＡＴ＝１２．５Ｖ）の入力電圧ＶＩＮに応じたミラー電流により、制御電圧ＶＧ２は上昇し、Ｐチャネル型ＭＯＳトランジスタ５１のゲート−ソース間電圧が閾値電圧を下回るため、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなる。又、Ｎチャネル型ＭＯＳトランジスタ３２がオフのため、Ｎチャネル型ＭＯＳトランジスタ３１のゲートに印加された制御電圧ＶＧ１に応じて動作する。制御電圧ＶＧ１は、所定の電圧値（ここでは制限電圧６０１（例えば７Ｖ））に固定されているため、Ｎチャネル型ＭＯＳトランジスタ３１は、ノード１０３の入力電圧ＶＩＮによらず、ノード１０４の出力電源電圧ＶＤＤＩＮＴを、制限電圧６０１以下の値に制御する。従って、イネーブル信号ＶＣＭＰＯの信号レベルがハイレベルに維持されている遅延時間Ｄにおいても、ゲート電圧が固定されたＮチャネル型ＭＯＳトランジスタ３１によって、高電圧となった入力電圧ＶＩＮが出力電源電圧ＶＤＤＩＮＴとして負荷回路３０−１、３０−２・・・に印加されることを防ぐことができる。

時刻Ｔ２以降は、遅延回路７によるマスク処理が解除され、正常時に対して信号レベルが反転されたイネーブル信号ＶＣＭＰＯが出力される。これにより、イネーブル信号ＥＮＴはローレベル、イネーブル信号ＥＮＢはハイレベルとなり、Ｎチャネル型ＭＯＳトランジスタ３２はオン、Ｎチャネル型ＭＯＳトランジスタ５２はオフとなる。オン状態となったＮチャネル型ＭＯＳトランジスタ３２により、制御電圧ＶＧ１が基準電圧（接地電圧ＧＮＤ）に引き下げられ、Ｎチャネル型ＭＯＳトランジスタ３１はオフとなる。又、オフ状態となったＮチャネル型ＭＯＳトランジスタ５２により、Ｐチャネル型ＭＯＳトランジスタ５１のゲート（ノード１０６）が抵抗４５を介してノード１０３に接続される。これにより、ノード１０６における制御電圧ＶＧ２がノード１０３の電圧（高電圧の入力電圧ＶＩＮ）に引き上げられ、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなる。従って、時刻Ｔ２以降、オフ状態となった高耐圧のＮチャネル型ＭＯＳトランジスタ３１及びＰチャネル型ＭＯＳトランジスタ５１によって、高電圧となった入力電圧ＶＩＮが出力電源電圧ＶＤＤＩＮＴとして負荷回路３０−１、３０−２・・・に印加されることを防ぐことができる。

端子間ショートやＰチャネル型ＭＯＳトランジスタ１２の破壊により入力電圧ＶＩＮとして直流電源電圧ＶＢＡＴ（１２．５Ｖ）が印加された場合の動作の具体例を説明する。入力電圧ＶＩＮ（出力電圧ＶＯＵＴ）の高電圧を検出した時刻Ｔ１から時刻Ｔ２までの間（遅延時間Ｄ、イネーブル信号ＶＣＭＰＯはハイレベルを維持する。これにより、Ｎチャネル型ＭＯＳトランジスタ３２はオフ状態、Ｎチャネル型ＭＯＳトランジスタ５２はオン状態を維持する。この間、入力電圧ＶＩＮとして高い直流電源電圧ＶＢＡＴ（１２．５Ｖ）が印加されているため、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２によるカレントミラー回路に電流が流れる。これによりＰチャネル型ＭＯＳトランジスタ５１のゲート電圧（制御電圧ＶＧ２）が上がり、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなる。

一方、Ｎチャネル型ＭＯＳトランジスタ３１は、ゲート電圧が制御電圧ＶＧ１により制限電圧６０１（例えば７．０Ｖ）と設定されているため、出力電源電圧ＶＤＤＩＮＴは７．０Ｖ以上にならない（Ｎチャネル型ＭＯＳトランジスタ３１のゲート−ソース間電圧Ｖｇｓが０．１Ｖなどの低い電圧では遮断されるため）。この結果、入力電圧ＶＩＮが１２．５Ｖとなっても、出力電源電圧ＶＤＤＩＮＴは７．０Ｖを維持する。

その後、イネーブル信号ＶＣＭＰＯが遅延時間Ｄを超えてローレベルとなると、Ｎチャネル型ＭＯＳトランジスタ３２はオン、Ｎチャネル型ＭＯＳトランジスタ５２はオフとなる。これにより、Ｎチャネル型ＭＯＳトランジスタ３１はオフとなり、Ｐチャネル型ＭＯＳトランジスタ５１のゲートは抵抗４５を介してソースと同電位となるため、オフ状態を維持する。この結果、Ｎチャネル型ＭＯＳトランジスタ３１及びＰチャネル型ＭＯＳトランジスタ５１がともにオフとなり、負荷回路３０−１、３０−２、・・・に対する電圧供給が切断される。

図１４は、実施の形態における半導体装置の動作の一例（直流電源電圧ＶＢＡＴに対する出力電源電圧ＶＤＤＩＮＴの特性）を示す特性図である。図１４を参照して、直流電源電圧ＶＢＡＴに応じたＮチャネル型ＭＯＳトランジスタ３１及びＰチャネル型ＭＯＳトランジスタ５１の動作を説明する。正常状態において、直流電源電圧ＶＢＡＴが規定の電圧（以下、規定電圧６００と称す。例えば１２．５Ｖ）である場合、ＶＩＮが所定の値（例えば５Ｖ）となる。この際、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２にミラー電流が流れず、制御電圧ＶＧ２は基準電圧（接地電圧ＧＮＤ）となり、Ｐチャネル型ＭＯＳトランジスタ５１はオンとなる。又、制御電圧ＶＧ１は、制限電圧６０１（例えば７Ｖ）に固定されるため、Ｎチャネル型ＭＯＳトランジスタ３１はオンとなり、出力電源電圧ＶＤＤＩＮＴは、ゲートに印加された制限電圧６０１からＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値（電圧６０２）となる。

直流電源電圧ＶＢＡＴが規定電圧６００より上昇し、所定の電圧６２０を超える場合、入力電圧ＶＩＮが所定の値を超える。この際、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２にミラー電流が流れ、制御電圧ＶＧ２は上昇し、Ｐチャネル型ＭＯＳトランジスタ５１のゲート−ソース間電圧が閾値電圧を下回ると、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなる。一方、制御電圧ＶＧ１は、直流電源電圧ＶＢＡＴが上昇しても制限電圧６０１（例えば７Ｖ）に固定されるため、Ｎチャネル型ＭＯＳトランジスタ３１はオンとなり、出力電源電圧ＶＤＤＩＮＴは、ゲートに印加された制限電圧６０１からＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値（電圧６０２）となる。すなわち、直流電源電圧ＶＢＡＴが所定の電圧６２０を超える場合、Ｎチャネル型ＭＯＳトランジスタ３１はオンとなり、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなり、出力電源電圧ＶＤＤＩＮＴは、直流電源電圧ＶＢＡＴの大きさによらず、電圧６０２で固定される。

直流電源電圧ＶＢＡＴが規定電圧６００よりも下降し、所定の電圧（制限電圧６０１）を下回ると、直流電源電圧ＶＢＡＴが制御電圧ＶＧ１としてＮチャネル型ＭＯＳトランジスタ３１のゲートに供給される。このとき、出力電源電圧ＶＤＤＩＮＴは、直流電源電圧ＶＢＡＴからＮチャネル型ＭＯＳトランジスタ３１の閾値電圧を差し引いた値となる。又、直流電源電圧ＶＢＡＴが更に低下し、所定の電圧６３０を下回ると、Ｎチャネル型ＭＯＳトランジスタ３１はオフとなる。一方、直流電源電圧ＶＢＡＴが電圧６３０より低下しても所定の電圧６１０を上回る場合（入力電圧ＶＩＮが所定の値を上回り、Ｐチャネル型ＭＯＳトランジスタ５１のゲート−ソース間電圧がその閾値電圧以上である場合）、Ｐチャネル型ＭＯＳトランジスタ５１はオンとなる。尚、このとき、イネーブル信号ＶＣＭＰＯはハイレベルであるため、Ｎチャネル型ＭＯＳトランジスタ５２はオンしており、制御電圧ＶＧ２は基準電圧（接地電圧ＧＮＤ）に引き下げられている。

以上のことから、Ｐチャネル型ＭＯＳトランジスタ５１は、直流電源電圧ＶＢＡＴが電圧６１０から電圧６２０の間（ＰＭＯＳ動作領域５０１）はオンとなり、電圧６２０を超えるとオフとなる。又、Ｎチャネル型ＭＯＳトランジスタ３１は、直流電源電圧ＶＢＡＴが電圧６３０を超えるとオンとなり（ＮＭＯＳ動作領域５０２）、電圧６３０を下回るときオフとなる。

上述した動作をまとめると以下のように動作する。すなわち、直流電源電圧ＶＢＡＴが電圧６１０から電圧６３０の間、Ｐチャネル型ＭＯＳトランジスタ５１がオン、Ｎチャネル型ＭＯＳトランジスタ３１がオフとなる。このとき、出力電源電圧ＶＤＤＩＮＴは、Ｐチャネル型ＭＯＳトランジスタ５１を介して印加される入力電圧ＶＩＮに応じた値となる。又、直流電源電圧ＶＢＡＴが電圧６３０から電圧６２０までの間、Ｎチャネル型ＭＯＳトランジスタ３１及びＰチャネル型ＭＯＳトランジスタ５１はともにオンとなる。このとき、出力電源電圧ＶＤＤＩＮＴは、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧によって制御された値となる。又、直流電源電圧ＶＢＡＴが制限電圧６０１を超えると、Ｎチャネル型ＭＯＳトランジスタ３１のゲート電圧（制御電圧ＶＧ１）は制限電圧６０１に固定されるため、出力電源電圧ＶＤＤＩＮＴは、所定の電圧６０２に固定される。更に、直流電源電圧ＶＢＡＴが電圧６２０を超えると、Ｐチャネル型ＭＯＳトランジスタ５１がオフ、Ｎチャネル型ＭＯＳトランジスタ３１がオンとなる。このとき、出力電源電圧ＶＤＤＩＮＴは、Ｎチャネル型ＭＯＳトランジスタ３１の固定されたゲート電圧によって制御された電圧６０２となる。尚、規定電圧６００は制限電圧６０１以上の値に設定されることが好ましい。

以上のように、本実施の形態における半導体装置では、直流電源電圧ＶＢＡＴが上昇又は下降しても、Ｎチャネル型ＭＯＳトランジスタ３１やＰチャネル型ＭＯＳトランジスタ５１によって、過電圧から負荷回路３０を保護するとともに負荷回路３０に対して必要な電力の確保が可能となる。

次に、入力電圧ＶＩＮが上昇した場合や下降した場合における、本実施の形態における半導体装置の動作の具体例を説明する。

先ず、直流電源電圧ＶＢＡＴの上昇により、又は、端子間ショートやＰチャネル型ＭＯＳトランジスタ１２の破壊により、入力電圧ＶＩＮが上昇した場合の動作の具体例を説明する。入力電圧ＶＩＮには高い電圧が印加されているため、Ｎチャネル型ＭＯＳトランジスタ５２がＯＮ状態のときＰチャネル型ＭＯＳトランジスタ４１１、４１２によるカレントミラー回路に電流が流れる。これによりＰチャネル型ＭＯＳトランジスタ５１のゲート電圧（制御電圧ＶＧ２）が上がり、Ｐチャネル型ＭＯＳトランジスタ５１はオフとなる。

一方、Ｎチャネル型ＭＯＳトランジスタ３１は、ゲート電圧が制御電圧ＶＧ１により制限電圧６０１（例えば７．０Ｖ）と設定されているため、出力電源電圧ＶＤＤＩＮＴは７．０Ｖ以上にならない（Ｎチャネル型ＭＯＳトランジスタ３１のゲート−ソース間電圧Ｖｇｓが０．１Ｖなどの低い電圧では遮断されるため）。この結果、入力電圧ＶＩＮが１２．５Ｖとなっても、ＶＤＤＩＮＴは７．０Ｖを維持する。

次に、直流電源電圧ＶＢＡＴが低下したとき動作の具体例を説明する。まず、直流電源電圧ＶＢＡＴが４．０Ｖまで下がった場合、制御電圧ＶＧ１も４．０Ｖにクリップされる。この時、出力電圧ＶＯＵＴ及び入力電圧ＶＩＮは３．３Ｖであり、出力電源電圧ＶＤＤＩＮＴは３．３Ｖ程度となるため、Ｎチャネル型ＭＯＳトランジスタ３１のゲート−ソース間電圧Ｖｇｓは０．７Ｖ程度まで下がる。このため、Ｎチャネル型ＭＯＳトランジスタ３１のオン抵抗は急激に増加し、ノード１０４に接続された負荷回路の負荷が大きくなると出力電源電圧ＶＤＤＩＮＴが下がってしまう。

しかしながら、この時、Ｐチャネル型ＭＯＳトランジスタ４１１、４１２によるカレントミラー回路には、ほとんど電流が流れていない。このため、Ｎチャネル型ＭＯＳトランジスタ５２がＯＮ状態のとき、抵抗４４により電流が引かれることから、Ｐチャネル型ＭＯＳトランジスタ５１のゲート電圧（制御電圧ＶＧ２）はほぼ基準電圧（接地電圧ＧＮＤ）レベルとなり、Ｐチャネル型ＭＯＳトランジスタ５１はオン状態を維持する。すなわち、直流電源電圧ＶＢＡＴが低下しても、Ｐチャネル型ＭＯＳトランジスタ５１のオン抵抗は十分に低く保つことができるため、出力電源電圧ＶＤＤＩＮＴはほぼ３．３Ｖを維持することができる。

本実施の形態における半導体装置では、直流電源電圧ＶＢＡＴや入力電圧ＶＩＮが低下した場合、オン状態のＰチャネル型ＭＯＳトランジスタ５１によって入力電圧ＶＩＮが出力電源電圧ＶＤＤＩＮＴとして印加されるため、負荷回路３０に対する出力電源電圧ＶＤＤＩＮＴの急激な低下（瞬断）を回避することが可能となる。

以上のように、本実施の形態における半導体装置は、コンパレータ６１が高電圧の入力電圧ＶＩＮを検出してから、ノード１０３とノード１０４との間を切り離すまでの期間、低圧の負荷回路３０を保護することができる。又、直流電源電圧ＶＢＡＴや入力電圧ＶＩＮが所定の値よりも上昇した場合、出力電源電圧ＶＤＤＩＮＴを所定の値に制限しながら、負荷回路３０に必要な電力を供給することができる。更に、直流電源電圧ＶＢＡＴや入力電圧ＶＩＮが所定の値よりも低下した場合でも、ノード１０３とノード１０４との間の抵抗を急激に上昇させずに、負荷回路３０の動作を維持することができる。

次に、図１５から図２０を参照して、図１２に示す半導体装置の変形例を示す。

図１５に示す半導体装置では、図１０に示す半導体装置において、降圧回路１、過電圧検出回路６及び遅延回路７、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図３、図１１、図４Ａ、図５Ｂ、図７、図９Ｂ、及び図８Ｂに示す回路が使用されている。すなわち、図１５に示す半導体回路は、図１２に示す半導体回路における定電圧発生回路４２を、図８Ｂに示すツェナーダイオード４２６を利用した回路に変更した回路である。

図１５に示す半導体回路の動作は、図１２に示す半導体装置と同様であるが、抵抗４２５及びツェナーダイオード４２６の特性を調整することで、図１４におけるＰＭＯＳ動作領域５０１を調整できる、入力電圧ＶＩＮとＰチャネル型ＭＯＳトランジスタ５１をオフする制御電圧ＶＧ２との関係を調節することができる。

図１６に示す半導体装置では、図１０に示す半導体装置において、降圧回路１、過電圧検出回路６及び遅延回路７、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図３、図１１、図４Ｂ、図５Ｂ、図７、図９Ｂ、及び図８Ａに示す回路が使用されている。すなわち、図１６に示す半導体回路は、図１２に示す半導体回路における第１制御電圧生成回路２を、図４Ｂに示すオペアンプ２３を利用した回路に変更した回路である。

図１６に示す半導体回路の動作は、図１２に示す半導体装置と同様であるが、オペアンプ２３により制御電圧ＶＧ１を調整することで、入力電圧ＶＩＮとして過電圧が印加された場合の出力電源電圧ＶＤＤＩＮＴの最大電圧を調整することができる。

図１７に示す半導体装置では、図１０に示す半導体装置において、過電圧検出回路６及び遅延回路７が削除され、降圧回路１、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図３、図４Ａ、図５Ａ、図７、図９Ａ、及び図８Ａに示す回路が使用されている。すなわち、図１７に示す半導体回路は、図１２に示す半導体回路から過電圧検出に応じた電源切断回路と第１制御電圧生成回路２を除いた回路である。

図１７に示す半導体回路の動作は、図１２に示す半導体装置の動作から、過電圧検出に応じた電源切断動作を除いたときの動作と同様である。本一例における半導体回路は、過電圧検出に応じた電源切断動作は行わないが、出力電源電圧ＶＤＤＩＮＴが制御電圧ＶＧ１により制限されているため、負荷回路３０は破壊されずに動作を続けることができる。例えば負荷回路３０がシステムの制御を行っている場合に、ノード１０３とノード１０４との間を切断してしまうと制御を継続できなくなる。本実施の形態による半導体装置によれば、Ｎチャネル型ＭＯＳトランジスタ３１により、出力電源電圧ＶＤＤＩＮＴを所定の電圧に維持できるため、システム全体を安全に終了するまで制御を継続することができる。

図１８に示す半導体装置では、図１０に示す半導体装置において、降圧回路１、過電圧検出回路６及び遅延回路７、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図３、図１１、図４Ａ、図５Ｂ、図７、図９Ｂ、及び図８Ａに示す回路が使用されている。ここでコンパレータ６１の反転入力はＰチャネル型ＭＯＳトランジスタ５１のゲートであるノード１０６に接続され、その出力（イネーブル信号ＶＣＭＰＯ）は遅延回路７を介してイネーブル信号ＥＮＴとしてインバータ回路３３に入力される。又、インバータ回路３３の出力は、Ｎチャネル型ＭＯＳトランジスタ３２のゲートに供給されるとともに、イネーブル信号ＥＮＢとしてインバータ回路５３に入力される。すなわち、図１８に示す半導体回路は、図１２に示す半導体回路におけるコンパレータ６１の入力を制御電圧ＶＧ２が印加されるノード１０６に変更した回路である。

図１８に示す半導体回路の動作は、図１２に示す半導体装置と同様であるが、コンパレータ６１が監視対象とする電圧が異なる。本一例では、出力電圧ＶＯＵＴ及び入力電圧ＶＩＮとして異常な高電圧が印加された場合に、コンパレータ６１が異常を検知し、ノード１０３とノード１０４との間の接続を切断（オフ）する点は図１２に示す半導体装置と変わらない。しかし、仮に出力端子２０２と入力端子２０３の接続が外れ、入力端子２０３のみに高い電圧が入った場合でも、過電圧を検出し、当該ノード間を切断することができる。

図１９に示す半導体装置では、図１０に示す半導体装置において、降圧回路１、過電圧検出回路６及び遅延回路７が削除され、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図４Ａ、図５Ａ、図７、図９Ａ、及び図８Ａに示す回路が使用されている。すなわち、図１９に示す半導体回路は、図１２に示す半導体回路から、降圧回路１と、過電圧検出に応じた電源切断回路と、第１制御電圧生成回路２を除いた回路である。

図１９に示す半導体回路の動作は、図１２に示す半導体装置の動作から、過電圧検出に応じた電源切断動作を除いたときの動作と同様である。本一例における半導体回路は、ＩＣ内に降圧回路１が搭載されないが、外部から入力電圧ＶＩＮが供給された場合も負荷回路３０を保護しながら、動作を継続させることができる。又、本一例では、図１７に示す一例と同様に、過電圧検出に応じた電源切断動作は行わないが、出力電源電圧ＶＤＤＩＮＴが制御電圧ＶＧ１により制限されているため、負荷回路３０は破壊されずに動作を続けることができる。

図２０に示す半導体装置では、図１０に示す半導体装置において、降圧回路１が削除され、過電圧検出回路６及び遅延回路７、第１制御電圧生成回路２、第１出力電圧制御回路３、第２制御電圧生成回路４、第２出力電圧制御回路５、及び定電圧発生回路４２として、順に図１１、図４Ａ、図５Ａ、図７、図９Ａ、及び図８Ａに示す回路が使用されている。ここでコンパレータ６１の反転入力はＰチャネル型ＭＯＳトランジスタ５１のゲートであるノード１０６に接続され、その出力（イネーブル信号ＶＣＭＰＯ）は遅延回路７を介してイネーブル信号ＥＮＴとしてインバータ回路３３に入力される。又、インバータ回路３３の出力は、Ｎチャネル型ＭＯＳトランジスタ３２のゲートに供給されるとともに、イネーブル信号ＥＮＢとしてインバータ回路５３に入力される。すなわち、図２０に示す半導体回路は、図１８に示す半導体回路から降圧回路１を除いた回路である。

図２０に示す半導体回路の動作は、図１８に示す半導体装置の動作と同様である。本一例における半導体回路は、ＩＣ内に降圧回路１が搭載されず、外部から入力電圧ＶＩＮが供給された場合でも、入力電圧ＶＩＮの監視結果に基づいてノード１０３とノード１０４の間の切断を制御できるとともに、負荷回路３０を保護しながら、動作を継続させることができる。

実施の形態における半導体装置は、高耐圧のＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタを利用して過電圧を保護するとともに、負荷回路に必要な電流を供給することができる。又、過電圧の検出に応じた電源断を遅延させても、負荷回路に電力を供給することができるため、電源の瞬断やノイズの誤検出による電源断を防ぐことができる。更に、ＭＯＳトランジスタにより過電圧保護及び動作の継続を実現できることから、保護回路による面積増大を抑制することが可能となる。

実施の形態における半導体装置は、自動車のバッテリに例示される直流電源から供給された直流電源電圧ＶＢＡＴを利用する電源回路に好適に利用される。例えば、振動や金属片等による天絡、サージ、バッテリ電源の不安定動作が発生しても本実施の形態における半導体装置を用いれば、負荷回路を保護することが可能となる。直流電圧源は、自動車のバッテリに限らず、他の形態（例えば、航空機、船舶等の移動体で使用されるバッテリや、家庭用電源として利用されるバッテリ）でも構わない。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１の実施の形態から第３の実施の形態、及び実施の形態の変形例は、技術的に可能な範囲で組み合せることができる。

１ ：降圧回路
２ ：第１制御電圧生成回路
３ ：第１出力電圧制御回路
４ ：第２制御電圧生成回路
５ ：第２出力電圧制御回路
６ ：過電圧検出回路
７ ：遅延回路
３０ ：負荷回路
１０ ：バッテリ
１００、２００ ：半導体装置
ＥＮＴ、ＥＮＢ、ＣＭＰＯ ：イネーブル信号
ＶＨ ：高電源電圧
ＶＬ ：低電源電圧
ＶＯ ：出力電源電圧
ＶＧ１、ＶＧ２ ：制御電圧
ＶＢＡＴ ：直流電源電圧
ＶＤＤＩＮＴ：出力電源電圧
ＶＩＮ ：入力電圧
ＶＯＵＴ ：出力電圧

Claims (10)

1. 直流電圧を降圧して生成された入力電圧が供給される第１ノードと、
   ドレイン及びソースが、負荷回路と前記第１ノードとの間に接続され、ゲートに供給される制御電圧に応じて前記負荷回路に対する出力電圧の大きさを制御するＮチャネル型ＭＯＳトランジスタと、
   前記直流電圧に応じて所定の第１電圧以下の前記制御電圧を生成する制御電圧生成回路と
   を具備する
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１ノードと前記負荷回路との間に、ドレイン及びソースが前記Ｎチャネル型ＭＯＳトランジスタに対して並列に接続された第１Ｐチャネル型ＭＯＳトランジスタと、
   ソースが前記第１ノードに共通接続され、ゲートが相互に接続された第２Ｐチャネル型ＭＯＳトランジスタと第３Ｐチャネル型ＭＯＳトランジスタを備えるカレントミラー回路と
   を更に具備し、
   前記第２Ｐチャネル型ＭＯＳトランジスタのドレインとゲートは、前記カレントミラー回路に定電圧を供給する定電圧発生回路に接続され、
   前記第３Ｐチャネル型ＭＯＳトランジスタのドレインは、第１抵抗を介して基準電源に接続されるとともに、前記第１Ｐチャネル型ＭＯＳトランジスタのゲートに接続される
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記定電圧発生回路は、アノードが前記第２Ｐチャネル型ＭＯＳトランジスタのドレイン及びゲートに接続され、カソードが第２抵抗を介して前記基準電源に接続されたダイオードを備える
   半導体装置。
4. 請求項２に記載の半導体装置において、
   前記定電圧発生回路は、カソードが前記第２Ｐチャネル型ＭＯＳトランジスタのドレイン及びゲートに接続され、アノードが第２抵抗を介して前記基準電源に接続されたツェナーダイオードを備える
   半導体装置。
5. 請求項２から４のいずれか１項に記載の半導体装置において、
   前記直流電圧に基づいて生成された検出電圧が所定の第２電圧よりも低い場合、所定の期間待機した後、前記第１Ｐチャネル型ＭＯＳトランジスタのゲート電圧を基準電源電圧に遷移させる第１電源遮断制御回路を更に具備する
   半導体装置。
6. 請求項１から５のいずれか１項に記載の半導体装置において、
   前記直流電圧に基づいて生成された検出電圧が所定の第２電圧よりも低い場合、所定の期間待機した後、前記制御電圧を基準電源電圧に遷移させる第２電源遮断制御回路を更に具備する
   半導体装置。
7. 請求項５又は６に記載の半導体装置において、
   前記検出電圧は、前記直流電圧が供給される分圧抵抗によって生成される
   半導体装置。
8. 請求項５に記載の半導体装置において、
   前記検出電圧は、前記第１Ｐチャネル型ＭＯＳトランジスタのゲート電圧である
   半導体装置。
9. 請求項１から８のいずれか１項に記載の半導体装置において、
   前記制御電圧生成回路は、カソードが、第１抵抗を介して前記直流電圧が供給される第２ノードに接続されるとともに、前記Ｎチャネル型ＭＯＳトランジスタのゲートに接続され、アノードが基準電源に接続されたツェナーダイオードを備える
   半導体装置。
10. 請求項１から８のいずれか１項に記載の半導体装置において、
    前記制御電圧生成回路は、前記直流電圧で動作し、参照電圧と前記制御電圧との比較結果を前記制御電圧として出力する増幅回路を備える
    半導体装置。

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