JP6892367B2 - 電源回路 - Google Patents

Description

本発明は、電源回路に関し、例えば、集積回路の内部電源回路に関する。

特許文献１には、負荷電流の変動に対して、十分な駆動電流を供給することができる内部電源回路が記載されている。特許文献１の内部電源回路は、レギュレータ回路を備え、基準電圧に等しくなるように、フィードバック制御によって内部電源電圧を出力する。そして、負荷回路の消費電力が急激に増加した場合には、その変化に急峻に対応して大きな電流を負荷回路に供給している。これにより、内部電源電圧の降下を抑制している。

特開２００９−０８０６５３号公報

特許文献１の内部電源回路では、レギュレータ回路に故障が発生した場合に、出力電圧が上昇し、負荷回路の正常な動作を保証することができない恐れがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、電源回路は、入力された入力電圧を用いて出力電圧を生成するレギュレータ回路と、前記出力電圧を検知する電圧検知回路と、前記出力電圧に基づいて内部電源電圧を出力するクランプ回路であって、前記出力電圧が所定の第１電圧よりも大きい第１異常の場合に、第１電圧以下に抑えた前記内部電源電圧を出力する前記クランプ回路を備え、前記クランプ回路は、前記第１電圧以下の前記内部電源電圧で動作するロジック回路に対して前記内部電源電圧を出力し、前記電圧検知回路は、前記第１異常を検知した場合に、前記ロジック回路に対して、前記第１異常を出力する。

前記一実施の形態によれば、内部電源電圧を安定化させ、負荷回路の正常な動作を保証することができる電源回路を提供することができる。

電源回路の構成を例示したブロックである。 実施形態１に係る電源回路を例示したブロック図である。 実施形態１に係る電源回路の詳細を例示したブロック図である。 実施形態１に係る電源回路において、電圧設定範囲を例示した図である。 実施形態２に係る電源回路を例示したブロック図である。 実施形態２に係る電源回路の詳細を例示したブロック図である。 実施形態２に係る電源回路において、電圧設定範囲を例示した図である。 実施形態３に係る電源回路を例示したブロック図である。 実施形態３に係る電源回路において、ＢＩＳＴ時の電圧設定範囲を例示した図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

まず、発明者らによって見出された電源回路の内部電源電圧が上昇する原因について説明する。これにより、実施形態に係る電源回路をより明確にする。

図１は、電源回路の構成を例示したブロックである。図１に示すように、電源回路１００は、レギュレータ回路１１０及び電圧検知回路１２０を含んでいる。電源回路１００は、例えば、半導体装置の内部に設置された内部電源回路であり、ロジック回路１４０等の負荷回路を動作させる出力電圧ＶＤＤを供給する。

レギュレータ回路１１０は、入力電圧ＶＩＮに対して所定の出力電圧ＶＤＤを生成する。入力電圧ＶＩＮは、バッテリー等から供給される電圧であり、比較的高電圧となっている。入力電圧ＶＩＮは、例えば、１２［Ｖ］〜１８［Ｖ］等であるが、入力電圧ＶＩＮは、これらの電圧に限らない。レギュレータ回路１１０の出力電圧ＶＤＤの一部は、レギュレータ回路１０に帰還する。このように、電源回路１００は、負帰還増幅回路を含んでいる。

レギュレータ回路１１０の出力電圧ＶＤＤは、負荷回路が動作する電源となる。負荷回路は、ロジック回路１４０及びＡＭＰ回路等の半導体装置の内部回路である。出力電圧ＶＤＤは、負荷回路であるロジック回路１４０のプロセスに依存する絶対最大定格、ロジック動作領域及び動作スピードに合わせた電圧に設定されている。電圧検知回路１２０は、出力電圧ＶＤＤをモニタする。

電源回路１００を含む半導体装置全体、及び、半導体装置を用いたシステムの機能安全を考慮すると、レギュレータ回路１１０にランダムハードウェア故障（単一故障）が発生した場合でも、システムの機能が安全に動作することが望ましい。しかしながら、図１に示す電源回路１００では、レギュレータ回路１１０に故障が発生した場合、出力電圧ＶＤＤが異常に高い電圧となる。例えば、出力電圧ＶＤＤは、入力電圧ＶＩＮまで上昇することが想定される。これは、ロジック回路１４０等の耐圧を超え、動作異常および故障につながり、システムの安全を損なう可能性がある。

レギュレータ回路１１０の故障として、例えば、レギュレータ回路１１０内に形成された出力トランジスタのドレイン−ソース間のショートによる故障、出力電圧ＶＤＤを生成するためのフィードバック抵抗の一部がショートすることによる故障等が考えられる。このような故障が発生した場合には、出力電圧ＶＤＤは、入力電圧ＶＩＮのレベルまで上昇する可能性がある。

一般的に、電源回路１００は、出力電圧ＶＤＤをモニタする電圧検知回路１２０を有している。出力電圧ＶＤＤが異常に高い電圧となった時は、電圧検知回路１２０は、ロジック回路１４０を介して、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）等で、外部のマイコン等へ通知する。しかし、このような故障モードの場合は、ロジック回路１４０は、高い出力電圧ＶＤＤによって、既に故障している可能性がある。よって、マイコン等へ電圧異常を通知することが困難な場合がある。

以下の実施形態では、ランダムハードウェア故障（単一故障）が発生した場合でも、システムの機能が安全に動作するように、安定した内部電源電圧を供給する電源回路を説明する。

（実施形態１）
実施形態１に係る電源回路を説明する。まず、電源回路の概要を説明する。図２は、実施形態１に係る電源回路を例示したブロック図である。図２に示すように、電源回路１は、レギュレータ回路１０と、電圧検知回路２０と、クランプ回路３０と、を備えている。

レギュレータ回路１０は、入力電圧ＶＩＮを用いて所定の出力電圧ＶＤＤを生成する。入力電圧ＶＩＮは、バッテリー等から供給される電圧である。レギュレータ回路１０の出力電圧ＶＤＤの一部は、レギュレータ回路１０に帰還する。よって、電源回路１は、負帰還増幅回路を含んでいる。

電圧検知回路２０は、レギュレータ回路１０に接続されている。電圧検知回路２０は、レギュレータ回路１０から出力された出力電圧ＶＤＤが入力される。そして、電圧検知回路２０は、出力電圧ＶＤＤを検知する。電圧検知回路２０は、検知した出力電圧ＶＤＤが所定の電圧よりも大きい異常を検知した場合に、ロジック回路４０に対して、異常を出力する。ロジック回路４０は、当該異常を、ＳＰＩ等を用いて、例えば、マイコン等の外部へ通知する。

クランプ回路３０は、レギュレータ回路１０に接続されている。クランプ回路３０には、レギュレータ回路１０から出力された出力電圧ＶＤＤが入力される。クランプ回路３０は、ロジック回路４０に接続されている。クランプ回路３０は、出力電圧ＶＤＤに基づいて、内部電源電圧ＶＤＤＩＮＴを出力する。内部電源電圧ＶＤＤＩＮＴは、例えば、ロジック回路４０、ＡＭＰ制御回路、Ｂｉａｓ回路等の負荷回路に使用される。内部電源電圧ＶＤＤＩＮＴは、負荷回路に含まれた低耐圧素子の電源となる。

クランプ回路３０の例としては、例えば、ダイオードクランプ構成、ＭＯＳＦＥＴを用いたゲートクランプ構成等が挙げられる。また、クランプ回路は、レギュレータ回路１０と独立した回路構成とする。クランプ回路３０は、通常時は動作しない。通常時とは、レギュレータ回路１０が所定の電圧以下の出力電圧ＶＤＤを生成する正常な場合である。通常時には、レギュレータ回路１０が出力した出力電圧ＶＤＤと内部電源電圧ＶＤＤＩＮＴとは同じ電圧となっている（出力電圧ＶＤＤ＝内部電源ＶＤＤＩＮＴ）。

一方、クランプ回路３０は、入力された出力電圧ＶＤＤが所定の電圧よりも大きい異常の場合に、所定の電圧以下に抑えた内部電源電圧ＶＤＤＩＮＴをロジック回路４０に対して出力する。出力電圧ＶＤＤが所定の電圧よりも大きい場合とは、例えば、レギュレータ回路１０に、ランダムハードウェハ故障が発生した場合である。所定の電圧は、例えば、ロジック回路４０の絶対最大定格以下の電圧である。また、所定の電圧は、ロジック回路が動作する電圧である。このように、クランプ回路３０は、内部電源電圧ＶＤＤＩＮＴを所定の電圧に抑えるクランプ手段となっている。

レギュレータ回路１０から出力された出力電圧ＶＤＤを、クランプ回路３０に経由させることにより、ロジック回路４０を絶対最大定格以下の電圧で動作させることができる。これにより、レギュレータ回路１０に、ランダムハードウェア故障（単一故障）が発生した場合でも、内部電源電圧ＶＤＤＩＮＴを、ロジック回路４０の絶対最大定格以下の電圧に制限させることができる。よって、所定の電圧以下で動作するロジック回路４０は、レギュレータ回路１０の故障による影響を受けない。ロジック回路４０の正常な動作を保証することができる。

次に、電源回路１を具体的に説明する。図３は、実施形態１に係る電源回路１の詳細を例示したブロック図である。図３に示すように、電源回路１は、レギュレータ回路１０、複数の電圧検知回路２１及び２２、クランプ回路３０、並びに、抵抗Ｒ１１〜Ｒ１６を備えている。なお、電源回路１は、動作の上で必要なこれら以外の回路を含んでもよい。

レギュレータ回路１０は、演算増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ）１１と、出力トランジスタ１２とを含んでいる。演算増幅器１１の正側の電極端子には入力電圧ＶＩＮが接続されている。演算増幅器１１の負側の電源端子は接地されている。＋入力端子には、基準電圧Ｖｒｅｆ１１が接続されている。基準電圧Ｖｒｅｆ１１は、例えば、図示しない基準電圧生成回路から供給される。

−入力端子には、出力電圧ＶＤＤの一部が接続されている。このように、レギュレータ回路１０は、出力電圧ＶＤＤの一部が帰還する負帰還増幅器を含んでいる。演算増幅器１１の出力は、出力トランジスタ１２のゲートに接続されている。

出力トランジスタ１２の入力側は、入力電圧ＶＩＮに接続されている。出力トランジスタ１２のゲートは、演算増幅器１１の出力に接続されている。出力トランジスタ１２の出力側は、クランプ回路３０に接続されている。これにより、クランプ回路３０には、出力電圧ＶＤＤが入力される。出力トランジスタ１２は、例えば、Ｎ型ＭＯＳトランジスタである。

また、出力トランジスタ１２の出力側は、所定の抵抗値を有する抵抗Ｒ１１及び抵抗Ｒ１２を介して、接地されている。抵抗Ｒ１１と抵抗Ｒ１２との接点Ｎ１１に、演算増幅器１１の−入力端子が接続されている。これにより、出力電圧ＶＤＤの一部は、フィードバック抵抗として機能する抵抗Ｒ１１及びＲ１２を介して、レギュレータ回路１０に帰還する。具体的には、出力トランジスタ１２が出力した出力電圧ＶＤＤの一部は、フィードバック抵抗Ｒ１１及びＲ１２を介して負帰還増幅器の−入力端子に帰還する。よって、レギュレータ回路１０から出力される出力電圧ＶＤＤは、ロジック回路４０が動作する電圧レベルに保たれる。例えば、以下の（１）式で示される出力電圧ＶＤＤが出力される。出力電圧ＶＤＤは、例えば、３．３［Ｖ］である。

ＶＤＤ＝Ｖｒｅｆ１１・（Ｒ１１＋Ｒ１２）／Ｒ１２ （１）

電源回路１は、複数の電圧検知回路２０を備えてもよい。例えば、電圧検知回路２０は、過電圧検知回路２１と、低電圧検知回路２２と、を有している。過電圧検知回路２１は、出力トランジスタ１２の出力側に所定の抵抗Ｒ１３を介して接続されている。出力トランジスタ１２の出力側は、所定の抵抗Ｒ１３及び抵抗Ｒ１４を介して接地されている。抵抗Ｒ１３と抵抗Ｒ１４との間の接点Ｎ１２に、過電圧検知回路２１が接続されている。

過電圧検知回路２１は、出力電圧ＶＤＤが所定の電圧よりも大きい異常を検知した場合には、ロジック回路４０に対して異常を出力する。そして、ロジック回路４０は、外部に異常を通知する。

具体的には、過電圧検知回路２１は、例えば、コンパレータ回路を含んでいる。そして、抵抗Ｒ１３及びＲ１４は、ラダー抵抗として機能する。過電圧検知回路２１は、出力電圧ＶＤＤを抵抗Ｒ１３及び抵抗Ｒ１４によって分割する。そして、分割した出力電圧ＶＤＤを基準電圧で比較する。出力電圧ＶＤＤが所定の電圧になった時に（例えば、６．０［Ｖ］）、コンパレータ回路の出力が反転する。過電圧検知回路２１は、出力の反転をロジック回路４０へ出力する。なお、過電圧検知回路２１用の基準電圧は、レギュレータ回路１０の基準電圧と独立した基準電圧生成回路から供給されることが好ましい。

また、クランプ回路３０に低電圧検知回路２２が接続されてもよい。低電圧検知回路２２は、クランプ回路３０に抵抗Ｒ１５を介して接続されている。また、クランプ回路３０は、抵抗Ｒ１５及びＲ１６を介して接地されている。低電圧検知回路２２は、抵抗Ｒ１５と抵抗Ｒ１６との間の接点Ｎ１３に接続されている。よって、抵抗Ｒ１５及び抵抗Ｒ１６はラダー抵抗として機能する。低電圧検知回路２２は、クランプ回路３０が出力した内部電源電圧ＶＤＤＩＮＴを検知する。低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴが、所定の電圧よりも小さい異常を検知した場合に、ロジック回路４０に対して異常を出力する。そして、ロジック回路４０は、外部に異常を通知する。ロジック回路４０は、異常をＳＰＩ等で外部のマイコン等へ通知する。

クランプ回路３０にランダムハードウェア故障（単一故障）が発生すると、クランプ回路３０が出力電圧ＶＤＤに基づいて、所定の内部電源電圧ＶＤＤＩＮＴを出力することができない場合がある。そうすると、内部電源ＶＤＤＩＮＴは、所定の電圧よりも低下する。この場合には、内部電源電圧ＶＤＤＩＮＴを検知する低電圧検知回路２２は、クランプ回路３０の異常をロジック回路４０へ出力する。ロジック回路４０は、ＳＰＩ等を用いて、外部のマイコン等へ異常を通知する。そして、例えば、ＰＯＲ（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ）等により、各電源を強制的に停止させる。

図４は、実施形態１に係る電源回路において、電圧設定範囲を例示した図である。図４に示すように、内部電源電圧ＶＤＤＩＮＴが、ロジック回路４０の正常動作範囲内になるように、クランプ回路３０の動作する電圧範囲、レギュレータ回路１０の出力電圧ＶＤＤ、過電圧検知回路２１及び低電圧検知回路２２の検知範囲を設定する。

ロジック回路４０の正常動作範囲は、例えば、２．００［Ｖ］〜５．４０［Ｖ］である。そこで、まず、ロジック回路４０が正常に動作するように、レギュレータ回路１０の出力電圧ＶＤＤを設定する。レギュレータ回路１０の出力電圧ＶＤＤを、３．３［Ｖ］±３［％］と設定すれば、レギュレータ回路１０が出力する出力電圧ＶＤＤは、例えば、３．２０［Ｖ］〜３．４０［Ｖ］の電圧範囲となる。レギュレータ回路１０が正常に動作している場合には、ロジック回路４０も正常に動作することができる。

次に、クランプ回路３０が動作する電圧範囲を設定する。ロジック回路４０の正常動作範囲は、２．００［Ｖ］〜５．４０［Ｖ］であるので、クランプ回路３０は、内部電源電圧ＶＤＤＩＮＴを、５．４０［Ｖ］以下に抑えるように設定される。そこで、所定の電圧を、第１電圧として、ロジック回路４０の正常動作範囲の上限の電圧を選択する。クランプ回路３０が動作する出力電圧ＶＤＤを、４．５［Ｖ］±２０［％］と設定すれば、クランプ回路３０が出力電圧ＶＤＤをクランプし、出力する内部電源電圧ＶＤＤＩＮＴは、３．６０［Ｖ］〜５．４０［Ｖ］の電圧範囲となる。

よって、レギュレータ回路１０の故障によって、第１電圧よりも大きい出力電圧ＶＤＤが出力されても、内部電源電圧ＶＤＤＩＮＴを、ロジック回路４０の絶対最大定格以下の電圧に抑えることができる。このように、出力電圧ＶＤＤが第１電圧よりも大きい異常の場合に、クランプ回路３０が出力する内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０に含まれた低耐圧素子の絶対最大定格以下である。さらに、好ましくは、異常の場合にクランプ回路３０が出力する内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０の正常動作範囲の上限の電圧以下である。

また、クランプ回路３０は、レギュレータ回路１０が正常に動作している場合の出力電圧ＶＤＤよりも大きい電圧で動作を開始するように設定する。例えば、レギュレータ回路１０の出力電圧ＶＤＤは、例えば、３．２０［Ｖ］〜３．４０［Ｖ］の電圧範囲である。また、クランプ回路３０が動作を開始し、出力する内部電源電圧ＶＤＤＩＮＴは、３．６０［Ｖ］〜５．４０［Ｖ］の電圧範囲である。よって、レギュレータ回路１０が正常の場合に、レギュレータ回路１０が出力する出力電圧ＶＤＤ（３．２０［Ｖ］〜３．４０［Ｖ］）は、レギュレータ回路１０が異常の場合に、クランプ回路３０が出力する内部電源電圧ＶＤＤＩＮＴ（３．６０［Ｖ］〜５．４０［Ｖ］）よりも小さくなっている。

過電圧検知回路２１は、ロジック回路４０の正常動作範囲よりも大きい出力電圧ＶＤＤを検知するように設定する。例えば、過電圧検知電圧を、５．７５［Ｖ］と設定し、５．６０［Ｖ］〜５．９０［Ｖ］を検知範囲とする。過電圧検知回路２１は、検知範囲の出力電圧ＶＤＤを検知した場合には、ロジック回路４０に異常を出力する。

低電圧検知回路２２は、レギュレータ回路１０の出力電圧ＶＤＤよりも低い内部電源電圧ＶＤＤＩＮＴを検知するように設定する。例えば、第２電圧として、レギュレータ回路１０の出力電圧ＶＤＤよりも低い電圧を選択する。例えば、定電圧検知電圧を、２．８５［Ｖ］と設定し、２．７０［Ｖ］〜３．００［Ｖ］を検知範囲とする。低電圧検知回路２２は、検知範囲の内部電源電圧ＶＤＤＩＮＴを検知した場合には、ロジック回路４０に対して異常を出力する。

次に、本実施形態の効果を説明する。
本実施形態の電源回路１は、内部電源電圧ＶＤＤＩＮＴを所定の電圧以下に抑えることを目的としたクランプ回路３０を備えている。よって、内部電源電圧ＶＤＤＩＮＴを安定化させ、ロジック回路４０等の負荷回路の正常な動作を保証することができる。

クランプ回路３０の動作する電圧範囲を、レギュレータ回路１０の正常時における出力電圧ＶＤＤよりも大きい値としている。よって、レギュレータ回路１０にランダムハードウェア故障が発生した場合に、確実にクランプ回路３０を動作させることができる。

また、クランプ回路３０が出力する内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０に含まれた低耐圧素子の絶対最大定格以下の電圧に設定されている。よって、故障時においても、ロジック回路４０を正常に動作させることができる。

電圧検知回路２０は、異常を検知した場合に、ロジック回路４０に対して異常を出力し、ロジック回路４０は、外部に異常を通知する。よって、機能安全を考慮した異常の通知を行うことができる。

レギュレータ回路１０は、出力電圧ＶＤＤの一部が帰還する負帰還増幅器を含んでいる。これにより、出力電圧ＶＤＤのバラつきを抑制し、出力電圧ＶＤＤの安定性を向上させることができる。

クランプ回路３０は、レギュレータ回路１０と独立した回路で構成されている。これにより、レギュレータ回路１０にランダムハードウェア故障が発生しても、クランプ回路３０は、内部電源電圧ＶＤＤＩＮＴを、ロジック回路４０が正常に動作する所定の電圧以下に抑えることができる。

（実施形態２）
次に、実施形態２の電源回路を説明する。図５は、実施形態２に係る電源回路を例示したブロック図である。図５に示すように、本実施形態の電源回路２は、メインレギュレータ回路５０、サブレギュレータ回路６０、電圧検知回路２０を備えている。

サブレギュレータ回路６０は、入力された入力電圧ＶＩＮを用いて所定の出力電圧ＶＤＤを生成する。メインレギュレータ回路５０は、サブレギュレータ回路６０に接続されている。メインレギュレータ回路５０には、サブレギュレータ回路６０から出力された出力電圧ＶＤＤが入力される。通常時においては、サブレギュレータ回路６０は、動作しない。サブレギュレータ回路６０は、入力された入力電圧ＶＩＮに対して、入力電圧ＶＩＮと等しい出力電圧ＶＤＤ（出力電圧ＶＤＤ＝入力電圧ＶＩＮ）を出力する。

メインレギュレータ回路５０は、ロジック回路４０に接続されている。メインレギュレータ回路５０は、出力電圧ＶＤＤを用いて、所定の内部電源電圧ＶＤＤＩＮＴを生成する。メインレギュレータ回路５０は、ロジック回路４０に対して内部電源電圧ＶＤＤＩＮＴを出力する。内部電源電圧ＶＤＤＩＮＴは、例えば、ロジック回路４０、ＡＭＰ制御回路、Ｂｉａｓ回路等の内部回路に使用される。内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０等に含まれた低耐圧素子の電源となる。内部電源電圧ＶＤＤＩＮＴの一部は、メインレギュレータ回路５０及びサブレギュレータ回路６０に帰還する。このように、メインレギュレータ回路５０及びサブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴの一部が帰還する負帰還増幅器を含んでいる。

電圧検知回路２０は、メインレギュレータ回路５０に接続されている。電圧検知回路２０は、メインレギュレータ回路５０から出力された内部電源電圧ＶＤＤＩＮＴが入力される。電圧検知回路２０は、内部電源電圧ＶＤＤＩＮＴを検知する。電圧検知回路２０は、モニタした内部電源電圧ＶＤＤＩＮＴが所定の電圧よりも大きくなった時は、ロジック回路４０に異常を出力する。ロジック回路４０は、異常をＳＰＩ等で外部のマイコン等へ通知する。

メインレギュレータ回路５０が正常の場合には、メインレギュレータ回路５０は、所定の電圧以下の内部電源電圧を生成する。メインレギュレータ回路５０がランダムハードウェハ故障した場合には、メインレギュレータ回路５０は、所定の電圧よりも大きい内部電源電圧ＶＤＤＩＮＴを出力する。よって、内部電源電圧ＶＤＤＩＮＴが所定の電圧よりも大きい異常の状態となる。

異常状態の場合には、自動で、サブレギュレータ回路６０に動作が切り替わる。そして、サブレギュレータ回路６０は、所定の電圧以下に抑えた内部電源電圧ＶＤＤＩＮＴになるように出力電圧ＶＤＤを生成する。これにより、内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０等の低耐圧素子の絶対最大定格以下の電圧に制限される。このように、サブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴを所定の電圧に抑えるクランプ手段となっている。

電圧検知回路２０は、メインレギュレータ回路５０が故障した場合に、内部電源電圧ＶＤＤＩＮＴの変化を検知する。メインレギュレータ回路５０が正常の場合に出力される内部電源電圧ＶＤＤＩＮＴは、異常の場合に、サブレギュレータ回路６０の動作により出力される内部電源電圧ＶＤＤＩＮＴよりも小さくなっている。よって、電圧検知回路２０は、サブレギュレータ回路６０が動作した場合の内部電源電圧ＶＤＤＩＮＴを検知する。これにより、電圧検知回路２０は、メインレギュレータ回路５０の故障による異常を検知する。そして、電圧検知回路２０は、ロジック回路４０に対して異常を出力する。ロジック回路４０は、外部に異常を通知する。

このように、本実施形態の電源回路２は、独立したレギュレータ回路を２つ有している。メインレギュレータ回路５０にランダムハードウェア故障(単一故障)が発生した場合でも、サブレギュレータ回路６０により、内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０の絶対最大定格以下の電圧に制限される。これにより、ロジック回路４０の故障を抑制し、ロジック回路４０の正常な動作を保証することができる。

実施形態２の電源回路２は、実施形態１の電源回路１に比べて、低耐圧素子の低電圧化に対応することができる。プロセスルールが微細化することにより、電源回路２は低電圧化する。低電圧化の程度は、電源回路２を構成する低耐圧素子の絶対最大定格、ロジック回路等の動作する電圧範囲及び動作スピードに依存する。

実施形態１のクランプ回路３０は、ダイオードクランプ構成やＭＯＳＦＥＴを用いたゲートクランプ構成となっている。このような構成の場合には、クランプ回路３０を構成する素子の特性のバラつきの影響により、クランプ回路３０が出力した内部電源電圧ＶＤＤＩＮＴのバラつきは比較的大きい。したがって、クランプ回路３０の場合には、低電圧化に対応させることが困難となる。

実施形態１では、通常動作の電圧設定が３．３［Ｖ］に対して、絶対最大定格を７．０［Ｖ］に設定している。このため、このような電圧設定に、クランプ回路３０を対応させることは比較的容易である。クランプ回路３０の出力に２０％の幅があっても、絶対最大定格７．０［Ｖ］以下に対応させることができる。

一方、プロセスルールの微細化により、低耐圧素子の絶対最大定格が低下したロジック回路４０にクランプ回路３０を対応させることは困難である。クランプ回路３０の出力の幅によって、絶対最大定格を超える可能性がある。

これに対して、本実施形態の電源回路２は、クランプ回路３０の代わりに、メインレギュレータ回路５０及びサブレギュレータ回路６０を有する構成としている。レギュレータ回路は、バラつきの少ない安定した出力をすることができる。よって、低耐圧素子の絶対最大定格が低下したロジック回路４０に対応させることができる。

次に、実施形態２に係る電源回路２の詳細を説明する。図６は、実施形態２に係る電源回路の詳細を例示したブロック図である。図６に示すように、本実施形態の電源回路２は、メインレギュレータ回路５０、サブレギュレータ回路６０、過電圧検知回路２１、低電圧検知回路２２、及び、抵抗Ｒ２１〜Ｒ２８を含んでいる。メインレギュレータ回路５０は、演算増幅器５１及び出力トランジスタ５２を含んでいる。サブレギュレータ回路６０は、演算増幅器６１及び出力トランジスタ６２を含んでいる。電圧検知回路２０は、過電圧検知回路２１と、低電圧検知回路２２と、を有している。

サブレギュレータ回路６０において、演算増幅器６１の正側の電極端子には、入力電圧ＶＩＮが接続されている。演算増幅器６１の負側の電源端子は、接地されている。＋入力端子には、基準電圧Ｖｒｅｆ２１が接続されている。基準電圧Ｖｒｅｆ２１は、例えば、図示しない基準電圧生成回路から供給される。

演算増幅器６１の−入力端子には、メインレギュレータ回路５０が出力した内部電源ＶＤＤＩＮＴの一部が接続されている。演算増幅器６１の出力は、出力トランジスタ６２のゲートに接続されている。

出力トランジスタ６２の入力側は、入力電圧ＶＩＮに接続されている。出力トランジスタ６２のゲートは、サブレギュレータ回路６０の演算増幅器６１の出力に接続されている。出力トランジスタ６２の出力側は、メインレギュレータ回路５０の出力トランジスタ５２の入力側に接続されている。

メインレギュレータ回路５０において、演算増幅器５１の正側の電極端子は、入力電圧ＶＩＮに接続されている。演算増幅器５１の負側の電源端子は接地されている。＋入力端子には、基準電圧Ｖｒｅｆ２２が接続されている。基準電圧Ｖｒｅｆ２２は、例えば、図示しない基準電圧生成回路から供給される。

演算増幅器５１の−入力端子には、メインレギュレータ回路５０が出力した内部電源ＶＤＤＩＮＴの一部が接続されている。演算増幅器５１の出力は、出力トランジスタ５２のゲートに接続されている。

出力トランジスタ５２の入力側は、出力トランジスタ６２の出力側が接続されている。これにより、出力トランジスタ５２の入力側には、出力電圧ＶＤＤが入力されている。出力トランジスタ５２のゲートは、メインレギュレータ回路５０の演算増幅器５１の出力に接続されている。出力トランジスタ５２の出力側は、ロジック回路４０等を含む内部回路に接続されている。これにより、ロジック回路４０等は、内部電源電圧ＶＤＤＩＮＴを供給される。

また、出力トランジスタ５２の出力側は、所定の抵抗Ｒ２１及び抵抗Ｒ２２を介して、接地されている。抵抗Ｒ２１と抵抗Ｒ２２との間の接点Ｎ２１に、演算増幅器５１の−入力端子が接続されている。これにより、出力トランジスタ５２の出力は、フィードバック抵抗Ｒ２１及びＲ２２を介して演算増幅器５１に帰還する。また、接点Ｎ２１は、スイッチＳＷ２１及び抵抗Ｒ２３を介して接地されている。

さらに、出力トランジスタ５２の出力側は、所定の抵抗Ｒ２４及び抵抗Ｒ２５を介して、接地されている。抵抗Ｒ２４と抵抗Ｒ２５との間の接点Ｎ２２に、演算増幅器６１の−入力端子が接続されている。これにより、出力トランジスタ５２の出力は、フィードバック抵抗Ｒ２４及びＲ２５を介して演算増幅器６１に帰還する。

サブレギュレータ回路６０における演算増幅器６１の−入力端子及びメインレギュレータ回路５０における演算増幅器５１の−入力端子に内部電源電圧ＶＤＤＩＮＴの一部が戻る負帰還増幅回路となっている。このように、電源回路２は、２つのレギュレータ回路が直列接続となる構成（従属接続）であり、メインレギュレータ回路５０に、機能安全を考慮したサブレギュレータ回路６０を追加した構成となっている。そして、メインレギュレータ回路５０及びサブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴをフィードバックする構成となっている。サブレギュレータ回路６０と、メインレギュレータ回路５０とは、独立した構成とする。すなわち、例えば、使用される基準電圧Ｖｒｅｆ２１及びＶｒｅｆ２２、並びに、基準電流等は別の独立した回路で動作するように設計されている。

通常動作時においては、サブレギュレータ回路６０は動作しない。よって、出力トランジスタ６２は、フルオン（Ｆｕｌｌ ＯＮ）状態となる。これにより、電源回路２は、メインレギュレータ回路５０のみで動作する。電源回路２は、所定の電圧の内部電源電圧ＶＤＤＩＮＴを生成する。

一方、メインレギュレータ回路５０に故障が発生した場合には、自動で、サブレギュレータ回路６０に切り替わる。サブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴをロジック回路４０等に含まれた低耐圧素子の絶対最大定格以下の電圧に制限させる。

メインレギュレータ回路５０の故障としては、例えば、出力トランジスタ５２がＯＮ固着した場合、フィードバック抵抗Ｒ２１〜Ｒ２２の一部が接地側とショートした場合が挙げられる。このような故障の場合には、内部電源電圧ＶＤＤＩＮＴは上昇する。しかしながら、内部電源電圧ＶＤＤＩＮＴが、サブレギュレータ回路６０の設定電圧になると、サブレギュレータ回路６０が動作する。そして、内部電源ＶＤＤＩＮＴは、絶対最大定格以下の電圧に抑えられる。よって、電源回路２から出力される内部電源ＶＤＤＩＮＴは、ロジック回路４０が正常な動作を行う電圧レベルに保たれる。

メインレギュレータ回路５０は、入力電圧ＶＩＮに対し、以下の（２）式で示される内部電源電圧ＶＤＤＩＮＴを出力する。

ＶＤＤＩＮＴ＝Ｖｒｅｆ２２・（Ｒ２１＋Ｒ２２）／Ｒ２２ （２）

サブレギュレータ回路６０は、入力電圧ＶＩＮに対し、以下の（３）式で示される内部電源電圧ＶＤＤＩＮＴを出力する。

ＶＤＤＩＮＴ＝Ｖｒｅｆ２１・（Ｒ２４＋Ｒ２５）／Ｒ２５ （３）

メインレギュレータ回路５０が出力する内部電源電圧ＶＤＤＩＮＴと、サブレギュレータ回路６０が出力する出力電圧ＶＤＤとは、以下の関係とする。

メインレギュレータ回路５０が出力する電圧レベル＜サブレギュレータ回路６０が出力する電圧レベル＜低耐圧素子の絶対最大定格の電圧 （４）

メインレギュレータ回路５０を構成する演算増幅器５１、出力トランジスタ５２、基準電圧回路、出力フィードバック抵抗Ｒ２１及びＲ２２に、単一故障が発生しても、内部電源電圧ＶＤＤＩＮＴは、サブレギュレータ回路６０によって制限される。これにより、内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０で含まれた低耐圧素子の絶対最大定格以下に抑えられる。

また、サブレギュレータ回路６０も、内部電源電圧ＶＤＤＩＮＴをフィードバックする負帰還増幅回路で構成している。よって、サブレギュレータ回路６０が動作した時も、サブレギュレータ回路６０は、バラつきが抑えられた内部電源電圧ＶＤＤＩＮＴを出力することができる。

低電圧検知回路２２は、出力トランジスタ５２の出力側に所定の抵抗Ｒ２６を介して接続されている。出力トランジスタ５２の出力側は、所定の抵抗Ｒ２６〜抵抗Ｒ２８を含むラダー抵抗を介して接地されている。抵抗Ｒ２６と抵抗Ｒ２７との間の接点Ｎ２３に、低電圧検知回路２２が接続されている。低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴを検知する。低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴが所定の電圧よりも小さい異常を検知した場合に、ロジック回路４０に対して異常を出力する。ロジック回路４０は、当該異常をＳＰＩで外部のマイコン等へ通知する。

また、過電圧検知回路２１は、出力トランジスタ５２の出力側に所定の抵抗Ｒ２６及びＲ２７を介して接続されている。抵抗Ｒ２７と抵抗Ｒ２８との間の接点Ｎ２４に、過電圧検知回路２１が接続されている。過電圧検知回路２１は、内部電源電圧ＶＤＤＩＮＴを検知する。過電圧検知回路２１は、内部電源電圧ＶＤＤＩＮＴが所定の電圧よりも大きい異常を検知した場合に、ロジック回路４０に対して異常を出力する。ロジック回路４０は、当該異常をＳＰＩで外部のマイコン等へ通知する。

具体的には、過電圧検知回路２１及び低電圧検知回路２２は、例えば、コンパレータ回路を含んでいる。例えば、過電圧検知回路２１及び低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴを、抵抗Ｒ２６〜Ｒ２８によって分割する。そして、分割した内部電源電圧ＶＤＤＩＮＴを基準電圧で比較する。内部電源電圧ＶＤＤＩＮＴが所定の電圧になった時に、コンパレータ回路の出力が反転する。過電圧検知回路２１及び低電圧検知回路２２は、出力の反転をロジック回路４０へ出力する。なお、電圧検知回路２０の基準電圧は、レギュレータ回路１０の基準電圧と独立した基準電圧生成回路から供給されることが好ましい。

図７は、実施形態２に係る電源回路において、電圧設定範囲を例示した図である。図７に示すように、内部電源電圧ＶＤＤＩＮＴが、ロジック回路４０の正常動作範囲内になるように、メインレギュレータ回路５０が出力する内部電源電圧ＶＤＤＩＮＴ、サブレギュレータ回路６０が動作する電圧範囲、過電圧検知回路２１及び低電圧検知回路２２の検知範囲を設定する。

ロジック回路４０の正常動作範囲は、例えば、２．００［Ｖ］〜４．００［Ｖ］である。そこで、まず、ロジック回路４０が正常に動作するように、メインレギュレータ回路５０が出力する内部電源電圧ＶＤＤＩＮＴを設定する。メインレギュレータ回路５０の内部電源ＶＤＤＩＮＴを、３．３０［Ｖ］±３％と設定すれば、メインレギュレータ回路５０が出力する内部電源電圧ＶＤＤＩＮＴは、例えば、３．２１［Ｖ］〜３．３９［Ｖ］の電圧範囲となる。メインレギュレータ回路５０が正常に動作している場合には、ロジック回路４０も正常に動作することができる。一方、メインレギュレータ回路５０の電圧範囲の上限の値を第３電位とすると、内部電源電圧ＶＤＤＩＮＴが、第３電圧よりも大きい場合は、メインレギュレータ回路５０が異常の場合である。

次に、サブレギュレータ回路６０が動作する電圧範囲を設定する。ロジック回路４０の正常動作範囲は、２．００［Ｖ］〜４．００［Ｖ］であるので、サブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴを、４．００［Ｖ］以下に抑えるように設定される。例えば、サブレギュレータ回路６０が動作する内部電源電圧ＶＤＤＩＮＴを、３．８５［Ｖ］±３％と設定すれば、サブレギュレータ回路６０は、内部電源ＶＤＤＩＮＴを、３．７４［Ｖ］〜３．９７［Ｖ］の電圧範囲となるように出力する。サブレギュレータ回路６０の電圧範囲の上限値を第４電位とすると、メインレギュレータ回路５０が異常の場合には、サブレギュレータ回路６０は、第４電圧以下に抑えた内部電源電圧ＶＤＤＩＮＴになるように出力電圧を生成する。第４電圧は、第３電圧よりも大きい電圧である。

よって、メインレギュレータ回路５０に故障が発生しても、内部電源電圧ＶＤＤＩＮＴを、ロジック回路４０の絶対最大定格以下の電圧に抑えることができる。

また、サブレギュレータ回路６０は、メインレギュレータ回路５０が正常に動作している場合の内部電源電圧ＶＤＤＩＮＴよりも大きい電圧で動作を開始するように設定する。例えば、メインレギュレータ回路５０の内部電源電圧ＶＤＤＩＮＴは、３．２１［Ｖ］〜３．３９［Ｖ］の電圧範囲である。また、サブレギュレータ回路６０の内部電源電圧ＶＤＤＩＮＴは、３．７４［Ｖ］〜３．９７［Ｖ］の電圧範囲である。よって、メインレギュレータ回路５０が正常に動作している場合に、メインレギュレータ回路５０が出力する第３電圧以下の内部電源電圧ＶＤＤＩＮＴは、メインレギュレータ回路５０が異常の場合に、サブレギュレータ回路６０の動作により出力される内部電源電圧ＶＤＤＩＮＴよりも小さい。

過電圧検知回路２１は、メインレギュレータ回路５０の内部電源電圧ＶＤＤＩＮＴよりも大きい電圧で検知するように設定する。例えば、過電圧検知電圧を、３．５５［Ｖ］とし、３．４０［Ｖ］〜３．７０［Ｖ］を検知範囲とする。メインレギュレータ回路５０の故障により、内部電源電圧ＶＤＤＩＮＴが上昇した場合には、過電圧検知回路２１は、内部電源電圧ＶＤＤＩＮＴの異常を検知し、ロジック回路４０へ異常状態を出力する。ロジック回路４０は、ＳＰＩ等を用いて、外部のマイコン等に異常を通知する。

低電圧検知回路２２は、メインレギュレータ回路５０の内部電源電圧ＶＤＤＩＮＴよりも小さい電圧で検知するように設定する。例えば、低電圧検知電圧を、２．８５［Ｖ］と設定し、２．７０［Ｖ］〜３．００［Ｖ］を検知範囲とする。低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴの異常を検知し、ロジック回路４０へ異常を出力する。ロジック回路４０は、ＳＰＩ等を用いて、外部のマイコン等に異常を通知する。

また、プロセスの微細化により、さらに、低耐圧素子の絶対最大定格が下がる場合は、過電圧検知回路２１及び低電圧検知回路２２だけでなく、内部電源電圧を検知するＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）２３等を用いて、内部電源電圧ＶＤＤＩＮＴの電圧診断を行ってもよい。これにより、故障時の検知電圧範囲を細かく設定することができる。

サブレギュレータ回路６０のランダムハードウェハ故障においては、サブレギュレータ回路６０の状態を定期的に検知することによって検出することができる。例えば、図６に示すように、スイッチＳＷ２１を用いて、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）等による手法を用いる。そうすると、フィードバック抵抗Ｒ２１〜Ｒ２３は、メインレギュレータ回路５０が生成する内部電源電圧ＶＤＤＩＮＴを、所定の電圧よりも大きくすることが可能な可変抵抗となる。これにより、メインレギュレータ回路５０における演算増幅器５１の電圧レベルを変更させる（上昇させる）。このようにすることで、サブレギュレータ回路６０を動作させ、演算増幅器６１の電圧状態を過電圧検知回路２１、低電圧検知回路２２及びＡＤＣ２３による電圧診断等で診断することができる。

または、サブレギュレータ回路６０に、演算増幅器６１の電流を検知する電流検知回路２４を設け、電流検知回路２４によって、サブレギュレータ回路６０の故障を検知してもよい。電流検知回路２４は、サブレギュレータ回路６０の故障時には、ロジック回路４０を介して異常を通知する。

次に、本実施形態の効果を説明する。
本実施形態の電源回路２は、内部電源電圧ＶＤＤＩＮＴを所定の電圧以下に抑えることを目的としたサブレギュレータ回路６０を備えている。よって、内部電源電圧ＶＤＤＩＮＴを安定化させ、ロジック回路４０等の負荷回路の正常な動作を保証することができる。

サブレギュレータ回路６０が動作する電圧範囲を、メインレギュレータ回路５０の正常時に出力する内部電源電圧ＶＤＤＩＮＴよりも大きい値としている。よって、メインレギュレータ回路５０にランダムハードウェア故障が発生した場合に、内部電源電圧ＶＤＤＩＮＴを、確実に、所定の電圧以下に抑えることができる。

また、サブレギュレータ回路６０の動作時に出力される内部電源電圧ＶＤＤＩＮＴは、ロジック回路４０に含まれた低耐圧素子の絶対最大定格以下の電圧に設定されている。よって、故障時においても、ロジック回路４０を正常に動作させることができる。

過電圧検知回路２１及び低電圧検知回路２２は、異常を検知した場合に、ロジック回路４０に対して異常を出力し、ロジック回路４０は、外部に異常を通知する。よって、機能安全を考慮した異常の通知を行うことができる。

メインレギュレータ回路５０及びサブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴの一部が帰還する負帰還増幅器を含んでいる。これにより、内部電源電圧ＶＤＤＩＮＴのバラつきを抑制し、内部電源電圧ＶＤＤＩＮＴの安定性を向上させることができる。

ＢＩＳＴ等の手法を用いることによって、サブレギュレータ回路６０の故障の発生を検出することができる。例えば、実施形態１におけるクランプ回路３０の故障を検出する構成としては、例えば、クランプ回路３０自体を冗長にして故障率を下げることが挙げられる。しかしながら、この場合には、搭載させるチップ上に占める面積が大きくなる。これに対して、本実施形態の電源回路２では、サブレギュレータ回路６０はそのまま使用できるので、チップ上に占める面積を増大する必要がない。また、ＢＩＳＴ等の手法を用いれば、故障の検出を、電源回路２の動作中に行うことができる。

過電圧検知回路２１、低電圧検知回路２２に加えて、ＡＤＣ２３による電圧診断及び電流検知回路２４によって異常を検知することができる。これにより、メインレギュレータ回路５０及びサブレギュレータ回路６０の故障を検出することができる。

サブレギュレータ回路６０及びメインレギュレータ回路５０は、独立な回路で構成されている。また、各レギュレータ回路及び電圧検知回路２０に用いられる基準電圧は、独立とされている。これにより、メインレギュレータ回路５０に、ランダムハードウェア故障が発生しても、サブレギュレータ回路６０は、ロジック回路４０が正常に動作する内部電源電圧ＶＤＤＩＮＴを出力することができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。

（実施形態３）
次に、実施形態３を説明する。図８は、実施形態３に係る電源回路を例示したブロック図である。図８に示すように、電源回路３は、メインレギュレータ回路５０、サブレギュレータ回路６０、過電圧検知回路２１、低電圧検知回路２２、及び、抵抗Ｒ３１〜Ｒ３９を含んでいる。メインレギュレータ回路５０は、演算増幅器５１及び出力トランジスタ５２を含んでいる。サブレギュレータ回路６０は、演算増幅器６１、出力トランジスタ６２、検知トランジスタ６３及び過電流検知回路２５を有している。

サブレギュレータ回路６０において、演算増幅器６１の正側の電極端子には入力電圧ＶＩＮが接続されている。演算増幅器６１の負側の電源端子は接地されている。演算増幅器６１の＋入力端子には、基準電圧Ｖｒｅｆ３１が接続されている。基準電圧Ｖｒｅｆ３１は、例えば、図示しない基準電圧生成回路から供給される。

演算増幅器６１の−入力端子には、メインレギュレータ回路５０が出力した内部電源ＶＤＤＩＮＴの一部が接続されている。演算増幅器６１の出力は、出力トランジスタ６２のゲート及び検知トランジスタ６３のゲートに接続されている。

出力トランジスタ６２及び検知トランジスタ６３は、例えば、ＰＭＯＳトランジスタである。出力トランジスタ６２の入力側は、入力電圧ＶＩＮに接続されている。出力トランジスタ６２のゲートは、サブレギュレータ回路６０の演算増幅器６１の出力に接続されている。出力トランジスタ６２の出力側は、メインレギュレータ回路５０における出力トランジスタ５２の入力側に接続されている。

検知トランジスタ６３の入力側は、入力電圧ＶＩＮに接続されている。検知トランジスタ６３のゲートは、サブレギュレータ回路６０の演算増幅器６１の出力に接続されている。検知トランジスタ６３の出力側は、過電流検知回路２５に接続されている。

メインレギュレータ回路５０において、演算増幅器５１の正側の電極端子には入力電圧ＶＩＮが接続されている。演算増幅器５１の負側の電源端子は接地されている。演算増幅器５１の＋入力端子には、基準電圧Ｖｒｅｆ３２が接続されている。基準電圧Ｖｒｅｆ３２は、例えば、図示しない基準電圧生成回路から供給される。

演算増幅器５１の−入力端子には、メインレギュレータ回路５０が出力した内部電源電圧ＶＤＤＩＮＴの一部が接続されている。演算増幅器５１の出力は、出力トランジスタ５２のゲートに接続されている。

出力トランジスタ５２の入力側は、出力トランジスタ６２の出力側が接続されている。これにより、出力トランジスタ５２の入力側には、出力電圧ＶＤＤが入力される。出力トランジスタ５２のゲートは、メインレギュレータ回路５０の演算増幅器５１の出力に接続されている。出力トランジスタ５２の出力側は、ロジック回路４０等の内部回路に接続されている。これにより、ロジック回路４０等は、内部電源電圧ＶＤＤＩＮＴが供給されている。

また、出力トランジスタ５２の出力側は、所定の抵抗Ｒ３１及び抵抗Ｒ３２を介して、接地されている。抵抗Ｒ３１と抵抗Ｒ３２との間の接点Ｎ３１に、演算増幅器５１の−入力端子が接続されている。また、接点Ｎ３１は、スイッチＳＷ３１及び抵抗Ｒ３３を介して接地されている。

さらに、出力トランジスタ５２の出力側は、所定の抵抗Ｒ３４〜抵抗Ｒ３８を介して、接地されている。抵抗Ｒ３４〜抵抗Ｒ３５と、抵抗Ｒ３６〜抵抗Ｒ３８との間の接点Ｎ３２に、演算増幅器６１の−入力端子が接続されている。

低電圧検知回路２２は、出力トランジスタ５２の出力側に所定の抵抗Ｒ３４を介して接続されている。出力トランジスタ５２の出力側は、所定の抵抗Ｒ３４〜抵抗Ｒ３８を含むラダー抵抗を介して接地されている。抵抗Ｒ３４と抵抗Ｒ３５との間の接点Ｎ３３に、低電圧検知回路２２が接続されている。低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴを検知する。低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴが所定の電圧よりも小さい異常を検知した場合に、ロジック回路４０に対して、異常を出力する。ロジック回路４０は、当該異常をＳＰＩで外部のマイコン等へ通知する。また、抵抗Ｒ３４と並列にスイッチＳＷ３１及び抵抗Ｒ３９が接続されている。

過電圧検知回路２１は、出力トランジスタ５２の出力側に所定の抵抗Ｒ３４〜Ｒ３６を介して接続されている。抵抗Ｒ３６と抵抗Ｒ３７との間の接点Ｎ３４に、過電圧検知回路２１が接続されている。過電圧検知回路２１は、内部電源電圧ＶＤＤＩＮＴを検知する。過電圧検知回路２１は、内部電源電圧ＶＤＤＩＮＴが所定の電圧よりも大きい異常を検知した場合に、ロジック回路４０に対して、異常を出力する。

過電圧検知回路２１及び低電圧検知回路２２は、例えば、コンパレータ回路を含んでいる。例えば、過電圧検知回路２１及び低電圧検知回路２２は、内部電源電圧ＶＤＤＩＮＴを、抵抗Ｒ３４〜Ｒ３８によって分割する。そして、分割した内部電源電圧ＶＤＤＩＮＴを基準電圧で比較する。内部電源電圧ＶＤＤＩＮＴが所定の電圧になった時に、コンパレータ回路の出力が反転する。過電圧検知回路２１及び低電圧検知回路２２は、出力の反転を、ロジック回路４０へ出力する。なお、過電圧検知回路２１等用の基準電圧は、メインレギュレータ回路５０等の基準電圧と独立した基準電圧生成回路から供給されることが好ましい。

フィードバック抵抗Ｒ３１〜Ｒ３８は、メインレギュレータ回路５０が生成する内部電源電圧ＶＤＤＩＮＴを、サブレギュレータ回路６０が生成する出力電圧よりも大きくすることが可能な可変抵抗となっている。したがって、スイッチＳＷ３１及びＳＷ３２を用いたＢＩＳＴ等の手法により、メインレギュレータ回路５０及びサブレギュレータ回路６０が出力する内部電源電圧ＶＤＤＩＮＴを反転させることができる。

図９は、実施形態３に係る電源回路において、ＢＩＳＴ時の電圧設定範囲を例示した図である。図９に示すように、ＢＩＳＴ時において、メインレギュレータ回路５０の内部電源ＶＤＤＩＮＴを、３．６０［Ｖ］±３％と設定すれば、メインレギュレータ回路５０が出力する内部電源電圧ＶＤＤＩＮＴは、例えば、３．４９［Ｖ］〜３．７１［Ｖ］の電圧範囲となる。サブレギュレータ回路６０の内部電源ＶＤＤＩＮＴを、３．３０［Ｖ］±３％と設定すれば、サブレギュレータ回路６０が出力する内部電源電圧ＶＤＤＩＮＴは、例えば、３．２０［Ｖ］〜３．４０［Ｖ］の電圧範囲となる。

このように、ＢＩＳＴ等の手法により、メインレギュレータ回路５０と、サブレギュレータ回路６０とが出力する内部電源電圧ＶＤＤＩＮＴを、それぞれ変化させ、これにより、容易に、サブレギュレータ回路６０の故障を検知することができる。よって、集積回路のさらなる微細化等により絶対最大定格が低電圧化となった場合でも、ＢＩＳＴ等の手法により、サブレギュレータ回路６０の故障を検知することができる。

次に、本実施形態の効果を説明する。
本実施形態では、フィードバック抵抗Ｒ３１〜Ｒ３８は可変抵抗となっている。よって、各レギュレータ回路が出力する内部電源電圧ＶＤＤＩＮＴを逆転させることにより、サブレギュレータ回路６０の故障を検出することができる。

また、過電圧検知回路２１及び低電圧検知回路２２により、内部電源電圧ＶＤＤＩＮＴを比較するときに使用するラダー抵抗Ｒ３４〜Ｒ３８を、サブレギュレータ回路６０のフィードバック抵抗と共有してもよい。すなわち、電圧検知回路２１及び２２は、ラダー抵抗Ｒ３４〜Ｒ３８を介して、内部電源電圧ＶＤＤＩＮＴを検知し、サブレギュレータ回路６０は、内部電源電圧ＶＤＤＩＮＴの一部がラダー抵抗Ｒ３４〜Ｒ３８を介して帰還するようにしてもよい。この場合には、電源回路３が占めるチップ上の面積を縮小させることができる。

サブレギュレータ回路６０は、検知トランジスタ６３の出力から過電流を検知する過電流検知回路２５を含んでいる。これにより、サブレギュレータ回路６０に故障が発生しても、それを検知し、短絡及び地絡等を回避することができる。

また、出力トランジスタ５２及び６２は、ＰＭＯＳの構成となっていてもよい。したがって、実施形態１〜３で示したように、出力トランジスタ５２及び６２は、ＮＭＯＳでも、ＰＭＯＳでもよく、レギュレータ回路に一般的なトランジスタを用いることができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１、２、３ 電源回路
１０ レギュレータ回路
１１ 演算増幅器
１２ 出力トランジスタ
２０ 電圧検知回路
２１ 過電圧検知回路
２２ 低電圧検知回路
２３ ＡＤＣ
２４ 電流検知回路
２５ 過電流検知回路
３０ クランプ回路
４０ ロジック回路
５０ メインレギュレータ回路
５１ 演算増幅器
５２ 出力トランジスタ
６０ サブレギュレータ回路
６１ 演算増幅器
６２ 出力トランジスタ
６３ 検知トランジスタ
１００ 電源回路
１１０ レギュレータ回路
１２０ 電圧検知回路
１４０ ロジック回路

Claims (8)

1. 入力された入力電圧を用いて出力電圧を生成するサブレギュレータ回路と、
   前記出力電圧を用いて内部電源電圧を生成するメインレギュレータ回路と、
   前記内部電源電圧を検知する電圧検知回路と、
   を備え、
   前記メインレギュレータ回路は、第１負帰還増幅器と、前記第１負帰還増幅器の出力がゲートに接続され、前記入力電圧が入力側に接続された第１出力トランジスタとを含み、
   前記サブレギュレータ回路は、第２負帰還増幅器と、前記第２負帰還増幅器の出力がゲートに接続され、前記第１出力トランジスタの出力が入力側に接続された第２出力トランジスタとを含み、
   前記第１出力トランジスタの出力は、第１フィードバック抵抗を介して前記第１負帰還増幅器に帰還し、
   前記第１出力トランジスタの出力は、第２フィードバック抵抗を介して前記第２負帰還増幅器に帰還し、
   前記第１フィードバック抵抗及び前記第２フィードバック抵抗は、前記第１出力トランジスタの出力に接続され、
   前記サブレギュレータ回路は、前記内部電源電圧が所定の第３電圧よりも大きい第３異常の場合に、前記第３電圧よりも大きい第４電圧以下に抑えた前記内部電源電圧になるように前記出力電圧を生成し、前記メインレギュレータ回路は、前記第４電圧以下の前記内部電源電圧で動作するロジック回路に対して前記内部電源電圧を出力し、
   前記電圧検知回路は、前記第３異常を検知した場合に、前記ロジック回路に対して、前記第３異常を出力し、前記ロジック回路は、外部に前記第３異常を通知し、
   前記サブレギュレータ回路は、前記内部電源電圧が前記第３電圧以下の場合には、前記入力電圧を用いて前記出力電圧を生成し、前記メインレギュレータ回路は、前記第３電圧以下の前記内部電源電圧を生成し、前記メインレギュレータ回路が第３電圧以下の前記内部電源電圧を生成する正常の場合の前記内部電源電圧は、前記第３異常の場合の前記内部電源電圧よりも小さい、
   電源回路。
2. 前記第３異常の場合に前記第４電圧以下に抑えた前記内部電源電圧は、前記ロジック回路に含まれた低耐圧素子の絶対最大定格以下である、
   請求項１に記載の電源回路。
3. 前記電圧検知回路は、過電圧検知回路と、低電圧検知回路と、を有し、
   前記過電圧検知回路は、前記第３異常を検知した場合に、前記ロジック回路に対して、前記第３異常を出力し、
   前記低電圧検知回路は、前記内部電源電圧が所定の第５電圧よりも小さい第４異常を検知した場合に、前記ロジック回路に対して、前記第４異常を出力する、
   請求項１に記載の電源回路。
4. 前記サブレギュレータ回路は、前記第２負帰還増幅器の電流を検知する電流検知回路を含む、
   請求項１に記載の電源回路。
5. 前記サブレギュレータ回路は、
   前記第２負帰還増幅器の出力がゲートに接続された検知トランジスタと、
   前記検知トランジスタの出力から過電流を検知する過電流検知回路と、
   を含む、
   請求項１に記載の電源回路。
6. 前記第１負帰還増幅器に用いられる基準電圧と、前記第２負帰還増幅器に用いられる基準電圧とは、独立した、
   請求項１に記載の電源回路。
7. 前記内部電源電圧を検知するＡＤＣをさらに備えた、
   請求項１に記載の電源回路。
8. 前記第２フィードバック抵抗は、ラダー抵抗であり、
   前記電圧検知回路は、前記ラダー抵抗を介して、前記内部電源電圧を検知する、
   請求項１に記載の電源回路。

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