JP7315445B2 - 電源装置 - Google Patents

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Description

本発明は、電源装置に関する。
従来、ＬＤＯ（Low Drop Out）と呼ばれる電源回路が知られている。ＬＤＯは、低い入出力間電位差でも動作可能なリニアレギュレータである。
また、従来、複数のＤＣ／ＤＣコンバータを備えるＰＭＩＣ（パワーマネジメントＩＣ）が知られており、ＰＭＩＣにはＬＤＯを内蔵するものがあった。ＬＤＯの出力電圧は、ＰＭＩＣの外部に配置されるセンサ等の負荷に供給される。
特開２０１９－１６８７５５号公報（第３図）
しかしながら、ＬＤＯがＰＭＩＣに内蔵されると、ＬＤＯと、上記センサ等の負荷との間の配線長が長くなる。これにより、配線のインピーダンスが高くなり、外来ノイズの影響を受けやすい。
上記状況に鑑み、本発明は、ＬＤＯと負荷との間への外来ノイズの影響を抑える構成を効果的に実現できる電源装置を提供することを目的とする。
上記目的を達成するために本発明の一態様に係る電源装置は、当該電源装置の外部に配置されるＬＤＯ（Low Drop Out）を外部接続可能なイネーブル端子を有し、前記イネーブル端子から出力するイネーブル信号により前記ＬＤＯの起動・停止制御を行う構成としている（第１の構成）。
また、上記第１の構成において、前記ＬＤＯの出力電圧を入力可能な帰還端子と、前記帰還端子の電圧に基づく電圧と、第１基準電圧とを比較して、第１過電圧検出信号を出力する第１コンパレータと、前記帰還端子の電圧に基づく電圧と、第２基準電圧とを比較して、第１低電圧検出信号を出力する第２コンパレータと、を有する過電圧／低電圧検出部と、を有することとしてもよい（第２の構成）。
また、上記第２の構成において、前記第１過電圧検出信号に基づく信号と、前記第１低電圧検出信号に基づく信号とが入力されるＯＲ回路を含み、前記ＯＲ回路の出力に基づいてフラグ信号を出力するパワーグッド部を有することとしてもよい（第３の構成）。
また、上記第３の構成において、前記イネーブル信号の立ち上がり前と立ち上がり後のそれぞれでの前記第１過電圧検出信号のレベルの組み合わせに基づき、前記第１過電圧検出信号および前記第１低電圧検出信号に対してマスク処理を行うか否かを判定するマスク部を有することとしてもよい（第４の構成）。
また、上記第３または第４の構成において、少なくとも１つの電源回路を有し、前記電源回路により生成される第２過電圧検出信号および第２低電圧検出信号も前記ＯＲ回路に入力されることとしてもよい（第５の構成）。
また、上記第２から第５のいずれかの構成において、モード設定端子を有し、前記過電圧／低電圧検出部は、前記モード設定端子の設定に応じて、前記帰還端子の電圧を分圧する抵抗分圧比を切り替えて分圧後の電圧を前記第１コンパレータおよび前記第２コンパレータに入力させることとしてもよい（第６の構成）。
また、上記第１から第６のいずれかの構成において、少なくとも２つの電源回路と、前記電源回路により生成される第３低電圧検出信号が入力されるＮＯＲ回路と、前記電源回路においてソフトスタート信号が最終電圧に達したかを示すソフトスタート検出信号が入力される第１ＡＮＤ回路と、前記ＮＯＲ回路の出力と前記第１ＡＮＤ回路の出力とが入力される第２ＡＮＤ回路と、を含むロジック部と、を有し、前記第２ＡＮＤ回路の出力に基づき前記イネーブル信号が生成されることとしてもよい（第７の構成）。
また、上記第１から第７のいずれかの構成において、平面視で矩形状の電源装置であり、
第１辺と、前記第１辺と対向する第２辺と、第３辺と、前記第３辺と対向する第４辺と、を有し、前記イネーブル端子は、前記第４辺における前記第１辺側の端部に配置され、当該電源装置の電源電圧が印加可能な電源端子は、前記第２辺における前記第３辺側に配置されることとしてもよい（第８の構成）。
また、上記第２から第６のいずれかの構成において、平面視で矩形状の電源装置であり、第１辺と、前記第１辺と対向する第２辺と、第３辺と、前記第３辺と対向する第４辺と、を有し、前記イネーブル端子は、前記第４辺に配置され、前記帰還端子は、前記第３辺に配置されることとしてもよい（第９の構成）。
また、上記第１から第９のいずれかの構成において、平面視で矩形状の電源装置であり、ＤＣ／ＤＣコンバータを含み、第１辺と、前記第１辺と対向する第２辺と、第３辺と、前記第３辺と対向する第４辺と、を有し、電源電圧が入力される電源端子、グランド端子、前記ＤＣ／ＤＣコンバータに含まれる上側トラジスタと下側トランジスタとが接続されるノードに接続されるスイッチング端子、帰還電圧が入力される帰還電圧端子、内部電圧が出力されるＶＲＥＧ端子、および、ブートストラップ用のブートコンデンサが接続可能なＢＯＯＴ端子は、前記第１辺、前記第２辺および前記第３辺の少なくともいずれかに配置され、前記第４辺には、それ以外の端子のみが配置されることとしてもよい。
本発明の電源装置によれば、ＬＤＯと負荷との間への外来ノイズの影響を抑える構成を効果的に実現できる。
ＰＭＩＣの外部端子構成を示す図である。 ＰＭＩＣの内部構成を示すブロック図である。 ＰＭＩＣから電源を供給されるＣＭＯＳセンサを示す図である。 ＰＭＩＣにおける発振器の構成例を要部的に示す図である。 ＳＳＣＧ端子にコンデンサを外部接続した場合の発振器の起動動作を示すタイミングチャートである。 ＰＭＩＣにおける第１ＤＣ／ＤＣコンバータの構成を要部的に示す図である。 ＰＭＩＣにおける第２ＤＣ／ＤＣコンバータまたは第３ＤＣ／ＤＣコンバータの構成を要部的に示す図である。 ＩＣ外部のＬＤＯに関連するＰＭＩＣにおける構成を要部的に示す図である。 立上げシーケンスの一例を示すタイミングチャートである。 図９に示した立上げシーケンスに対応した立下げシーケンスを示すタイミングチャートである。 図８のＰＭＩＣの構成において、外付けのＬＤＯを仮に使用しない場合を示す図である。 図８に示すＰＭＩＣの構成の一変形例を示す図である。 過電圧／低電圧検出信号のマスク判定を表す表である。 図１２の構成における立上げシーケンスを示すタイミングチャートである。 ＬＤＯの使用形態の一例を示す図である。 ＬＤＯの使用形態の別の一例を示す図である。 ＭＯＤＥ０～ＭＯＤＥ２端子によるモード設定に応じた設定内容の一例を示す表である。 ＰＭＩＣを上方から視た平面図である。 基板上のレイアウト例を概略的に示す平面図である。
以下に本発明の例示的な実施形態について図面を参照して説明する。ここでは、電源装置の一例として、ＰＭＩＣ（パワーマネジメントＩＣ）について説明する。
＜１．ＰＭＩＣの全体構成＞
図１は、本発明の例示的な実施形態に係るＰＭＩＣ１の外部端子構成を示す図である。図２は、ＰＭＩＣ１の内部構成を示すブロック図である。ＰＭＩＣ１は、車載用のＣＭＯＳセンサ（ＣＭＯＳカメラ）に電源を供給するＩＣである。
ＰＭＩＣ１は、外部との電気的接続を確立するための外部端子として、ＶＣＣ端子、ＥＮ端子、ＳＳＣＧ端子、ＲＴ端子、ＭＯＤＥ０端子、ＭＯＤＥ１端子、ＭＯＤＥ２端子、ＦＢ_ＬＤＯ端子、ＶＯ１端子、ＶＯ２端子、ＶＯ３端子、ＶＳ２端子、ＶＳ３端子、ＳＷ１端子、ＳＷ２端子、ＳＷ３端子、ＰＧＮＤ２３端子、ＧＮＤ端子、ＰＧＮＤ１端子、ＢＯＯＴ端子、ＰＶＣＣ端子、ＰＧＯＯＤ端子、ＥＮ_ＬＤＯ端子、およびＶＲＥＧ端子を備えている。
ＰＭＩＣ１は、内部構成として、ＵＶＬＯ部２と、内部電圧生成部３と、参照電圧生成部４と、参照電圧生成部５と、ＴＳＤ部６と、ＵＶＬＯ部７と、ＵＶＬＯ部８と、発振器（クロック生成回路）９と、制御ロジック部１０と、第１ＤＣ／ＤＣコンバータ１１と、第２ＤＣ／ＤＣコンバータ１２と、第３ＤＣ／ＤＣコンバータ１３と、過電圧／低電圧検出部１４と、ドライバ１５と、ＮＭＯＳトランジスタ１６と、を１チップに集積化して備えている。
ＶＣＣ端子には、外部より電源電圧Ｖｃｃが印加され、グランドとの間にバイパスコンデンサ（パスコン）であるコンデンサＣ１が外部接続される。
ＵＶＬＯ（Under Voltage Lock Out）部２は、電源電圧Ｖｃｃが所定の検出電圧以下となったことを検出するための回路である。ＵＶＬＯ部２は、電源電圧Ｖｃｃが上記検出電圧以下となった場合、検出信号ＵＶＬＯ_ＶＣＣをＵＶＬＯ検出状態とし、電源電圧Ｖｃｃが所定の復帰電圧以上となった場合、検出信号ＵＶＬＯ_ＶＣＣをＵＶＬＯ解除状態とする。制御ロジック部１０は、検出信号ＵＶＬＯ_ＶＣＣに応じた制御を行う。
ＶＲＥＧ３は、電源電圧Ｖｃｃに基づいて内部電圧Ｖｒｅｇを生成する。内部電圧Ｖｒｅｇは、ＩＣ内部の電源電圧として利用され、ＶＲＥＧ端子から出力される。ＶＲＥＧ端子には、グランドとの間にパスコンであるコンデンサＣ２が接続される。
ＥＮ端子には、外部よりイネーブル信号Ｅｎが入力される。イネーブル信号Ｅｎは、ＥＮ端子を介して内部電圧生成部３と制御ロジック部１０に入力される。
参照電圧生成部４、５は、それぞれ内部電圧Ｖｒｅｇに基づいて参照電圧Ｖｒｅｆ１、Ｖｒｅｇ２を生成する。
ＴＳＤ（サーマルシャットダウン）部６は、ＩＣのジャンクション温度が所定温度以上となったことを検出すると、その旨を示す過熱検出信号Ｔｓｄを制御ロジック部１０に出力する。これにより、制御ロジック部１０は、ＩＣのシャットダウンを行う。
ＵＶＬＯ部７は、内部電圧Ｖｒｅｇに対するＵＶＬＯ検出を行う回路であり、検出信号ＵＶＬＯ_ＶＲＥＧを制御ロジック部１０に出力する。ＵＶＬＯ部８は、ＶＳ２端子に印加される出力電圧Ｖｏ１に対するＵＶＬＯ検出を行う回路であり、検出信号ＵＶＬＯ_ＶＳを制御ロジック部１０に出力する。出力電圧Ｖｏ１は、第１ＤＣ／ＤＣコンバータ１１によって出力される電圧である。
発振器９は、クロック信号を生成する回路であり、生成したクロック信号を制御ロジック部１０や、第１ＤＣ／ＤＣコンバータ１１、第２ＤＣ／ＤＣコンバータ１２、および第３ＤＣ／ＣＤコンバータ１３に出力する（クロック信号ＣＬＫｉ（ｉ＝１～３））。発振器９は、クロック信号の周波数を時間的に変化させるスペクトラム拡散機能を有している。ＳＳＣＧ端子に外部接続されるコンデンサＣ３によってスペクトラム拡散の変調周波数が設定される。なお、後述するように、本実施形態では、ＳＳＣＧ端子の１つの端子によって、スペクトラム拡散機能の有効・無効を切替える制御を行うことが可能となっている。発振器９の詳細な構成については、後述する。また、ＲＴ端子に外部接続される抵抗Ｒ１により、発振器９により生成されるクロック信号の発振周波数を設定できる。
制御ロジック部１０は、ＵＶＬＯ検出信号ＵＶＬＯ_ＶＣＣ、ＵＶＬＯ検出信号ＵＶＬＯ_ＶＲＥＧ、ＵＶＬＯ検出信号ＵＶＬＯ_ＶＳ、過電圧検出信号ＶＳＯＶＰ、低電圧検出信号ＬＶＤｉ（ｉ＝１～４）、過電圧検出信号ＯＶＤｉ（ｉ＝１～４）、過電流検出信号ＯＣＰ、および過熱検出信号Ｔｓｄの各種保護信号を入力され、当該保護信号に基づいて保護制御を行う。また、制御ロジック部１０は、後述するような電源回路の立上げ／立下げシーケンス制御を行うことも可能である。
ＭＯＤＥ０～ＭＯＤＥ２端子には、ＨｉｇｈまたはＬｏｗレベルが設定される（図１は、すべての端子にＬｏｗレベル（グランド）が設定された例である）。制御ロジック部１０は、ＭＯＤＥ０～ＭＯＤＥ３端子のレベル設定に応じたモード切替え制御を行う。
第１ＤＣ／ＤＣコンバータ１１は、ＰＶＣＣ端子に印加される電源電圧Ｖｃｃを出力電圧Ｖｏ１にＤＣ／ＤＣ変換して出力させる電源回路である。第１ＤＣ／ＤＣコンバータ１１には、制御ロジック部１０から制御信号ＣＴＬ１が入力され、発振器９からクロック信号ＣＬＫ１が入力される。
第２ＤＣ／ＤＣコンバータ１２は、ＶＳ２端子に印加される出力電圧Ｖｏ１を入力電圧として出力電圧Ｖｏ２にＤＣ／ＤＣ変換して出力させる電源回路である。第２ＤＣ／ＤＣコンバータ１２には、制御ロジック部１０から制御信号ＣＴＬ２が入力され、発振器９からクロック信号ＣＬＫ２が入力される。
第３ＤＣ／ＤＣコンバータ１３は、ＶＳ３端子に印加される出力電圧Ｖｏ１を入力電圧として出力電圧Ｖｏ３にＤＣ／ＤＣ変換して出力させる電源回路である。第３ＤＣ／ＤＣコンバータ１３には、制御ロジック部１０から制御信号ＣＴＬ３が入力され、発振器９からクロック信号ＣＬＫ３が入力される。
第１ＤＣ／ＤＣコンバータ１１、第２ＤＣ／ＤＣコンバータ１２、および第３ＤＣ／ＤＣコンバータ１３に関する詳細な構成については、後述する。
図１に示すＬＤＯ（Low Dropout）２０は、ＰＭＩＣ１の外部に配置され、出力電圧Ｖｏ１を出力電圧Ｖｏ４に変換するリニアレギュレータ（電源回路）である。出力電圧Ｖｏ４は、ＦＢ_ＬＤＯ端子に帰還入力される。過電圧／低電圧検出部１４は、ＦＢ_ＬＤＯ端子から入力される出力電圧Ｖｏ４を監視して過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４を制御ロジック部１０に出力する。過電圧／低電圧検出部１４の詳細な構成については、後述する。
また、ＬＤＯ２０は、制御ロジック部１０によりＥＮ_ＬＤＯ端子から出力されるイネーブル信号Ｅｎ_ＬＤＯに基づいて起動・停止制御される。
ドライバ１５およびＮＭＯＳトランジスタ１６は、パワーグッド機能に関する構成である。パワーグッド機能は、電源回路の出力が設定した電圧値に到達した時点でフラグを出す機能である。ＰＧＯＯＤ端子から外部へフラグ信号ＰＧが出力される。パワーグッド機能に関する構成の詳細については後述する。
図３は、ＰＭＩＣ１から電源を供給されるＣＭＯＳセンサ３０を示す。ＣＭＯＳセンサ３０は、Ｄｉｇｉｔａｌ端子、Ｉ／Ｏ端子、ＬＶＤＳ端子、Ａｎａｌｏｇ端子、およびＲｅｓｅｔ端子を有する。Ｄｉｇｉｔａｌ端子には、出力電圧Ｖｏ２が印加され、Ｉ／Ｏ端子およびＬＶＤＳ端子には、出力電圧Ｖｏ３が印加され、Ａｎａｌｏｇ端子には、出力電圧Ｖｏ４が印加される。また、Ｒｅｓｅｔ端子には、フラグ信号ＰＧが入力される。
＜２．発振器の構成＞
次に、発振器９の構成の詳細について述べる。図４は、ＰＭＩＣ１における発振器９の構成例を要部的に示す図である。図４に示すように、発振器９は、定電流回路９１と、定電流回路９２と、コンパレータ９３と、コンパレータ９４と、スイッチ９５と、定電流回路９６と、ＰＮＰトランジスタ９７と、ＰＮＰトランジスタ９８と、ＶＣＯ９９と、を有している。
電源電圧（内部電圧）Ｖｒｅｇの印加端とグランドとの間に、定電流回路９１と定電流回路９２が配置される。定電流回路９１と定電流回路９２との間の接続ノードＮ９１に、コンパレータ９３の非反転入力端（＋）が接続される。コンパレータ９３の反転入力端（－）には、基準電圧Ｖ２，Ｖ３の印加端が切替え可能に接続される。コンパレータ９３の出力に応じて定電流回路９１，９２のオンオフが制御される。
ＳＳＣＧ端子には、接続ノードＮ９１およびコンパレータ９４の非反転入力端（＋）が接続される。コンパレータ９４の反転入力端（－）には、基準電圧Ｖ２，Ｖ４の印加端が切替え可能に接続される。
スイッチ９５は、コンパレータ９４から出力されるイネーブル信号Ｅｎ９に応じてＳＳＣＧ端子に生じる端子電圧Ｖｓｓｃｇ、または電源電圧Ｖｒｅｇを選択して電圧Ｖ９１として出力する。
スイッチ９５から出力される電圧Ｖ９１は、ＰＮＰトランジスタ９７のベースに印加される。ＰＮＰトランジスタ９７のコレクタは、グランドに接続される。ＰＮＰトランジスタ９８のベースには、基準電圧Ｖ１が印加され、コレクタには、グランドが接続される。電源電圧Ｖｒｅｇの印加端とＰＮＰトランジスタ９７，９８のエミッタとの間に定電流回路９６が配置される。
ＶＣＯ（Voltage-controlled oscillator）９９は、ＰＮＰトランジスタ９７，９８のエミッタと定電流回路９６とが接続される接続ノードＮ９２に生じる電圧Ｖ９２に応じた発振周波数のクロック信号ＣＬＫを出力する回路である。ＶＣＯ９９は、ＮＰＮトランジスタ９９Ｂと、カレントミラー９９Ｃと、コンデンサ９９Ｄと、コンパレータ９９Ｅと、スイッチ９９Ｆと、を有する。
ＮＰＮトランジスタ９９Ｂのベースには、電圧Ｖ９２が印加される。ＮＰＮトランジスタ９９Ｂのエミッタには、ＲＴ端子を介して抵抗Ｒ１の第１端が接続される。抵抗Ｒ１の第２端は、グランドに接続される。カレントミラー９９Ｃは、ＰＭＯＳトランジスタにより構成され、抵抗Ｒ１に流れる電流と同じ電流値の電流をコンデンサ９９Ｄへ流す。コンパレータ９９Ｅの非反転入力端（＋）には、コンデンサ９９Ｄの第１端が接続される。コンパレータ９９Ｅの反転入力端（－）には、基準電圧Ｒｅｆ９が印加される。スイッチ９９Ｆは、コンデンサ９９Ｄを放電させるためのスイッチである。
電圧Ｖ９１と基準電圧Ｖ１のうち低いほうが選択されて、選択された電圧にＰＮＰトランジスタ９７，９８のベース・エミッタ間電圧が足されて電圧Ｖ９２が生じる。電圧Ｖ９２からＮＰＮトランジスタ９９Ｂのベース・エミッタ間電圧が引かれた電圧と抵抗Ｒ１により定電流Ｉ９９が生じる。電圧Ｖ９１と基準電圧Ｖ１のうち選択された電圧をＶｓとすれば、定電流Ｉ９９の電流値は、Ｖｓ／Ｒ１となる（Ｒ１：抵抗Ｒ１の抵抗値）。このような定電流Ｉ９９は、カレントミラー９９Ｃによりコンデンサ９９Ｄ側へミラーリングされる。
スイッチ９９Ｆがオフであり、定電流によりコンデンサ９９Ｄが充電されると、コンデンサ９９Ｄに生じる電圧Ｖ９３が０Ｖから上昇してゆき、基準電圧Ｒｅｆ９を超えると、コンパレータ９９Ｅの出力であるクロック信号ＣＬＫはＨｉｇｈとなる。すると、スイッチ９９Ｆがオンとされ、コンデンサ９９Ｄは放電され、電圧Ｖ９３が０Ｖまで低下し、クロック信号ＣＬＫはＬｏｗとされる。そして、再びスイッチ９９Ｆがオフとされ、コンデンサ９９Ｄの充電が開始される。このようにして、ＨｉｇｈとＬｏｗを繰り返すクロック信号ＣＬＫが生成される。
クロック信号ＣＬＫの周波数ｆは、下記のように表される。
ｆ＝１／ｔ
ただし、ｔ＝（Ｃ×Ｒｅｆ９）／（Ｖｓ／Ｒ１） Ｃ：コンデンサ９９Ｄの容量
すなわち、電圧Ｖ９１と基準電圧Ｖ１のうち選択された電圧Ｖｓに応じた周波数のクロック信号ＣＬＫが生成される。また、抵抗Ｒ１の抵抗値により、クロック信号ＣＬＫの周波数ｆを設定可能となる。
このような構成である発振器９の動作について述べる。図５は、ＳＳＣＧ端子にコンデンサＣ３（図４）を外部接続した場合の発振器９の起動動作を示すタイミングチャートである。図５に示すように、各電圧の大小関係は、Ｖｒｅｇ＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４となっている。
まず、タイミングｔ０で端子電圧Ｖｓｓｃｇは０Ｖであり、コンパレータ９３の出力は基準電圧Ｖ２との比較でＬｏｗであり、定電流回路９１がオン、定電流回路９２はオフとされる。これにより、コンデンサＣ３に定電流回路９１による充電が開始され、端子電圧Ｖｓｓｃｇが上昇を開始する。このとき、コンパレータ９４は、基準電圧Ｖ２との比較でイネーブル信号Ｅｎ９をＬｏｗとし、スイッチ９５により電源電圧Ｖｒｅｇが選択される。これにより、電圧Ｖ９１はＶｒｅｇとなり、ＶｒｅｇとＶ１のうち低いほうのＶ１が選択される。従って、基準電圧Ｖ１に応じた一定の周波数のクロック信号ＣＬＫが生成される。
その後、タイミングｔ１で端子電圧Ｖｓｓｃｇが基準電圧Ｖ２を超えると、イネーブル信号Ｅｎ９はＨｉｇｈとなり、スイッチ９５により端子電圧Ｖｓｓｃｇが選択される。これにより、電圧Ｖ９１は端子電圧Ｖｓｓｃｇ（＝Ｖ２）となり、ＶｓｓｃｇとＶ１のうち低いほうのＶＶｓｓｃｇが選択される。従って、Ｖｓｓｃｇに応じた周波数のクロック信号ＣＬＫが生成される。
このとき、コンパレータ９３の出力はＨｉｇｈとなり、定電流回路９１はオフ、定電流回路９２はオンとされ、コンデンサＣ３の放電が開始され、端子電圧Ｖｓｓｃｇの低下が開始される。端子電圧Ｖｓｓｃｇが基準電圧Ｖ３より低くなると、コンパレータ９３の出力はＬｏｗとなり、定電流回路９１はオン、定電流回路９２はオフとされ、コンデンサＣ３の充電が開始される。これにより、端子電圧Ｖｓｓｃｇは、基準電圧Ｖ２とＶ３との間を上昇・低下する三角波となる。従って、端子電圧ＶｓｓｃｇとＶ１のうち端子電圧Ｖｓｓｃｇが常に低くなって選択され、三角波としての端子電圧Ｖｓｓｃｇに応じた周波数のクロック信号ＣＬＫが生成される。
なお、タイミングｔ１でコンパレータ９４は、基準電圧をＶ４に切替えるが、端子電圧ＶｓｓｃｇはＶ２とＶ３との間の三角波となるのでＶ４を下回ることはなく、イネーブル信号Ｅｎ９はＨｉｇｈで維持される。
これにより、クロック信号ＣＬＫの周波数が時間的に変化するので、スペクトラムの周波数を分散させてスペクトラムのパワーのピークを抑制するスペクトラム拡散機能が有効となる。ＳＳＣＧ端子に外部接続されるコンデンサＣ３の容量に応じて、三角波である端子電圧Ｖｓｓｃｇの周波数が決まるので、スペクトラム拡散の変調周波数も決まる。具体的には、コンデンサＣ３の容量が大きいほど、スペクトラム拡散の変調周波数は低くなる。
スペクトラム拡散の変調周波数は低いほうがパワーのピークを低減させることができるが、本実施形態では、ＳＳＣＧ端子を設けてコンデンサＣ３を外付けで配置することとしているので、コンデンサＣ３の容量を大きくすることが容易である。
また、スペクトラム拡散機能を無効とする場合は、ＳＳＣＧ端子にはグランドを外部接続すればよい。この場合、コンパレータ９４の出力であるイネーブル信号Ｅｎ９はＬｏｗを維持され、スイッチ９５によりＶｒｅｇの選択が維持される。これにより、ＶｒｅｇとＶ１のうち低いほうのＶ１に応じた一定の周波数のクロック信号ＣＬＫが生成されることとなり、スペクトラム拡散機能が無効となる。
このように、本実施形態では、ＳＳＣＧ端子の１つの端子により、スペクトラム拡散の変調周波数の設定と、スペクトラム拡散機能の有効・無効制御を実現可能となるので、端子数の削減効果につなげることができる。
＜３．ＤＣ／ＤＣコンバータの構成＞
次に、ＰＭＩＣ１に内蔵されるＤＣ／ＤＣコンバータの構成について述べる。
図６は、ＰＭＩＣ１における第１ＤＣ／ＤＣコンバータ１１の構成を要部的に示す図である。第１ＤＣ／ＤＣコンバータ１１は、電源電圧Ｖｃｃを降圧して出力電圧Ｖｏ１に変換する降圧型ＤＣ／ＤＣコンバータである。
第１ＤＣ／ＤＣコンバータ１１は、エラーアンプ１１Ａと、ソフトスタート部１１Ｂと、ＰＷＭコンパレータ１１Ｃと、スロープ生成部１１Ｄと、電流検出部１１Ｅと、駆動ロジック部１１Ｆと、コンパレータ１１Ｇと、上側ドライバ１１Ｈと、下側ドライバ１１Ｉと、ドライバ１１Ｊと、を有している。さらに、第１ＤＣ／ＤＣコンバータ１１は、抵抗Ｒ１１～Ｒ２０と、コンパレータＣＰ１１～ＣＰ１３と、検出抵抗Ｒｓ１１と、上側ＭＯＳトランジスタＭ１１と、下側ＭＯＳトランジスタＭ１２と、ＰＭＯＳトランジスタＭ１４と、を有している。
また、インダクタＬ１、ブートコンデンサＣｂ、入力コンデンサＣｉｎ１、および出力コンデンサＣｏ１は、ＰＭＩＣ１の外部に配置される。
出力電圧Ｖｏ１は帰還電圧としてＶＯ１端子に印加され、抵抗Ｒ１１，Ｒ１２により分圧される。分圧後の電圧は、エラーアンプ１１Ａの反転入力端（－）に入力される。エラーアンプ１１Ａの第１非反転入力端（＋）には、ソフトスタート部１１Ｂにより生成されるソフトスタート電圧ｓｓ１が印加される。エラーアンプ１１Ａの第２非反転入力端（＋）には、参照電圧Ｖｒｅｆ１を抵抗Ｒ１３，Ｒ１４により分圧した電圧が印加される。
エラーアンプ１１Ａは、第１、第２非反転入力端に印加された電圧のうち低いほうの電圧と、反転入力端に印加された電圧との誤差に応じた電流を出力するトランスコンダクタンスアンプである。エラーアンプ１１Ａの出力端には、ＰＷＭコンパレータ１１Ｃの反転入力端（－）と抵抗Ｒ１５の第１端が接続される。抵抗Ｒ１５の第２端は、コンデンサＣ１１の第１端に接続される。コンデンサＣ１１の第２端は、グランドに接続される。
ＰＷＭコンパレータ１１Ｃの非反転入力端（＋）には、スロープ生成部１１Ｄにより生成されるスロープ電圧に基づく信号が入力される。ＰＷＭコンパレータ１１Ｃは、比較結果としてのＰＷＭ信号を駆動ロジック部１１Ｆに出力する。駆動ロジック部１１Ｆは、ＰＷＭ信号に基づき上側制御信号ＨＳＣ１および下側制御信号ＬＳＣ１を出力する。
ＮＭＯＳトランジスタである上側ＭＯＳトランジスタＭ１１のドレインは、ＰＶＣＣ端子に接続される。ＰＶＣＣ端子には、電源電圧Ｖｃｃが印加される。上側ＭＯＳトランジスタＭ１１のソースは、接続ノードＮｓｗ１にてＮＭＯＳトランジスタである下側ＭＯＳトランジスタＭ１２のドレインに接続される。下側ＭＯＳトランジスタＭ１２のソースは、ＰＧＮＤ１端子に接続される。ＰＧＮＤ１端子は、グランドに接続される。電源電圧Ｖｃｃとグランドとの間には、入力コンデンサＣｉｎ１が接続される。
接続ノードＮｓｗ１は、ＳＷ１端子に接続される。ＳＷ１端子は、インダクタＬ１の第１端に外部接続される。インダクタＬ１の第２端とグランドとの間には、出力コンデンサＣｏ１が接続される。
上側ドライバ１１Ｈは、駆動ロジック部１１Ｆから出力される上側制御信号ＨＳＣ１に基づき上側ＭＯＳトランジスタＭ１１のゲートを駆動する。上側ドライバ１１Ｈは、ＢＯＯＴ端子に生じるブート電圧ＶｂｏｏｔまたはＳＷ１端子のスイッチング電圧Ｖｓｗ１を上側ＭＯＳトランジスタＭ１１のゲートに印加する。
下側ドライバ１１Ｉは、駆動ロジック部１１Ｆから出力される下側制御信号ＬＳＣ１に基づき下側ＭＯＳトランジスタＭ１２のゲートを駆動する。下側ドライバ１１Ｉは、内部電圧ＶｒｅｇまたはＰＧＮＤ１端子のグランド電位を下側ＭＯＳトランジスタＭ１２のゲートに印加する。
これにより、出力電圧Ｖｏ１を抵抗Ｒ１１，Ｒ１２により分圧した電圧が参照電圧Ｖｒｅｆ１に基づく基準電圧と一致するようにＰＷＭ制御が行われ、駆動ロジック部１１Ｆによってスイッチング素子である上側ＭＯＳトランジスタＭ１１および下側ＭＯＳトランジスタＭ１２が相補的にスイッチングされる。これにより、出力電圧Ｖｏ１は、上記基準電圧と抵抗Ｒ１１，Ｒ１２による分圧比に応じた電圧に制御される。
なお、上側ＭＯＳトランジスタＭ１１を駆動するために、ブートストラップが構成される。ＢＯＯＴ端子とＳＷ１端子との間には、ブートコンデンサＣｂが接続される。駆動ロジック部１１Ｆは、上側ＭＯＳトランジスタＭ１１をオフする際には、ブート制御信号ＢＯＯＴ_Ｃによりドライバ１１ＪからＰＭＯＳトランジスタＭ１４にスイッチング電圧Ｖｓｗ１を出力させる。これにより、ＰＭＯＳＭ１４をオンとし、ＶＲＥＧ端子とＢＯＯＴ端子を導通させて、内部電圧ＶｒｅｇによりブートコンデンサＣｂを充電させる。
これにより、次に上側ＭＯＳトランジスタＭ１１をオンとさせるときに、スイッチング電圧Ｖｓｗ１よりも高いブート電圧Ｖｂｏｏｔを上側ドライバ１１Ｈにより上側ＭＯＳトランジスタＭ１１のゲートに印加させることができる。このとき、ブート制御信号ＢＯＯＴ_ＣによりＰＭＯＳトランジスタ１４はオフであり、ブートコンデンサＣｂは放電される。
また、検出抵抗Ｒｓ１１の第１端は、ＰＶＣＣ端子に接続される。検出抵抗Ｒｓ１１の第２端は、ＮＭＯＳトランジスタ１３のドレインに接続される。ＮＭＯＳトランジスタ１３のソースは、接続ノードＮｓｗ１に接続される。
検出抵抗Ｒｓ１１とＮＭＯＳトランジスタ１３とが接続されるノードは、コンパレータ１１Ｇの反転入力端（－）に接続される。コンパレータ１１Ｇの非反転入力端（＋）には、ＰＶＣＣ端子電圧から基準電圧ＲＥＦ１１だけ低い電圧が印加される。
ＮＭＯＳトランジスタ１３のゲートは、上側ドライバ１１Ｈにより駆動される。すなわち、ＮＭＯＳトランジスタ１３は、上側ＭＯＳトランジスタＭ１１と同期してオンオフされる。上側ＭＯＳトランジスタＭ１１がオン、すなわちＮＭＯＳトランジスタ１３がオンのとき、検出抵抗Ｒｓ１１の両端間には、上側ＭＯＳトランジスタＭ１１を流れる電流と上側ＭＯＳトランジスタＭ１１のオン抵抗により生じる電圧がほぼ印加される。ＰＶＣＣ端子電圧から検出抵抗Ｒｓ１１の両端間電圧だけ低下した電圧が、ＰＶＣＣ端子電圧から基準電圧ＲＥＦ１１だけ低下した電圧より低くなると、コンパレータ１１Ｇは、過電流を検出したとしてＨｉｇｈの過電流検出信号ＯＣＰ１を駆動ロジック部１１Ｆに出力する。これにより、駆動ロジック部１１Ｆは、過電流保護を行うことができる。
電流検出部１１Ｅは、検出抵抗Ｒｓ１１の両端間電圧に基づく電流検出信号を出力する。スロープ電圧に上記電流検出信号が加算されて、ＰＷＭコンパレータ１１Ｃに入力される。
また、ＶＳ２端子に印加される出力電圧Ｖｏ１を抵抗Ｒ１９，Ｒ２０により分圧した電圧がコンパレータＣＰ１１の非反転入力端（＋）に印加され、参照電圧Ｖｒｅｆ２がコンパレータＣＰ１１の反転入力端（－）に印加される。コンパレータＣＰ１１は、ヒステリシスコンパレータであり、過電圧検出信号ＶＳＯＶＰを出力する。
また、出力電圧Ｖｏ１を抵抗Ｒ１１，Ｒ１２により分圧した電圧がコンパレータＣＰ１２の非反転入力端（＋）に印加され、参照電圧Ｖｒｅｆ２を抵抗Ｒ１６と、抵抗Ｒ１７，Ｒ１８の合成抵抗により分圧した電圧がコンパレータＣＰ１２の反転入力端（－）に印加される。コンパレータＣＰ１２は、ヒステリシスコンパレータであり、過電圧検出信号ＯＶＤ１を出力する。
また、出力電圧Ｖｏ１を抵抗Ｒ１１，Ｒ１２により分圧した電圧がコンパレータＣＰ１３の反転入力端（－）に印加され、参照電圧Ｖｒｅｆ２を抵抗Ｒ１６，Ｒ１７による合成抵抗と、抵抗Ｒ１８により分圧した電圧がコンパレータＣＰ１３の非反転入力端（＋）に印加される。コンパレータＣＰ１３は、ヒステリシスコンパレータであり、低電圧検出信号ＬＶＤ１を出力する。
次に、第２ＤＣ／ＤＣコンバータ１２および第３ＤＣ／ＤＣコンバータ１３の構成について述べる。図７は、ＰＭＩＣ１における第２ＤＣ／ＤＣコンバータ１２または第３ＤＣ／ＤＣコンバータ１３の構成を要部的に示す図である。なお、図中における符合の添え字ｉについては、ｉ＝２は、第２ＤＣ／ＤＣコンバータ１２を示し、ｉ＝３は、第３コンバータＤＣ／ＤＣ１３を示す。以下、添え字を用いて説明する。
第２ＤＣ／ＤＣコンバータ１２、および第３ＤＣ／ＤＣコンバータは、出力電圧Ｖｏ１を降圧して出力電圧Ｖｏｉに変換する降圧型ＤＣ／ＤＣコンバータである。
第２ＤＣ／ＤＣコンバータ１２、および第３ＤＣ／ＤＣコンバータ１３は、エラーアンプ２１Ａと、ソフトスタート部２１Ｂと、ＰＷＭコンパレータ２１Ｃと、スロープ生成部２１Ｄと、電流検出部２１Ｅと、駆動ロジック部２１Ｆと、コンパレータ２１Ｇと、上側ドライバ２１Ｈと、下側ドライバ２１Ｉと、コンパレータ２１Ｊと、を有している。さらに、第２ＤＣ／ＤＣコンバータ１２、および第３ＤＣ／ＤＣコンバータ１３は、抵抗Ｒ２１～Ｒ２８と、コンパレータＣＰ２１，ＣＰ２２と、検出抵抗Ｒｓ２１，Ｒｓ２２と、上側ＭＯＳトランジスタＭ２１と、下側ＭＯＳトランジスタＭ２２と、ＰＭＯＳトランジスタＭ２３と、ＮＭＯＳトランジスタＭ２４と、ＮＭＯＳトランジスタＭ２５と、を有している。
また、インダクタＬｉ、および出力コンデンサＣｏｉは、ＰＭＩＣ１の外部に配置される。
第２ＤＣ／ＤＣコンバータ１２および第３ＤＣ／ＤＣコンバータ１３の構成は、先述した第１ＤＣ／ＤＣコンバータ１１の構成と類似しているので、適宜詳細を省略しつつ説明する。Ｖｏｉ端子に帰還電圧として印加される出力電圧Ｖｏｉは、抵抗Ｒ２１，Ｒ２２により分圧されてエラーアンプ２１Ａの反転入力端（－）に印加される。エラーアンプ２１Ａは、参照電圧Ｖｒｅｆ１を抵抗Ｒ２３，Ｒ２４により分圧した電圧とソフトスタート部２１Ｂによるソフトスタート電圧ｓｓｉのうち低いほうと、出力電圧Ｖｏｉの分圧電圧との誤差に応じた電流を出力する。
ＰＭＯＳトランジスタである上側ＭＯＳトランジスタＭ２１のソースは、出力電圧Ｖｏ１が印加されるＶＳｉ端子に接続される。上側ＭＯＳトランジスタＭ２１のドレインは、接続ノードＮｓｗｉにてＮＭＯＳトランジスタである下側ＭＯＳトランジスタＭ２２のドレインと接続される。下側ＭＯＳトランジスタＭ２２のソースは、ＰＧＮＤ２３端子に接続される。ＰＧＮＤ端子２３は、グランドに接続される。
接続ノードＮｓｗｉは、ＳＷｉ端子に接続される。ＳＷｉ端子は、インダクタＬｉの第１端に接続される。インダクタＬｉの第２端は、出力コンデンサＣｏｉの第１端に接続される。
上側ドライバ２１ＨによりＶＳｉ端子電圧とＳＷｉ端子電圧とが切り替えられて上側ＭＯＳトランジスタＭ２１のゲートに印加され、上側ＭＯＳトランジスタＭ２１は駆動される。下側ドライバ２１ＩによりＶＳｉ端子電圧とＳＷｉ端子電圧とが切り替えられて下側ＭＯＳトランジスタＭ２２のゲートに印加され、下側ＭＯＳトランジスタＭ２２は駆動される。上側ＭＯＳトランジスタＭ２１と下側ＭＯＳトランジスタＭ２２は、相補的にスイッチングされる。
ＰＭＯＳトランジスタＭ２３、検出抵抗Ｒｓ２１、およびコンパレータ２１Ｇは、上側ＭＯＳトランジスタＭ２１がオンのときに、上側ＭＯＳトランジスタＭ２１を流れる過電流を検出するための構成であり、コンパレータ２１Ｇから上側過電流検出信号ＯＣＰＨｉが出力される。
ＮＭＯＳトランジスタＭ２４、検出抵抗Ｒｓ２２、およびコンパレータ２１Ｊは、下側ＭＯＳトランジスタＭ２２がオンのときに、下側ＭＯＳトランジスタＭ２２を流れる過電流を検出するための構成であり、コンパレータ２１Ｊから下側過電流検出信号ＯＣＰＬｉが出力される。
ＮＭＯＳトランジスタＭ２５は、制御信号ＣＴＬｉがＬｏｗ（無効）となっている場合にオンとなり、出力コンデンサＣｏｉを放電させる。
また、コンパレータＣＰ２１は、出力電圧Ｖｏｉを抵抗Ｒ２１，Ｒ２２により分圧した電圧と、参照電圧Ｖｒｅｆ２を抵抗Ｒ２６と、抵抗Ｒ２７，Ｒ２８の合成抵抗により分圧した電圧とを比較し、過電圧検出信号ＯＶＤｉを出力する。
また、コンパレータＣＰ２２は、出力電圧Ｖｏｉを抵抗Ｒ２１，Ｒ２２により分圧した電圧と、参照電圧Ｖｒｅｆ２を抵抗Ｒ２６，Ｒ２７の合成抵抗と抵抗Ｒ２８により分圧した電圧とを比較し、低電圧検出信号ＬＶＤｉを出力する。
なお、第１ＤＣ／ＤＣコンバータ１１における抵抗Ｒ１１，Ｒ１２による抵抗分圧比と、第２ＤＣ／ＤＣコンバータ１２における抵抗Ｒ２１，Ｒ２２による抵抗分圧比は、ＭＯＤＥ０～ＭＯＤＥ２端子により設定されるモードにより切り替え可能であり、これについては後述する。
＜４．外部ＬＤＯに関する構成＞
ここで、図１で先述したように、本実施形態においては、ＬＤＯ２０は、ＰＭＩＣ１の外部に配置される。このようにＬＤＯ２０をＩＣ外部に配置したことによるＰＭＩＣ１における構成について述べる。
図８は、ＩＣ外部のＬＤＯ２０に関連するＰＭＩＣ１における構成を要部的に示す図である。ＬＤＯ２０は、第１ＤＣ／ＤＣコンバータ１１により生成される出力電圧Ｖｏ１を出力電圧Ｖｏ４に降圧するリニアレギュレータである。ＬＤＯ２０をＰＭＩＣ１に外部に配置したことにより、ＬＤＯ２０を図３に示したＣＭＯＳセンサ３０の直近に配置させることが可能となり、ＬＤＯ２０とＣＭＯＳセンサ３０との間の配線長を短くして、配線のインピーダンスを小さくできるので、外来ノイズに対する対策を取りやすくなる。また、ＩＣ外部にＬＤＯを配置することで、発熱源を分散させることも可能となる。
そして、本実施形態では、図８に示すように、ＰＭＩＣ１に設けたＥＮ_ＬＤＯ端子をＬＤＯ２０のイネーブル端子２０Ａに接続する。これにより、ＥＮ_ＬＤＯ端子から出力されるイネーブル信号Ｅｎ_ＬＤＯによってＬＤＯ２０の起動・停止制御（オンオフ制御）を行うことを可能としている。
また、図８に示すように、ＬＤＯ２０を使用する場合、ＬＤＯ２０の入力端２０Ｂに出力電圧Ｖｏ１を印加させ、ＬＤＯ２０の出力電圧Ｖｏ４が出力される出力端２０ＣをＦＢ_ＬＤＯ端子とＩＣ外部の配線により短絡させる。これにより、出力電圧Ｖｏ４は、ＦＢ_ＬＤＯ端子に帰還入力される。
ここで、図８に示すように、過電圧／低電圧検出部１４は、抵抗１４Ａ～１４Ｃと、スイッチ１４Ｄと、抵抗１４Ｅ～１４Ｇと、コンパレータ１４Ｈ，１４Ｉと、を有する。ＦＢ_ＬＤＯ端子とグランドとの間には、抵抗１４Ａ，１４Ｂ，１４Ｃが直列に接続される。
スイッチ１４Ｄは、ＭＯＤＥ０～ＭＯＤＥ２端子により設定されるモードに応じて、抵抗１４と１４Ｂとが接続されるノードＮ１４１、または抵抗１４Ｂと１４Ｃとが接続されるノードＮ１４２のいずれかを選択する。選択されたノードの電位は、コンパレータ１４Ｈの非反転入力端（＋）、およびコンパレータ１４Ｉの反転入力端（－）に印加される。すなわち、モードに応じて、ＦＢ_ＬＤＯ端子電圧を抵抗分圧する分圧比が切り替わる。なお、モード設定については、後述する。
電源電圧Ｖｒｅｇを抵抗１４Ｅと、抵抗１４Ｆ，１４Ｇによる合成抵抗とにより分圧した電圧はコンパレータ１４Ｈの反転入力端（－）に印加される。電源電圧Ｖｒｅｇを抵抗１４Ｅ，１４Ｆによる合成抵抗と、抵抗１４Ｇとにより分圧した電圧はコンパレータ１４Ｉの非反転入力端（＋）に印加される。コンパレータ１４Ｈ，１４Ｉは、ヒステリシスコンパレータである。
これにより、コンパレータ１４Ｈからは、出力電圧Ｖｏ４の過電圧を検出する過電圧検出信号ＯＶＤ４が出力され、コンパレータ１４Ｉからは、出力電圧Ｖｏ４の低電圧を検出する低電圧検出信号ＬＶＤ４が出力される。過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４は、制御ロジック部１０に入力される。制御ロジック部１０は、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４により保護制御を行うことができる。
また、図８には、パワーグッド機能に関する構成についても示している。ＰＭＩＣ１は、パワーグッド機能に関する構成として、ＯＲ回路１０Ａと、カウンタ１０Ｂと、ドライバ１５（図２）と、ＮＭＯＳトランジスタ１６（図２）と、を有する。なお、ＯＲ回路１０Ａと、カウンタ１０Ｂと、は制御ロジック部１０に含まれる。
ＯＲ回路１０Ａには、ＯＶＤ４、ＬＶＤ４に加えて、その他の過電圧検出信号ＯＶＤ１～ＯＶＤ３および低電圧検出信号ＬＶＤ１～ＬＶＤ３も入力される。ドライバ１５は、ＮＭＯＳトランジスタ１６をオンオフ駆動する。ＮＭＯＳトランジスタ１６のソースは、グランドに接続される。ＮＭＯＳトランジスタ１６のドレインは、ＰＧＯＯＤ端子に接続される。ＰＧＯＯＤ端子には、抵抗Ｒ２の第１端が外部接続される。抵抗Ｒ２の第２端には、出力電圧Ｖｏ３が印加される。このようなパワーグッド機能に関する構成の動作については後述する。
＜５．立上げ／立下げシーケンス＞
次に、図８に示した構成によるＰＭＩＣ１による立上げシーケンス制御について述べる。図９は、立上げシーケンスの一例を示すタイミングチャートである。
まず、電源電圧Ｖｃｃが立ち上がりを開始し、その後、イネーブル信号Ｅｎが立ち上がりを開始する。イネーブル信号Ｅｎが閾値電圧Ｖｔｈ_ＥＮに達すると、内部電圧生成部３は、内部電圧Ｖｒｅｇの立ち上げを開始する。ＵＶＬＯ７は、内部電圧Ｖｒｅｇが復帰電圧（解除電圧）Ｖｔｈ_ＵＶＬＯＶＲＥＧ_ＯＦＦに達したことを検出すると、ＵＶＬＯ解除を示す検出信号ＵＶＬＯ_ＶＲＥＧを制御ロジック部１０に出力する。
すると、制御ロジック部１０は、所定期間Ｔ１（例えば２００μｓ）経過後に、第１ＤＣ／ＤＣコンバータ１１にソフトスタート信号ｓｓ１の立上げを指令する。具体的には、第１ＤＣ／ＤＣコンバータ１１におけるソフトスタート部１１Ｂ（図６）は、ＤＡＣ（ＤＡコンバータ）を含んでおり、制御ロジック部１０からのデジタル指令に応じたアナログ出力であるソフトスタート信号ｓｓ１を出力する。なお、ソフトスタート部２１Ｂ（図７）も同様にＤＡＣを含んでいる。
ソフトスタート信号ｓｓ１が立ち上がって参照電圧Ｖｒｅｆ１を抵抗Ｒ２３，Ｒ２４により分圧した基準電圧に達するまでは、エラーアンプ２１Ａによりソフトスタート信号ｓｓ１が基準電圧として選択され、ソフトスタート信号ｓｓ１が参照電圧Ｖｒｅｆ１に基づく上記基準電圧を超えると、以降は、エラーアンプ２１Ａにより当該基準電圧が選択される。これにより、図９に示すように、ソフトスタート信号ｓｓ１が立ち上がると同時に出力電圧Ｖｏ１は立ち上がり、ソフトスタート信号ｓｓ１の立ち上がりの途中で一定電圧となる。
ソフトスタート信号ｓｓ１が立ち上がって最終電圧ｓｓ１_ｆｉｎｉｓｈに達すると、制御ロジック部１０は、第２ＤＣ／ＤＣコンバータ１２にソフトスタート信号ｓｓ２の立上げを指令する。ソフトスタート信号ｓｓ２が立ち上がると同時に出力電圧Ｖｏ２は立ち上がり、ソフトスタート信号ｓｓ２の立ち上がりの途中で一定電圧となる。
ソフトスタート信号ｓｓ２が立ち上がって最終電圧ｓｓ２_ｆｉｎｉｓｈに達すると、制御ロジック部１０は、第３ＤＣ／ＤＣコンバータ１３にソフトスタート信号ｓｓ３の立上げを指令する。ソフトスタート信号ｓｓ３が立ち上がると同時に出力電圧Ｖｏ３は立ち上がり、ソフトスタート信号ｓｓ３の立ち上がりの途中で一定電圧となる。
ここで、図８に示すように、制御ロジック部１０は、立上げシーケンスに関する構成として、ＮＯＲ回路１０Ｃと、ＡＮＤ回路１０Ｄと、ＡＮＤ回路１０Ｅと、を有する。ＮＯＲ回路１０Ｃには、過電圧検出信号ＬＶＤ１～ＬＶＤ３が入力される。ＡＮＤ回路１０Ｄには、ソフトスタート信号ｓｓ１が最終電圧ｓｓ１_ｆｉｎｉｓｈに達したかを示すソフトスタート検出信号ＳＳ１Ｈと、ソフトスタート信号ｓｓ２が最終電圧ｓｓ２_ｆｉｎｉｓｈに達したかを示すソフトスタート検出信号ＳＳ２Ｈと、ソフトスタート信号ｓｓ３が最終電圧ｓｓ３_ｆｉｎｉｓｈに達したかを示すソフトスタート検出信号ＳＳ３Ｈと、が入力される。ＡＮＤ回路１０Ｅには、ＮＯＲ回路１０Ｃの出力と、ＡＮＤ回路１０Ｄの出力とが入力される。ＡＮＤ回路１０Ｅは、イネーブル信号Ｅｎ_ＬＤＯをＥＮ_ＬＤＯ端子を介してＬＤＯ２０に出力する。ＡＮＤ回路１０Ｅには、電源電圧としてＶＳ２端子を介して出力電圧Ｖｏ１が印加される。
図９に説明を戻し、ソフトスタート信号ｓｓ３が立ち上がって最終電圧ｓｓ３_ｆｉｎｉｓｈに達したタイミングでは、出力電圧Ｖｏ１～Ｖｏ３はそれぞれヒステリシスコンパレータによる低電圧閾値電圧Ｖｔｈ_ＬＶＤ１２～Ｖｔｈ_ＬＶＤ３２を上回って、低電圧検出信号ＬＶＤ１～ＬＶＤ３はいずれもＬｏｗとなっており、さらに、ソフトスタート検出信号ＳＳＨ１～ＳＳＨ３はいずれもＨｉｇｈであるので、イネーブル信号Ｅｎ_ＬＤＯはＬｏｗからＨｉｇｈへ切り替わる。
これにより、ＬＤＯ２０は起動され、出力電圧Ｖｏ４の立ち上がりが開始される。そして、出力電圧Ｖｏ４がヒステリシスコンパレータによる低電圧閾値電圧Ｖｔｈ_ＬＶＤ４２を上回ると、低電圧検出信号ＬＶＤ４がＬｏｗとなる。このとき、過電圧検出信号ＯＶＤ１～ＯＶＤ４はいずれもＬｏｗであり、低電圧検出信号ＬＶＤ１～ＬＶＤ４はいずれもＬｏｗであるので、ＯＲ回路１０Ａの出力はＨｉｇｈからＬｏｗへ切り替わる。すると、カウンタ１０Ｂがカウントを開始し、所定期間Ｔ２（例えば１０ｍｓ）が経過すると、カウンタ１０Ｂの制御によりドライバ１５はＮＭＯＳトランジスタ１６をオンからオフに切り替える。これにより、ＰＧＯＯＤ端子に生じるフラグ信号ＰＧは、ＬｏｗからＨｉｇｈへ切り替わる。
このように、本実施形態では、立上げシーケンスにより、第１ＤＣ／ＤＣコンバータ１１、第２ＤＣ／ＤＣコンバータ１２、第３ＤＣ／ＤＣコンバータ１３、ＬＤＯ２０の順に起動させてから、パワーグッド機能によるフラグ信号ＰＧを起動状態とすることができる。
次に、図９に示した立上げシーケンスに対応した立下げシーケンスについて、図１０のタイミングチャートを用いて述べる。
図１０において、イネーブル信号Ｅｎが立ち下がって閾値電圧Ｖｔｈ_ＥＮに達すると、制御ロジック部１０は、イネーブル信号Ｅｎ_ＬＤＯをＨｉｇｈからＬｏｗへ切り替えるとともに、フラグ信号ＰＧをＨｉｇｈからＬｏｗへ切り替える。これにより、ＬＤＯ２０は停止制御され、出力電圧Ｖｏ４が立ち下がる。
出力電圧Ｖｏ４が立ち下がってヒステリシスコンパレータによる低電圧閾値電圧Ｖｔｈ_ＬＶＤ４１に達すると、低電圧検出信号ＬＶＤ４がＨｉｇｈとなる。すると、制御ロジック部１０は、第３ＤＣ／ＤＣコンバータ１３にソフトスタート信号ｓｓ３および出力電圧Ｖｏ３の立下げを指令する。
出力電圧Ｖｏ３が立ち下がってヒステリシスコンパレータによる低電圧閾値電圧Ｖｔｈ_ＬＶＤ３１に達すると、低電圧検出信号ＬＶＤ３がＨｉｇｈとなる。すると、制御ロジック部１０は、第２ＤＣ／ＤＣコンバータ１２にソフトスタート信号ｓｓ２および出力電圧Ｖｏ２の立下げを指令する。
出力電圧Ｖｏ２が立ち下がってヒステリシスコンパレータによる低電圧閾値電圧Ｖｔｈ_ＬＶＤ２１に達すると、低電圧検出信号ＬＶＤ２がＨｉｇｈとなる。すると、制御ロジック部１０は、第１ＤＣ／ＤＣコンバータ１１にソフトスタート信号ｓｓ１および出力電圧Ｖｏ１の立下げを指令するとともに、内部電圧生成部３に内部電圧Ｖｒｅｇの立下げを指令する。
このようにして、図９に示す立上げシーケンスとは逆の順番に電源回路を停止させることができる。
＜６．ＬＤＯ過電圧／低電圧検出マスク機能＞
図１１は、先述した図８のＰＭＩＣ１の構成において、外付けのＬＤＯ２０を仮に使用しない場合を示す。この場合、図１１に示すように、ＦＢ_ＬＤＯ端子はオープンとなる。すると、コンパレータ１４Ｉの反転入力端（－）に入力される信号はＬｏｗ（グランド電位）となる。これにより、低電圧検出信号ＬＶＤ４は、Ｈｉｇｈを維持される。従って、低電圧保護が働き、ＰＧＯＯＤ端子から出力されるフラグ信号ＰＧはＨｉｇｈにならず、次のシーケンスに移行しない。
そこで、本実施形態のＰＭＩＣ１は、図１２に示す構成を採ってもよい。図１２に示す構成では、制御ロジック部１０に、マスク部１０Ｆが追加されている。マスク部１０Ｆは、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４をマスクする機能を有する。
より詳細には、マスク部１０Ｆは、図１３の表に示すように、イネーブル信号Ｅｎ_ＬＤＯの立ち上がり前と立ち上がり後のそれぞれの過電圧検出信号ＯＶＤ４のレベルの組み合わせに基づき、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４のマスク処理を行うか、マスク処理を行わない通常処理を行うかを判定する。
また、図１２に示すように、外付けのＬＤＯ２０を使用しない場合、ＥＮ_ＬＤＯ端子とＦＢ_ＬＤＯ端子とをＩＣ外部の配線により短絡させる。また、ＶＳ２端子には、出力電圧Ｖｏ１を印加させる。
このような図１２の構成における立上げシーケンスについて、図１４のタイミングチャートを用いて述べる。図１４のタイミングチャートにおいては、イネーブル信号Ｅｎ_ＬＤＯの立ち上がりまでは先述した図９と同様である。ただし、図１４では、イネーブル信号Ｅｎ_ＬＤＯの立ち上がり後のレベル（Ｈｉｇｈ）は、ＡＮＤ回路１０ＥにＶＳ２端子を介して供給される出力電圧Ｖｏ１により、出力電圧Ｖｏ１のレベルとなる。
そして、ＥＮ_ＬＤＯ端子とＦＢ_ＬＤＯ端子との短絡によりイネーブル信号Ｅｎ_ＬＤＯの立ち上がりと同時に、ＦＢ_ＬＤＯ端子電圧も出力電圧Ｖｏ１のレベルまで立ち上がる。これにより、ＦＢ_ＬＤＯ端子電圧は、ヒステリシスコンパレータによる過電圧閾値電圧Ｖｔｈ_ＯＶＤ４２を上回るので、過電圧検出信号ＯＶＤ４は、ＬｏｗからＨｉｇｈへ切り替わる。
すると、マスク部１０Ｆは、イネーブル信号Ｅｎ_ＬＤＯの立ち上がり前は過電圧検出信号ＯＶＤ４はＬｏｗであり、イネーブル信号Ｅｎ_ＬＤＯの立ち上がり後は過電圧検出信号ＯＶＤ４はＨｉｇｈであるので、図１３の通り、マスク部１０Ｆは、以降、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４のマスクを行う。マスク後の過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４は、Ｌｏｗとされる。
これにより、図１４に示すように、マスク後の過電圧検出信号ＯＶＤ４（破線）はＬｏｗとされるので、そのタイミングでＯＲ回路１０Ａの出力はＬｏｗに切り替わるので、カウンタ１０Ｂにより、上記タイミングから所定期間Ｔ２経過したタイミングでＮＭＯＳトランジスタ１６はオフとされ、フラグ信号ＰＧがＨｉｇｈに立ち上がる。このように、図１２の構成であれば、ＬＤＯ２０を使用しない場合でも、パワーグッド機能のフラグ信号ＰＧをＨｉｇｈ（起動状態）に立ち上げることができる。
なお、ＬＤＯ２０を使用する場合は、図１２のＰＭＩＣ１の構成において、図８と同様にＬＤＯ２０の接続を行う。すなわち、ＥＮ_ＬＤＯ端子をＬＤＯ２０のイネーブル端子２０Ａに接続し、出力電圧Ｖｏ４が出力される出力端２０ＣをＦＢ_ＬＤＯ端子に印加させる。これにより、立上げシーケンスにおいては、イネーブル信号Ｅｎ_ＬＤＯの立ち上がり前と立ち上がり後の両方で過電圧検出信号ＯＶＤ４のレベルはＬｏｗとなるので、図１３の通り、マスク部１０Ｆは、以降、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４のマスクを行わない。従って、出力電圧Ｖｏ４の立ち上がりにより、低電圧検出信号ＬＶＤ４がＬｏｗに切り替わると、フラグ信号ＰＧがＨｉｇｈに立ち上がる。また、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４による保護機能が有効となる。
なお、ＬＤＯ２０を使用する別の形態として、図１５に示す構成としてもよい。すなわち、ＥＮ_ＬＤＯ端子をＬＤＯ２０のイネーブル端子２０Ａに接続するとともに、ＦＢ_ＬＤＯ端子と短絡させる。これにより、立上げシーケンスにおいて、イネーブル信号Ｅｎ_ＬＤＯが立ち上がったときに、ＦＢ_ＬＤＯ端子電圧も出力電圧Ｖｏ１のレベルに立ち上がり、過電圧検出信号ＯＶＤ４がＬｏｗからＨｉｇｈに立ち上がるので、マスク部１０Ｆによるマスク機能が有効となる。すなわち、ＬＤＯ２０は使用するが出力電圧Ｖｏ４の過電圧／低電圧保護機能は不要である場合の実施形態となる。
また、図１６は、ＬＤＯ２０を使用する場合のさらに別の形態を示す。図１６に示す構成では、ＥＮ_ＬＤＯ端子はオープンとし、ＬＤＯ２０のイネーブル端子２０Ａに出力電圧Ｖｏ１の印加端を接続し、ＦＢ_ＬＤＯ端子には出力電圧Ｖｏ４が出力される出力端２０Ｃを接続する。これにより、立上げシーケンスにおいて、出力電圧Ｖｏ１が立ち上がることにより、ＬＤＯ２０は起動され、出力電圧Ｖｏ４が立ち上がる。また、イネーブル信号Ｅｎ_ＬＤＯの立ち上がり前と立ち上がり後の両方で過電圧検出信号ＯＶＤ４のレベルはＬｏｗとなるので、図１３の通り、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４のマスクは行われない。従って、出力電圧Ｖｏ４の過電圧／低電圧保護機能は有効となる。
＜７．モード切替え制御＞
ここでは、ＭＯＤＥ０端子、ＭＯＤＥ１端子、およびＭＯＤＥ２端子（図１、図２）を用いたモード切替えについて図１７の表を用いて述べる。図１７は、ＭＯＤＥ０～ＭＯＤＥ２端子によるモード設定に応じた設定内容を示す。
図１７に示すように、ＭＯＤＥ０～ＭＯＤＥ２端子に設定される信号レベル（ＨｉｇｈまたはＬｏｗ）の組み合わせに応じて、Ａモード～Ｈモードまでの８つのモードが設定可能である。なお、図１は、ＭＯＤＥ０～ＭＯＤＥ２端子すべてがＬｏｗとなり、Ａモードに設定された例となる。図１７に示すように、モード設定は、使用するＣＭＯＳセンサ３０（図３）の種類（Ａ～Ｆ）に応じて行われる。
図１７に示すように、使用するＣＭＯＳセンサ３０の種類によってＬＤＯ２０の出力電圧Ｖｏ４が異なる。ここで、ＬＤＯには、安定に動作可能な入出力間の最低電位差であるドロップアウト電圧が規定され、ＬＤＯの入力電圧は、出力電圧に対してドロップアウト電圧以上の電圧だけ高い電圧とすることが望ましい。図１７では、モード設定により異なる出力電圧Ｖｏ４に対して所定電圧の一例としての０．６Ｖだけ高い電圧に第１ＤＣ／ＤＣコンバータ１１の出力電圧Ｖｏ１を設定している。出力電圧Ｖｏ１は、ＬＤＯ２０の入力電圧となるためである。
ここで、先述した第１ＤＣ／ＤＣコンバータ１１の構成（図６）において、ＶＯ１端子に帰還入力される出力電圧Ｖｏ１を抵抗Ｒ１１，Ｒ１２により分圧する抵抗分圧比は、モード設定に応じて変更可能である。抵抗分圧比の変更は、制御ロジック部１０からの指令による。なお、抵抗分圧比の変更は、例えば図８に示すようなスイッチ１４Ｄを用いた切替え構成と同様な構成により実現可能である。このような第１ＤＣ／ＤＣコンバータ１１における抵抗分圧比を変更する構成により、モード設定に応じた出力電圧Ｖｏ１の切替えが可能となる。なお、図６に示すように、抵抗分圧比の変更のための構成をＩＣ内部に設けているため、ＩＣ外部の部品点数を削減したり、ＩＣ内部での作り込みにより信頼性を向上させることができる。
また、図１７に示すように、ＣＭＯＳセンサ３０の種類に応じたモード設定により、第２ＤＣ／ＤＣコンバータ１２の出力電圧Ｖｏ２の切り替えも可能としている。図１７に示す例では、Ａ～Ｄモードでは出力電圧Ｖｏ２＝１．２Ｖに設定し、Ｅ，Ｆモードでは出力電圧Ｖｏ２＝１．１Ｖに設定している。
このような出力電圧Ｖｏ２の切り替えは、先述した図７に示す第２ＤＣ／ＤＣコンバータ１２の構成におけるＶＯ２端子に帰還入力される出力電圧Ｖｏ２を抵抗Ｒ２１，Ｒ２２により分圧する抵抗分圧比をモード設定により変更する構成により実現される。
また、図１７の例では、使用するＣＭＯＳセンサ３０に応じたモード設定によらずに、第３ＤＣ／ＤＣコンバータ１３の出力電圧Ｖｏ３は同じ電圧（一例として１．８Ｖ）に設定している。この場合、第３ＤＣ／ＤＣコンバータ１３において、抵抗分圧比を変更する構成は不要である。ただし、第３ＤＣ／ＤＣコンバータ１３（図７）において、ＶＯ３端子に帰還入力される出力電圧Ｖｏ３を抵抗Ｒ２１，Ｒ２２により分圧する抵抗分圧比をモード設定により変更する構成を採ることで、出力電圧Ｖｏ３を可変としてもよい。
また、図１７に示すように、使用するＣＭＯＳセンサ３０に応じたモード設定により、立上げシーケンスにおける出力電圧Ｖｏ２，Ｖｏ３，Ｖｏ４の立ち上げ順序、および立下げシーケンスにおける出力電圧Ｖｏ２，Ｖｏ３，Ｖｏ４の立ち下げ順序を可変としている。図１７では、一例として、Ａ，Ｃ～Ｆモードでは、Ｖｏ２→Ｖｏ３→Ｖｏ４の順での立上げ、Ｖｏ４→Ｖｏ３→Ｖｏ２の順での立下げに設定し、Ｂモードでは、Ｖｏ４→Ｖｏ３→Ｖｏ２の順での立上げ、Ｖｏ２→Ｖｏ３→Ｖｏ４の順での立下げに設定される。これにより、使用するＣＭＯＳセンサ３０の種類に応じて適切な立上げシーケンスおよび立下げシーケンスを設定できる。
なお、先述した図９のタイミングチャートがＶｏ２→Ｖｏ３→Ｖｏ４の順での立上げを示し、先述した図１０のタイミングチャートがＶｏ４→Ｖｏ３→Ｖｏ２の順での立下げを示している。立上げ／立下げシーケンスにおける順序は、制御ロジック部１０により制御される。
また、図１７に示すように、使用するＣＭＯＳセンサ３０に応じたモード設定により、ＰＭＩＣ１の保護動作（Protect）が可変に設定される。保護動作としては、自己復帰（Self-restart）とタイマラッチ（Timer off Latch）とが切り替え可能である。
自己復帰では、過電圧検出（ＯＶＤ）、低電圧検出（ＬＶＤ）、および過電流検出（ＯＣＰ）等による異常検出状態が所定期間（例えば１０ｍｓ）維持されると、制御ロジック部１０は、第１ＤＣ／ＤＣコンバータ１１、第２ＤＣ／ＤＣコンバータ１２、第３ＤＣ／ＤＣコンバータ１３、およびＬＤＯ２０のすべてを停止させる。そして、所定期間（例えば１０ｍｓ）経過すると、制御ロジック部１０は、第１ＤＣ／ＤＣコンバータ１１、第２ＤＣ／ＤＣコンバータ１２、第３ＤＣ／ＤＣコンバータ１３、およびＬＤＯ２０のすべてを起動させる。異常状態が継続されると、停止と起動が繰り返されることとなる。
一方、タイマラッチでは、過電圧検出（ＯＶＤ）、低電圧検出（ＬＶＤ）、および過電流検出（ＯＣＰ）等による異常検出状態が所定期間（例えば１０ｍｓ）維持されると、制御ロジック部１０は、第１ＤＣ／ＤＣコンバータ１１、第２ＤＣ／ＤＣコンバータ１２、第３ＤＣ／ＤＣコンバータ１３、およびＬＤＯ２０のすべてを停止させる。この停止状態は、イネーブル信号ＥＮまたはＵＶＬＯによるリセットがされるまで維持される。
図１７に示す例では、Ａ～Ｅモードでは、自己復帰が設定され、Ｆモードでタイマラッチが設定される。
＜８．ＩＣの外部端子配置＞
次に、ＰＭＩＣ１の外部端子配置（ピン配置）の特徴について述べる。図１８は、ＰＭＩＣ１（パッケージ品）を上方から視た平面図である。なお、図１８には、ＰＭＩＣ１の他に、ＰＭＩＣ１の周辺素子とＬＤＯ２０についても図示している。
図１８に示すように、ＰＭＩＣ１の裏面側（紙面奥側）には、２４個の外部端子が配列されている（数字はピン番号）。ＰＭＩＣ１は、上方から視て矩形状であり、第１辺Ｓ１、第２辺Ｓ２、第３辺Ｓ３、および第４辺Ｓ４を有している。第１辺Ｓ１と第２辺Ｓ２が対向し、第３辺Ｓ３と第４辺Ｓ４とが対向する。
第１辺Ｓ１に沿って、第３辺Ｓ３側から順に、ＳＷ３端子、ＶＳ３端子、ＰＧＮＤ２３端子、ＶＳ２端子、ＳＷ２端子、およびＶＯ２端子が配列される。第２辺Ｓ２に沿って、第３辺Ｓ３側から順に、ＰＶＣＣ端子、ＶＣＣ端子、ＥＮ端子、ＧＮＤ端子、ＶＲＥＧ端子、およびＭＯＤＥ０端子が配列される。第３辺Ｓ３に沿って、第１辺Ｓ１側から順に、ＶＯ３端子、ＦＢ_ＬＤＯ端子、ＶＯ１端子、ＢＯＯＴ端子、ＳＷ１端子、およびＰＧＮＤ１端子が配列される。第４辺Ｓ４に沿って、第１辺Ｓ１側から順に、ＥＮ_ＬＤＯ端子、ＰＧＯＯＤ端子、ＳＳＣＧ端子、ＲＴ端子、ＭＯＤＥ２端子、およびＭＯＤＥ１端子が配列される。
ＥＮ_ＬＤＯ端子は、第４辺Ｓ４の第１辺Ｓ１側の端部に配置され、ＰＶＣＣ端子およびＶＣＣ端子は、第２辺Ｓ２の第３辺Ｓ３側の端部に配置される。これにより、低耐圧であるＥＮ_ＬＤＯ端子を、電源電圧Ｖｃｃの印加されるＰＶＣＣ端子およびＶＣＣ端子から離れた位置に配置できる。
また、ＥＮ_ＬＤＯ端子は第４辺Ｓ４に配置され、ＦＢ_ＬＤＯ端子は第４辺Ｓ４に対向する第３辺Ｓ３に配置される。これにより、先述した図１２に示した構成のＰＭＩＣ１に対して外付けのＬＤＯ２０を使用する場合に、ＥＮ_ＬＤＯ端子が誤ってＦＢ_ＬＤＯ端子に短絡してしまい、過電圧検出信号ＯＶＤ４および低電圧検出信号ＬＶＤ４が誤ってマスク処理されることを回避できる。
また、ＭＯＤＥ０端子、ＭＯＤＥ１端子、およびＭＯＤＥ２端子は、隣接して配置される。なお、図１８では、ＭＯＤＥ０端子、ＭＯＤＥ１端子、およびＭＯＤＥ２端子は、異なる辺（第２辺Ｓ２、第４辺Ｓ４）にかけて隣接するが、同じ辺（例えば第４辺Ｓ４）において隣接してもよい。
また、図１８に示すように、電源端子（ＶＳ２端子、ＶＳ３端子、ＰＶＣＣ端子、ＶＣＣ端子）、グランド端子（ＰＧＮＤ２３端子、ＰＧＮＤ１端子、ＧＮＤ端子）、スイッチング端子（ＳＷ１端子、ＳＷ２端子、ＳＷ３端子）、帰還電圧端子（ＶＯ１端子、ＶＯ２端子、ＶＯ３端子）、ＶＲＥＧ端子、およびＢＯＯＴ端子（第１端子群）は、第１辺Ｓ１～第３辺Ｓ３の少なくともいずれかに配置され、それ以外の端子（第２端子群）のみが第４辺Ｓ４に配置される。
図１８に示すように、ＩＣ外部において上記第１端子群と電気的に接続される配線（図１８の太線）は、インピーダンスを小さくする必要がある。従って、上記配線に接続される各素子（入力コンデンサ、出力コンデンサ、インダクタ、パスコン、ブートコンデンサ）は、第１辺Ｓ１～第３辺Ｓ３を外側から取り囲む領域において、ＰＭＩＣ１の近傍に配置する必要がある。
ここで、図１９は、基板４０上のレイアウト例を概略的に示す平面図である。図１９に示すように、入力コンデンサＣｉｎ１～Ｃｉｎ３、出力コンデンサＣｏ１～Ｃｏ３、インダクタＬ１～Ｌ３、パスコンＣ１，Ｃ２、およびブートコンデンサＣｂは、第１辺Ｓ１～第３辺Ｓ３を外側から取り囲む領域において、ＰＭＩＣ１の近傍に配置される。
しかしながら、上記第２端子群は第４辺Ｓ４に配置され、ＩＣ外部において上記第２端子群と電気的に接続される配線はインピーダンスを小さくする必要性が低いので、当該配線に接続される素子（ＬＤＯ２０、抵抗Ｒ２、コンデンサＣ３、および抵抗Ｒ１）は、図１９に示すように、第４辺Ｓ４側のＩＣ近傍領域Ｒに配置しなくてもよい。これにより、素子の配置によるデッドスペースがなくなる。
＜９．その他＞
以上、本発明の各種実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態はさらに種々の変形が可能である。
本発明は、例えば、車載用の電源ＩＣに利用することができる。
１ ＰＭＩＣ
２ ＵＶＬＯ部
３ 内部電圧生成部
４，５ 参照電圧生成部
６ ＴＳＤ部
７ ＵＶＬＯ部
８ ＵＶＬＯ部
９ 発振器
１０ 制御ロジック部
１１ 第１ＤＣ／ＤＣコンバータ
１２ 第２ＤＣ／ＤＣコンバータ
１３ 第３ＤＣ／ＤＣコンバータ
１４ 過電圧／低電圧検出部
１５ ドライバ
１６ ＮＭＯＳトランジスタ
２０ ＬＤＯ
３０ ＣＭＯＳセンサ
４０ 基板

Claims (10)

  1. 当該電源装置の外部に配置されるＬＤＯ（Low Drop Out）を外部接続可能なイネーブル端子を有し、
    前記イネーブル端子から出力するイネーブル信号により前記ＬＤＯの起動・停止制御を行う、電源装置。
  2. 前記ＬＤＯの出力電圧を入力可能な帰還端子と、
    前記帰還端子の電圧に基づく電圧と、第１基準電圧とを比較して、第１過電圧検出信号を出力する第１コンパレータと、前記帰還端子の電圧に基づく電圧と、第２基準電圧とを比較して、第１低電圧検出信号を出力する第２コンパレータと、を有する過電圧／低電圧検出部と、
    を有する、請求項１に記載の電源装置。
  3. 前記第１過電圧検出信号に基づく信号と、前記第１低電圧検出信号に基づく信号とが入力されるＯＲ回路を含み、前記ＯＲ回路の出力に基づいてフラグ信号を出力するパワーグッド部を有する、請求項２に記載の電源装置。
  4. 前記イネーブル信号の立ち上がり前と立ち上がり後のそれぞれでの前記第１過電圧検出信号のレベルの組み合わせに基づき、前記第１過電圧検出信号および前記第１低電圧検出信号に対してマスク処理を行うか否かを判定するマスク部を有する、請求項３に記載の電源装置。
  5. 少なくとも１つの電源回路を有し、
    前記電源回路により生成される第２過電圧検出信号および第２低電圧検出信号も前記ＯＲ回路に入力される、請求項３または請求項４に記載の電源装置。
  6. モード設定端子を有し、
    前記過電圧／低電圧検出部は、前記モード設定端子の設定に応じて、前記帰還端子の電圧を分圧する抵抗分圧比を切り替えて分圧後の電圧を前記第１コンパレータおよび前記第２コンパレータに入力させる、請求項２から請求項５のいずれか１項に記載の電源装置。
  7. 少なくとも２つの電源回路と、
    前記電源回路により生成される第３低電圧検出信号が入力されるＮＯＲ回路と、前記電源回路においてソフトスタート信号が最終電圧に達したかを示すソフトスタート検出信号が入力される第１ＡＮＤ回路と、前記ＮＯＲ回路の出力と前記第１ＡＮＤ回路の出力とが入力される第２ＡＮＤ回路と、を含むロジック部と、
    を有し、
    前記第２ＡＮＤ回路の出力に基づき前記イネーブル信号が生成される、請求項１から請求項６のいずれか１項に記載の電源装置。
  8. 平面視で矩形状の電源装置であり、
    第１辺と、前記第１辺と対向する第２辺と、第３辺と、前記第３辺と対向する第４辺と、を有し、
    前記イネーブル端子は、前記第４辺における前記第１辺側の端部に配置され、
    当該電源装置の電源電圧が印加可能な電源端子は、前記第２辺における前記第３辺側に配置される、請求項１から請求項７のいずれか１項に記載の電源装置。
  9. 平面視で矩形状の電源装置であり、
    第１辺と、前記第１辺と対向する第２辺と、第３辺と、前記第３辺と対向する第４辺と、を有し、
    前記イネーブル端子は、前記第４辺に配置され、
    前記帰還端子は、前記第３辺に配置される、請求項２から請求項６のいずれか１項に記載の電源装置。
  10. 平面視で矩形状の電源装置であり、
    ＤＣ／ＤＣコンバータを含み、
    第１辺と、前記第１辺と対向する第２辺と、第３辺と、前記第３辺と対向する第４辺と、を有し、
    電源電圧が入力される電源端子、グランド端子、前記ＤＣ／ＤＣコンバータに含まれる上側トラジスタと下側トランジスタとが接続されるノードに接続されるスイッチング端子、帰還電圧が入力される帰還電圧端子、内部電圧が出力されるＶＲＥＧ端子、および、ブートストラップ用のブートコンデンサが接続可能なＢＯＯＴ端子は、前記第１辺、前記第２辺および前記第３辺の少なくともいずれかに配置され、
    前記第４辺には、それ以外の端子のみが配置される、請求項１から請求項９のいずれか１項に記載の電源装置。
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