JP5610585B2 - 多出力電源装置及びこれを用いた電気機器 - Google Patents

Description

本発明は、複数の出力電圧を生成する多出力電源装置、及び、これを用いた電気機器に関するものである。

図１９は、複数の駆動電圧を必要とするシステムの一従来例を示すブロック図である。本従来例のシステムは、出力電圧ＯＵＴ１を生成する第１電源装置１０１と、出力電圧ＯＵＴ２を生成する第２電源装置１０２と、出力電圧ＯＵＴ１の供給を受けて動作する制御装置２００と、出力電圧ＯＵＴ２の供給を受けて動作する被制御装置３００とを有する。

なお、特許文献１には、複数の負荷に各々駆動電流を供給する複数のドライバ回路を備えた多チャンネルの負荷駆動装置であって、前記複数のドライバ回路のうち、少なくとも一は、自身に異常が生じたときだけでなく、他のドライバ回路に異常が生じたときにも、自身の出力動作を制限または停止することを特徴とする負荷駆動装置が本願出願人によって開示・提案されている。

特開２００７−３０６６３７号公報

上記のように、複数の駆動電圧（図１９では、制御装置２００に供給される出力電圧ＯＵＴ１と、被制御装置３００に供給される出力電圧ＯＵＴ２）を必要とする従来システムでは、上記複数の駆動電圧を生成する手段として、互いに独立して動作する電源装置（図１９では、第１電源装置１０１と第２電源装置１０２）を個別に設けることが多い。

このように、第１電源装置１０１と第２電源装置１０２とが各個独立に動作するシステムでは、第１電源装置１０１と第２電源装置１０２との相互連携動作を行うことができない。そのため、例えば、第１電源装置１０１の出力電圧ＯＵＴ１に地絡などの異常が発生して、制御装置２００が被制御装置３００を正常に制御することのできない状態に陥った場合であっても、第２電源装置１０２は、自身の出力電圧ＯＵＴ２に何らかの異常が生じていない限り、出力電圧ＯＵＴ２の出力を継続し、結果として、被制御装置３００の異常動作を招来してしまう。

また、上記従来のシステムにおいて、第１電源装置１０１と第２電源装置１０２の相互連携動作を実現しようとすると、複雑なソフトウェア制御やハードウェアの規模増大が必要となるため、現実的には実現が難しかった。

なお、特許文献１の従来技術は、複数のドライバ回路間で異常発生時の相互連携動作を実現するという点で、本発明と類似するものであるが、この従来技術は、あくまで、多チャンネルの負荷駆動装置を適用対象とするものであって、多出力電源装置にそのまま適用できるものではなく、また、出力電圧が供給される制御装置と被制御装置との主従関係についても、特許文献１には何ら開示・言及されていないことから、本発明と特許文献１の従来技術とは、その本質的構成を明らかに異にするものであると言うことができる。

本発明は、上記の問題点に鑑み、複数の電源回路間で異常発生時の相互連携動作を行うことが可能な多出力電源装置及びこれを用いた電気機器を提供することを目的とする。

上記目的を達成するために、本発明に係る多出力電源装置は、第一の出力電圧を出力する第一の電源、第二の出力電圧を出力する第二の電源、及び、前記第一の出力電圧の異常を検出し、前記第二の電源の出力動作を強制的に停止させる第一のリセット信号を出力するリセット回路を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る多出力電源装置は、さらに、第三の出力電圧を出力する第三の電源を有し、前記リセット回路は、前記第一の出力電圧と前記第三の出力電圧のそれぞれの異常を検出し、前記第二の電源の出力動作を強制的に停止させる前記第一のリセット信号を出力する構成（第２の構成）にするとよい。

また、上記第１の構成から成る多出力電源装置において、前記リセット回路は、前記第一の出力電圧に応じて前記第一のリセット信号を出力する出力異常検出部、及び、前記第一のリセット信号が入力されてから所定時間の経過後に、第二のリセット信号を前記第一の電源に出力するタイマを有する構成（第３の構成）にするとよい。

また、上記第１の構成から成る多出力電源装置は、さらに、所定の電圧が入力される第一の端子を有し、前記リセット回路は、電源電圧が前記所定の電圧以下になったとき、または、前記第一の出力電圧の異常を検出したときのいずれかのときに、前記第一のリセット信号を出力する構成（第４の構成）にするとよい。

また、上記第１の構成から成る多出力電源装置において、前記リセット回路は、前記多出力電源装置の起動後、前記第一の出力電圧が所定の電圧に達してから所定時間の経過後に、前記第二の電源が起動するように前記第一のリセット信号を出力する構成（第５の構成）にするとよい。

また、上記第５の構成から成る多出力電源装置において、前記所定時間は、５０ｍｓである構成（第６の構成）にするとよい。

また、上記第３の構成から成る多出力電源装置において、前記出力異常検出部には、さらに前記第三の出力電圧が入力されており、前記タイマは、前記第二のリセット信号を前記第三の電源にも出力する構成（第７の構成）にするとよい。

また、上記第２の構成から成る多出力電源装置において、前記第一の電源と前記第三の電源は、いずれも降圧型のＤＣ／ＤＣコンバータであり、前記第二の電源は、昇圧型のＤＣ／ＤＣコンバータである構成（第８の構成）にするとよい。

また、上記第８の構成から成る多出力電源装置において、前記第一の電源、前記第二の電源、及び、前記第三の電源は、いずれも同期整流型のＤＣ／ＤＣコンバータである構成（第９の構成）にするとよい。

また、上記第８の構成から成る多出力電源装置は、前記第一の電源、前記第二の電源、及び、前記第三の電源を形成する回路要素として、第一ののこぎり波と第二ののこぎり波と第三ののこぎり波を出力するのこぎり波生成回路、第一の基準電圧と第二の基準電圧と第三の基準電圧を生成するバイアス回路、前記第一の出力電圧と前記第一の基準電圧との誤差を増幅する第一のエラーアンプ、前記第一のエラーアンプの出力と前記第一ののこぎり波とを比較し、その比較結果に基づいて前記第一の出力電圧を出力する第一の制御駆動部、前記第二の出力電圧と前記第二の基準電圧との誤差を増幅する第二のエラーアンプ、前記第二のエラーアンプの出力と前記第二ののこぎり波とを比較し、その比較結果に基づいて前記第二の出力電圧を出力する第二の制御駆動部、前記第三の出力電圧と前記第三の基準電圧との誤差を増幅する第三のエラーアンプ、及び、前記第三のエラーアンプの出力と前記第三ののこぎり波とを比較し、その比較結果に基づいて前記第三の出力電圧を出力する第三の制御駆動部を有する構成（第１０の構成）にするとよい。

また、上記第１０の構成から成る多出力電源装置において、前記第一ののこぎり波と前記第三ののこぎり波は、互いに逆相である構成（第１１の構成）にするとよい。

また、上記第１の構成から成る多出力電源装置は、さらに、前記第一の電源の出力異常が検出された場合でも、自身の出力動作を継続する第四の電源を有する構成（第１２の構成）にするとよい。

また、上記第１の構成から成る多出力電源装置は、さらに、前記第一の出力電圧が供給される制御回路、及び、前記第二の出力電圧が供給され、前記制御回路によって制御される被制御回路を有する構成（第１３の構成）にするとよい。

また、上記目的を達成するために、本発明に係る多出力電源装置は、制御装置用の出力電圧を生成する制御装置用電源回路と、前記制御装置によって制御される被制御装置用の出力電圧を生成する被制御装置用電源回路と、前記制御装置用電源回路の出力異常を検出したときに前記被制御装置用電源回路の出力動作を強制的に停止させるリセット回路と、を有して成る構成（第１４の構成）とされている。

なお、上記第１４の構成から成る多出力電源装置において、前記制御装置用電源回路は、入力電圧を降圧して前記制御装置用の出力電圧を生成する降圧ＤＣ／ＤＣコンバータであり、前記被制御装置用電源回路は、前記入力電圧を昇圧して前記被制御装置用の出力電圧を生成する昇圧ＤＣ／ＤＣコンバータである構成（第１５の構成）にするとよい。

また、上記第１５の構成から成る多出力電源装置において、前記制御装置用電源回路は、前記制御装置を形成するＣＰＵに第１出力電圧を出力する第１降圧ＤＣ／ＤＣコンバータと、前記制御装置を形成するメモリに第２出力電圧を出力する第２降圧ＤＣ／ＤＣコンバータと、を有して成り、前記被制御装置用電源回路は、前記被制御装置を形成するレーザドライバに第３出力電圧を出力する昇圧ＤＣ／ＤＣコンバータを有して成る構成（第１６の構成）にするとよい。

また、上記第１６の構成から成る多出力電源装置にて、前記リセット回路は、第１降圧ＤＣ／ＤＣコンバータ及び第２降圧ＤＣ／ＤＣコンバータの一方の出力異常を検出した時点で、前記昇圧ＤＣ／ＤＣコンバータの出力動作を強制的に停止させ、前記出力異常が所定期間にわたって継続された時点で、第１降圧ＤＣ／ＤＣコンバータ及び第２降圧ＤＣ／ＤＣコンバータの他方の出力動作を強制的に停止させる構成（第１７の構成）にするとよい。

また、上記第１４〜第１７いずれかの構成から成る多出力電源装置は、前記制御装置用電源回路の出力異常が検出された場合でも、自身の出力動作を継続する負荷用電源回路を有して成る構成（第１８の構成）にするとよい。

また、本発明に係る電気機器は、上記第１４の構成から成る多出力電源装置と、前記多出力電源装置から電力供給を受けて動作する制御装置と、前記多出力電源装置から電力供給を受けて動作し、前記制御装置によって制御される被制御装置と、を有して成る構成（第１９の構成）とされている。

また、上記第１９の構成から成る電気機器は、さらに、前記制御装置に制御されるモータドライバと、前記モータドライバによって駆動されるスピンドルモータと、を有し、前記被制御装置は、前記スピンドルモータで回転するディスクの情報を読み取るピックアップ部である構成（第２０の構成）にするとよい。

本発明によれば、複数の電源回路間で異常発生時の相互連携動作を行うことが可能な多出力電源装置、及び、これを用いた電気機器を提供することが可能となる。

本発明に係る多出力電源装置の一実施形態を示すブロック図である。 外部端子の機能を説明するためのテーブルである。 多出力電源装置１に接続される素子の一例を示すシステム構成図である。 ピン１１（ＸＥＮＤＷＮ）とピン２７（ＥＮＵＰ）を用いたシャットダウン制御を説明するためのテーブルである。 リセット回路４０の一構成例を示すブロック図である。 ＶＤＣＯ１地絡時のシャットダウン動作を示す電圧波形図である。 ＶＤＣＯ２地絡時のシャットダウン動作を示す電圧波形図である。 は、多出力電源装置１の電気的特性を示すテーブルである。 は、各出力電圧の起動波形を示すタイミングチャートである。 は、ピン２７（ＥＮＵＰ）による昇圧ＤＣ／ＤＣコンバータ制御を説明するためのタイミングチャートである。 は、昇圧ＤＣ／ＤＣコンバータ３０のインラッシュ電流抑制機能を説明するためのタイミングチャートである。 は、過電圧ミュート機能の動作時波形を示すタイミングチャートである。 は、サーマルシャットダウン時における降圧ＤＣ／ＤＣコンバータ１０及び２０の出力状態を示すブロック図である。 は、サーマルシャットダウン時における昇圧ＤＣ／ＤＣコンバータ３０の出力状態を示すブロック図である。 は、昇圧ＤＣ／ＤＣコンバータ３０の過電流検出動作を説明するためのタイミングチャートである。 は、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流検出動作を説明するためのタイミングチャート（ＶＤＣＯ１過電流検出の場合）である。 は、カレントスイッチ５０の過電流検出特性の一例を示す図である。 は、カレントスイッチ５０の過電流保護機能部の一構成例を示すブロック図である。 は、各端子の入出力等価回路を示す一覧表である。 は、光ディスク装置への適用例を示すブロック図である。 複数の駆動電圧を要するシステムの一従来例を示すブロック図である。 は、出力異常検出部４１の一構成例を示すブロック図である。

図１は、本発明に係る多出力電源装置の一実施形態を示すブロック図である。本実施形態の多出力電源装置１は、光ディスク機器や一般民生機器の電源周辺部品を１チップに集積化した多機能パワーマネジメントＩＣであり、２チャンネルの降圧ＤＣ／ＤＣコンバータ１０及び２０と、１チャンネルの昇圧ＤＣ／ＤＣコンバータ３０と、リセット回路４０と、カレントスイッチ５０と、鋸波生成回路６０と、バイアス回路７０と、バッファ８１〜８６と、を有して成る。本実施形態の多出力電源装置１であれば、上記の回路要素を１チップに集積化したことにより、セット電源部の省スペース化に貢献することができる。

図１に示したように、降圧ＤＣ／ＤＣコンバータ１０は、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ１１（出力用スイッチ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２（同期整流用スイッチ）と、制御駆動部１３と、エラーアンプ１４と、ＰＷＭ［Pulse Width Modulation］コンパレータ１５と、カレントリミット部１６と、を有して成る。

また、降圧ＤＣ／ＤＣコンバータ２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１（出力用スイッチ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２（同期整流用スイッチ）と、制御駆動部２３と、エラーアンプ２４と、ＰＷＭコンパレータ２５と、カレントリミット部２６と、を有して成る。

また、昇圧ＤＣ／ＤＣコンバータ３０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ３１（出力用スイッチ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタ３２（同期整流用スイッチ）と、制御駆動部３３と、エラーアンプ３４と、ＰＷＭコンパレータ３５と、カレントリミット部３６と、を有して成る。

また、多出力電源装置１は、装置外部との電気的な接続を確立するために、複数の外部端子（ピン１〜２８、及び、裏面パッドＰ）を有して成る。図２は、外部端子の機能を説明するためのテーブルである。ピン１（ＰＧＮＤ）は、降圧ＤＣ／ＤＣコンバータ１０用のＧＮＤ端子である。ピン２（ＳＥＬＤＣＯ１）は、降圧ＤＣ／ＤＣコンバータ１０の出力切換端子である。ピン３（ＰＶＣＣ１）は、降圧ＤＣ／ＤＣコンバータ１０用の電源入力端子である。ピン４（ＡＶＣＣ）は、アナログ部の電源入力端子である。ピン５（ＰＶＣＣ２）は、降圧ＤＣ／ＤＣコンバータ２０用の電源入力端子である。ピン６（ＳＥＬＳＱ）は、降圧ＤＣ／ＤＣコンバータ１０及び２０の起動シーケンス切換端子である。ピン７（ＰＧＮＤ２）は、降圧ＤＣ／ＤＣコンバータ２０用のＧＮＤ端子である。ピン８（ＤＣＳＷ２）は、降圧ＤＣ／ＤＣコンバータ２０のスイッチング端子である。ピン９（ＲＥＳＥＲＶＥ）は、リザーブ端子である。ピン１０（ＶＤＣＯ２）は、降圧ＤＣ／ＤＣコンバータ２０のフィードバック端子である。ピン１１（ＸＥＮＤＷＮ）は、降圧ＤＣ／ＤＣコンバータ１０及び２０のイネーブル端子である。ピン１２（ＳＥＬＲＳＴ）は、リセット回路４０におけるＡＶＣＣ監視電圧切換端子である。ピン１３（ＲＥＳＥＲＶＥ）は、リザーブ端子である。ピン１４（ＤＣＳＷ３）は、昇圧ＤＣ／ＤＣコンバータ３０のスイッチング端子である。ピン１５（ＰＧＮＤ３）は、昇圧ＤＣ／ＤＣコンバータ３０用のＧＮＤ端子である。ピン１６（ＲＥＳＥＲＶＥ）は、リザーブ端子である。ピン１７（ＶＤＣＯ３）は、昇圧ＤＣ／ＤＣコンバータ３０の出力端子である。ピン１８（ＲＥＳＥＲＶＥ）は、リザーブ端子である。ピン１９（ＦＢ３）は、昇圧ＤＣ／ＤＣコンバータ３０のエラーアンプ入力端子である。ピン２０（ＡＭＰＯＵＴ３）は、昇圧ＤＣ／ＤＣコンバータ３０のエラーアンプ出力端子である。ピン２１（ＡＧＮＤ）は、アナログ部のＧＮＤ端子である。ピン２２（ＣＳＷＯ）は、カレントスイッチ５０の出力端子である。ピン２３（ＣＳＷＩ）は、カレントスイッチ入力端子である。ピン２４（ＣＳＷＯＮ）は、カレントスイッチ制御端子である。ピン２５（ＸＲＥＳＥＴ）は、リセット出力端子である。ピン２６（ＶＤＣＯ１）は、降圧ＤＣ／ＤＣコンバータ１０のフィードバック端子である。ピン２７（ＥＮＵＰ）は、昇圧ＤＣ／ＤＣコンバータ３０のイネーブル端子である。ピン２８（ＤＣＳＷ１）は、降圧ＤＣ／ＤＣコンバータ１０のスイッチング端子である。裏面パッド（ＧＮＤ）は、放熱用のＧＮＤパッドである。

なお、ピン２、ピン６、及び、ピン１２は、いずれも多出力電源装置１と同一基板上の電源或いはＧＮＤに接続して使用される。ピン９、ピン１３、及び、裏面パッドＰは、いずれも多出力電源装置１と同一基板用のＧＮＤに接続して使用される。ピン１６、及び、ピン１８は、オープンとして使用される。ピン２３は、多出力電源装置１と同一基板上でＶＣＣと同電位の電源に接続して使用される。

図１に戻り、多出力電源装置１の内部における素子、回路ブロック、及び、外部端子の相互接続関係について詳細に説明する。

トランジスタ１１のソース及びバックゲートは、ピン３に接続されている。トランジスタ１１のドレインは、ピン２８に接続されている。トランジスタ１１のゲートは、制御駆動部１３に接続されている。トランジスタ１２のソース及びバックゲートは、ピン１に接続されている。トランジスタ１２のドレインは、ピン２８に接続されている。トランジスタ１２のゲートは、制御駆動部１３に接続されている。エラーアンプ１４の非反転入力端（＋）は、ピン２６に接続されている。エラーアンプ１４の反転入力端（−）は、バイアス回路７０に接続されている。ＰＷＭコンパレータ１５の非反転入力端（＋）は、エラーアンプ１４の出力端に接続されている。ＰＷＭコンパレータ１５の反転入力端（−）は、鋸波生成回路６０の出力端に接続されている。ＰＷＭコンパレータ１５の出力端は、制御駆動部１３に接続されている。カレントリミット部１６は、トランジスタ１１のソースに流れる電流を検出し、その検出結果を制御駆動部１３に伝達するように接続されている。

トランジスタ２１のソース及びバックゲートは、ピン５に接続されている。トランジスタ２１のドレインは、ピン８に接続されている。トランジスタ２１のゲートは、制御駆動部２３に接続されている。トランジスタ２２のソース及びバックゲートは、ピン７に接続されている。トランジスタ２２のドレインは、ピン８に接続されている。トランジスタ２２のゲートは制御駆動部２３に接続されている。エラーアンプ２４の非反転入力端（＋）は、ピン１０に接続されている。エラーアンプ２４の反転入力端（−）は、バイアス回路７０に接続されている。ＰＷＭコンパレータ２５の非反転入力端（＋）は、エラーアンプ２４の出力端に接続されている。ＰＷＭコンパレータ２５の反転入力端（−）は、鋸波生成回路６０の反転出力端に接続されている。ＰＷＭコンパレータ２５の出力端は、制御駆動部２３に接続されている。カレントリミット部２６は、トランジスタ２１のソースに流れる電流を検出し、その検出結果を制御駆動部２３に伝達するように接続されている。

トランジスタ３１のソース及びバックゲートは、ピン１５に接続されている。トランジスタ３１のドレインは、ピン１４に接続されている。トランジスタ３１のゲートは、制御駆動部３３に接続されている。トランジスタ３２のソース及びバックゲートは、ピン１７に接続されている。トランジスタ３２のドレインは、ピン１４に接続されている。トランジスタ３２のゲートは、制御駆動部３３に接続されている。エラーアンプ３４の反転入力端（−）は、ピン１９に接続されている。エラーアンプ３４の非反転入力端（＋）は、バイアス回路７０に接続されている。エラーアンプ３４の出力端は、ピン２０に接続されている。ＰＷＭコンパレータ３５の反転入力端（−）は、エラーアンプ３４の出力端に接続されている。ＰＷＭコンパレータ３５の非反転入力端（＋）は、鋸波生成回路６０の出力端に接続されている。ＰＷＭコンパレータ３５の出力端は、制御駆動部３３に接続されている。カレントリミット部３６は、トランジスタ３１のソースに流れる電流を検出し、その検出結果を制御駆動部３３に伝達するように接続されている。

ピン２は、バッファ８１を介して、ＰＷＭコンパレータ１５に接続されている。ピン４は、電源ラインに接続されている。ピン６は、バッファ８２を介して、バイアス回路７０に接続されている。ピン１１は、バッファ８３を介して、バイアス回路７０に接続されている。ピン１２は、バッファ８４を介して、リセット回路４０に接続されている。ピン２１は、ＧＮＤラインに接続されている。ピン２２及びピン２３は、カレントスイッチ５０に接続されている。ピン２４は、バッファ８５を介して、カレントスイッチ５０に接続されている。ピン２５は、リセット回路４０に接続されている。ピン２７は、バッファ８６を介して、バイアス回路７０に接続されている。

図３は、多出力電源装置１に外部接続される素子の一例を示すシステム構成図である。本図に示すように、多出力電源装置１の外部には、システムの構築に際して、コイルＬ１〜Ｌ３と、コンデンサＣ１〜Ｃ８と、抵抗Ｒ１〜Ｒ５と、スイッチＳＷ１〜ＳＷ６と、が接続される。

コイルＬ１の一端は、ピン２８に接続されている。コイルＬ１の他端は、ピン２６と、出力電圧ＶＤＣＯ１の出力端に接続されている。コイルＬ２の一端は、ピン８に接続されている。コイルＬ２の他端は、ピン１０と、出力電圧ＶＤＣＯ２の出力端に接続されている。コイルＬ３の一端は、ピン１４に接続されている。コイルＬ３の他端は、電源電圧ＶＣＣの印加端に接続されている。

コンデンサＣ１の一端は、ピン３に接続されている。コンデンサＣ１の他端は、接地端に接続されている。コンデンサＣ２の一端は、ピン５に接続されている。コンデンサＣ２の他端は、接地端に接続されている。コンデンサＣ３の一端は、コイルＬ１の他端に接続されている。コンデンサＣ３の他端は、接地端に接続されている。コンデンサＣ４の一端は、コイルＬ２の他端に接続されている。コンデンサＣ４の他端は、接地端に接続されている。コンデンサＣ５の一端は、コイルＬ３の他端に接続されている。コンデンサＣ５の他端は接地端に接続されている。コンデンサＣ６の一端は、ピン１７に接続されている。コンデンサＣ６の他端は、接地端に接続されている。コンデンサＣ７の一端は、ピン１７に接続されている。コンデンサＣ７の他端は、抵抗Ｒ４を介して、ピン１９に接続されている。コンデンサＣ８の一端は、ピン２０に接続されている。コンデンサＣ８の他端は、抵抗Ｒ３を介して、ピン１９に接続されている。

抵抗Ｒ１の一端は、ピン１７に接続されている。抵抗Ｒ１の他端は、ピン１９に接続されている。抵抗Ｒ２の一端は、ピン１９に接続されている。抵抗Ｒ２の他端は、ピン２１に接続されている。抵抗Ｒ３の一端は、ピン１９に接続されている。抵抗Ｒ３の他端は、コンデンサＣ８の他端に接続されている。抵抗Ｒ４の一端はピン１９に接続されている。抵抗Ｒ４の他端は、コンデンサＣ７の他端に接続されている。抵抗Ｒ５の一端は、ピン２５に接続されている。抵抗Ｒ５の他端は、電源電圧ＶＣＣの印加端に接続されている。

スイッチＳＷ１の共通端はピン２に接続されている。スイッチＳＷ１の第１選択端（１Ｖ選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ１の第２選択端（１．５Ｖ選択端）は、接地端に接続されている。スイッチＳＷ２の共通端は、ピン６に接続されている。スイッチＳＷ２の第１選択端（第１シーケンス選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ２の第２選択端（第２シーケンス選択端）は、接地端に接続されている。スイッチＳＷ３の共通端は、ピン１１に接続されている。スイッチＳＷ３の第１選択端（オン選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ３の第２選択端（オフ選択端）は、接地端に接続されている。スイッチＳＷ４の共通端は、ピン１２に接続されている。スイッチＳＷ４の第１選択端（３．７Ｖ選択端）は、接地端に接続されている。スイッチＳＷ４の第２選択端（４．２Ｖ選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ５の共通端は、ピン２４に接続されている。スイッチＳＷ５の第１選択端（オン選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ５の第２選択端（オフ選択端）は、接地端に接続されている。スイッチＳＷ６の共通端は、ピン２７に接続されている。スイッチＳＷ６の第１選択端（オン選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ６の第２選択端（オフ選択端）は、接地端に接続されている。

ピン１は、接地端に接続されている。ピン２は、スイッチＳＷ１の共通端に接続されている。ピン３、ピン４、及び、ピン５は、いずれも電源電圧ＶＣＣの印加端に接続されている。ピン５は、コンデンサＣ１及びコンデンサＣ２の各一端に接続されている。ピン６はスイッチＳＷ２の共通端に接続されている。ピン７は、接地端に接続されている。ピン８は、コイルＬ２の一端に接続されている。ピン９は、接地端に接続されている。ピン１０は、出力電圧ＶＤＣＯ２の出力端に接続されている。ピン１１は、スイッチＳＷ３の共通端に接続されている。ピン１２は、スイッチＳＷ４の共通端に接続されている。ピン１３は、接地端に接続されている。ピン１４は、コイルＬ３の一端に接続されている。ピン１５は、接地端に接続されている。ピン１６はオープンとされている。ピン１７は、出力電圧ＶＤＣＯ３の出力端に接続されている。ピン１８は、オープンとされている。ピン１９は、抵抗Ｒ３及び抵抗Ｒ４の各一端に接続されている。ピン２０は、コンデンサＣ８の一端に接続されている。ピン２１は、抵抗Ｒ２の他端に接続されている。ピン２２は、カレントスイッチ出力ＣＳＷＯの出力端に接続されている。ピン２３は、電源電圧ＶＣＣの印加端に接続されている。ピン２４は、スイッチＳＷ５の共通端に接続されている。ピン２５は、リセット信号ＸＲＥＳＥＴの出力端に接続されている。ピン２６は、出力電圧ＶＤＣＯ１の出力端に接続されている。ピン２７は、スイッチＳＷ６の共通端に接続されている。ピン２８は、コイルＬ１の一端に接続されている。裏面パッドＰは、ピン２１に接続される一方、接地端にも接続されている。

ピン３〜ピン５は、必ず基板上の電源に接続すべきである。ピン３〜ピン５に接続される配線は太く短くレイアウトし、インピーダンスを十分低く設計することが望ましい。ピン１、ピン７、ピン１５、及び、ピン２１は、必ず基板上のＧＮＤに接続すべきである。ピン１、ピン７、ピン１５、及び、ピン２１に接続される配線は太く短くレイアウトし、インピーダンスを十分低く設計することが望ましい。出力電圧ＶＤＣＯ１は、出力側コンデンサＣ３の両端から取り出すことが望ましい。出力電圧ＶＤＣＯ２は、出力側コンデンサＣ４の両端から取り出すことが望ましい。出力電圧ＶＤＣＯ３は、出力側コンデンサＣ６の両端から取り出すことが望ましい。降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、及び、昇圧ＤＣ／ＤＣコンバータ３０は、いずれも基板パターンや周辺部品により性能が影響を受けるので、周辺回路の設計は十分検討することが望ましい。ピン３とピン１との間に接続されるバイパスコンデンサＣ１、ピン５とピン７との間に接続されるバイパスコンデンサＣ２、及び、昇圧用コイルＬ３とピン１５との間に接続されるコンデンサＣ５については、ＥＳＲ［Equivalent Series Resistance］の低いセラミックコンデンサを使用し、かつ、できる限り多出力電源装置１の近くに配置することが望ましい。その他、コイルＬ１〜Ｌ３やコンデンサＣ１〜Ｃ８などの外付け部品は、できる限り多出力電源装置１の近くに配置することが望ましい。特に、大電流が流れる部品や配線については、太く短く配線することが望ましい。

また、上記のスイッチＳＷ１〜ＳＷ６は、必ずしもディスクリート部品として用意する必要はなく、ロジック回路から上記論理となる制御信号を各ピンに入力してもよい。

上記構成から成る多出力電源装置１の第１の特長は、１．０Ｖ出力と１．５Ｖ出力を任意に切り換えることが可能な同期整流型の降圧ＤＣ／ＤＣコンバータ１０を内蔵している点である。第２の特長は、３．３Ｖ出力が可能な同期整流型の降圧ＤＣ／ＤＣコンバータ２０を内蔵している点である。第３の特長は、同期整流型の昇圧ＤＣ／ＤＣコンバータ３０を内蔵している点である。第４の特長は、降圧ＤＣ／ＤＣコンバータ１０と降圧ＤＣ／ＤＣコンバータ２０とが互いに逆相スイッチング制御されており、リプル干渉が抑制されている点である。第５の特長は、降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、及び、昇圧ＤＣ／ＤＣコンバータ３０がいずれも高速スイッチング制御（降圧ＤＣ／ＤＣの動作周波数：２．０ＭＨｚ(typ.)、昇圧ＤＣ／ＤＣの動作周波数：１．０ＭＨｚ(typ.)）されており、小型で安価なコイルを使用することができる点である。第６の特長は、ソフトスタート機能を内蔵している点である。第７の特長は、カレントリミッタ部１６、２６、３６を内蔵しているほか、降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、及び、カレントスイッチ５０については、短絡保護機能を内蔵している点である。第８の特長は、降圧ＤＣ／ＤＣコンバータ１０及び２０に各々含まれるエラーアンプ１４、２４の位相補償回路を内蔵している点である。第９の特長は、降圧ＤＣ／ＤＣコンバータ１０及び２０の起動シーケンス切換機能を内蔵している点である。第１０の特長は、リセット回路４０を内蔵している点である。第１１の特長は、リセット回路４０において、アナログ電源電圧ＡＶＣＣ、降圧ＤＣ／ＤＣコンバータ１０の出力電圧ＶＤＣＯ１、及び、降圧ＤＣ／ＤＣコンバータ２０の出力電圧ＶＤＣＯ２を監視することにより、リセット検出を行う点である。第１２の特長は、リセット回路４０において、リセット遅延時間（５０ｍｓ(typ.)）をカウントするタイマ回路を内蔵している点である。第１３の特長は、カレントスイッチ５０（オン抵抗：１．０Ω(typ.)）を内蔵している点である。第１４の特長は、シャットダウン機能を内蔵している点である。

次に、多出力電源装置１を形成する各ブロックの動作について説明する。

降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０は、それぞれ、出力段パワーＭＯＳトランジスタを内蔵した２チャンネルの同期整流型の降圧ＤＣ／ＤＣコンバータである。ピン１１（ＸＥＮＤＷＮ）がローレベル固定されている状態での電源投入時には、ＵＶＬＯ解除電圧（３．７Ｖ(typ.)）で動作を開始し、多出力電源装置１に内蔵されているソフトスタート回路（図１には不図示、ソフトスタート期間：１．０ｍｓ(typ.)）により、ピン６（ＳＥＬＳＱ）によって設定された起動シーケンスで出力電圧ＶＤＣＯ１、ＶＤＣＯ２が徐々に立ち上げられる。電源投入後において、ピン１１（ＸＥＮＤＷＮ）を用いたオン／オフ制御が行われたときにも、降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０の起動動作は上記と同様になる。出力電圧ＶＤＣＯ１は、ピン２（ＳＥＬＤＣＯ１）がローレベルである場合に１．５Ｖ出力となり、ハイレベルである場合に１．０Ｖ出力となる。出力電圧ＶＤＣＯ２は３．３Ｖ固定である。降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０は、シャットダウン時においてスイッチングを停止し、内蔵されている抵抗によりディスチャージを行う。降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０には、図３で示した通り、所定の外付け部品（コイル、出力コンデンサ、バイパスコンデンサ）が必要である。

昇圧ＤＣ／ＤＣコンバータ３０は、出力段パワーＭＯＳトランジスタを内蔵した同期整流型の昇圧ＤＣ／ＤＣコンバータである。ピン２７（ＥＮＵＰ）がハイレベル固定されている場合、昇圧ＤＣ／ＤＣコンバータ３０は、リセット解除動作が確定した時点、すなわち、ピン２５（ＸＲＥＳＥＴ）がローレベルからハイレベルへ切り換わった時点から、内蔵されているインラッシュ電流抑制機能を５ｍｓ(typ.)の間だけ有効とし、出力電圧ＶＤＣＯ３を徐々に電源電圧ＶＣＣの電位付近まで上昇させる。それから１ｍｓ(typ.)が経過した後、昇圧ＤＣ／ＤＣコンバータ３０は、多出力電源装置１に内蔵されているソフトスタート回路により、出力電圧ＶＤＣＯ３を徐々に出力電圧設定値まで立ち上げる。リセット解除状態（ピン２５（ＸＲＥＳＥＴ）がハイレベルの状態）において、ピン２７（ＥＮＵＰ）を用いたオン／オフ制御が行われたときにも、昇圧ＤＣ／ＤＣコンバータ３０の起動動作は上記と同様になる。インラッシュ電流抑制機能は、起動時の負荷電流がゼロのときに最大限の効果が得られるので、起動時には、できる限り無出力電流の状態とすることが望ましい。昇圧ＤＣ／ＤＣコンバータ３０で用いられるＰＷＭ信号のデューティは、８０％(typ.)で制限されるように内部で設定されている。また、昇圧ＤＣ／ＤＣコンバータ３０は、シャットダウン時において、バックゲートコントロール機能により、昇圧ＤＣ／ＤＣコンバータ３０の出力端から負荷を完全に遮断し、内蔵されている抵抗によりディスチャージを行う。昇圧ＤＣ／ＤＣコンバータ３０には、図３で示した通り、所定の外付け部品（コイル、出力コンデンサ、バイパスコンデンサ）が必要である。

リセット回路４０は、オープンコレクタ出力形式であるため、リセット信号ＸＲＥＳＥＴの出力端子であるピン２５には、図３で示したように、プルアップ抵抗Ｒ５を接続する必要がある。プルアップ抵抗Ｒ５の値は、リセット回路４０の出力トランジスタがオン状態のときに、その出力トランジスタに流れ込む電流（シンク電流）の最大値が過大とならない抵抗値に設定することが望ましい。リセット回路４０は、電源電圧ＶＣＣがピン１２（ＳＥＬＲＳＴ）を用いて設定される検出電圧以下となったこと、降圧ＤＣ／ＤＣコンバータ１０の出力電圧ＶＤＣＯ１または降圧ＤＣ／ＤＣコンバータ２０の出力電圧ＶＤＣＯ２のいずれかが設定された検出電圧以下となったこと、及び、シャットダウンが指示されたことのうち、いずれかの条件が成立した時点で、自身の出力トランジスタをオンとしてリセット信号ＸＲＥＳＥＴをローレベルとする。一方、リセット回路４０は、リセット解除動作について、電源電圧ＶＣＣの起動検出、降圧ＤＣ／ＤＣコンバータ１０及び降圧ＤＣ／ＤＣコンバータ２０の起動検出、及び、シャットダウンモード解除検出の全ての条件が成立した時点から、多出力電源装置１に内蔵されるタイマ回路（図１には不図示）のカウントを開始し、５０ｍｓ(typ.)経過後にリセット状態を解除すべく、自身の出力トランジスタをオフとしてリセット信号ＸＲＥＳＥＴをハイレベルとする。

カレントスイッチ５０は、ピン２４（ＣＳＷＯＮ）がハイレベルであるときに、内蔵されているスイッチ素子（ＰＭＯＳトランジスタ）をオン状態とする。一方、カレントスイッチ５０は、ピン２４（ＣＳＷＯＮ）がローレベルであるときに、内蔵されているスイッチ素子をオフ状態とし、内蔵されている抵抗によりディスチャージを行う。なお、カレントスイッチ５０は、ピン２３（ＣＳＷＩ）側に電源電圧ＶＣＣを接続し、ピン２４（ＣＳＷＯ）側に負荷を接続して用いられる。

また、多出力電源装置１は、過電流や出力短絡からＩＣを保護する過電流／短絡保護機能、ＩＣの熱的破壊を防止するサーマルシャットダウン機能、過電圧によるＩＣの誤動作を防止する過電圧ミュート機能、減電圧によるＩＣの誤動作を防止するＵＶＬＯ機能、ＤＣ／ＤＣコンバータの出力動作を強制的に停止させるシャットダウン機能、及び、降圧ＤＣ／ＤＣコンバータの起動順序を切り換える起動シーケンス切換機能を具備している。

過電流／短絡保護機能について、多出力電源装置１は、昇圧ＤＣ／ＤＣコンバータ３０のＮＭＯＳトランジスタ３１に流れる電流に対して、過電流保護回路（カレントリミット部３６）を内蔵している。また、多出力電源装置１は、降圧ＤＣ／ＤＣコンバータ１０のＰＭＯＳトランジスタ１１に流れる電流、及び、降圧ＤＣ／ＤＣコンバータ２０のＰＭＯＳトランジスタ２１に流れる電流に対して、過電流保護回路（カレントリミット部１６、２６）を内蔵している。また、多出力電源装置１は、カレントスイッチ５０に流れる電流に対して、過電流保護回路（図１では不図示）を内蔵している。また、多出力電源装置１は、降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、及び、カレントスイッチ５０の出力短絡を検出する短絡保護回路（図１では不図示）を内蔵している。

ＵＶＬＯ機能について、多出力電源装置１では、電源電圧ＶＣＣが３．６Ｖ(typ.)の場合、減電圧によるＩＣの誤動作を防止するためにシャットダウン機能が働く。なお、電源電圧ＶＣＣが３．７Ｖ(typ.)以上に戻ると、多出力電源装置１は、シャットダウン機能を解除して再起動する。

シャットダウン機能について、多出力電源装置１は、ピン１１（ＸＥＮＤＷＮ）とピン２７（ＥＮＵＰ）を用いて、ＤＣ／ＤＣコンバータ１０〜３０の降圧動作と昇圧動作をそれぞれ個別にシャットダウン制御することが可能である。図４は、ピン１１（ＸＥＮＤＷＮ）とピン２７（ＥＮＵＰ）を用いたシャットダウン制御を説明するためのテーブルである。ピン１１（ＸＥＮＤＷＮ）が降圧動作のシャットダウン論理（ハイレベル）であり、ピン２７（ＥＮＵＰ）が昇圧動作のシャットダウン論理（ローレベル）である場合には、ＩＣ全体がシャットダウンモードとなる。ピン１１（ＸＥＮＤＷＮ）とピン２７（ＥＮＵＰ）を用いて上記のシャットダウン制御を行う場合、シャットダウン区間（ピン１１（ＸＥＮＤＷＮ）のハイレベル区間、ピン２７（ＥＮＵＰ）のローレベル区間）は、１００μｓとすることが望ましい。ただし、リセット回路４０から出力されるリセット信号ＸＲＥＳＥＴがローレベル（リセット状態）とされたときには、ピン１１（ＸＥＮＤＷＮ）及びピン２７（ＥＮＵＰ）の論理に依らず、降圧動作及び昇圧動作は強制的に停止される。

起動シーケンス切換機能について、多出力電源装置１は、ピン６（ＳＥＬＳＱ）を用いて、降圧ＤＣ／ＤＣコンバータ１０と降圧ＤＣ／ＤＣコンバータ２０の起動順序を切り換えることが可能である（後出の図８を参照）。ピン６（ＳＥＬＳＱ）がローレベルであるときには、出力電圧ＶＤＣＯ１と出力電圧ＶＤＣＯ２が同時に起動を開始する（同比率起動）。ピン６（ＳＥＬＳＱ）がハイレベルであるときには、まず出力電圧ＶＤＣＯ１のみが起動を開始し、出力電圧ＶＤＣＯ１が１．３Ｖ（１．５Ｖ出力設定時）または０．８Ｖ（１．０Ｖ出力設定時）に到達した時点から、出力電圧ＶＤＣＯ２が起動を開始する。一方、シャットダウン動作に関しては、ピン６（ＳＥＬＳＱ）の論理に関わらず、出力電圧ＶＤＣＯ１と出力電圧ＶＤＣＯ２が同一タイミングでシャットダウンされる。なお、シャットダウンに要する時間は、負荷の状態に応じて決定される。

次に、複数の電源回路間における異常発生時の相互連携動作について、詳細な説明を行う。図５は、リセット回路４０の一構成例を示すブロック図である。なお、図５では、複数の駆動電圧を必要とするシステムの一例として、多出力電源装置１と、多出力電源装置１から電力供給を受けて動作する制御装置２と、多出力電源装置１から電力供給を受けて動作し、制御装置２によって制御される被制御装置３と、を有して成る電子機器（例えば光ディスク機器）が描写されている。

本実施形態の多出力電源装置１は、制御装置２用の出力電圧を生成する制御装置用電源回路として、制御装置２を形成するＣＰＵ［Central Processing Unit］２ａに出力電圧ＶＤＣＯ１を出力する降圧ＤＣ／ＤＣコンバータ１０と、制御装置２を形成するメモリ２ｂに出力電圧ＶＤＣＯ２を出力する降圧ＤＣ／ＤＣコンバータ２０と、を有して成る。また、本実施形態の多出力電源装置１は、制御装置２によって制御される被制御装置３用の出力電圧を生成する被制御装置用電源回路として、被制御装置３を形成するレーザドライバ３ａに出力電圧ＶＤＣＯ３を出力する昇圧ＤＣ／ＤＣコンバータ３０を有して成る。さらに、本実施形態の多出力電源装置１は、上記の制御装置用電源回路（降圧ＤＣ／ＤＣコンバータ１０及び降圧ＤＣ／ＤＣコンバータ２０のいずれか一方）の出力異常を検出したときに、被制御装置用電源回路（昇圧ＤＣ／ＤＣコンバータ３０）の出力動作を強制的に停止させるリセット回路４０を有して成る。

図５に示すように、リセット回路４０は、出力異常検出部４１と、タイマラッチ部４２と、を有して成る。出力異常検出部４１は、出力電圧ＶＤＣＯ１及び出力電圧ＶＤＣＯ２の出力異常（例えば地絡）を検出してリセット信号ＸＲＥＳＥＴを生成する。リセット信号ＸＲＥＳＥＴは、正常時にハイレベルとなり、異常時にローレベルとなる２値信号である。タイマラッチ部４２は、リセット信号ＸＲＥＳＥＴが所定時間ｔｍ（例えば、１．５ｍｓ(typ.)）にわたってローレベルに維持されたときに、その論理レベルをラッチして出力する。なお、昇圧ＤＣ／ＤＣコンバータ３０のシャットダウン制御端子には、リセット信号ＸＲＥＳＥＴが直接入力されており、降圧ＤＣ／ＤＣコンバータ１０及び降圧ＤＣ／ＤＣコンバータ２０の各シャットダウン制御端子には、タイマラッチ部４２の出力信号が入力されている。

図２０は、出力異常検出部４１の一構成例を示すブロック図である。本構成例で示す出力異常検出部４１は、第１分圧回路４１１と、第２分圧回路４１２と、第１セレクタ４１３と、第２セレクタ４１４と、第１コンパレータ４１５と、第２コンパレータ４１６と、第３コンパレータ４１７と、論理積演算器４１８と、を有する。

第１分圧回路４１１は、電源電圧ＶＣＣを第１分圧比で分圧して第１分圧電圧Ｖ１を生成する。

第２分圧回路４１２は、電源電圧ＶＣＣを第１分圧比とは異なる第２分圧比で分圧して第２分圧電圧Ｖ２を生成する。

第１セレクタ４１３は、ピン１２（ＳＥＬＲＳＴ）への入力信号に基づいて、第１分圧電圧Ｖ１と第２分圧電圧Ｖ２のいずれか一を電源モニタ電圧Ｖ３として選択出力する。

第２セレクタ４１４は、ピン２（ＳＥＬＤＣＯ１）への入力信号に基づいて、第１目標電圧Ｖａ（例えば１．０Ｖ）と第２目標電圧Ｖｂ（例えば１．５Ｖまたは１．２Ｖ）のいずれか一を第２閾値電圧Ｖｔｈ２として選択出力する。

第１コンパレータ４１５は、非反転入力端（＋）に入力される電源モニタ電圧Ｖ３と、反転入力端（−）に入力される第１閾値電圧Ｖｔｈ１とを比較して信号Ｓ１を生成する。なお、信号Ｓ１は、電源モニタ電圧Ｖ３が第１閾値電圧Ｖｔｈ１よりも高ければハイレベルとなり、低ければローレベルとなる。

第２コンパレータ４１６は、非反転入力端（＋）に入力される出力電圧ＶＤＣＯ１と、反転入力端（−）に入力される第２閾値電圧Ｖｔｈ２とを比較して信号Ｓ２を生成する。なお、信号Ｓ２は、出力電圧ＶＤＣＯ１が第２閾値電圧Ｖｔｈ２よりも高ければハイレベルとなり、低ければローレベルとなる。

第３コンパレータ４１７は、非反転入力端（＋）に入力される出力電圧ＶＤＣＯ２と、反転入力端（−）に入力される第３閾値電圧Ｖｔｈ３とを比較して信号Ｓ３を生成する。なお、信号Ｓ３は、出力電圧ＶＤＣＯ２が第３閾値電圧Ｖｔｈ３よりも高ければハイレベルとなり、低ければローレベルとなる。

論理和演算器４１８には、信号Ｓ１〜Ｓ３が入力されているほか、バイアス回路７０から、その動作時にハイレベルとなり、シャットダウン時にローレベルとなる信号Ｓ４が入力されており、これらの信号Ｓ１〜Ｓ４の論理積をリセット信号ＸＲＥＳＥＴとして出力する。すなわち、リセット信号ＸＲＥＳＥＴは、信号Ｓ１〜Ｓ４の少なくともいずれか一がローレベルであればローレベルとなり、信号Ｓ１〜Ｓ４の全てがハイレベルであるときにのみハイレベルとなる。

上記構成から成る出力異常検出部４１の働きにより、リセット回路４０は、先述したように、電源電圧ＶＣＣがピン１２（ＳＥＬＲＳＴ）を用いて設定される検出電圧以下となったこと、降圧ＤＣ／ＤＣコンバータ１０の出力電圧ＶＤＣＯ１または降圧ＤＣ／ＤＣコンバータ２０の出力電圧ＶＤＣＯ２のいずれかが設定された検出電圧以下となったこと、及び、シャットダウンが指示されたことのうち、いずれかの条件が成立した時点で、リセット信号ＸＲＥＳＥＴをローレベルとする。

以下では、上記したリセット回路４０の動作のうち、特に、出力電圧ＶＤＣＯ１ないし出力電圧ＶＤＣＯ２に異常が生じた場合におけるリセット回路４０の動作について、図６Ａ及び図６Ｂを参照しながら詳細に説明する。図６Ａは、出力電圧ＶＤＣＯ１が地絡した場合のシャットダウン動作を示す電圧波形図であり、図６Ｂは、出力電圧ＶＤＣＯ２が地絡した場合のシャットダウン動作を示す電圧波形図である。なお、図６Ａ及び図６Ｂのいずれにおいても、上から順番に、出力電圧ＶＤＣＯ１、出力電圧ＶＤＣＯ２、リセット信号ＸＲＥＳＥＴ、出力電圧ＶＤＣＯ３、及び、カレントスイッチ出力電圧ＣＳＷＯの電圧波形が描写されている。

図６Ａに示すように、リセット回路４０は、出力電圧ＶＤＣＯ１の地絡を検出した時点で、リセット信号ＸＲＥＳＥＴをローレベルに立ち下げ、昇圧ＤＣ／ＤＣコンバータ３０の出力動作を強制的に停止させる。また、リセット回路４０は、出力電圧ＶＤＣＯ１の地絡が所定期間ｔｍにわたって継続された時点で、タイマラッチ部４２の出力信号をローレベルとし、降圧ＤＣ／ＤＣコンバータ２０の出力動作も強制的に停止させる。

同様に、図６Ｂに示すように、リセット回路４０は、出力電圧ＶＤＣＯ２の地絡を検出した時点で、リセット信号ＸＲＥＳＥＴをローレベルに立ち下げ、昇圧ＤＣ／ＤＣコンバータ３０の出力動作を強制的に停止させる。また、リセット回路４０は、出力電圧ＶＤＣＯ２の地絡が所定期間ｔｍにわたって継続された時点で、タイマラッチ部４２の出力信号をローレベルとし、降圧ＤＣ／ＤＣコンバータ１０の出力動作も強制的に停止させる。

このように、本実施形態の多出力電源装置１であれば、制御装置２に供給される出力電圧ＶＤＣＯ１及び出力電圧ＶＤＣＯ２のいずれか一方に地絡などの異常が生じた場合、制御装置２が被制御装置３を制御不能となるおそれがあることに鑑み、被制御装置３に供給される出力電圧ＶＤＣＯ３に何ら異常が生じていない場合であっても、昇圧ＤＣ／ＤＣコンバータ３０の出力動作を即時に停止して、被制御装置３への電力供給を遮断することにより、被制御装置３の異常動作、及び、これに伴う異常発熱や発火・発煙などを未然に回避することが可能となる。

一方、降圧ＤＣ／ＤＣコンバータ１０と降圧ＤＣ／ＤＣコンバータ２０との間における異常発生時の相互連携動作については、先にも説明した通り、一方の出力異常が所定期間ｔｍにわたって継続されたときにのみ、他方のシャットダウンを行う構成とされている。このような構成とすることにより、異常発生時におけるシステムの安定性を向上することが可能となる。

すなわち、本実施形態の多出力電源装置１は、昇圧ＤＣ／ＤＣコンバータ３０から出力電圧ＶＤＣＯ３の供給を受けて動作する被制御装置３への電力供給に関しては、システムの安全性向上を優先して、異常検出時にこれを即時停止する構成とされており、また、降圧ＤＣ／ＤＣコンバータ１０及び高圧ＤＣ／ＤＣコンバータ２０からそれぞれ出力電圧ＶＤＣＯ１及び出力電圧ＶＤＣＯ２の供給を受けて動作する制御装置２への電力供給に関しては、システムの安定性向上を優先して、異常検出状態が所定期間ｔｍにわたって継続した時点で、これを停止する構成とされている。このような構成とすることにより、システムの安全性向上と安定性向上を両立することが可能となる。

上記したように、本実施形態の多出力電源装置１であれば、出力異常検出部４１を備えたリセット回路４０を用いて、複数の電源回路間における異常発生時の相互連携動作を実現することが可能となる。従って、本実施形態の多出力電源装置１を用いたシステムであれば、セット構築時のリスク回避が容易となり、また、セット全体としてのクレーム発生率を低下させることが可能となる。また、本実施形態の多出力電源装置１を用いたシステムであれば、複数の電源回路間における異常発生時の相互連携動作を実現するに際して、セット上での複雑なソフトウェア制御やハードウェアの規模増大が不要であるため、セットのコストアップを招かずに済む。

また、本実施形態の多出力電源装置１は、降圧ＤＣ／ＤＣコンバータ１０や降圧ＤＣ／ＤＣコンバータ２０の出力異常が検出された場合でも、自身の出力動作を継続する負荷用電源回路としてカレントスイッチ５０を有して成る（図６Ａ及び図６Ｂのカレントスイッチ出力電圧ＣＳＷＯを参照）。このような構成とすることにより、制御装置２からの制御を受けない負荷については、多出力電源装置１からの電力供給を継続することができるので、システムの動作を全て停止させずに済む。

図７は、多出力電源装置１の電気的特性を示すテーブルである。なお、特に指定のない限り、ＰＶＣＣ１＝ＰＶＣＣ２＝ＡＶＣＣ＝５．０Ｖ、Ｔａ＝２５℃とする。

次に、多出力電源装置１の起動動作について、図８を参照しながら詳細に説明する。図８は、各出力電圧の起動波形を示すタイミングチャートである。ＶＣＣによる起動（ＥＮＵＰ＝Ｈｉｇｈ、ＸＥＮＤＷＮ＝Ｌｏｗ、ＣＳＷＯＮ＝Ｈｉｇｈ）の場合、ＶＣＣがＵＶＬＯ解除電圧（３．７Ｖ(typ.)）に達した時点から、まず降圧ＤＣ／ＤＣコンバータ１０及び２０とカレントスイッチ５０が起動を開始する。その後、５０ｍｓ(typ.)後のリセット解除時点（リセット信号ＸＲＥＳＥＴがローレベルからハイレベルへ切り換わる時点）から、昇圧ＤＣ／ＤＣコンバータ３０が起動を開始する。また、何らかの原因でＶＣＣ電圧の低下や降圧ＤＣ／ＤＣコンバータ１０、２０の出力低下が生じ、シャットダウン動作によるリセットが検出された時点（リセット信号ＸＲＥＳＥＴがハイレベルからローレベルへ切り換わる時点）で、昇圧ＤＣ／ＤＣコンバータ３０は強制的にシャットダウン動作へ移行する。

次に、ピン２７（ＥＮＵＰ）による昇圧ＤＣ／ＤＣコンバータ制御について、図９を参照しながら詳細に説明する。図９は、ピン２７（ＥＮＵＰ）による昇圧ＤＣ／ＤＣコンバータ制御を説明するためのタイミングチャートである。ピン２７（ＥＮＵＰ）を用いて昇圧ＤＣ／ＤＣコンバータ３０を制御する場合、リセット信号ＸＲＥＳＥＴがローレベルに維持されている区間は、ピン２７（ＥＮＵＰ）を用いた制御が無効となり、昇圧ＤＣ／ＤＣコンバータ３０は強制シャットダウンされた状態に維持される。すなわち、ピン２７（ＥＮＵＰ）は、リセット信号ＸＲＥＳＥＴがローレベルからハイレベルに立ち上がり、リセット状態が解除されて以後、任意のタイミングで昇圧ＤＣ／ＤＣコンバータ３０を制御したい場合に用いられる。

次に、昇圧ＤＣ／ＤＣコンバータ３０のインラッシュ電流抑制機能について、図１０を参照しながら詳細に説明する。図１０は、昇圧ＤＣ／ＤＣコンバータ３０のインラッシュ電流抑制機能を説明するためのタイミングチャートである。昇圧ＤＣ／ＤＣコンバータ３０における起動時には、スイッチングを開始するまでに出力電圧ＶＤＣＯ３が０Ｖから電源電圧ＶＣＣ付近まで上昇する動作が必ず生じる。本実施形態の多出力電源装置１では、昇圧ＤＣ／ＤＣコンバータ３０の起動開始時点から、内蔵されているインラッシュ電流抑制機能が５ｍｓ(typ.)間だけ有効となり、図１０に示すように、出力電圧ＶＤＣＯ３を徐々に上昇させることでインラッシュ電流を抑制する。インラッシュ電流抑制区間の１ｍｓ(typ.)後にはソフトスタート開始（待機）区間が終了し、本実施形態の多出力電源装置１に内蔵されているソフトスタート回路によって、出力電圧ＶＤＣＯ３は設定抵抗比で決まる電圧値へ徐々に立ち上げられる。インラッシュ電流抑制機能は、起動時の負荷電流がゼロのときに最大限の効果を奏するので、起動時はできる限り無出力電流の状態とすることが望ましい。

次に、過電圧ミュート機能及びＵＶＬＯ機能について、図１１を参照しながら詳細に説明する。図１１は、過電圧ミュート機能の動作時波形を示すタイミングチャートである。なお、図１１では、ＥＮＵＰ＝ＣＳＷＯＮ＝Ｈｉｇｈ、ＸＥＮＤＷＮ＝ＳＥＬＳＱ＝Ｌｏｗの場合が描写されている。過電圧ミュート機能が動作した場合、昇圧ＤＣ／ＤＣコンバータ３０の出力、降圧ＤＣ／ＤＣコンバータ１０、２０の出力、カレントスイッチ５０の出力はいずれもシャットダウンされ、多出力電源装置１に内蔵されている抵抗により、ディスチャージが行われる。また、ＵＶＬＯ機能が動作した場合も、過電圧ミュート機能と同様の動作となる。

次に、サーマルシャットダウン機能について、図１２Ａ及び図１２Ｂを参照しながら詳細に説明する。図１２Ａは、サーマルシャットダウン時における降圧ＤＣ／ＤＣコンバータ１０、２０の出力状態を示すブロック図であり、図１２Ｂは、サーマルシャットダウン時における昇圧ＤＣ／ＤＣコンバータ３０の出力状態を示すブロック図である。図１２Ａに示すように、サーマルシャットダウン動作時には、降圧ＤＣ／ＤＣコンバータ１０、２０のＤＣＳＷ１、ＤＣＳＷ２がいずれもハイインピーダンス状態となる。また、図１２Ｂに示すように、サーマルシャットダウン動作時には、昇圧ＤＣ／ＤＣコンバータ３０を形成するパワートランジスタのうち、ＰＭＯＳトランジスタ３２がオン、ＮＭＯＳトランジスタ３１がオフの状態となる。なお、カレントスイッチ５０のＣＳＷＯに関しては、シャットダウンと同様の動作となる。

次に、昇圧ＤＣ／ＤＣコンバータ３０の過電流保護機能について、図１３を参照しながら詳細に説明する。図１３は、昇圧ＤＣ／ＤＣコンバータ３０の過電流検出動作を説明するためのタイミングチャートである。昇圧ＤＣ／ＤＣコンバータ３０では、ＮＭＯＳトランジスタ３１に流れる電流を監視しており、過電流時（３．０Ａ(typ.)）にＮＭＯＳトランジスタ３１をオフ状態にする。過電流が検出されると、ＮＭＯＳトランジスタ３１がオフ状態となり、再度ソフトスタート機能が発動して通常動作に戻る。また、１回目に過電流が検出されてから１１ｍｓ(typ.)以内に２回目の過電流が検出されると、１回目の過電流検出から１１ｍｓ(typ.)後にＰＭＯＳトランジスタ３２がオン、ＮＭＯＳトランジスタ３１がオフの状態でラッチがかかる。降圧ＤＣ／ＤＣコンバータ１０、２０の出力動作やカレントスイッチ５０の出力動作は、昇圧ＤＣ／ＤＣコンバータ３０の過電流検出動作に関わらず、各々の動作を継続する。ラッチ状態は、電源再投入を行うか、ＥＮＵＰ端子でシャットダウンを行うことで解除され、昇圧ＤＣ／ＤＣコンバータ３０は復帰する。

次に、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流保護機能について、図１４を参照しながら詳細に説明する。図１４は、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流検出動作を説明するためのタイミングチャート（ＶＤＣＯ１過電流検出の場合）である。過電流検出時（１．５Ａ(typ.)）、２．０μｓの間、ＰＶＣＣから出力コンデンサへの充電が禁止される。１．５ｍｓ(typ.)の期間にわたって過電流検出状態が続くと、短絡保護回路が働いてラッチがかかり、降圧ＤＣ／ＤＣコンバータ１０、２０の出力はスイッチングを停止（ＤＣＳＷ１＝０Ｖ、ＤＣＳＷ２＝０Ｖ）する。また、カレントスイッチ５０の出力は、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流検出動作に関わらず、その動作を継続する。一方、昇圧ＤＣ／ＤＣコンバータ３０は、降圧ＤＣ／ＤＣコンバータ１０、２０の出力低下によるリセット検出により、シャットダウン動作へ移行する。再度電源投入を行うか、ＸＥＮＤＷＮ端子によるシャットダウンを行うことで、上記のラッチ状態が解除され、各降圧ＤＣ／ＤＣコンバータ１０、２０は復帰する。

次に、カレントスイッチ５０の過電流保護機能について、図１５及び図１６を参照しながら詳細に説明する。図１５は、カレントスイッチ５０の過電流検出特性の一例を示す図である。図１６は、カレントスイッチ５０の過電流保護機能部の一構成例を示すブロック図である。ＣＳＷＯ端子に過電流が生じた場合、多出力電源装置１内部の過電流検出コンパレータ５１が動作し、出力に流れる電流量をＩＬＩＭ１に制限する。出力電圧が出力電圧検出コンパレータ５２の閾値ＶＴＨ以下になると、リミット電流値をさらにＩＬＩＭ２に制限する。昇圧ＤＣ／ＤＣコンバータ３０と降圧ＤＣ／ＤＣコンバータ１０、２０は、この過電流保護回路の動作に関わらず、各々の動作を継続する。

図１７は、各端子の入出力等価回路を示す一覧表である。

図１８は、光ディスク装置への適用例を示すブロック図である。本構成例の光ディスク装置は、ＤＳＰ［Digital Signal Processor］９０と、ＲＦ［Radio Frequency］回路９１と、ピックアップ部９２と、バッファメモリ９３と、スピンドルモータ９４と、モータドライバ９５と、を有するほか、ＤＳＰ９０、ＲＦ回路９１、及び、ピックアップ部９２の電源を一括管理するための１チップ電源ＩＣとして、本実施形態の多出力電源装置１を用いている。

なお、降圧ＤＣ／ＤＣコンバータ１０、２０の出力電圧は、それぞれＤＳＰ電源及びＲＦ電源として用いられ、昇圧ＤＣ／ＤＣコンバータ３０の出力電圧は、ピックアップ電源として用いられる。

このような構成とすることにより、ピックアップ部９２の誤動作やレーザチップの破損を防止することができる。また、部品点数の削減により、小型化と省スペースに貢献することができる。また、昇圧ＤＣ／ＤＣのラッシュ電流を抑えることで、起動不良を防止することができる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、ＩＣに内蔵される複数の電源回路として、同期整流型の降圧ＤＣ／ＤＣコンバータや昇圧ＤＣ／ＤＣコンバータ、ないしは、カレントスイッチを例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、シリーズレギュレータやチャージポンプなどの電源回路を用いてもよく、また、ＩＣに内蔵される電源回路の個数も任意である。

本発明は、複数の駆動電圧を必要とするシステム（例えば、光ディスク機器や一般民生機器）の安全性を高める上で有用な技術である。

１ 多出力電源装置
２ 制御装置
２ａ ＣＰＵ
２ｂ メモリ
３ 被制御装置
３ａ レーザドライバ
１０ 降圧ＤＣ／ＤＣコンバータ（１．０Ｖ／１．５Ｖ出力）
１１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ
）
１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイ
ッチ）
１３ 制御駆動部
１４ エラーアンプ
１５ ＰＷＭコンパレータ
１６ カレントリミット部
２０ 降圧ＤＣ／ＤＣコンバータ（３．３Ｖ出力）
２１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ
）
２２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイ
ッチ）
２３ 制御駆動部
２４ エラーアンプ
２５ ＰＷＭコンパレータ
２６ カレントリミット部
３０ 昇圧ＤＣ／ＤＣコンバータ
３１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ
）
３２ Ｐチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイ
ッチ）
３３ 制御駆動部
３４ エラーアンプ
３５ ＰＷＭコンパレータ
３６ カレントリミット部
４０ リセット回路
４１ 出力異常検出部
４１１ 第１分圧回路
４１２ 第２分圧回路
４１３ 第１セレクタ
４１４ 第２セレクタ
４１５ 第１コンパレータ
４１６ 第２コンパレータ
４１７ 第３コンパレータ
４１８ 論理積演算器
４２ タイマラッチ部
５０ カレントスイッチ
５１ 過電流検出コンパレータ
５２ 出力電圧検出コンパレータ
６０ 鋸波生成回路
７０ バイアス回路
８１〜８６ バッファ
９０ ＤＳＰ
９１ ＲＦ回路
９２ ピックアップ部
９３ バッファメモリ
９４ スピンドルモータ
９５ モータドライバ
Ｌ１〜Ｌ３ コイル
Ｃ１〜Ｃ８ コンデンサ
Ｒ１〜Ｒ５ 抵抗
ＳＷ１〜ＳＷ６ スイッチ
Ｐ 裏面パッド

Claims (19)

1. 第一の出力電圧を出力する第一の電源と、
   第二の出力電圧を出力する第二の電源と、
   前記第一の出力電圧の異常を検出し、前記第二の電源の出力動作を強制的に停止させる第一のリセット信号を出力するリセット回路と、
   を有し、
   前記リセット回路は、
   前記第一の出力電圧に応じて前記第一のリセット信号を出力する出力異常検出部と、
   前記第一のリセット信号が入力されてから所定時間の経過後に、前記第一の電源の出力動作を強制的に停止させる第二のリセット信号を出力するタイマと、
   を含むことを特徴とする多出力電源装置。
2. 請求項１に記載の多出力電源装置は、さらに、
   第三の出力電圧を出力する第三の電源を有し、
   前記リセット回路は、前記第一の出力電圧と前記第三の出力電圧のそれぞれの異常を検出し、前記第二の電源の出力動作を強制的に停止させる前記第一のリセット信号を出力する。
3. 請求項１または請求項２に記載の多出力電源装置は、さらに、
   所定の電圧が入力される第一の端子を有し、
   前記リセット回路は、電源電圧が前記所定の電圧以下になったとき、または、前記第一の出力電圧の異常を検出したときのいずれかのときに、前記第一のリセット信号を出力する。
4. 請求項１〜請求項３のいずれかに記載の多出力電源装置であって、
   前記リセット回路は、前記多出力電源装置の起動後、前記第一の出力電圧が所定の電圧に達してから所定時間の経過後に、前記第二の電源が起動するように前記第一のリセット信号を出力する。
5. 請求項４に記載の多出力電源装置であって、
   前記所定時間は、５０ｍｓである。
6. 請求項２に記載の多出力電源装置であって、
   前記出力異常検出部には、さらに前記第三の出力電圧が入力されており、
   前記タイマは、前記第二のリセット信号を前記第三の電源にも出力する。
7. 請求項２に記載の多出力電源装置であって、
   前記第一の電源と前記第三の電源は、いずれも降圧型のＤＣ／ＤＣコンバータであり、
   前記第二の電源は、昇圧型のＤＣ／ＤＣコンバータである。
8. 請求項７に記載の多出力電源装置であって、
   前記第一の電源、前記第二の電源、及び、前記第三の電源は、いずれも同期整流型のＤＣ／ＤＣコンバータである。
9. 請求項７または請求項８に記載の多出力電源装置は、
   前記第一の電源、前記第二の電源、及び、前記第三の電源を形成する回路要素として、以下のものを有する：
   第一ののこぎり波と第二ののこぎり波と第三ののこぎり波を出力するのこぎり波生成回路、
   第一の基準電圧と第二の基準電圧と第三の基準電圧を生成するバイアス回路、
   前記第一の出力電圧と前記第一の基準電圧との誤差を増幅する第一のエラーアンプ、
   前記第一のエラーアンプの出力と前記第一ののこぎり波とを比較し、その比較結果に基づいて前記第一の出力電圧を出力する第一の制御駆動部、
   前記第二の出力電圧と前記第二の基準電圧との誤差を増幅する第二のエラーアンプ、
   前記第二のエラーアンプの出力と前記第二ののこぎり波とを比較し、その比較結果に基づいて前記第二の出力電圧を出力する第二の制御駆動部、
   前記第三の出力電圧と前記第三の基準電圧との誤差を増幅する第三のエラーアンプ、及び、
   前記第三のエラーアンプの出力と前記第三ののこぎり波とを比較し、その比較結果に基づいて前記第三の出力電圧を出力する第三の制御駆動部。
10. 請求項９に記載の多出力電源装置であって、
    前記第一ののこぎり波と前記第三ののこぎり波は、互いに逆相である。
11. 請求項１〜請求項１０のいずれかに記載の多出力電源装置は、さらに以下のものを有する：
    前記第一の電源の出力異常が検出された場合でも、自身の出力動作を継続する第四の電源。
12. 請求項１〜請求項１１のいずれかに記載の多出力電源装置は、さらに以下のものを有する：
    前記第一の出力電圧が供給される制御回路、及び、
    前記第二の出力電圧が供給され、前記制御回路によって制御される被制御回路。
13. 制御装置用の出力電圧を生成する制御装置用電源回路と、
    前記制御装置によって制御される被制御装置用の出力電圧を生成する被制御装置用電源回路と、
    前記制御装置用電源回路の出力異常を検出したときに前記被制御装置用電源回路の出力動作を強制的に停止させる第一のリセット信号を出力するリセット回路と、
    を有し、
    前記リセット回路は、
    前記制御装置用の出力電圧に応じて前記第一のリセット信号を出力する出力異常検出部と、
    前記第一のリセット信号が入力されてから所定時間の経過後に、前記制御装置用電源回路の出力動作を強制的に停止させる第二のリセット信号を出力するタイマと、
    を含むことを特徴とする多出力電源装置。
14. 前記制御装置用電源回路は、入力電圧を降圧して前記制御装置用の出力電圧を生成する降圧ＤＣ／ＤＣコンバータであり、
    前記被制御装置用電源回路は、前記入力電圧を昇圧して前記被制御装置用の出力電圧を生成する昇圧ＤＣ／ＤＣコンバータであることを特徴とする請求項１３に記載の多出力電源装置。
15. 前記制御装置用電源回路は、前記制御装置を形成するＣＰＵに第１出力電圧を出力する第１降圧ＤＣ／ＤＣコンバータと、前記制御装置を形成するメモリに第２出力電圧を出力する第２降圧ＤＣ／ＤＣコンバータと、を有して成り、
    前記被制御装置用電源回路は、前記被制御装置を形成するレーザドライバに第３出力電圧を出力する昇圧ＤＣ／ＤＣコンバータを有して成ることを特徴とする請求項１４に記載の多出力電源装置。
16. 前記リセット回路は、第１降圧ＤＣ／ＤＣコンバータ及び第２降圧ＤＣ／ＤＣコンバータの一方の出力異常を検出した時点で、前記昇圧ＤＣ／ＤＣコンバータの出力動作を強制的に停止させ、前記出力異常が所定期間にわたって継続された時点で、第１降圧ＤＣ／ＤＣコンバータ及び第２降圧ＤＣ／ＤＣコンバータの他方の出力動作を強制的に停止させることを特徴とする請求項１５に記載の多出力電源装置。
17. 前記制御装置用電源回路の出力異常が検出された場合でも、自身の出力動作を継続する負荷用電源回路を有して成ることを特徴とする請求項１４〜請求項１６のいずれかに記載の多出力電源装置。
18. 請求項１４〜請求項１７のいずれかに記載の多出力電源装置と、
    前記多出力電源装置から電力供給を受けて動作する制御装置と、
    前記多出力電源装置から電力供給を受けて動作し、前記制御装置によって制御される被制御装置と、
    を有して成ることを特徴とする電気機器。
19. 請求項１８に記載の電気機器は、さらに、
    前記制御装置に制御されるモータドライバと、
    前記モータドライバによって駆動されるスピンドルモータと、を有し、
    前記被制御装置は、前記スピンドルモータで回転するディスクの情報を読み取るピックアップ部である。