JP2016046693A - 半導体装置、電力制御装置および電子システム - Google Patents
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Abstract
Description
《ドライバICの概略回路構成》
図1は、本発明の実施の形態1による半導体装置において、その概略構成例を示す回路ブロック図である。図1に示すドライバIC(半導体装置)DVIC1は、1個の半導体チップで構成され、複数のパッドP1〜P9と、入力信号処理部LGCと、ブートストラップ回路BSCと、レベルシフト回路LSCと、ハイサイド駆動部HSUと、ロウサイド駆動部LSUと、を備える。また、ここでは、ドライバIC(DVIC1)に加え、その外部に設けられる、ハイサイドスイッチSWhおよびロウサイドスイッチSWlと、ブートストラップコンデンサCBと、負荷回路LODと、を含めた電子システムの構成例が示されている。
図3は、図1の半導体装置において、その主要部の概略的な動作例を示す波形図である。ここでは、便宜上、ハイサイド入力信号HINとロウサイド入力信号LINが相補的に入力された場合を想定して動作を説明する。ハイサイド入力信号HINおよびロウサイド入力信号LINは、例えば、‘L’レベルを基準電圧COMとし、‘H’レベルを高電位側電圧VH(例えば5V等)として遷移する。
図4は、図1の半導体装置において、そのセンスMOSの電気的特性の一例を示す図である。図4に示すように、ディプレッション型のセンスMOS(MNs)は、ドレイン電圧(すなわちブート電源電圧VB)が「ゲート電圧Vg+Vsup」を超えない範囲では、ソース電圧(すなわちセンス電圧Vsen)がドレイン電圧(VB)に等しくなる特性を持つ。一方、当該センスMOS(MNs)は、ドレイン電圧(VB)が「ゲート電圧Vg+Vsup」を超える範囲では、ソース電圧(Vsen)が「ゲート電圧Vg+Vsup」にクランプされる特性を持つ。
図5は、図1の半導体装置において、その概略的なレイアウト構成例を示す平面図である。図5に示す半導体装置(ドライバIC)DVIC1は、1個の半導体チップによって構成され、当該半導体チップには、ターミネーション領域AR_TRMBKと、低電圧領域(第1領域)AR_LVBKと、高電圧領域(第2領域)AR_HVBKと、が形成される。ターミネーション領域AR_TRMBKは、リング状の形状を持ち、電源電圧VCCで動作する回路と、ブート電源電圧VBで動作する回路と、を分離および結合する領域である。
図7は、図6におけるA−A’間またはB−B’間の構造例を示す断面図である。図7において、p型の半導体基板SUB上には、n−型のエピタキシャル層EPIが配置される。エピタキシャル層EPIは、主面(言い換えれば素子形成面)側から半導体基板SUBに連結するように延伸するp型の分離層IDFによって分離される。この分離されたエピタキシャル層EPIの一つは、図6で述べたリングの内部領域に対応するドリフト層LDRとなる。
図8は、図6におけるA−A’間またはB−B’間の、図7とは異なる構造例を示す断面図である。図8に示す構造例は、図7と比較して、埋め込み分離層BIDFが配置されない点と、p型の分離層IDFがソース拡散層SOを超えてゲート絶縁膜GOXの下まで延伸している点と、ゲート絶縁膜GOXの直下にn型の拡散層DF2が配置される点と、が異なっている。これに伴い、ソース拡散層SOは、分離層IDF内に配置される。これ以外の構造に関しては、図7の場合と同様であるため、詳細な説明は省略する。
図9は、図6におけるC−C’間の構造例を示す断面図である。図9に示すレベルシフトMOS(MN1,MN2)の構造例は、図8の構造例と比較して、拡散層DF2が配置されない点と、図6に示したように、ドレイン電極DEの隣に分離層IDFが配置される点と、が異なっている。さらに、分離電極IEおよびソース電極SEがソース電極SEで共通化されている点と、図6に示したように、フィールドプレートFPの一端がドレイン電極DEに接続される点と、が異なっている。これ以外の構造に関しては、図8の場合と同様であるため、詳細な説明は省略する。
以上、本実施の形態1の半導体装置を用いることで、代表的には、半導体装置(ドライバIC(DVIC1))の回路面積の増大を抑制しつつ、ブートストラップダイオードと同等の機能を半導体装置に内蔵することが可能になる。その結果、当該半導体装置を含めた電子システム等の小型化、低コスト化等が実現可能になる。
《電子システムの概略回路構成》
図10は、本発明の実施の形態2による電子システムにおいて、その概略構成例を示す回路ブロック図である。図10に示す電子システム(例えば三相インバータシステム)は、1個のパッケージで構成される電力制御装置PKGと、その外付け部品となる3個のブートストラップコンデンサCB[1]〜CB[3]と、負荷回路LODと、を備える。負荷回路LODは、特に限定はされないが、例えば、インバータエアコンで用いるモータMT等である。モータMTは、150V以上で、例えば、400V程度の外部電源電圧を用いた三相ブリッジインバータによって駆動される。
図11は、図10の電子システムにおいて、そのドライバICの概略的なレイアウト構成例を示す平面図である。図11に示すドライバIC(半導体装置)DVIC2は、1個の半導体チップで構成され、その半導体チップ内に、図5に示した各領域(ターミネーション領域AR_TRMBK、低電圧領域(第1領域)AR_LVBK、および高電圧領域(第2領域)AR_HVBK)がそれぞれ3個ずつ設けられる。特に限定はされないが、図11の例では、図5に示したターミネーション領域AR_TRMBKは、第1方向に並んで3個配置され、低電圧領域(第1領域)AR_LVBKも、第1方向に並んで3個配置される。
図12は、図10の電子システムにおいて、その電力制御装置の概略的なパッケージ構成例を示す平面図である。図12に示す電力制御装置PKGは、例えばガラスエポキシ基板等の配線基板PCBと、リードフレームLFと、図10に示した各外部ピンPN1〜PN17にそれぞれ対応する複数のリードLDと、を備え、これらがエポキシ樹脂等の封止材によって封止された構成となっている。
以上、本実施の形態2のドライバIC(半導体装置)DVIC2および電力制御装置PKGを用いることで、実施の形態1で述べた各種効果に加えて、電力制御装置およびそれを含めた電子システムの更なる小型化、低コスト化等が実現可能になる。具体的に説明すると、例えば、従来のように、ブートストラップダイオードを用いる場合、当該ダイオードを図12の配線基板PCB上に搭載することが考えられる。
AR_LVBK 低電圧領域
AR_MN1,AR_MN2,AR_MNs,AR_MNb 領域
AR_TRMBK ターミネーション領域
BDF 埋め込み拡散層
BIDF 埋め込み分離層
BSC ブートストラップ回路
BW ボンディングワイヤ
CB ブートストラップコンデンサ
CMP コンパレータ回路
CMPout 出力信号
COM 基準電圧
DE ドレイン電極
DF 拡散層
DLY 遅延回路
DR ドレイン拡散層
DVIC ドライバIC
DVh ハイサイドドライバ
DVl ロウサイドドライバ
Dh,Dl ダイオード
EIS 素子分離用絶縁膜
EPI エピタキシャル層
FP フィールドプレート
GE ゲート電極
GOX ゲート絶縁膜
GT ゲート層
HIN ハイサイド入力信号
HO ハイサイド出力信号
HSU ハイサイド駆動部
HVBK 高電圧回路部
IBF 入力バッファ
IDF 分離層
IE 分離電極
ISL 層間絶縁膜
LD リード
LDR ドリフト層
LF リードフレーム
LGC 入力信号処理部
LIN ロウサイド入力信号
LO ロウサイド出力信号
LOD 負荷回路
LSC レベルシフト回路
LSU ロウサイド駆動部
ML メタル配線
MN1,MN2 NMOSトランジスタ(レベルシフトMOS)
MNb NMOSトランジスタ(ブートMOS)
MNs NMOSトランジスタ(センスMOS)
MT モータ
Ns センスノード
OUT 負荷駆動端子
P パッド
PCB 配線基板
PGEN パルス発生回路
PN 外部ピン
R 抵抗
RT リセット信号
SE ソース電極
SO ソース拡散層
SRLT SRラッチ回路
ST セット信号
SUB 半導体基板
SWh ハイサイドスイッチ
SWl ロウサイドスイッチ
TRMBK ターミネーション部
TRh ハイサイドトランジスタ
TRl ロウサイドトランジスタ
UVLO 低電圧検出回路
VB ブート電源電圧
VCC 電源電圧
VIN 外部電源電圧
VS フローティング電圧
Vref 固定電圧
Vsen センス電圧
Vsup 持ち上がり電圧
Claims (16)
- リング状の形状を持つターミネーション領域と、
前記ターミネーション領域の外側に設けられ、基準電圧を基準として第1電源電圧で動作する回路が形成される第1領域と、
前記ターミネーション領域の内側に設けられ、フローティング電圧を基準として第2電源電圧で動作する回路が形成される第2領域と、
が設けられ、1個の半導体チップで構成される半導体装置であって、
前記第2領域に形成され、前記半導体装置の外部に設けられるハイサイドトランジスタを駆動するハイサイドドライバと、
前記第1領域で生成された、前記基準電圧を基準とする信号を、前記フローティング電圧を基準とする信号に変換して前記第2領域に出力するレベルシフト回路と、
前記ターミネーション領域に形成され、前記第1電源電圧に結合される第1電源端子と、前記第2電源電圧に結合される第2電源端子と、の間に設けられる第1トランジスタと、
前記ターミネーション領域に形成され、前記第2電源端子と、センスノードと、の間に設けられ、前記第1電源電圧で駆動される第2トランジスタと、
前記第1領域に形成され、前記センスノードの電圧が前記第1電源電圧よりも低い場合に、前記第1トランジスタをオンに駆動し、前記センスノードの電圧が前記第1電源電圧よりも高い場合に、前記第1トランジスタをオフに駆動するコンパレータ回路と、
を有し、
前記第1トランジスタは、前記半導体装置の外部で、前記第2電源端子と、前記フローティング電圧に結合される端子と、の間に設けられるコンデンサを充電し、
前記第2トランジスタは、ディプレッション型のトランジスタである、
半導体装置。 - 請求項1記載の半導体装置において、
前記第1トランジスタおよび前記第2トランジスタのそれぞれは、前記ターミネーション領域におけるリングの周回方向をゲート幅として形成され、
前記第1トランジスタのゲート幅は、前記第2トランジスタのゲート幅よりも大きい、
半導体装置。 - 請求項2記載の半導体装置において、
前記レベルシフト回路は、前記ターミネーション領域に形成される第3トランジスタおよび第4トランジスタを備え、
前記第2トランジスタは、前記第3トランジスタの領域と、前記第4トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成され、
前記第1トランジスタは、前記第3トランジスタの領域と、前記第4トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される、
半導体装置。 - 請求項1記載の半導体装置において、
前記第1トランジスタは、ディプレッション型のトランジスタである、
半導体装置。 - 基準電圧に結合される基準端子と、
第1電源電圧に結合される第1電源端子と、
第2電源電圧に結合される第2電源端子と、
前記第1電源電圧よりも高い電圧値を持つ第3電源電圧に結合される第3電源端子と、
負荷駆動端子と、
前記第3電源端子と、前記負荷駆動端子と、の間に設けられるハイサイドトランジスタと、
前記負荷駆動端子と、前記基準端子と、の間に設けられるロウサイドトランジスタと、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタを駆動する半導体チップと、
を備え、1個のパッケージで構成される電力制御装置であって、
前記半導体チップには、
リング状の形状を持つターミネーション領域と、
前記ターミネーション領域の外側に配置され、前記基準電圧を基準として前記第1電源電圧で動作する回路が形成される第1領域と、
前記ターミネーション領域の内側に配置され、前記負荷駆動端子の電圧を基準として前記第2電源電圧で動作する回路が形成される第2領域と、
が設けられ、
前記半導体チップは、
前記第1領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバと、
前記第1領域で生成された、前記基準電圧を基準とする信号を、前記負荷駆動端子の電圧を基準とする信号に変換して前記第2領域に出力するレベルシフト回路と、
前記第2領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ターミネーション領域に形成され、前記第1電源端子と、前記第2電源端子と、の間に設けられる第1トランジスタと、
前記ターミネーション領域に形成され、前記第2電源端子と、センスノードと、の間に設けられ、前記第1電源電圧で駆動される第2トランジスタと、
前記第1領域に形成され、前記センスノードの電圧が前記第1電源電圧よりも低い場合に、前記第1トランジスタをオンに駆動し、前記センスノードの電圧が前記第1電源電圧よりも高い場合に、前記第1トランジスタをオフに駆動するコンパレータ回路と、
を有し、
前記第1トランジスタは、前記電力制御装置の外部で、前記第2電源端子と、前記負荷駆動端子と、の間に設けられるコンデンサを充電し、
前記第2トランジスタは、ディプレッション型のトランジスタである、
電力制御装置。 - 請求項5記載の電力制御装置において、
前記第1トランジスタおよび前記第2トランジスタのそれぞれは、前記ターミネーション領域におけるリングの周回方向をゲート幅として形成され、
前記第1トランジスタのゲート幅は、前記第2トランジスタのゲート幅よりも大きい、
電力制御装置。 - 請求項6記載の電力制御装置において、
前記レベルシフト回路は、前記ターミネーション領域に形成される第3トランジスタおよび第4トランジスタを備え、
前記第2トランジスタは、前記第3トランジスタの領域と、前記第4トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成され、
前記第1トランジスタは、前記第3トランジスタの領域と、前記第4トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される、
電力制御装置。 - 請求項5記載の電力制御装置において、
前記第1トランジスタは、ディプレッション型のトランジスタである、
電力制御装置。 - 請求項5記載の電力制御装置において、
前記電力制御装置は、前記第2電源端子、前記負荷駆動端子、前記ハイサイドトランジスタおよび前記ロウサイドトランジスタをそれぞれ3個ずつ備え、
前記3個のハイサイドトランジスタは、前記第3電源端子と、前記3個の負荷駆動端子と、の間にそれぞれ設けられ、
前記3個のロウサイドトランジスタは、前記3個の負荷駆動端子と、前記基準端子と、の間にそれぞれ設けられ、
前記半導体チップには、前記ターミネーション領域、前記第1領域および前記第2領域がそれぞれ3個ずつ設けられる、
電力制御装置。 - 請求項9記載の電力制御装置において、さらに、
前記半導体チップが搭載される配線基板と、
前記配線基板と、前記3個のハイサイドトランジスタおよび前記3個のロウサイドトランジスタのそれぞれとを結合するボンディングワイヤと、
を有する、
電力制御装置。 - 請求項9記載の電力制御装置において、
前記3個のハイサイドトランジスタおよび前記3個のロウサイドトランジスタのそれぞれは、IGBTである、
電力制御装置。 - 基準電圧に結合される基準端子と、
第1電源電圧に結合される第1電源端子と、
第2電源電圧に結合される第2電源端子と、
前記第1電源電圧よりも高い電圧値を持つ第3電源電圧に結合される第3電源端子と、
負荷駆動端子と、
前記第3電源端子と、前記負荷駆動端子と、の間に設けられるハイサイドトランジスタと、
前記負荷駆動端子と、前記基準端子と、の間に設けられるロウサイドトランジスタと、
前記第2電源端子と、前記負荷駆動端子と、の間に設けられるコンデンサと、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタを駆動する半導体チップと、
前記負荷駆動端子に結合される負荷回路と、
を備える、電子システムであって、
前記半導体チップには、
リング状の形状を持つターミネーション領域と、
前記ターミネーション領域の外側に配置され、前記基準電圧を基準として前記第1電源電圧で動作する回路が形成される第1領域と、
前記ターミネーション領域の内側に配置され、前記負荷駆動端子の電圧を基準として前記第2電源電圧で動作する回路が形成される第2領域と、
が設けられ、
前記半導体チップは、
前記第1領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバと、
前記第1領域で生成された、前記基準電圧を基準とする信号を、前記負荷駆動端子の電圧を基準とする信号に変換して前記第2領域に出力するレベルシフト回路と、
前記第2領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ターミネーション領域に形成され、前記第1電源端子と、前記第2電源端子と、の間に設けられる第1トランジスタと、
前記ターミネーション領域に形成され、前記第2電源端子と、センスノードと、の間に設けられ、前記第1電源電圧で駆動される第2トランジスタと、
前記第1領域に形成され、前記センスノードの電圧が前記第1電源電圧よりも低い場合に、前記第1トランジスタをオンに駆動し、前記センスノードの電圧が前記第1電源電圧よりも高い場合に、前記第1トランジスタをオフに駆動するコンパレータ回路と、
を有し、
前記第2トランジスタは、ディプレッション型のトランジスタである、
電子システム。 - 請求項12記載の電子システムにおいて、
前記第1トランジスタおよび前記第2トランジスタのそれぞれは、前記ターミネーション領域におけるリングの周回方向をゲート幅として形成され、
前記第1トランジスタのゲート幅は、前記第2トランジスタのゲート幅よりも大きい、
電子システム。 - 請求項13記載の電子システムにおいて、
前記レベルシフト回路は、前記ターミネーション領域に形成される第3トランジスタおよび第4トランジスタを備え、
前記第2トランジスタは、前記第3トランジスタの領域と、前記第4トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成され、
前記第1トランジスタは、前記第3トランジスタの領域と、前記第4トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される、
電子システム。 - 請求項12記載の電子システムにおいて、
前記電子システムは、前記第2電源端子、前記負荷駆動端子、前記ハイサイドトランジスタ、前記ロウサイドトランジスタ、および前記コンデンサをそれぞれ3個ずつ備え、
前記3個のハイサイドトランジスタは、前記第3電源端子と、前記3個の負荷駆動端子と、の間にそれぞれ設けられ、
前記3個のロウサイドトランジスタは、前記3個の負荷駆動端子と、前記基準端子と、の間にそれぞれ設けられ、
前記3個のコンデンサは、前記3個の第2電源端子と、前記3個の負荷駆動端子と、の間にそれぞれ設けられ、
前記半導体チップには、前記ターミネーション領域、前記第1領域および前記第2領域がそれぞれ3個ずつ設けられる、
電子システム。 - 請求項15記載の電子システムにおいて、
前記負荷回路は、150V以上の電圧で駆動されるモータである、
電子システム。
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