JP2020088549A - 半導体装置 - Google Patents

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Abstract

【課題】低圧側駆動回路の駆動に依存せずに高圧側駆動回路の電源電圧を充電可能であり、かつ、寄生トランジスタの動作を防止することができる技術を提供する。【解決手段】半導体装置は、第１の駆動回路（１０２）と、ブートストラップ制御回路（２００）とを備える。電圧ＶＢが電源電圧ＶＣＣ以下である場合、昇圧制御回路は、ゲート端子に入力されるゲート信号を制御することによってＭＯＳＦＥＴをオン状態とし、バックゲート制御回路は、バックゲート端子に印加される電圧を、電圧ＶＢよりも小さくする。【選択図】図５

Description

本願明細書に開示される技術は、半導体装置に関連するものである。
従来から、ブートストラップダイオード（ｂｏｏｔｓｔｒａｐ ｄｉｏｄｅ、すなわち、ＢＳＤ）を高耐圧ＩＣなどの半導体装置に搭載する技術が採用されている。
高耐圧ＩＣにおいて、Ｐ型のウェル領域とＰ型の拡散層とが離間して形成されていることによって、ブートストラップダイオードが機能する。
そして、低圧側のＩＧＢＴなどをＯＮ状態とする際に、ブートストラップダイオードを介してブートストラップコンデンサを充電することによって、高圧側浮遊供給絶対電圧ＶＢ側にフローティング電源を別途設けることを必要としない方法を提供することができる。
しかしながら、ブートストラップダイオードを高耐圧ＩＣに搭載する場合、ブートストラップダイオードのアノード端子は電源電圧分だけカソード端子よりも電位的に高くなる。そのため、ブートストラップダイオードのアノード端子から半導体基板に向かう方向に寄生トランジスタが動作する。そして、電源電圧の消費電流が極めて大きくなってしまうという問題が生じる。
そこで、ブートストラップダイオードを模倣したブートストラップダイオードエミュレータ回路が用いられることがある。ブートストラップダイオードエミュレータ回路は、特許文献１に例が示されるように、低圧側駆動回路の駆動入力電圧ＬＩＮに同期して動作するものが一般的である。
特表２００７−５１３５４３号公報
ところが、ブートストラップダイオードエミュレータ回路を低圧側駆動回路の駆動入力電圧ＬＩＮに同期して動作させる場合、ブートストラップダイオードエミュレータ回路が低圧側駆動回路の駆動に依存することとなる。
そのため、パワーデバイスの還流モードなどの低圧側駆動回路の駆動に依存しない動作に際しては、高圧側駆動回路の高圧側浮遊供給絶対電圧ＶＢに充電することができないという問題が生じる。
また、低圧側駆動回路を備えないＩＣ、たとえば、ＤＣ−ＤＣコンバータ（チョッパ−タイプ）用途などに用いられる高圧側駆動回路のみを備えるＩＣに対しては、上記技術を適用することができないという問題が生じる。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、低圧側駆動回路の駆動に依存せずに高圧側駆動回路の電源電圧を充電可能であり、かつ、寄生トランジスタの動作を防止することができる技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、第１のパワーデバイスを駆動する第１の駆動回路と、前記第１の駆動回路に接続されるブートストラップ制御回路とを備え、前記第１の駆動回路には、前記第１の駆動回路の電源電圧を示すＶＢ端子と前記第１の駆動回路の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給され、前記ブートストラップ制御回路は、Ｎ型のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート端子に接続される昇圧制御回路と、前記ＭＯＳＦＥＴのバックゲート端子に接続されるバックゲート制御回路と、前記バックゲート制御回路に接続され、かつ、前記第１の駆動回路の電源電圧である電圧ＶＢを検知するＶＢ電位検知回路とを備え、前記ＭＯＳＦＥＴのドレイン端子は、前記ＶＢ端子に接続され、前記ＭＯＳＦＥＴのソース端子は、前記電源電圧ＶＣＣに接続され、前記ＶＢ電位検知回路によって検知された前記電圧ＶＢが前記電源電圧ＶＣＣ以下である場合、前記昇圧制御回路は、前記ゲート端子に入力されるゲート信号を制御することによって前記ＭＯＳＦＥＴをオン状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電圧ＶＢよりも小さくする。
また、本願明細書に開示される技術の第２の態様は、第１のパワーデバイスを駆動する第１の駆動回路と、前記第１の駆動回路に接続されるブートストラップ制御回路とを備え、前記第１の駆動回路には、前記第１の駆動回路の電源電圧を示すＶＢ端子と前記第１の駆動回路の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給され、前記ブートストラップ制御回路は、Ｎ型のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート端子に接続される昇圧制御回路と、前記ＭＯＳＦＥＴのバックゲート端子に接続されるバックゲート制御回路と、前記バックゲート制御回路に接続され、かつ、前記第１の駆動回路の基準電圧である電圧ＶＳを検知するＶＳ電位検知回路とを備え、前記ＭＯＳＦＥＴのドレイン端子は、前記ＶＢ端子に接続され、前記ＭＯＳＦＥＴのソース端子は、前記電源電圧ＶＣＣに接続され、前記ＶＳ電位検知回路によって検知された前記電圧ＶＳが前記ＧＮＤ電位以下である場合、前記昇圧制御回路は、前記ゲート端子に入力されるゲート信号を制御することによって前記ＭＯＳＦＥＴをオン状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電圧ＶＢよりも小さくする。
本願明細書に開示される技術の第１の態様は、第１のパワーデバイスを駆動する第１の駆動回路と、前記第１の駆動回路に接続されるブートストラップ制御回路とを備え、前記第１の駆動回路には、前記第１の駆動回路の電源電圧を示すＶＢ端子と前記第１の駆動回路の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給され、前記ブートストラップ制御回路は、Ｎ型のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート端子に接続される昇圧制御回路と、前記ＭＯＳＦＥＴのバックゲート端子に接続されるバックゲート制御回路と、前記バックゲート制御回路に接続され、かつ、前記第１の駆動回路の電源電圧である電圧ＶＢを検知するＶＢ電位検知回路とを備え、前記ＭＯＳＦＥＴのドレイン端子は、前記ＶＢ端子に接続され、前記ＭＯＳＦＥＴのソース端子は、前記電源電圧ＶＣＣに接続され、前記ＶＢ電位検知回路によって検知された前記電圧ＶＢが前記電源電圧ＶＣＣ以下である場合、前記昇圧制御回路は、前記ゲート端子に入力されるゲート信号を制御することによって前記ＭＯＳＦＥＴをオン状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電圧ＶＢよりも小さくする。このような構成によれば、バックゲート制御回路の電圧制御で寄生トランジスタの動作を防止することによって、電源電圧の消費電流が大きくなることを抑制し、また、ブートストラップ制御回路におけるＮ型のＭＯＳＦＥＴをオン状態とすることによって、第１の駆動回路の電源電圧を充電することができる。
また、本願明細書に開示される技術の第２の態様は、第１のパワーデバイスを駆動する第１の駆動回路と、前記第１の駆動回路に接続されるブートストラップ制御回路とを備え、前記第１の駆動回路には、前記第１の駆動回路の電源電圧を示すＶＢ端子と前記第１の駆動回路の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給され、前記ブートストラップ制御回路は、Ｎ型のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート端子に接続される昇圧制御回路と、前記ＭＯＳＦＥＴのバックゲート端子に接続されるバックゲート制御回路と、前記バックゲート制御回路に接続され、かつ、前記第１の駆動回路の基準電圧である電圧ＶＳを検知するＶＳ電位検知回路とを備え、前記ＭＯＳＦＥＴのドレイン端子は、前記ＶＢ端子に接続され、前記ＭＯＳＦＥＴのソース端子は、前記電源電圧ＶＣＣに接続され、前記ＶＳ電位検知回路によって検知された前記電圧ＶＳが前記ＧＮＤ電位以下である場合、前記昇圧制御回路は、前記ゲート端子に入力されるゲート信号を制御することによって前記ＭＯＳＦＥＴをオン状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電圧ＶＢよりも小さくする。このような構成によれば、バックゲート制御回路の電圧制御で寄生トランジスタの動作を防止することによって、電源電圧の消費電流が大きくなることを抑制し、また、ブートストラップ制御回路におけるＮ型のＭＯＳＦＥＴをオン状態とすることによって、第１の駆動回路の電源電圧を充電することができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関連する、ブートストラップダイオードの構成の例を示す断面図である。 実施の形態に関連する、パワーデバイスおよびブートストラップダイオードを備える高耐圧ＩＣの構成の例を示す回路図である。 実施の形態の半導体装置としての、モノシリック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）の構成の例を示す回路図である。 図３におけるＮ型のＭＯＳＦＥＴの構成の例を示す断面図である。 実施の形態の半導体装置としての、高耐圧ＩＣの構成の例を示す回路図である。 図５におけるＮ型のＭＯＳＦＥＴの構成の例を示す断面図である。 実施の形態の半導体装置としての、高耐圧ＩＣの構成の例を示す回路図である。
以下、添付される図面を参照しながら実施の形態について説明する。そして、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態の説明の後でまとめて記述する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態の半導体装置について説明する。説明の便宜上、まず、本実施の形態に関連するブートストラップダイオードについて説明する。
図１は、本実施の形態に関連する、ブートストラップダイオードの構成の例を示す断面図である。図１に例が示されるように、ブートストラップダイオードは、Ｐ−型の半導体基板１０と、Ｐ−型の半導体基板１０の表層に部分的に形成されたＮ型のウェル領域１２と、Ｐ−型の半導体基板１０の表層に部分的に形成されたＰ型のウェル領域１４と、Ｎ型のウェル領域１２の表層に部分的に形成されたＰ型の拡散層１６と、Ｐ型のウェル領域１４の表層に部分的に形成されたＰ＋型のコンタクト層１８と、Ｐ型の拡散層１６の表層に部分的に形成されたＰ＋型のコンタクト層２０と、Ｎ型のウェル領域１２の表層に部分的に形成されたＮ＋型のコンタクト層２２と、Ｐ＋型のコンタクト層１８の上面に接続されるＧＮＤ電極２４と、Ｐ＋型のコンタクト層２０の上面に接続されるアノード電極２６と、Ｎ＋型のコンタクト層２２の上面に接続されるカソード電極２８と、アノード電極２６とカソード電極２８との間に形成されたｍｕｌｔｉｐｌｅ ｆｌｏａｔｉｎｇ ｆｉｅｌｄ ｐｌａｔｅ（ＭＦＦＰ）構造３０とを備える。
Ｐ型のウェル領域１４とＰ型の拡散層１６とが離間して形成されていることによって、ブートストラップダイオードが機能する。
図２は、本実施の形態に関連する、パワーデバイスおよびブートストラップダイオードを備える高耐圧ＩＣの構成の例を示す回路図である。図２においては、パワーデバイスの例として、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）が用いられている。なお、パワーデバイスは、たとえば、金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）であってもよい。
図２に例が示されるように、高耐圧ＩＣは、高圧側駆動回路１０２と、低圧側駆動回路１０４と、高圧側駆動回路１０２の出力電圧ＨＯがゲート端子に入力されるＩＧＢＴ１０６と、ＩＧＢＴ１０６のコレクタ端子にカソード端子が接続され、かつ、ＩＧＢＴ１０６のエミッタ端子にアノード端子が接続された環流ダイオード１１８と、ＩＧＢＴ１０６とトーテムポール接続され、かつ、低圧側駆動回路１０４の出力電圧ＬＯがゲート端子に入力されるＩＧＢＴ１０８と、ＩＧＢＴ１０８のコレクタ端子にカソード端子が接続され、かつ、ＩＧＢＴ１０８のエミッタ端子にアノード端子が接続された環流ダイオード１２０と、ＧＮＤ電位を基準とする電源電圧ＶＣＣを与える電源１１０と、電源電圧ＶＣＣに接続された抵抗１１２と、抵抗１１２にアノード端子が接続された高耐圧ダイオード１１４と、ブートストラップコンデンサ１１６とを備える。
ここで、高圧側駆動回路１０２には駆動入力電圧ＨＩＮが、低圧側駆動回路１０４には駆動入力電圧ＬＩＮがそれぞれ入力される。
また、ブートストラップコンデンサ１１６の一端は、高耐圧ダイオード１１４のカソード端子が接続されている高圧側駆動回路１０２の電源電圧である高圧側浮遊供給絶対電圧ＶＢを示すＶＢ端子に接続され、ブートストラップコンデンサ１１６の他端は、高圧側駆動回路１０２の基準電圧である高圧側浮遊供給オフセット電圧ＶＳを示すＶＳ端子に接続されている。なお、高圧側駆動回路１０２の高圧側浮遊供給オフセット電圧ＶＳのＶＳ端子は、ＩＧＢＴ１０６のエミッタ端子およびＩＧＢＴ１０８のコレクタ端子に接続されている。
また、低圧側駆動回路１０４のＧＮＤ端子は、電源１１０とともに、ＩＧＢＴ１０８のエミッタ端子に接続されている。
そして、低圧側のＩＧＢＴ１０８をＯＮ状態とする際に、高耐圧ダイオード１１４を介してブートストラップコンデンサ１１６を充電することによって、高圧側浮遊供給絶対電圧ＶＢ側にフローティング電源を別途設けることを必要としない方法を提供することができる。
しかしながら、ブートストラップダイオードを高耐圧ＩＣに搭載する場合、高耐圧ダイオード１１４のアノード端子は電源電圧Ｖｃｃ分だけカソード端子よりも電位的に高くなる。そのため、高耐圧ダイオード１１４のアノード端子（すなわち、図１のアノード電極２６）からＰ−型の半導体基板１０に向かう方向に寄生のＰＮＰトランジスタが動作する。そして、電源電圧ＶＣＣの消費電流が極めて大きくなってしまうという問題が生じる。
そこで、ブートストラップダイオードを模倣したブートストラップダイオードエミュレータ回路が用いられることがある。ブートストラップダイオードエミュレータ回路は、特許文献１に例が示されるように、低圧側駆動回路の駆動入力電圧ＬＩＮに同期して動作するものが一般的である。
＜半導体装置の構成について＞
図３は、本実施の形態の半導体装置としての、モノシリック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）の構成の例を示す回路図である。図３に示されるように、高耐圧ＩＣは、高圧側駆動回路１０２と、低圧側駆動回路１０４と、ＩＧＢＴ１０６と、環流ダイオード１１８と、ＩＧＢＴ１０８と、環流ダイオード１２０と、電源１１０と、ブートストラップコンデンサ１１６と、ブートストラップ制御回路２００とを備える。なお、パワーデバイスは、たとえば、ＭＯＳＦＥＴであってもよい。
ブートストラップ制御回路２００は、電源電圧ＶＣＣと、低圧側駆動回路１０４のＧＮＤ端子と、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢとにそれぞれ接続される。
具体的には、ブートストラップ制御回路２００は、Ｎ型のＭＯＳＦＥＴ２０３と、Ｎ型のＭＯＳＦＥＴ２０３のゲート端子に接続される昇圧制御回路２０２と、Ｎ型のＭＯＳＦＥＴ２０３のバックゲート端子に接続されるＢＧ制御回路２０４と、ＢＧ制御回路２０４に接続されるＶＢ電位検知回路２０６とを備える。
Ｎ型のＭＯＳＦＥＴ２０３のドレイン端子は、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢに接続されている。また、Ｎ型のＭＯＳＦＥＴ２０３のソース端子は、電源電圧ＶＣＣに接続されている。
また、昇圧制御回路２０２は、電源電圧ＶＣＣと低圧側駆動回路１０４のＧＮＤ端子とに接続されている。
また、ＢＧ制御回路２０４は、電源電圧ＶＣＣと低圧側駆動回路１０４のＧＮＤ端子とに接続されている。
また、ＶＢ電位検知回路２０６は、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢと、低圧側駆動回路１０４のＧＮＤ端子と、昇圧制御回路２０２とに接続されている。
低圧側駆動回路１０４には、電源電圧ＶＣＣが供給される。一方で、高圧側駆動回路１０２には、電源電圧ＶＣＣがブートストラップ制御回路２００によってブートストラップコンデンサ１１６に充電された電位が供給される。
図４は、図３におけるＮ型のＭＯＳＦＥＴの構成の例を示す断面図である。図４に例が示されるように、Ｎ型のＭＯＳＦＥＴは、Ｐ−型の半導体基板１０と、Ｎ型のウェル領域１２と、Ｐ型のウェル領域１４と、Ｎ型のウェル領域１２の表層に部分的に形成されたＰ−型の拡散層１６Ａと、Ｐ＋型のコンタクト層１８と、Ｐ−型の拡散層１６Ａの表層に部分的に形成されたＰ＋型のコンタクト層２０と、Ｐ−型の拡散層１６Ａの表層に部分的に形成されたＮ＋型のコンタクト層３２と、Ｎ＋型のコンタクト層２２と、ＧＮＤ電極２４と、Ｐ＋型のコンタクト層２０の上面に接続されるバックゲート電極２６Ａと、Ｎ＋型のコンタクト層３２の上面に接続されるソース電極２６Ｂと、Ｎ＋型のコンタクト層２２の上面に接続されるドレイン電極２８Ａと、ソース電極２６Ｂとドレイン電極２８Ａとの間に形成されたＭＦＦＰ構造３０とを備える。
図４に例が示されるＮ型のＭＯＳＦＥＴのドレイン電極２８Ａに接続されるドレイン端子は、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢに接続される。また、Ｎ型のＭＯＳＦＥＴのソース電極２６Ｂに接続されるソース端子は、電源電圧ＶＣＣに接続される。
また、Ｎ型のＭＯＳＦＥＴのバックゲート電極２６Ａに接続されるバックゲート端子は、図３におけるＢＧ制御回路２０４に接続される。また、Ｎ型のＭＯＳＦＥＴのＭＦＦＰ構造３０に接続されるゲート端子は、昇圧制御回路２０２に接続される。
上記の構成において、ＶＢ電位検知回路２０６において検知される電圧値（すなわち、高圧側駆動回路１０２の電源電圧である高圧側浮遊供給絶対電圧ＶＢ）に基づいて、ブートストラップ制御回路２００は、低圧側駆動回路１０４の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣ以下である場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）≦（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣよりも大きい場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）＞（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＝（電源電圧ＶＣＣ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）と（電源電圧ＶＣＣ−ＧＮＤ間の電圧）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
＜第２の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図５は、本実施の形態の半導体装置としての、高耐圧ＩＣの構成の例を示す回路図である。図５に示される構成は、たとえば、ＬＥＤ電源などのＤＣ−ＤＣコンバータ（チョッパ−タイプ）などに用いられる構成である。
図５に示されるように、高耐圧ＩＣは、高圧側駆動回路１０２と、高圧側駆動回路１０２の出力電圧ＨＯがゲート端子に入力されるＮ型のＭＯＳＦＥＴ３０２と、ＭＯＳＦＥＴ３０２のソース端子に接続されるＬＥＤ電源部４００と、電源１１０と、ブートストラップコンデンサ１１６と、ブートストラップ制御回路２００とを備える。なお、パワーデバイスは、たとえば、ＩＧＢＴであってもよい。
ＬＥＤ電源部４００は、直列に接続されたＬＥＤ４０１およびＬＥＤ４０２と、ＬＥＤ４０１およびＬＥＤ４０２と並列に接続されたコンデンサ４０３と、ＬＥＤ４０１およびＬＥＤ４０２と直列に接続された抵抗４０４、ダイオード４０５およびコイル４０６とを備える。
図５に例が示されるように、ＤＣ−ＤＣコンバータ（チョッパ−タイプ）などに用いられる高圧側駆動回路１０２のみを備える高耐圧ＩＣであっても、ＶＢ電位検知回路２０６において検知される電圧値に基づいて、ブートストラップ制御回路２００は、低圧側駆動回路の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣ以下である場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）≦（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣよりも大きい場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）＞（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＝（電源電圧ＶＣＣ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）と（電源電圧ＶＣＣ−ＧＮＤ間の電圧）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
＜第３の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図６は、図５におけるＮ型のＭＯＳＦＥＴの構成の例を示す断面図である。図６に例が示されるように、Ｎ型のＭＯＳＦＥＴは、Ｐ−型の半導体基板１０と、Ｎ型のウェル領域１２と、Ｐ型のウェル領域１４と、Ｐ−型の拡散層１６Ａと、Ｐ＋型のコンタクト層１８と、Ｐ＋型のコンタクト層２０と、Ｎ＋型のコンタクト層３２と、Ｎ＋型のコンタクト層２２と、ＧＮＤ電極２４と、バックゲート電極２６Ａと、ソース電極２６Ｂと、ドレイン電極２８Ａと、ＭＦＦＰ構造３０とを備える。
図６に例が示されるＮ型のＭＯＳＦＥＴのドレイン電極２８Ａに接続されるドレイン端子は、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢに接続される。また、Ｎ型のＭＯＳＦＥＴのソース電極２６Ｂに接続されるソース端子は、電源電圧ＶＣＣに接続される。
また、Ｎ型のＭＯＳＦＥＴのバックゲート電極２６Ａに接続されるバックゲート端子は、図５におけるＢＧ制御回路２０４に接続される。また、Ｎ型のＭＯＳＦＥＴのＭＦＦＰ構造３０に接続されるゲート端子は、昇圧制御回路２０２に接続される。
図３および図５における、ＶＢ電位検知回路２０６において検知される電圧値に基づいて、ブートストラップ制御回路２００は、低圧側駆動回路１０４の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣ以下である場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）≦（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）、かつ、（ソース端子−バックゲート端子間の電圧）＜（ＰＮ接合の逆耐圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣよりも大きい場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）＞（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＝（電源電圧ＶＣＣ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）と（電源電圧ＶＣＣ−ＧＮＤ間の電圧）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
また、電源電圧ＶＣＣに接続されるソース端子はＮ＋型のコンタクト層３２に接続され、バックゲート端子はＰ＋型のコンタクト層２０に接続されるため、ソース端子−バックゲート端子間の電圧が大きいと、ＰＮ接合の逆耐圧を維持することができない。そのため、たとえば、（ソース端子−バックゲート端子間の電圧）をおよそ８Ｖ（最小値で６．５Ｖ）に固定することによって、ＰＮ接合の逆耐圧を維持することができる。
＜第４の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
図３および図５における、ＶＢ電位検知回路２０６において検知される電圧値に基づいて、ブートストラップ制御回路２００は、低圧側駆動回路１０４の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣ以下である場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）≦（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）、かつ、（ソース端子−バックゲート端子間の電圧）＜（ＰＮ接合の逆耐圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＢ電位検知回路２０６において検知される電圧値が電源電圧ＶＣＣよりも大きい場合、すなわち、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）＞（電源電圧ＶＣＣ−ＧＮＤ間の電圧）である場合、ＶＢ電位検知回路２０６からの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（電源電圧ＶＣＣ−ＧＮＤ間の電圧）、かつ、（ソース端子−バックゲート端子間の電圧）＜（ＰＮ接合の逆耐圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）と（電源電圧ＶＣＣ−ＧＮＤ間の電圧）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
また、電源電圧ＶＣＣに接続されるソース端子はＮ＋型のコンタクト層３２に接続され、バックゲート端子はＰ＋型のコンタクト層２０に接続されるため、ソース端子−バックゲート端子間の電圧が大きいと、ＰＮ接合の逆耐圧を維持することができない。そのため、たとえば、（ソース端子−バックゲート端子間の電圧）を８Ｖ（最小値で６．５Ｖ）に固定することによって、ＭＯＳＦＥＴ２０３がオン状態であるかオフ状態であるかに関わらず、ＰＮ接合の逆耐圧を維持することができる。
＜第５の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図７は、本実施の形態の半導体装置としての、高耐圧ＩＣの構成の例を示す回路図である。図７に示されるように、高耐圧ＩＣは、高圧側駆動回路１０２と、低圧側駆動回路１０４と、ＩＧＢＴ１０６と、環流ダイオード１１８と、ＩＧＢＴ１０８と、環流ダイオード１２０と、電源１１０と、ブートストラップコンデンサ１１６と、ブートストラップ制御回路２００Ａとを備える。なお、パワーデバイスは、たとえば、ＭＯＳＦＥＴであってもよい。
ブートストラップ制御回路２００Ａは、Ｎ型のＭＯＳＦＥＴ２０３と、Ｎ型のＭＯＳＦＥＴ２０３のゲート端子に接続される昇圧制御回路２０２と、Ｎ型のＭＯＳＦＥＴ２０３のバックゲート端子に接続されるＢＧ制御回路２０４と、ＢＧ制御回路２０４に接続されるＶＳ電位検知回路２０６Ａとを備える。
Ｎ型のＭＯＳＦＥＴ２０３のドレイン端子は、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢに接続されている。また、Ｎ型のＭＯＳＦＥＴ２０３のソース端子は、電源電圧ＶＣＣに接続されている。
また、昇圧制御回路２０２は、電源電圧ＶＣＣと低圧側駆動回路１０４のＧＮＤ端子とに接続されている。
また、ＢＧ制御回路２０４は、電源電圧ＶＣＣと低圧側駆動回路１０４のＧＮＤ端子とに接続されている。
また、ＶＳ電位検知回路２０６Ａは、高圧側駆動回路１０２の高圧側浮遊供給オフセット電圧ＶＳと、低圧側駆動回路１０４のＧＮＤ端子と、昇圧制御回路２０２とに接続されている。
低圧側駆動回路１０４には、電源電圧ＶＣＣが供給される。一方で、高圧側駆動回路１０２には、ＧＮＤ電位を基準とする電源電圧ＶＣＣがブートストラップ制御回路２００Ａによってブートストラップコンデンサ１１６に充電された電位が供給される。
上記の構成において、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値（すなわち、高圧側駆動回路１０２の基準電圧である高圧側浮遊供給オフセット電圧ＶＳ）に基づいて、ブートストラップ制御回路２００Ａは、低圧側駆動回路１０４の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値がＧＮＤ電位以下である場合、すなわち、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）≦（ＧＮＤ電位）である場合、ＶＳ電位検知回路２０６Ａからの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値がＧＮＤ電位よりも大きい場合、すなわち、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）＞（ＧＮＤ電位）である場合、ＶＳ電位検知回路２０６Ａからの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＝（電源電圧ＶＣＣ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）と（ＧＮＤ電位）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
なお、図７に例が示された構成を、低圧側駆動回路１０４が設けられない構成、すなわち、図５に例が示された構成のように、高圧側駆動回路１０２と、高圧側駆動回路１０２によって駆動されるパワーデバイスとが設けられ、かつ、低圧側駆動回路１０４と、低圧側駆動回路１０４によって駆動されるパワーデバイスとが設けられない構成に変更してもよい。
＜第６の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
図７における、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値に基づいて、ブートストラップ制御回路２００Ａは、低圧側駆動回路１０４の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値がＧＮＤ電位以下である場合、すなわち、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）≦（ＧＮＤ電位）である場合、ＶＳ電位検知回路２０６Ａからの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）、かつ、（ソース端子−バックゲート端子間の電圧）＜（ＰＮ接合の逆耐圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値がＧＮＤ電位よりも大きい場合、すなわち、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）＞（ＧＮＤ電位）である場合、ＶＳ電位検知回路２０６Ａからの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＝（電源電圧ＶＣＣ−ＧＮＤ間の電圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）と（ＧＮＤ電位）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
また、電源電圧ＶＣＣに接続されるソース端子はＮ＋型のコンタクト層３２に接続され、バックゲート端子はＰ＋型のコンタクト層２０に接続されるため、ソース端子−バックゲート端子間の電圧が大きいと、ＰＮ接合の逆耐圧を維持することができない。そのため、たとえば、（ソース端子−バックゲート端子間の電圧）を８Ｖ（最小値で６．５Ｖ）に固定することによって、ＰＮ接合の逆耐圧を維持することができる。
＜第７の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
図７における、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値に基づいて、ブートストラップ制御回路２００Ａは、低圧側駆動回路１０４の駆動入力電圧ＬＩＮに依存せずに、高圧側駆動回路１０２の高圧側浮遊供給絶対電圧ＶＢへの充電動作を行わせることができる。
具体的には、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値がＧＮＤ電位以下である場合、すなわち、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）≦（ＧＮＤ電位）である場合、ＶＳ電位検知回路２０６Ａからの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオン状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）、かつ、（ソース端子−バックゲート端子間の電圧）＜（ＰＮ接合の逆耐圧）となるように、バックゲート端子に印加される電圧を制御する。
一方で、ＶＳ電位検知回路２０６Ａにおいて検知される電圧値がＧＮＤ電位よりも大きい場合、すなわち、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）＞（ＧＮＤ電位）である場合、ＶＳ電位検知回路２０６Ａからの信号に基づいて、昇圧制御回路２０２がＮ型のＭＯＳＦＥＴ２０３をオフ状態とする。さらに、ＢＧ制御回路２０４が、（バックゲート端子−ＧＮＤ間の電圧）＜（電源電圧ＶＣＣ−ＧＮＤ間の電圧）、かつ、（ソース端子−バックゲート端子間の電圧）＜（ＰＮ接合の逆耐圧）となるように、バックゲート端子に印加される電圧を制御する。
上記の動作によれば、（高圧側浮遊供給オフセット電圧ＶＳ−ＧＮＤ間の電圧）と（ＧＮＤ電位）との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
また、電源電圧ＶＣＣに接続されるソース端子はＮ＋型のコンタクト層３２に接続され、バックゲート端子はＰ＋型のコンタクト層２０に接続されるため、ソース端子−バックゲート端子間の電圧が大きいと、ＰＮ接合の逆耐圧を維持することができない。そのため、たとえば、（ソース端子−バックゲート端子間の電圧）を８Ｖ（最小値で６．５Ｖ）に固定することによって、ＭＯＳＦＥＴ２０３がオン状態であるかオフ状態であるかに関わらず、ＰＮ接合の逆耐圧を維持することができる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、第１の駆動回路と、ブートストラップ制御回路２００とを備える。ここで、第１の駆動回路は、たとえば、高圧側駆動回路１０２に対応するものである。高圧側駆動回路１０２は、第１のパワーデバイスを駆動する。ここで、第１のパワーデバイスは、たとえば、ＩＧＢＴ１０６に対応するものである。ブートストラップ制御回路２００は、高圧側駆動回路１０２に接続される。そして、高圧側駆動回路１０２には、高圧側駆動回路１０２の電源電圧を示すＶＢ端子と高圧側駆動回路１０２の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給される。ここで、コンデンサは、たとえば、ブートストラップコンデンサ１１６に対応するものである。また、ブートストラップ制御回路２００は、Ｎ型のＭＯＳＦＥＴ２０３と、昇圧制御回路２０２と、バックゲート制御回路と、ＶＢ電位検知回路２０６とを備える。ここで、バックゲート制御回路は、たとえば、ＢＧ制御回路２０４に対応するものである。昇圧制御回路２０２は、ＭＯＳＦＥＴ２０３のゲート端子に接続される。ＢＧ制御回路２０４は、ＭＯＳＦＥＴ２０３のバックゲート端子に接続される。ＶＢ電位検知回路２０６は、ＢＧ制御回路２０４に接続される。また、ＶＢ電位検知回路２０６は、高圧側駆動回路１０２の電源電圧である高圧側浮遊供給絶対電圧ＶＢを検知する。ＭＯＳＦＥＴ２０３のドレイン端子は、ＶＢ端子に接続される。ＭＯＳＦＥＴ２０３のソース端子は、電源電圧ＶＣＣに接続される。そして、ＶＢ電位検知回路２０６によって検知された高圧側浮遊供給絶対電圧ＶＢが電源電圧ＶＣＣ以下である場合、昇圧制御回路２０２は、ゲート端子に入力されるゲート信号を制御することによってＭＯＳＦＥＴ２０３をオン状態とし、ＢＧ制御回路２０４は、バックゲート端子に印加される電圧を、高圧側浮遊供給絶対電圧ＶＢよりも小さくする。
このような構成によれば、ＢＧ制御回路２０４の電圧制御で寄生トランジスタの動作を防止することによって、電源電圧の消費電流が大きくなることを抑制し、また、ブートストラップ制御回路２００におけるＮ型のＭＯＳＦＥＴ２０３をオン状態とすることによって、高圧側駆動回路１０２の電源電圧を充電することができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、ＶＢ電位検知回路２０６によって検知された高圧側浮遊供給絶対電圧ＶＢが電源電圧ＶＣＣよりも大きい場合、昇圧制御回路２０２は、ゲート端子に入力されるゲート信号を制御することによってＭＯＳＦＥＴ２０３をオフ状態とし、ＢＧ制御回路２０４は、バックゲート端子に印加される電圧を、電源電圧ＶＣＣと等しくする。このような構成によれば、高圧側浮遊供給絶対電圧ＶＢと電源電圧ＶＣＣとの間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
また、以上に記載された実施の形態によれば、ＶＢ電位検知回路２０６によって検知された高圧側浮遊供給絶対電圧ＶＢが電源電圧ＶＣＣ以下である場合、ＢＧ制御回路２０４は、ソース端子に印加される電圧とバックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、バックゲート端子に印加される電圧を制御する。このような構成によれば、高圧側浮遊供給絶対電圧ＶＢが電源電圧ＶＣＣ以下である場合に、ＰＮ接合の逆耐圧を維持することができる。
また、以上に記載された実施の形態によれば、ＶＢ電位検知回路２０６によって検知された高圧側浮遊供給絶対電圧ＶＢが電源電圧ＶＣＣよりも大きい場合、ＢＧ制御回路２０４は、バックゲート端子に印加される電圧を、電源電圧ＶＣＣよりも小さくし、かつ、ソース端子に印加される電圧とバックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、バックゲート端子に印加される電圧を制御する。このような構成によれば、高圧側浮遊供給絶対電圧ＶＢと電源電圧ＶＣＣとの大小関係に関わらず、ＰＮ接合の逆耐圧を維持することができる。
また、以上に記載された実施の形態によれば、半導体装置は、第１のパワーデバイスよりも低圧側の第２のパワーデバイスを駆動する第２の駆動回路を備える。ここで、第２のパワーデバイスは、たとえば、ＩＧＢＴ１０８に対応するものである。また、第２の駆動回路は、たとえば、低圧側駆動回路１０４に対応するものである。そして、低圧側駆動回路１０４には、電源電圧ＶＣＣが供給される。このような構成によれば、ＭＯＳＦＥＴ２０３を介してブートストラップコンデンサ１１６を充電することによって、高圧側浮遊供給絶対電圧ＶＢ側にフローティング電源を別途設けない構成とすることができる。
また、以上に記載された実施の形態によれば、半導体装置は、高圧側駆動回路１０２と、ブートストラップ制御回路２００Ａとを備える。高圧側駆動回路１０２は、ＩＧＢＴ１０６を駆動する。ブートストラップ制御回路２００Ａは、高圧側駆動回路１０２に接続される。そして、高圧側駆動回路１０２には、高圧側駆動回路１０２の電源電圧を示すＶＢ端子と高圧側駆動回路１０２の基準電圧を示すＶＳ端子との間に接続されるブートストラップコンデンサ１１６にＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給される。また、ブートストラップ制御回路２００Ａは、Ｎ型のＭＯＳＦＥＴ２０３と、昇圧制御回路２０２と、ＢＧ制御回路２０４と、ＶＳ電位検知回路２０６Ａとを備える。昇圧制御回路２０２は、ＭＯＳＦＥＴ２０３のゲート端子に接続される。ＢＧ制御回路２０４は、ＭＯＳＦＥＴ２０３のバックゲート端子に接続される。ＶＳ電位検知回路２０６Ａは、ＢＧ制御回路２０４に接続される。また、ＶＳ電位検知回路２０６Ａは、高圧側駆動回路１０２の基準電圧である高圧側浮遊供給オフセット電圧ＶＳを検知する。ＭＯＳＦＥＴ２０３のドレイン端子は、ＶＢ端子に接続される。ＭＯＳＦＥＴ２０３のソース端子は、電源電圧ＶＣＣに接続される。そして、ＶＳ電位検知回路２０６Ａによって検知された高圧側浮遊供給オフセット電圧ＶＳがＧＮＤ電位以下である場合、昇圧制御回路２０２は、ゲート端子に入力されるゲート信号を制御することによってＭＯＳＦＥＴ２０３をオン状態とし、ＢＧ制御回路２０４は、バックゲート端子に印加される電圧を、高圧側浮遊供給絶対電圧ＶＢよりも小さくする。
このような構成によれば、ＢＧ制御回路２０４の電圧制御で寄生トランジスタの動作を防止することによって、電源電圧の消費電流が大きくなることを抑制し、また、ブートストラップ制御回路２００ＡにおけるＮ型のＭＯＳＦＥＴ２０３をオン状態とすることによって、高圧側駆動回路１０２の電源電圧を充電することができる。
また、以上に記載された実施の形態によれば、ＶＳ電位検知回路２０６Ａによって検知された高圧側浮遊供給オフセット電圧ＶＳがＧＮＤ電位よりも大きい場合、昇圧制御回路２０２は、ゲート端子に入力されるゲート信号を制御することによってＭＯＳＦＥＴ２０３をオフ状態とし、ＢＧ制御回路２０４は、バックゲート端子に印加される電圧を、電源電圧ＶＣＣと等しくする。このような構成によれば、高圧側浮遊供給オフセット電圧ＶＳとＧＮＤ電位との間の大小関係に関わらず、（バックゲート端子−ＧＮＤ間の電圧）≦（高圧側浮遊供給絶対電圧ＶＢ−ＧＮＤ間の電圧）の状態を維持することができる。よって、寄生ＰＮＰトランジスタの発生を防止することができる。
また、以上に記載された実施の形態によれば、ＶＳ電位検知回路２０６Ａによって検知された高圧側浮遊供給オフセット電圧ＶＳがＧＮＤ電位以下である場合、ＢＧ制御回路２０４は、ソース端子に印加される電圧とバックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、バックゲート端子に印加される電圧を制御する。このような構成によれば、高圧側浮遊供給オフセット電圧ＶＳがＧＮＤ電位以下である場合に、ＰＮ接合の逆耐圧を維持することができる。
また、以上に記載された実施の形態によれば、ＶＳ電位検知回路２０６Ａによって検知された高圧側浮遊供給オフセット電圧ＶＳがＧＮＤ電位よりも大きい場合、ＢＧ制御回路２０４は、バックゲート端子に印加される電圧を、電源電圧ＶＣＣよりも小さくし、かつ、ソース端子に印加される電圧とバックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、バックゲート端子に印加される電圧を制御する。このような構成によれば、高圧側浮遊供給オフセット電圧ＶＳとＧＮＤ電位との大小関係に関わらず、ＰＮ接合の逆耐圧を維持することができる。
また、以上に記載された実施の形態によれば、半導体装置は、第１のパワーデバイスよりも低圧側のＩＧＢＴ１０８を駆動する低圧側駆動回路１０４を備える。そして、低圧側駆動回路１０４には、電源電圧ＶＣＣが供給される。このような構成によれば、ＭＯＳＦＥＴ２０３を介してブートストラップコンデンサ１１６を充電することによって、高圧側浮遊供給絶対電圧ＶＢ側にフローティング電源を別途設けない構成とすることができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１０ 半導体基板、１２ Ｎ型のウェル領域、１４ Ｐ型のウェル領域、１６ Ｐ型の拡散層、１６Ａ Ｐ−型の拡散層、１８，２０ Ｐ＋型のコンタクト層、２２，３２ Ｎ＋型のコンタクト層、２４ ＧＮＤ電極、２６ アノード電極、２６Ａ バックゲート電極、２６Ｂ ソース電極、２８ カソード電極、２８Ａ ドレイン電極、３０ ＭＦＦＰ構造、１０２ 高圧側駆動回路、１０４ 低圧側駆動回路、１０６，１０８ ＩＧＢＴ、１１０ 電源、１１２，４０４ 抵抗、１１４ 高耐圧ダイオード、１１６ ブートストラップコンデンサ、１１８，１２０ 環流ダイオード、２００，２００Ａ ブートストラップ制御回路、２０２ 昇圧制御回路、２０３，３０２ ＭＯＳＦＥＴ、２０４ ＢＧ制御回路、２０６ ＶＢ電位検知回路、２０６Ａ ＶＳ電位検知回路、４００ ＬＥＤ電源部、４０１，４０２ ＬＥＤ、４０３ コンデンサ、４０５ ダイオード、４０６ コイル。

Claims (10)

  1. 第１のパワーデバイスを駆動する第１の駆動回路と、
    前記第１の駆動回路に接続されるブートストラップ制御回路とを備え、
    前記第１の駆動回路には、前記第１の駆動回路の電源電圧を示すＶＢ端子と前記第１の駆動回路の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給され、
    前記ブートストラップ制御回路は、
    Ｎ型のＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴのゲート端子に接続される昇圧制御回路と、
    前記ＭＯＳＦＥＴのバックゲート端子に接続されるバックゲート制御回路と、
    前記バックゲート制御回路に接続され、かつ、前記第１の駆動回路の電源電圧である電圧ＶＢを検知するＶＢ電位検知回路とを備え、
    前記ＭＯＳＦＥＴのドレイン端子は、前記ＶＢ端子に接続され、
    前記ＭＯＳＦＥＴのソース端子は、前記電源電圧ＶＣＣに接続され、
    前記ＶＢ電位検知回路によって検知された前記電圧ＶＢが前記電源電圧ＶＣＣ以下である場合、前記昇圧制御回路は、前記ゲート端子に入力されるゲート信号を制御することによって前記ＭＯＳＦＥＴをオン状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電圧ＶＢよりも小さくする、
    半導体装置。
  2. 前記ＶＢ電位検知回路によって検知された前記電圧ＶＢが前記電源電圧ＶＣＣよりも大きい場合、前記昇圧制御回路は、前記ゲート端子に入力される前記ゲート信号を制御することによって前記ＭＯＳＦＥＴをオフ状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電源電圧ＶＣＣと等しくする、
    請求項１に記載の半導体装置。
  3. 前記ＶＢ電位検知回路によって検知された前記電圧ＶＢが前記電源電圧ＶＣＣ以下である場合、前記バックゲート制御回路は、前記ソース端子に印加される電圧と前記バックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、前記バックゲート端子に印加される電圧を制御する、
    請求項１または請求項２に記載の半導体装置。
  4. 前記ＶＢ電位検知回路によって検知された前記電圧ＶＢが前記電源電圧ＶＣＣよりも大きい場合、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電源電圧ＶＣＣよりも小さくし、かつ、前記ソース端子に印加される電圧と前記バックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、前記バックゲート端子に印加される電圧を制御する、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 前記第１のパワーデバイスよりも低圧側の第２のパワーデバイスを駆動する第２の駆動回路をさらに備え、
    前記第２の駆動回路には、電源電圧ＶＣＣが供給される、
    請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 第１のパワーデバイスを駆動する第１の駆動回路と、
    前記第１の駆動回路に接続されるブートストラップ制御回路とを備え、
    前記第１の駆動回路には、前記第１の駆動回路の電源電圧を示すＶＢ端子と前記第１の駆動回路の基準電圧を示すＶＳ端子との間に接続されるコンデンサにＧＮＤ電位を基準とする電源電圧ＶＣＣが充電された電圧が供給され、
    前記ブートストラップ制御回路は、
    Ｎ型のＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴのゲート端子に接続される昇圧制御回路と、
    前記ＭＯＳＦＥＴのバックゲート端子に接続されるバックゲート制御回路と、
    前記バックゲート制御回路に接続され、かつ、前記第１の駆動回路の基準電圧である電圧ＶＳを検知するＶＳ電位検知回路とを備え、
    前記ＭＯＳＦＥＴのドレイン端子は、前記ＶＢ端子に接続され、
    前記ＭＯＳＦＥＴのソース端子は、前記電源電圧ＶＣＣに接続され、
    前記ＶＳ電位検知回路によって検知された前記電圧ＶＳが前記ＧＮＤ電位以下である場合、前記昇圧制御回路は、前記ゲート端子に入力されるゲート信号を制御することによって前記ＭＯＳＦＥＴをオン状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電圧ＶＢよりも小さくする、
    半導体装置。
  7. 前記ＶＳ電位検知回路によって検知された前記電圧ＶＳが前記ＧＮＤ電位よりも大きい場合、前記昇圧制御回路は、前記ゲート端子に入力される前記ゲート信号を制御することによって前記ＭＯＳＦＥＴをオフ状態とし、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電源電圧ＶＣＣと等しくする、
    請求項６に記載の半導体装置。
  8. 前記ＶＳ電位検知回路によって検知された前記電圧ＶＳが前記ＧＮＤ電位以下である場合、前記バックゲート制御回路は、前記ソース端子に印加される電圧と前記バックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、前記バックゲート端子に印加される電圧を制御する、
    請求項６または請求項７に記載の半導体装置。
  9. 前記ＶＳ電位検知回路によって検知された前記電圧ＶＳが前記ＧＮＤ電位よりも大きい場合、前記バックゲート制御回路は、前記バックゲート端子に印加される電圧を、前記電源電圧ＶＣＣよりも小さくし、かつ、前記ソース端子に印加される電圧と前記バックゲート端子に印加される電圧との差が、ＰＮ接合の逆耐圧よりも小さくなるように、前記バックゲート端子に印加される電圧を制御する、
    請求項６から請求項８のうちのいずれか１項に記載の半導体装置。
  10. 前記第１のパワーデバイスよりも低圧側の第２のパワーデバイスを駆動する第２の駆動回路をさらに備え、
    前記第２の駆動回路には、電源電圧ＶＣＣが供給される、
    請求項６から請求項９のうちのいずれか１項に記載の半導体装置。
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