JP2013191919A - 出力回路 - Google Patents

Abstract

【課題】 ハイサイドＮＭＯＳトランジスタの静電破壊を防止すると共に、動作時には駆動用ＰＭＯＳトランジスタに付随して形成される寄生ＰＮＰトランジスタによる誤動作を防止した出力回路を提供する。
【解決手段】 ハイサイドＮＭＯＳトランジスタＭ１のソースにアノードが接続され、ブートストラップ端子ＢＴにカソードが接続された静電破壊保護用ダイオードＤ２を設ける。また、出力回路の動作時に駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧをブートストラップ端子ＢＴに接続することによりブートストラップ電圧ＶＢＴに設定し、出力回路の動作停止時にこのバックゲートＢＧをブートストラップ端子ＢＴから電気的に絶縁するバックゲート電圧制御回路５を設ける。
【選択図】図１

Description

本発明は、出力回路に関し、特にハイサイドＮＭＯＳトランジスタと、その静電破壊保護回路を備えた出力回路に関する。

パワー半導体装置で使用される出力回路は、電源電圧と接地電圧の間に直列接続された２つのスイッチング素子を有し、これら２つのスイッチング素子を相補的にオン／オフする。そして、パワー半導体装置の小型や長時間駆動を可能にするために、これらの２つのスイッチング素子のうちハイサイド（高電圧）側にはＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）が使用されている。ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）に比べて半導体チップ上の専有面積が小さく、オン抵抗等の特性が良好である。

図６は、ハイサイドＮＭＯＳトランジスタを使用した出力回路の回路図である。入力電圧ＶＩＮ（電源電圧）が印加される入力端子ＩＮと、接地電圧０Ｖが印加される接地端子ＧＮＤの間に、直列にハイサイドＮＭＯＳトランジスタＭ１とローサイドＮＭＯＳトランジスタＭ２が接続されている。出力回路の動作時には、ハイサイドＮＭＯＳトランジスタＭ１のドレインに入力電圧ＶＩＮが印加される。ハイサイドＮＭＯＳトランジスタＭ１のソース及びバックゲートＢＧはローサイドＮＭＯＳトランジスタＭ２のドレインに接続されている。ローサイドＮＭＯＳトランジスタＭ２のソースは接地される。

ハイサイドＮＭＯＳトランジスタＭ１のゲートはハイサイド駆動回路１からの駆動信号によって駆動される。ハイサイド駆動回路１は互いに直列接続されインバータを形成する駆動用ＰＭＯＳトランジスタＭ３と駆動用ＮＭＯＳトランジスタＭ４を備える。駆動用ＰＭＯＳトランジスタＭ３のソースＳ及びバックゲートＢＧは共通接続されて、後述するブートストラップ電圧ＶＢＴが印加され、そのドレインＤはハイサイドＮＭＯＳトランジスタＭ１のゲートに接続されている。駆動用ＮＭＯＳトランジスタＭ４のソースはハイサイドＮＭＯＳトランジスタＭ１のソースと共通接続されている。なお、ローサイドＮＭＯＳトランジスタＭ２のゲートは不図示のローサイド駆動回路からの駆動信号によって駆動される。

ブートストラップ回路２は、ハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳを高電圧側にシフトさせたブートストラップ電圧ＶＢＴを生成する回路であり、
コンデンサＣ、レギュレータ回路３、充電用ダイオードＤ１から構成される。コンデンサＣは、ハイサイドＮＭＯＳトランジスタＭ１のソースが接続されたスイッチング端子ＳＷとブートストラップ端子ＢＴの間に接続されている。レギュレータ回路３は入力電圧ＶＩＮ（例えば、１２Ｖ）から所定のレギュレータ電圧Ｖｒｅｇ（例えば、５Ｖ）を生成する。このレギュレータ電圧Ｖｒｅｇは充電用ダイオードＤ１を介してブートストラップ端子ＶＢＴに印加される。

これにより、ハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳを高電圧側にレギュレータ電圧Ｖｒｅｇだけシフトさせたブートストラップ電圧ＶＢＴが生成され、ブートストラップ端子ＢＴに出力される。（ただし、充電用ダイオードＤ１の順方向電圧は無視する。）すなわち、ハイサイドＮＭＯＳトランジスタＭ１がオフの時は、コンデンサＣは充電用ダイオードＤ１からの順方向電流により充電されることにより、ブートストラップ電圧ＶＢＴは、ＶＳ（＝０Ｖ）＋Ｖｒｅｇ＝Ｖｒｅｇになる。一方、ハイサイドＮＭＯＳトランジスタＭ１がオンの時は、充電用ダイオードＤ１は逆バイアスされ、ブートストラップ電圧ＶＢＴは、ＶＳ（＝ＶＩＮ）＋Ｖｒｅｇになる。

したがって、このブートストラップ電圧ＶＢＴを用いてハイサイド駆動回路１を動作させることで、ハイサイドＮＭＯＳトランジスタＭ１をスイッチングすることができる。すなわち、ハイサイドＮＭＯＳトランジスタＭ１がオンし、ローサイドＮＭＯＳトランジスタＭ２がオフすると、スイッチング端子ＳＷから入力電圧ＶＩＮが出力される。一方、ハイサイドＮＭＯＳトランジスタＭ１がオフし、ローサイドＮＭＯＳトランジスタＭ２がオンすると、スイッチング端子ＳＷから接地電圧０Ｖが出力される。

このようなハイサイドＮＭＯＳトランジスタを使用した出力回路は、特許文献１に記載されている。

特開２０１０−４１９８号公報

ところで、一般にＬＳＩにおいては、その動作停止時に静電破壊試験が行われる。
しかしながら、上述のハイサイドＮＭＯＳトランジスタを使用した出力回路では、その動作停止時において、ブートストラップ端子ＢＴを接地し、入力端子ＩＮ（つまり、ハイサイドＮＭＯＳトランジスタＭ１のドレイン）に正のサージ電圧が印加される場合の静電破壊試験における静電破壊耐性が低いという問題があった。

そこで、本発明の目的は、ハイサイドＮＭＯＳトランジスタを使用した出力回路の静電破壊耐性を向上させることである。また、本発明の他の目的は、出力回路の動作時に、駆動用ＰＭＯＳトランジスタに付随して形成された寄生ＰＮＰトランジスタによる出力回路の誤動作を防止することである。

本発明の出力回路は、ハイサイドＮＭＯＳトランジスタと、前記ハイサイドＮＭＯＳトランジスタのソース電圧を所定電圧だけ高電圧側にシフトさせたブートストラップ電圧を生成し、ブーストラップ端子に出力するブートストラップ回路と、ソースに前記ブートストラップ電圧が印加され、ドレインが前記ハイサイドＮＭＯＳトランジスタのゲートに接続され、このハイサイドＮＭＯＳトランジスタを駆動する駆動用ＰＭＯＳトランジスタを備えたハイサイド駆動回路と、
前記ハイサイドＮＭＯＳトランジスタのソースにアノードが接続され、前記ブートストラップ端子にカソードが接続された静電破壊保護用ダイオードと、出力回路の動作時に前記駆動用ＰＭＯＳトランジスタのバックゲートを前記ブートストラップ端子に接続することにより前記ブートストラップ電圧に設定し、出力回路の動作停止時にこのバックゲートを前記ブートストラップ端子から電気的に絶縁するバックゲート電圧制御回路と、を備えることを特徴とする。

本発明の出力回路によれば、動作停止時に印加されるサージ電圧に対してハイサイドＮＭＯＳトランジスタの静電破壊を防止することができると共に、動作時には駆動用ＰＭＯＳトランジスタに付随して形成される寄生ＰＮＰトランジスタによる出力回路の誤動作を防止することができる。

本発明の実施形態における出力回路の回路図である。 本発明の実施形態における出力回路の停止時の回路図及び駆動用ＰＭＯＳの断面図である。 本発明の実施形態における出力回路の動作時の回路図及び駆動用ＰＭＯＳの断面図である。 判別回路の回路図である。 判別回路の他の回路図である。 従来の出力回路の回路図である。 従来の出力回路の駆動用ＰＭＯＳの断面図である。 比較例の出力回路の回路図である。 入力端子にサージ電圧が印加された場合のハイサイドＮＭＯＳトランジスタの特性を示す図である。

図１は、本発明の実施形態における出力回路の回路図である。図１においては、図６と同じ構成部分には同じ符号を付し、その説明を省略する。

図示のように、この出力回路はハイサイドＮＭＯＳトランジスタＭ１、ローサイドＮＭＯＳトランジスタＭ２、ハイサイド駆動回路１、ブートストラップ回路２、レギュレータ回路３、ローサイド駆動回路４、バックゲート電圧制御回路５、判別回路８及び静電破壊保護ダイオードＤ２を含んで構成される。

また、出力回路の前段にはレベルシフト回路６、ＰＷＭコンパレータ７等が設けられており、図１の回路全体としてはステップダウン・スイッチング・レギュレータＬＳＩを形成している。ＰＷＭコンパレータ７は、三角波信号と入力信号を比較することによりＰＷＭ制御信号を生成する回路である。レベルシフト回路６は、ＰＷＭコンパレータ７からのＰＷＭ制御信号の信号振幅を０Ｖ−ＶＩＮからＶＳ−ＶＢＴにシフトさせるための回路である。レベルシフト回路６によってシフトされたＰＷＭ制御信号はハイサイド駆動回路１に入力される。

本発明の実施形態における出力回路は、図６の従来例と対比すると、バックゲート電圧制御回路５、判別回路８及び静電破壊保護ダイオードＤ２が追加された構成になっている。これは、入力端子ＩＮ（ハイサイドＮＭＯＳトランジスタＭ１のドレイン）
とブートストラップ端子ＢＴの間の静電破壊耐性を向上させると共に、駆動用ＰＭＯＳトランジスタに付随して形成された寄生ＰＮＰトランジスタによる出力回路の誤動作を防止するためである。

ハイサイドＮＭＯＳトランジスタＭ１を駆動するためのハイサイド駆動回路１については、図６の回路に対して駆動用ＰＭＯＳトランジスタＭ５及び駆動用ＰＭＯＳトランジスタＭ６からなるインバータを１段追加した２段インバータの構成になっているが、これはハイサイド駆動回路１のバッファとしての駆動能力を高めるための構成であり、必要とされる駆動能力に応じて適宜インバータのダンスを増やすことができる。ローサイドＮＭＯＳトランジスタＭ２を駆動するためのローサイド駆動回路４についても同様に多段インバータで構成することができる。

本発明の出力回路の基本原理は以下の通りである。まず、出力回路の動作停止時には、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧをブートストラップ端子ＢＴから電気的に絶縁することによりオープンにする。この状態で静電破壊試験が行われる。一般に静電破壊試験はＬＳＩの複数の端子の各端子間に対して行われるが、本実施形態においては、ブートストラップ端子ＢＴを基準として入力端子ＩＮに正のサージ電圧を印加する場合の静電破壊対策に関するものである。

正のサージ電圧が入力端子ＩＮを介してハイサイドＮＭＯＳトランジスタＭ１のドレインに印加されると、ハイサイドＮＭＯＳトランジスタＭ１は速やかにオンし、静電破壊保護用ダイオードＤ２を通してサージ電圧に伴うサージ電流をブートストラップ端子ＢＴに逃がすことができる。

このようにハイサイドＮＭＯＳトランジスタＭ１を速やかにオンさせることができる理由は、駆動用ＰＭＯＳトランジスタＭ１のバックゲートＢＧをオープンにすることで、サージ電圧の印加によりハイサイドＮＭＯＳトランジスタＭ１に蓄積されたゲート電荷が抜けるパスを無くすことができるからである。

これにより、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧はサージ電圧の印加に伴って上昇し、しきい値電圧Ｖｔ以上になるとハイサイドＮＭＯＳトランジスタＭ１がオンする。ハイサイドＮＭＯＳトランジスタＭ１がオンすると、そのドレイン電圧は低下するので、ハイサイドＮＭＯＳトランジスタＭ１の静電破壊を防止することができる。

また、出力回路の動作時には、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧをブートストラップ電圧ＶＢＴに設定しているので、駆動用ＰＭＯＳトランジスタＭ３のバックゲート電圧は安定化することができる。これにより、駆動用ＰＭＯＳトランジスタＭ３に付随して形成される寄生ＰＮＰトランジスタのターンオンを防止し、出力回路の誤動を防止することができる。

以下、上述の本発明の原理を実現するための静電破壊保護ダイオードＤ２、バックゲート電圧制御回路５、判別回路８の詳しい構成を説明する。

静電破壊保護ダイオードＤ２は上述のようにハイサイドＮＭＯＳトランジスタＭ１からのサージ電流をブートストラップ端子ＢＴに逃がすための素子であり、そのアノードはハイサイドＮＭＯＳトランジスタのソースに接続され、そのカソードはブートストラップ端子ＢＴに接続される。出力回路の動作時は、ブートストラップ端子ＢＴのブートストラップ電圧ＶＢＴは、ハイサイドＮＭＯＳトランジスタのソース電圧ＶＳよりレギュレータ電圧Ｖｒｅｇだけ高電圧側にシフトされているので、静電破壊保護ダイオードＤ２は逆バイアスされる。

バックゲート電圧制御回路５は、出力回路の動作時に駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧをブートストラップ端子ＢＴに接続することによりブートストラップ電圧ＶＢＴに設定する。一方、出力回路の動作停止時には、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧをブートストラップ端子ＢＴから切り離し、電気的に絶縁する。

バックゲート電圧制御回路５は、制御用ＰＭＯＳトランジスタＭ７と制御用ＮＭＯＳトランジスタＭ８を備えている。制御用ＰＭＯＳトランジスタＭ７のソースはブートストラップ端子ＢＴに接続され、そのドレイン及びバックゲートＢＧは駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧに接続される。制御用ＰＭＯＳトランジスタＭ７のゲートとブートストラップ端子ＢＴの間には抵抗Ｒ１が接続される。この抵抗Ｒ１は、出力回路の動作停止時に制御用ＰＭＯＳトランジスタＭ７のオフ状態を保証するためのものである。

制御用ＮＭＯＳトランジスタＭ８のドレインは制御用ＰＭＯＳトランジスタＭ７のゲートに接続され、そのソース及びバックゲートＢＧはハイサイドＮＭＯＳトランジスタＭ１のソース（スイッチング端子ＳＷ）に接続される。制御用ＮＭＯＳトランジスタＭ８のゲートには判別回路８からの判別信号ＤＥＴが印加される。制御用ＮＭＯＳトランジスタＭ８のゲートとハイサイドＮＭＯＳトランジスタＭ１のソースの間には抵抗Ｒ２が接続される。この抵抗Ｒ２は、出力回路の動作停止時に制御用ＰＭＯＳトランジスタＭ７のオフ状態を保証するためのものである。

判別回路８は出力回路が動作状態か、動作停止状態かを判別して判別信号ＤＥＴを出力する回路である。具体的には判別回路８は、入力電圧ＶＩＮと接地電圧０Ｖの間に直列接続された抵抗Ｒ３、Ｒ４と、抵抗Ｒ３、Ｒ４の接続点に生じる電圧Ｖｘと基準電圧Ｖｒｅｆ（例えば、１．２Ｖのバンドギャップ基準電圧）とを比較するコンパレータ９と、コンパレータ９の出力と、イネーブル信号ＥＮとが入力されたＮＡＮＤ回路１０から構成される。イネーブル信号ＥＮは出力回路を含むＬＳＩをイネーブルにするための信号である。コンパレータ９は、入力電圧ＶＩＮが所定電圧（例えば、４．５Ｖ）以上の時にＨレベルを出力する。

したがって、判別回路８は、入力電圧ＶＩＮが所定電圧（例えば、４．５Ｖ）以上の時であって、イネーブル信号ＥＮがＨレベルの時に、出力回路が動作状態と判断し、
Ｈレベルの判別信号ＤＥＴを出力する。一方、判別回路８は、入力電圧ＶＩＮが所定電圧（例えば、４．５Ｖ）未満の時か、イネーブル信号ＥＮがＬレベルの時には、出力回路が停止状態と判断し、Ｌレベルの判別信号ＤＥＴを出力する。この判別信号ＤＥＴは、出力回路を内蔵したＬＳＩに含まれる、ＰＷＭコンパレータ７等の各種回路を動作開始時にリセットするために使用される。また、イネーブル信号ＥＮが使用されないＬＳＩにおいては、図３に示すように、コンパレータ９の出力を判別信号ＤＥＴとすることができる。

判別回路８からの判別信号ＤＥＴは、バックゲート電圧制御回路５の制御用ＮＭＯＳトランジスタＭ８のゲートに印加される。出力回路の動作時に判別回路８の判別信号ＤＥＴがＨレベルになると、制御用ＮＭＯＳトランジスタＭ８はオンする。すると、抵抗Ｒ１に電流が流れることにより制御用ＰＭＯＳトランジスタＭ７のゲート・ソース間電圧が下がり、制御用ＰＭＯＳトランジスタＭ７がオンする。これにより、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧに制御用ＰＭＯＳトランジスタＭ７を介してブートストラップ電圧ＶＢＴが印加される。駆動用ＰＭＯＳトランジスタＭ３のソース及びバックゲートＢＧにはいずれもブートストラップ電圧ＶＢＴが印加されることになる。

これにより、駆動用ＰＭＯＳトランジスタＭ３のバックゲート電圧はブートストラップ電圧ＶＢＴに安定化し、駆動用ＰＭＯＳトランジスタＭ３に付随して形成される寄生ＰＮＰトランジスタのターンオンを防止し、出力回路の誤動作を防止することができる。

一方、出力回路の動作停止時には判別回路８の判別信号ＤＥＴはＬレベルになるので、制御用ＮＭＯＳトランジスタＭ８はオフする。この場合、仮に判別回路８の出力がハイ・インピーダンスになっていても、制御用ＮＭＯＳトランジスタＭ６は抵抗Ｒ２によりゲートとソースが接続されているのでオフ状態が保証される。また、制御用ＰＭＯＳトランジスタＭ７についても抵抗Ｒ１によりゲートとソースが接続されているのでオフ状態が維持される。

すると、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧはブートストラップ端子ＢＴから切り離され、オープンになる。これにより、前述のようにハイサイドＮＭＯＳトランジスタＭ１に蓄積されたゲート電荷が抜けるパスを無くすことができるので、ハイサイドＮＭＯＳトランジスタＭ１は速やかにオンし静電破壊が防止される。

次に、本発明の実施形態における出力回路の詳しい動作を比較例の出力回路と対比して説明する。

まず、比較例の出力回路を図７、図８、図９に基づいて説明する。図７は比較例の出力回路の回路図であり、図６の従来例の出力回路に対して、単に静電破壊保護ダイオードＤ２を付加したものである。図８は、比較例の出力回路における駆動用ＰＭＯＳトランジスタＭ３の断面図である。

図８に示すように、Ｐ型半導体基板２０上にＮ型ウエル２１が形成され、このＮ型ウエル２１の表面に駆動用ＰＭＯＳトランジスタＭ３のＰ＋型のドレイン層２２、Ｐ＋型のソース層２３が形成されている。Ｎ型ウエル２１は駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧを構成しており、その表面にＮ＋型のコンタクト層２４が形成されている。Ｐ＋型のソース層２３とＮ＋型のコンタクト層２４はブーストラップ端子ＢＴに接続されている。

この駆動用ＰＭＯＳトランジスタＭ３においては、寄生ダイオードＤｘがハイサイドＮＭＯＳトランジスタＭ１とブーストラップ端子ＢＴとの間に接続される。すなわち、寄生ダイオードＤｘはＰ＋型のドレイン層２２をアノードとし、Ｎ型ウエル２１／Ｎ＋型のコンタクト層２４をカソードとするが、このカソードはブーストラップ端子ＢＴに接続されている。

比較例の入力端子ＩＮ（つまり、ハイサイドＮＭＯＳトランジスタＭ１のドレイン）にブートストラップ端子ＢＴを基準として正のサージ電圧が印加されたとする。すると、ハイサイドＮＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳは、このサージ電圧をハイサイドＮＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃ_ＧＤと、ゲート・ソース間容量Ｃ_ＧＳとによって分圧した値となるはずである。ところが、実際には上述の寄生ダイオードＤｘが存在するため、サージ電圧の印加によりハイサイドＮＭＯＳトランジスタＭ１に蓄積されたゲート電荷が寄生ダイオードＤｘを通してブートストラップ端子ＢＴに抜けてしまう。

そのため、図９（ａ）の破線で示すように、ハイサイドＮＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳはしきい値電圧Ｖｔまで上昇せず、ハイサイドＮＭＯＳトランジスタＭ１はオンしない。ハイサイドＮＭＯＳトランジスタＭ１がオンしないと、図９（ｂ）の破線で示すように、入力端子ＩＮの電圧（ドレイン電圧）はサージ電圧に伴って上昇する。そして、ハイサイドＮＭＯＳトランジスタＭ１はその耐圧を超えるとブレークダウンを起こして破壊してしまう。すなわち、図９（ｃ）の破線で示すように、ハイサイドＮＭＯＳトランジスタＭ１のドレイン電流Ｉｄはブレークダウンにより急激に増加し、ドレイン等の破壊に至る。結局、比較例の出力回路では静電破壊耐性を向上させることができない。

次に、本発明の実施形態における出力回路を図４、図５、図９に基づいて説明する。
まず、この出力回路の動作停止について説明する。図４（ａ）は出力回路の動作停止時の回路であり、図４（ｂ）は動作時の駆動用ＰＭＯＳトランジスタＭ３の断面図である。この場合、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧ（Ｎ型ウエル２１／Ｎ＋型のコンタクト層２４）はブートストラップ端子ＢＴから切り離され、オープンになっている。そのため、比較例とは異なって、寄生ダイオードＤｘは、ゲート電荷を抜くようなリークパスとしては働かない。

したがって、入力端子ＩＮ（ハイサイドＮＭＯＳトランジスタＭ１のドレイン）に、ブートストラップ端子ＢＴを基準として正のサージ電圧が印加されると、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧ＶＧＳは、このサージ電圧をハイサイドＮＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃ_ＧＤと、ゲート・ソース間容量Ｃ_ＧＳとによって分圧した値となる。

すると、図９（ａ）の実線で示すように、サージ電圧の上昇に伴ってハイサイドＮＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳはしきい値電圧Ｖｔ以上に上昇する。これにより、ハイサイドＮＭＯＳトランジスタＭ１は速やかにオンする。

ハイサイドＮＭＯＳトランジスタＭ１がオンすると、サージ電流がハイサイドＮＭＯＳトランジスタＭ１から静電破壊保護ダイオードＤ２を通してブートストラップ端子に抜けることにより、図９（ｂ）の実線で示すように、ドレイン電圧は速やかに低下する。ハイサイドＮＭＯＳトランジスタＭ１のドレイン電流Ｉｄは、図９（ｃ）に示すように、ハイサイドＮＭＯＳトランジスタＭ１がオンすることによって上昇し、サージ電流が抜けることによって減少する。このようにして、ハイサイドＮＭＯＳトランジスタＭ１の静電破壊を防止することができる。

次に、本発明の実施形態における出力回路の動作時について説明する。図５（ａ）は出力回路の動作時の回路であり、図５（ｂ）は動作時の駆動用ＰＭＯＳトランジスタＭ３の断面図である。

仮に、動作時においても動作停止時と同様に、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧをブートストラップ端子ＢＴから切り離してしまうと、バックゲートＢＧの電圧が不安定になり、寄生ＰＮＰトランジスタがターンオンし、出力回路が誤動作するおそれがある。

そこで、本実施形態においては、駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧは、そのソースと共にブートストラップ電圧ＶＢＴに設定している。すなわち、図５（ｂ）に示すように、駆動用ＰＭＯＳトランジスタＭ３には、Ｐ＋型のドレイン層２２をエミッタ又はコレクタとし、Ｎ型ウエル２１／Ｎ＋型のコンタクト層２４をベースとし、Ｐ＋型のソース層２３をコレクタ又エミッタとする寄生ＰＮＰトランジスタが付随して形成されている。

しかしながら、寄生ＰＮＰトランジスタのベース（駆動用ＰＭＯＳトランジスタＭ３のバックゲートＢＧ）は、ソースと共にブートストラップ電圧ＶＢＴに設定されているので、寄生ＰＮＰトランジスタのターンオンを防止し、出力回路の誤動を防止することができる。

Ｍ１ ハイサイドＮＭＯＳトランジスタ
Ｍ２ ローサイドＮＭＯＳトランジスタ
Ｍ３ 駆動用ＰＭＯＳトランジスタ
Ｍ４ 駆動用ＮＭＯＳトランジスタ
Ｃ コンデンサ Ｄ１ 充電用ダイオード Ｄ２ 静電破壊保護ダイオード
ＢＴ ブートストラップ端子 ＳＷ スイッチング端子
ＩＮ 入力端子 ＧＮＤ 接地端子
１ ハイサイド駆動回路 ２ ブートストラップ回路
３ レギュレータ回路 ４ ローサイド駆動回路
５ バックゲート電圧制御回路 ６ レベルシフト回路
７ ＰＷＭコンパレータ ８ 判別回路

Claims (4)

1. ハイサイドＮＭＯＳトランジスタと、
   前記ハイサイドＮＭＯＳトランジスタのソース電圧を所定電圧だけ高電圧側にシフトさせたブートストラップ電圧を生成し、ブーストラップ端子に出力するブートストラップ回路と、
   ソースに前記ブートストラップ電圧が印加され、ドレインが前記ハイサイドＮＭＯＳトランジスタのゲートに接続され、このハイサイドＮＭＯＳトランジスタを駆動する駆動用ＰＭＯＳトランジスタを備えたハイサイド駆動回路と、
   前記ハイサイドＮＭＯＳトランジスタのソースにアノードが接続され、前記ブートストラップ端子にカソードが接続された静電破壊保護用ダイオードと、
   出力回路の動作時に前記駆動用ＰＭＯＳトランジスタのバックゲートを前記ブートストラップ端子に接続することにより前記ブートストラップ電圧に設定し、出力回路の動作停止時にこのバックゲートを前記ブートストラップ端子から電気的に絶縁するバックゲート電圧制御回路と、を備えることを特徴とする出力回路。
2. 前記出力回路が動作状態か、停止状態かを判別して判別信号を出力する判別回路を備え、前記バックゲート電圧制御回路は、ソースが前記ブートストラップ端子に接続され、ドレインに前記バックゲートが接続され、前記判別信号に応じてスイッチングする制御用ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載の出力回路。
3. 前記ブートストラップ端子と前記制御用ＰＭＯＳトランジスタとの間に接続された抵抗を備えることを特徴とする請求項２に記載の出力回路。
4. 前記判別回路は、前記電源電圧の分圧電圧と、基準電圧とを比較する比較回路を備えることを特徴とする請求項２に記載の出力回路。

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