JP5805573B2 - 出力回路 - Google Patents

Description

本発明は、出力回路に関し、特に静電破壊保護回路を備えた出力回路に関する。

パワー半導体装置で使用される出力回路は、電源電圧と接地電圧の間に直列接続された２つのスイッチング素子を有し、これら２つのスイッチング素子を相補的にオン／オフする。そして、パワー半導体装置の小型や長時間駆動を可能にするために、これらの２つのスイッチング素子のうちハイサイド（高電圧）側にはＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）が使用されている。ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）に比べて半導体チップ上の専有面積が小さく、オン抵抗等の特性が良好である。

図９は、ハイサイドＮＭＯＳトランジスタを使用した出力回路の回路図である。入力電圧ＶＩＮ（電源電圧）が印加される入力端子ＩＮと、接地電圧０Ｖが印加される接地端子ＧＮＤの間に、直列にハイサイドＮＭＯＳトランジスタＭ１とロウサイドＮＭＯＳトランジスタＭ２が接続されている。出力回路の動作時には、ハイサイドＮＭＯＳトランジスタＭ１のドレインに入力電圧ＶＩＮが印加される。ハイサイドＮＭＯＳトランジスタＭ１のソース及びバックゲートはロウサイドＮＭＯＳトランジスタＭ２のドレインに接続されている。ロウサイドＮＭＯＳトランジスタＭ２のソースは接地される。

ハイサイドＮＭＯＳトランジスタＭ１のゲートはハイサイド駆動回路１からの駆動信号によって駆動される。ハイサイド駆動回路１は、直列接続された駆動用ＰＭＯＳトランジスタＭ３と駆動用ＮＭＯＳトランジスタＭ４からなる第１のインバータと、この第１のインバータの前段に設けられ、直列接続された駆動用ＰＭＯＳトランジスタＭ５と駆動用ＮＭＯＳトランジスタＭ６からなる第２のインバータを備える。

第１のインバータの駆動用ＰＭＯＳトランジスタＭ３のソース及びバックゲートは共通接続されて、ブートストラップ端子ＢＴに接続され、ブートストラップ電圧ＶＢＴが印加される。駆動用ＰＭＯＳトランジスタＭ３のドレインはハイサイドＮＭＯＳトランジスタＭ１のゲートに接続されている。駆動用ＮＭＯＳトランジスタＭ４のソースはハイサイドＮＭＯＳトランジスタＭ１のソースに接続されている。

第２のインバータの駆動用ＰＭＯＳトランジスタＭ５と駆動用ＮＭＯＳトランジスタＭ６についても、第１のインバータと同様に構成されている。なお、ロウサイドＮＭＯＳトランジスタＭ２のゲートはロウサイド駆動回路４からの駆動信号によって駆動される。

ブートストラップ回路２は、ハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳを高電圧側にシフトさせたブートストラップ電圧ＶＢＴを生成する回路であり、コンデンサＣ、レギュレータ回路３、充電用ダイオードＤ１から構成される。コンデンサＣは、ＬＳＩの外部に取り付けられる部品であって、ハイサイドＮＭＯＳトランジスタＭ１のソースが接続されたスイッチング端子ＳＷとブートストラップ端子ＢＴの間に接続されている。

レギュレータ回路３は入力電圧ＶＩＮ（例えば、１２Ｖ）から所定のレギュレータ電圧Ｖｒｅｇ（例えば、５Ｖ）を生成する。このレギュレータ電圧Ｖｒｅｇは充電用ダイオードＤ１を介してブートストラップ端子ＶＢＴに印加される。

これにより、ハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳを高電圧側にレギュレータ電圧Ｖｒｅｇだけシフトさせたブートストラップ電圧ＶＢＴが生成され、ブートストラップ端子ＢＴに出力される。（ただし、充電用ダイオードＤ１の順方向電圧は無視する。）

すなわち、ハイサイドＮＭＯＳトランジスタＭ１がオフの時は、コンデンサＣは充電用ダイオードＤ１からの順方向電流により充電されることにより、ブートストラップ電圧ＶＢＴは、ＶＳ（＝０Ｖ）＋Ｖｒｅｇ＝Ｖｒｅｇになる。一方、ハイサイドＮＭＯＳトランジスタＭ１がオンの時は、充電用ダイオードＤ１は逆バイアスされ、ブートストラップ電圧ＶＢＴは、ＶＳ（＝ＶＩＮ）＋Ｖｒｅｇになる。

したがって、このブートストラップ電圧ＶＢＴを用いてハイサイド駆動回路１を動作させることで、ハイサイドＮＭＯＳトランジスタＭ１をスイッチングすることができる。すなわち、ハイサイドＮＭＯＳトランジスタＭ１がオンし、ロウサイドＮＭＯＳトランジスタＭ２がオフすると、スイッチング端子ＳＷから入力電圧ＶＩＮが出力される。一方、ハイサイドＮＭＯＳトランジスタＭ１がオフし、ロウサイドＮＭＯＳトランジスタＭ２がオンすると、スイッチング端子ＳＷから接地電圧０Ｖが出力される。

このようなハイサイドＮＭＯＳトランジスタを使用した出力回路は、特許文献１に記載されている。

特開２０１０−４１９８号公報

ところで、一般にＬＳＩにおいては、その動作停止時に静電破壊試験が行われる。しかしながら、上述のハイサイドＮＭＯＳトランジスタＭ１を使用した出力回路では、その動作停止時において、ブートストラップ端子ＢＴを接地し、入力端子ＩＮ（つまり、ハイサイドＮＭＯＳトランジスタＭ１のドレイン）に正のサージ電圧が印加される場合の静電破壊試験における静電破壊耐性が低いという問題がある。

また、ハイサイドＮＭＯＳトランジスタＭ１を使用した出力回路に限らず、出力トランジスタに直接接続された端子と、出力回路の駆動回路に電源を供給する端子の間の静電破壊耐性が低いという問題がある。

本発明の出力回路は、出力ＮＭＯＳトランジスタ（Ｍ１）と、前記出力ＮＭＯＳトランジスタ（Ｍ１）のドレインが接続された第１の端子（ＩＮ）と、出力回路の通常動作時に前記出力ＮＭＯＳトランジスタ（Ｍ１）のソース電圧を所定電圧だけ高電圧側にシフトさせたブートストラップ電圧が印加される第２の端子（ＢＴ）と、ドレインが前記出力ＮＭＯＳトランジスタのゲートに接続された駆動用ＰＭＯＳトランジスタ（Ｍ３）と、バックゲート及びドレインが前記駆動用ＰＭＯＳトランジスタ（Ｍ３）のバックゲート及びソースに接続され、ソースが前記第２の端子（ＢＴ）に接続されたリークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）を備える駆動回路（１Ａ）と、前記出力ＮＭＯＳトランジスタ（Ｍ１）のソースと前記第２の端子（ＢＴ）の間に接続された静電破壊保護素子（Ｄ２）と、前記第２の端子（ＢＴ）を基準に前記第１の端子（ＩＮ）に正のサージ電圧が印加された時に前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲート電圧を上げることによりオフ状態に設定し、出力回路の通常動作時には前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲート電圧を下げることによりオン状態に設定するゲート電圧制御回路（５、５Ａ、５Ｂ、５Ｃ）と、を備えることを特徴とする。

また、本発明の出力回路は、出力ＰＭＯＳトランジスタ（Ｍ２１）と、前記出力ＰＭＯＳトランジスタ（Ｍ２１）のドレインが接続された第１の端子（ＳＷ）と、第２の端子（ＩＮ−５Ｖ）と、ドレインが前記出力ＰＭＯＳトランジスタ（Ｍ２１）のゲートに接続された駆動用ＮＭＯＳトランジスタ（Ｍ１４）と、バックゲート及びドレインが前記駆動用ＮＭＯＳトランジスタ（Ｍ１４）のバックゲート及びソースに接続され、ソースが前記第２の端子（ＩＮ−５Ｖ）に接続されたリークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）を備える駆動回路（１Ｃ）と、前記出力ＰＭＯＳトランジスタ（Ｍ２１）のソースと前記第２の端子（ＩＮ−５Ｖ）の間に接続された静電破壊保護素子（Ｄ２）と、前記第２の端子（ＩＮ−５Ｖ）を基準に前記第１の端子（ＳＷ）に負のサージ電圧が印加された時に前記リークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）のゲート電圧を下げることによりオフ状態に設定し、出力回路の通常動作時には前記リークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）のゲート電圧を上げることによりオン状態に設定するゲート電圧制御回路（５Ｄ）と、を備えることを特徴とする。

本発明によれば、ハイサイドＮＭＯＳトランジスタを使用した出力回路において、ゲート電荷のリークパスが遮断されるので、静電破壊耐性を向上させることができる。

また本発明によれば、ハイサイドＮＭＯＳトランジスタを使用した出力回路に限らず、出力トランジスタに直接接続された端子と、出力回路の駆動回路に電源を供給する端子を有する出力回路において、その静電破壊耐性性を向上させることができる。

本発明の第１の実施形態における出力回路の回路図である。 本発明の第１の実施形態における駆動用ＰＭＯＳトランジスタＭ３、リークパス遮断用Ｍ７の断面図である。 本発明の第２の実施形態における出力回路の回路図である。 本発明の第３の実施形態における出力回路の回路図である。 本発明の第４の実施形態における出力回路の回路図である。 比較例２の出力回路の回路図である。 本発明の第５の実施形態における出力回路の回路図である。 本発明の第５の実施形態における駆動用ＰＭＯＳトランジスタＭ１４、リークパス遮断用Ｍ１７の断面図である。 従来例の出力回路の回路図である。 比較例１の出力回路の回路図である。 本発明の第６の実施形態における出力回路の回路図である。 本発明の第６の実施形態における駆動用ＰＭＯＳトランジスタＭ３、リークパス遮断用Ｍ７の断面図である。

［比較例１の出力回路］
先ず、第１乃至第４の実施形態を説明する前に、比較例１の出力回路の静電破壊耐性に関する問題点を図１０に基づいて説明する。この出力回路は、従来例の出力回路（図９）に静電破壊保護ダイオードＤ２を付加したものである。静電破壊保護ダイオードＤ２のアノードはハイサイドＮＭＯＳトランジスタＭ１のソースに接続され、そのカソードはブートストラップ端子ＢＴに接続される。

この出力回路の動作停止状態で、ブートストラップ端子ＢＴを接地し、入力端子ＩＮ（つまり、ハイサイドＮＭＯＳトランジスタＭ１のドレイン）に正のサージ電圧が印加される場合の静電破壊耐性を検討する。なお、出力回路が内蔵されたＬＳＩの静電破壊試験では通常はＬＳＩのプリント基板等への実装前に行われるので、外付けのコンデンサＣ２は取り付けられていない。

入力端子ＩＮに正のサージ電圧（例えば１０００Ｖ）が印加されると、ハイサイドＮＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳは、数式（１）のように、このサージ電圧をハイサイドＮＭＯＳトランジスタＭ１のゲート・ドレイン間容量ＣＧＤと、ゲート・ソース間容量ＣＧＳとによって分圧した値となるはずである。

ＶＧＳ＝ＶＩＮ×ＣＧＤ／（ＣＧＤ＋ＣＧＳ） ・・・（１）
そして、ゲート・ソース間電圧ＶＧＳがしきい値電圧以上に高くなれば、ハイサイドＮＭＯＳトランジスタＭ１はオンし、静電破壊保護ダイオードＤ２を通してサージ電流がブートストラップ端子ＢＴに抜かれることで、ハイサイドＮＭＯＳトランジスタＭ１の静電破壊耐性が向上することになる。

ところが、ハイサイドＮＭＯＳトランジスタＭ１のゲート電荷が抜ける２つのリークパスがあるために、ハイサイドＮＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳは数式１から期待されるほど高くならない。第１のリークパスは、駆動用ＰＭＯＳトランジスタＭ３に付随している寄生ダイオードＰＤ１の順方向電流を介して、ハイサイドＮＭＯＳトランジスタＭ１のゲートからブートストラップ端子ＢＴに抜けるパスである。

第２のリークパスは駆動用ＰＭＯＳトランジスタＭ３のチャネル電流を介してブートストラップ端子ＢＴに抜けるパスである。この点について詳しくする。駆動用ＰＭＯＳトランジスタＭ３の前段に設けられている第２のインバータの駆動用ＰＭＯＳトランジスタＭ５及び駆動用ＮＭＯＳトランジスタＭ６には、それぞれ寄生ダイオードＰＤ２、ＰＤ３が付随している。寄生ダイオードＰＤ２、ＰＤ３は直列に接続されている。

入力端子ＩＮに正のサージ電圧が印加され、ハイサイドＮＭＯＳトランジスタＭ１がオンしたとする。すると、静電破壊保護ダイオードＤ２を通してサージ電流がブートストラップ端子ＢＴに流れ込む。この時、静電破壊保護ダイオードＤ２の順方向電圧（例えば、４Ｖ）が生じる。そのため、ハイサイドＮＭＯＳトランジスタＭ１のソース電圧は、ブートストラップ端子の電圧に対してその分高くなる。すると、寄生ダイオードＰＤ２、ＰＤ３がオンする。

寄生ダイオードＰＤ３がオンすると、駆動用ＰＭＯＳトランジスタＭ５及び駆動用ＮＭＯＳトランジスタＭ６で構成された第２のインバータの出力はハイサイドＮＭＯＳトランジスタＭ１のソース電圧に対して例えば２Ｖ低くなる。これに対して、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧はハイサイドＮＭＯＳトランジスタＭ１のソース電圧に対して高くなる。これにより、駆動用ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧がそのしきい値電圧以上になると、駆動用ＰＭＯＳトランジスタＭ３はオンし、ゲート電荷の第２のリークパスが形成されることになる。

このように、ハイサイドＮＭＯＳトランジスタＭ１のゲート電荷が抜ける２つのリークパスがあるため、入力端子ＩＮに正のサージ電圧が印加された時にハイサイドＮＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳは十分高くならない。そして、ハイサイドＮＭＯＳトランジスタＭ１がオンしないと、そのドレイン電圧が下がらないので、ハイサイドＮＭＯＳトランジスタＭ１は終にはブレークダウンを起こし、破壊に至ることになる。

［第１の実施形態］
そこで、本発明の第１の実施形態は、上記比較例１における駆動用ＮＭＯＳトランジスタＭ３の寄生ダイオードＰＤ１による第１のリークパス及び、駆動用ＮＭＯＳトランジスタＭ３のチャネル電流による第２のリークパスの両方を遮断することで、入力端子ＩＮに正のサージ電圧が印加された時にハイサイドＮＭＯＳトランジスタＭ１を速やかにオンさせ、静電破壊対耐性を向上させるものである。

図１は本発明の第１の実施形態における出力回路の回路図である。図２は本発明の第１の実施形態における駆動用ＰＭＯＳトランジスタＭ３、リークパス遮断用ＰＭＯＳトランジスタＭ７の断面図である。

本実施形態の出力回路は、図１に示すように、比較例１の出力回路に対して、リークパス遮断用ＰＭＯＳトランジスタＭ７と、ゲート電圧制御回路５を新たに追加したものである。ゲート電圧制御回路５は、ブートストラップ端子ＢＴ（本発明の「第２の端子」の一例）を基準に入力端子ＩＮ（本発明の「第１の端子」の一例）に正のサージ電圧が印加された時に、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲート電圧を上げることによりオフ状態に設定し、出力回路の通常動作時にはリークパス遮断用ＰＭＯＳトランジスタＭ７のゲート電圧を下げることによりオン状態に設定する回路である。

すなわち、ハイサイド駆動回路１Ａの駆動用ＰＭＯＳトランジスタＭ３のドレインは、ハイサイドＮＭＯＳトランジスタＭ１のゲートに接続されている。そして新たに追加されたリークパス遮断用ＰＭＯＳトランジスタＭ７のバックゲート及びドレインは共通接続され、駆動用ＰＭＯＳトランジスタＭ３の共通接続されたバックゲート及びソースに接続され、ソースはブートストラップ端子ＢＴに接続される。

ゲート電圧制御回路５は、ＰＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ９をハイサイドＮＭＯＳトランジスタＭ１のゲートとソースの間に直列接続してなる一種のインバータで構成される。ＰＭＯＳトランジスタＭ８のソースはハイサイドＮＭＯＳトランジスタＭ１のゲートに接続され、ＮＭＯＳトランジスタＭ９のソースはハイサイドＮＭＯＳトランジスタＭ１のソースに接続される。

つまり、このインバータには、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧と、ハイサイドＮＭＯＳトランジスタＭ１のソース電圧が動作電圧として印加される。また、このインバータの入力端子はブートストラップ端子ＢＴに接続される。そして、このインバータの出力がリークパス遮断用ＰＭＯＳトランジスタＭ７のゲートに印加されるようになっている。

次に、上記構成によりハイサイドＮＭＯＳトランジスタＭ１のゲート電荷の第１及び第２のリークパスが遮断されることを説明する。先ず、寄生ダイオードＰＤ１による第１のリークパスについては、リークパス遮断用ＰＭＯＳトランジスタＭ７に付随する寄生ダイオードＰＤ４により、寄生ダイオードＰＤ１からの順方向電流が遮断される。

この点について図２を用いて説明する。図示のように、Ｐ型半導体基板１０上に第１のＮ型ウエル１１が形成され、この第１のＮ型ウエル１１の表面に駆動用ＰＭＯＳトランジスタＭ３のＰ＋型のソース層１２、Ｐ＋型のドレイン層１３が形成されている。第１のＮ型ウエル１１は駆動用ＰＭＯＳトランジスタＭ３のバックゲートを構成しており、その表面にＮ＋型のコンタクト層１４が形成されている。Ｐ＋型のドレイン層１２は、ハイサイドＮＭＯＳトランジスタＭ１のゲートに接続される。Ｐ＋型のソース層１３とＮ＋型のコンタクト層１４とは配線により共通接続される。

一方、Ｐ型半導体基板１０上に第２のＮ型ウエル１５が形成され、この第２のＮ型ウエル１５の表面にリークパス遮断用ＰＭＯＳトランジスタＭ７のＰ＋型のドレイン層１７、Ｐ＋型のソース層１８が形成されている。第２のＮ型ウエル１５はリークパス遮断用ＰＭＯＳトランジスタＭ７のバックゲートを構成しており、その表面にＮ＋型のコンタクト層１６が形成されている。Ｐ＋型のソース層１８は、ブートストラップ端子ＢＴに接続される。Ｐ＋型のドレイン層１７とＮ＋型のコンタクト層１６とは配線により共通接続される。そして、ドレイン層１７及びＮ＋型のコンタクト層１６は、駆動用ＰＭＯＳトランジスタＭ３のＰ＋型のソース層１３とＮ＋型のコンタクト層１４に配線を介して接続される。

そして、駆動用ＰＭＯＳトランジスタＭ３の第１のウエル１１の中には、Ｐ＋型のドレイン層１２をアノードとし、第１のＮ型ウエル１１／Ｎ＋型のコンタクト層１４をカソードとする寄生ダイオードＰＤ１が形成される。また、リークパス遮断用ＰＭＯＳトランジスタＭ７の第２のウエル１５の中には、Ｐ＋型のソース層１８をアノードとし、第２のＮ型ウエル１５／Ｎ＋型のコンタクト層１６をカソードとする寄生ダイオードＰＤ２が形成される。この場合、寄生ダイオードＰＤ１、ＰＤ４はカソードが共通接続される形で接続される。したがって、寄生ダイオードＰＤ４により、寄生ダイオードＰＤ１を経由するハイサイドＮＭＯＳトランジスタＭ１のゲート電荷の第１のリークパスが遮断される。なお、第１のＮ型ウエル１１と第２のＮ型ウエル１５とは１つのＮウエルに一体化されてもよい。

次に、駆動用ＰＭＯＳトランジスタＭ３のチャネル電流による第２のリークパスの遮断について説明する。ブートストラップ端子ＢＴを基準に入力端子ＩＮに正のサージ電圧が印加されたとする。この場合、ブートストラップ端子ＢＴの電圧を０Ｖとする。また、サージ電圧によりハイサイドＮＭＯＳトランジスタＭ１のゲート電圧が正方向に上昇し、ハイサイドＮＭＯＳトランジスタＭ１がオンし、静電破壊保護ダイオードＤ２を介してサージ電流が流れるとする。

すると、ゲート電圧制御回路５のＰＭＯＳトランジスタＭ８のゲート電圧はブートストラップ端子ＢＴの電圧と同じ０Ｖであり、そのソース電圧はハイサイドＮＭＯＳトランジスタＭ１の上昇したゲート電圧であることから、ＰＭＯＳトランジスタＭ８はオンする。一方、ＮＭＯＳトランジスタＭ９のソースは、静電破壊保護ダイオードＤ２にサージ電流が流れるために０Ｖから正方向に上昇するから、ＮＭＯＳトランジスタＭ９はオフする。これにより、ゲート電圧制御回路５からは、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧が印加されることになる。

ところで、比較例１において説明したように、この時、駆動用ＰＭＯＳトランジスタＭ３はオン状態である。そうすると、リークパス遮断用ＰＭＯＳトランジスタＭ７のバイアス状態は、ソース電圧が０Ｖ、ゲート電圧及びドレイン電圧がハイサイドＮＭＯＳトランジスタＭ１のゲート電圧と同じ正の電圧であるから、リークパス遮断用ＰＭＯＳトランジスタＭ７はオフする。これにより、第２のリークパスが遮断される。

次に、出力回路の通常動作時について説明する。この場合は、リークパス遮断用ＰＭＯＳトランジスタＭ７はオン状態であることが、ハイサイド駆動回路１Ａを動作させる上で必要である。出力回路の通常動作しているから、ブートストラップ端子ＢＴにはブートストラップ電圧ＶＢＴが生成されている。ブートストラップ電圧ＶＢＴは、前述のようにハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳを高電圧側にレギュレータ電圧Ｖｒｅｇだけシフトさせた電圧（ＶＳ＋Ｖｒｅｇ）である。

一方、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧はＶＳ〜ＶＢＴの間で変化する。すると、ゲート電圧制御回路５のＰＭＯＳトランジスタＭ８はオフし、ＰＭＯＳトランジスタＭ９はオンすることになる。これにより、ゲート電圧制御回路５からハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳが出力され、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲートに印加される。

すると、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲート電圧はＶＳ、ソース電圧はＶＢＴ（ＶＳ＋Ｖｒｅｇ）になるから、ゲート電圧はＶｒｅｇ（例えば５Ｖ）だけソース電圧より低くなり、しきい値電圧を例えば−１Ｖ程度に設定すればリークパス遮断用ＰＭＯＳトランジスタＭ７をオンさせることができる。

［第２の実施形態］
本実施形態は、図３に示すように、第１の実施形態のゲート電圧制御回路５を別のゲート電圧制御回路５Ａに置き換えたものである。ゲート電圧制御回路５Ａは、入力端子ＩＮとハイサイドＮＭＯＳトランジスタＭ１のソースの間に直列接続されたコンデンサＣＸ及び抵抗Ｒを含んで構成される。コンデンサＣＸの一端は入力端子ＩＮに接続される。抵抗Ｒの一端はハイサイドＮＭＯＳトランジスタＭ１のソースに接続される。そして、コンデンサＣＸと抵抗Ｒの接続点の電圧がリークパス遮断用ＰＭＯＳトランジスタＭ７のゲートに印加される。

このコンデンサＣＸと抵抗Ｒからなる回路はＲＣタイマーと呼ばれる回路であり、入力端子ＩＮに正のサージ電圧が印加された時に、前記接続点の電圧が瞬間的に上昇し、その後、ＲＣ時定数によって決まる時間に応じて、当該電圧はコンデンサＣＸの放電により減衰していく。すると、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲート電圧は上昇するので、リークパス遮断用ＰＭＯＳトランジスタＭ７はオフする。これにより、第２のリークパスは遮断される。入力端子ＩＮに印加されるサージ電圧はパルス電圧であるから、ＲＣ時定数はこのサージ電圧の印加時間を考慮して決定される。

出力回路の通常動作時はリークパス遮断用ＰＭＯＳトランジスタＭ７のゲートには抵抗Ｒを介してハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳが印加されるので、リークパス遮断用ＰＭＯＳトランジスタＭ７はオンする。しかし、抵抗Ｒが１ＭΩ以上と大きい場合は、リークパス遮断用ＰＭＯＳトランジスタＭ７のオン状態が不安定になるおそれがある。

そこで、抵抗Ｒと並列に接続され、ゲートがブートストラップ端子ＢＴに接続されたバイパス用ＮＭＯＳトランジスタＭ１０を設けることが好ましい。バイパス用ＮＭＯＳトランジスタＭ１０は、通常動作時にはオン状態となり、抵抗Ｒに対する低インピーダンスのバイパス経路を提供し、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲートにソース電圧ＶＳを低インピーダンスで供給する。これにより、リークパス遮断用ＰＭＯＳトランジスタＭ７のオン状態が安定する。また、サージ電圧印加時にはゲート電圧が０Ｖになるのでバイパス用ＮＭＯＳトランジスタＭ１０はオフし、ＲＣタイマーの動作に影響を与えないようになっている。

また、本実施形態においては、ＲＣタイマーを用いて、サージ電圧印加時にリークパス遮断用ＰＭＯＳトランジスタＭ７をオフさせているが、この時にリークパス遮断用ＰＭＯＳトランジスタＭ７に過大な電圧が印加されると、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲート絶縁膜が破壊するおそれがある。そこで、リークパス遮断用ＰＭＯＳトランジスタＭ７に印加される電圧をクランプするためのクランプ用ダイオードＤ３を設けることが好ましい。このクランプ用ダイオードＤ３は、リークパス遮断用ＰＭＯＳトランジスタＭ７のゲートとハイサイドＮＭＯＳトランジスタＭ１のソースの間に接続される。

［第３の実施形態］
本実施形態は、図４に示すように、第１の実施形態のゲート電圧制御回路５を別のゲート電圧制御回路５Ｂに置き換えたものである。ゲート電圧制御回路５Ｂは、第２の実施形態のＲＣタイマーに、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧を昇圧するために、第２のコンデンサＣＸ２及びゲート昇圧用ＮＭＯＳトランジスタＭ１１を追加したものである。

ＲＣタイマーは、入力端子ＩＮと出力ＮＭＯＳトランジスタＭ１のソースの間に直列接続された第１のコンデンサＣＸ１及び抵抗Ｒで構成される。第１のコンデンサＣＸ１と抵抗Ｒとの接続点の電圧はリークパス遮断用ＰＭＯＳトランジスタＭ７のゲートに印加される。なお、第２の実施形態と同様にバイパス用ＮＭＯＳトランジスタＭ１０を設けることが好ましい。

そして、第２のコンデンサＣＸ２及びゲート昇圧用ＮＭＯＳトランジスタＭ１１は
入力端子ＩＮとハイサイドＮＭＯＳトランジスタＭ１のゲートの間に直列に接続される。このゲート昇圧用ＮＭＯＳトランジスタＭ１１のゲートには第１のコンデンサＣＸ１と抵抗Ｒの接続点の電圧が印加される。

ゲート電圧制御回路５Ｂは、ＲＣタイマーを利用して、ゲート昇圧用ＮＭＯＳトランジスタＭ１１をスイッチングさせている。すなわち、入力端子ＩＮに正のサージ電圧が印加されると、ＲＣタイマーにより、ゲート昇圧用ＮＭＯＳトランジスタＭ１１のゲート電圧が瞬間的に上昇し、ゲート昇圧用ＮＭＯＳトランジスタＭ１１がオンする。これにより、第２のコンデンサＣＸ２による容量結合効果により、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧が上昇し、ハイサイドＮＭＯＳトランジスタＭ１がオンするのを補助する。

また、通常動作時には、ゲート昇圧用ＮＭＯＳトランジスタＭ１１のゲート電圧はハイサイドＮＭＯＳトランジスタＭ１のソース電圧ＶＳであり、そのソース電圧ＶＳはハイサイドＮＭＯＳトランジスタＭ１のゲート電圧（ＶＳ〜ＶＢＴ）であるので、ゲート昇圧用ＮＭＯＳトランジスタＭ１１はオフ状態となる。これにより、通常動作時において第２のコンデンサＣＸ２が出力回路の動作に影響を与えるのを防止している。

［第４の実施形態］
本実施形態は、図５に示すように、第１の実施形態のゲート電圧制御回路５を別のゲート電圧制御回路５Ｃに置き換えたものである。ゲート電圧制御回路５Ｃは、第２の実施形態のコンデンサＣＸの代わりに、ダイオード群を用いて第２のリークパスを遮断する機能を実現するものである。

ゲート電圧制御回路５Ｃは、ダイオードＤ３、Ｄ４、Ｄ５、Ｄ６を直列接続してなる第１のダイオード群と、第１の抵抗Ｒ１を備える。第１のダイオード群と第１の抵抗Ｒ１は、入力端子ＩＮとハイサイドＮＭＯＳトランジスタＭ１のソースの間に直列接続され、第１ダイオード群と第１の抵抗Ｒ１の接続点の電圧がリークパス遮断用ＰＭＯＳトランジスタＭ７のゲートに印加される。

ダイオードＤ３、Ｄ４、Ｄ５、Ｄ６は同じ向きに接続され、ダイオードＤ３のカソードは入力端子ＩＮに接続され、ダイオードＤ６のアノードは抵抗Ｒ１に接続される。ダイオードＤ３、Ｄ４、Ｄ５、Ｄ６の逆方向耐圧を例えば５Ｖとする。入力端子ＩＮに正のサージ電圧が印加され、２０Ｖ以上になると、第１ダイオード群は導通し抵抗Ｒ１に電流が流れる。すると、第１ダイオード群と第１の抵抗Ｒ１の接続点の電圧は、上昇し、リークパス遮断用ＰＭＯＳトランジスタＭ７がオフする。これにより、駆動用ＰＭＯＳトランジスタＭ３のチャネル電流による第２のリークパスを遮断することができる。ダイオードＤ３、Ｄ４、Ｄ５、Ｄ６はツエナーダイオードであることが好ましい。

また、第２の実施形態と同様にバイパス用ＮＭＯＳトランジスタＭ１０を設けることが好ましい。

また、第３の実施形態と同様に、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧を上昇させる機能を実現するために、複数のダイオードＤ３、Ｄ４、Ｄ５、Ｄ７を直列接続してなる第２のダイオード群、ダイオードＤ８、第２の抵抗Ｒ２を設けることが好ましい。第２のダイオード群とダイオードＤ８は、入力端子ＩＮとハイサイドＮＭＯＳトランジスタＭ１のゲートの間に直列に接続され、第２の抵抗２は、ハイサイドＮＭＯＳトランジスタＭ１のゲートとソースの間に接続される。

ダイオードＤ３、Ｄ４、Ｄ５、Ｄ７は同じ向きに接続され、その一端のダイオードＤ３のカソードは入力端子ＩＮに接続される。ダイオードＤ８は、ダイオードＤ３、Ｄ４、Ｄ５、Ｄ７とは逆向きになっている。ダイオードＤ８のアノードは第２のダイオード群の他端のダイオードＤ７のアノードに接続され、ダイオードＤ８のカソードはハイサイドＮＭＯＳトランジスタＭ１のゲートに接続される。

ダイオードＤ３、Ｄ４、Ｄ５、Ｄ７の逆方向耐圧を例えば５Ｖとする。入力端子ＩＮに正のサージ電圧が印加され、２０Ｖ以上になると、第２ダイオード群は導通し抵抗Ｒ２に電流が流れる。すると、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧は上昇する。

ダイオードＤ８を設けるのは、通常動作時にハイサイドＮＭＯＳトランジスタＭ１がオンして、ＶＩＮ＝ＶＳとなっている時、ハイサイドＮＭＯＳトランジスタＭ１のゲート電圧はＶＩＮより高くなる必要があるためである。

ダイオードＤ３、Ｄ４、Ｄ５、Ｄ７、Ｄ８はツエナーダイオードであることが好ましい。また、ダイオードＤ３、Ｄ４、Ｄ５は第１のダイオード群と、第２のダイオード群とで共用されているが、第１のダイオード群と第２のダイオード群とは独立していてもよい。また、第１のダイオード群及び第２のダイオード群におけるダイオードの数は、適宜増減することができる。

［比較例２の出力回路］
第５の実施形態を説明する前に、比較例２の出力回路の静電破壊耐性に関する問題点を図６に基づいて説明する。比較例１（図９）の出力回路に限らず、ハイサイドＮＭＯＳトランジスタＭ１を使用した出力回路に限らず、出力トランジスタに直接接続された端子と、出力回路の駆動回路に電源を供給する端子の間の静電破壊耐性が低いという問題がある。

図６に示すように、比較例２の出力回路においては、入力端子ＩＮとスイッチング端子ＳＷの間に出力ＰＭＯＳトランジスタＭ２１が接続され、スイッチング端子ＳＷと接地端子ＧＮＤの間にダイオードＤ９接続される。つまり、出力ＰＭＯＳトランジスタＭ２１のソースは入力端子ＩＮに接続され、そのドレインはスイッチング端子ＳＷに接続される。

出力ＰＭＯＳトランジスタＭ２１のゲートは駆動回路１Ｂからの駆動信号によって駆動される。駆動回路１Ｂは、比較例１のハイサイド駆動回路１と同様に、直列接続された駆動用ＰＭＯＳトランジスタＭ１３と駆動用ＮＭＯＳトランジスタＭ１４からなる第１のインバータと、この第１のインバータの前段に設けられ、直列接続された駆動用ＰＭＯＳトランジスタＭ１５と駆動用ＮＭＯＳトランジスタＭ１６からなる第２のインバータを備える。

第１のインバータの駆動用ＰＭＯＳトランジスタＭ１３のソース及びバックゲートは共通接続されて、入力端子ＩＮに接続され、入力電圧ＶＩＮが印加される。駆動用ＰＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１のゲートに接続されている。駆動用ＮＭＯＳトランジスタＭ１４のソースは端子ＩＮ−５Ｖに接続され。端子ＩＮ−５Ｖの電圧は入力電圧ＶＩＮより低い電圧（例えば、５Ｖだけ低い）である。これにより、この出力回路ではブートストラップ回路が不要になっている。

第２のインバータの駆動用ＰＭＯＳトランジスタＭ１５と駆動用ＮＭＯＳトランジスタＭ１６についても、第１のインバータと同様に構成されている。

また、入力端子ＩＮと端子ＩＮ−５Ｖとの間に静電破壊保護ダイオードＤ２が接続される。この出力回路によれば、駆動回路１Ｂからの駆動信号に応じて出力ＰＭＯＳトランジスタＭ２１がオン／オフすることにより、スイッチング端子ＳＷに出力信号ＶＳＷが得られる。

この出力回路において、端子ＩＮ−５Ｖを基準にスイッチング端子ＳＷに負のサージ電圧が印加された時には、寄生ダイオードＤ１１、Ｄ１２、Ｄ１３により、比較例１と同様に、出力ＰＭＯＳトランジスタＭ２１のゲート電荷のリークパスの問題が発生する。

すなわち、サージ電圧が印加されると、前述のゲート・ドレイン間容量ＣＧＤとゲート・ソース間容量ＣＧＳの容量結合効果により、出力ＰＭＯＳトランジスタＭ２１のゲート電圧は下がり、出力ＰＭＯＳトランジスタＭ２１はオンしようとする。ところが、駆動用ＮＭＯＳトランジスタＭ１４の寄生ダイオードＰＤ１１による第１のリークパス及び、駆動用ＮＭＯＳトランジスタＭ１４のチャネル電流による第２のリークパスが存在するために、出力ＰＭＯＳトランジスタＭ２１のゲート電圧は十分下がらない。そして、出力ＰＭＯＳトランジスタＭ２１がオンしないと、そのドレイン電圧が下がらないので、出力ＰＭＯＳトランジスタＭ２１は終にはブレークダウンを起こし、破壊に至ることになる。

［第５の実施形態］
そこで、本発明の第５の実施形態は、上記比較例２における駆動用ＮＭＯＳトランジスタＭ１４の寄生ダイオードＰＤ１１による第１のリークパス及び、駆動用ＮＭＯＳトランジスタＭ１４のチャネル電流による第２のリークパスの両方を遮断することで、スイッチング端子ＳＷに負のサージ電圧が印加された時に出力ＰＭＯＳトランジスタＭ２１を速やかにオンさせ、静電破壊対耐性を向上させるものである。

図７は本発明の第５の実施形態における出力回路の回路図である。図８は本発明の第５の実施形態における駆動用ＮＭＯＳトランジスタＭ１４、リークパス遮断用ＮＭＯＳトランジスタＭ１７の断面図である。

本実施形態の出力回路は、図７に示すように、比較例２の出力回路に対して、リークパス遮断用ＮＭＯＳトランジスタＭ１７と、ゲート電圧制御回路５Ｄを新たに追加したものである。ゲート電圧制御回路５Ｄは、端子ＩＮ−５Ｖ（本発明の「第２の端子」の一例）を基準にスイッチング端子ＳＷ（本発明の「第１の端子」の一例）に負のサージ電圧が印加された時に、リークパス遮断用ＮＭＯＳトランジスタＭ１７のゲート電圧を下げることによりオフ状態に設定し、出力回路の通常動作時にはＰＭＯＳトランジスタＭ７のゲート電圧を上げることによりオン状態に設定する回路である。

すなわち、駆動回路１Ｃの駆動用ＮＭＯＳトランジスタＭ１４のドレインは、出力ＰＭＯＳトランジスタＭ２１のゲートに接続されている。そして新たに追加されたリークパス遮断用ＮＭＯＳトランジスタＭ１７のバックゲート及びドレインは共通接続され、駆動用ＮＭＯＳトランジスタＭ１４の共通接続されたバックゲート及びソースに接続され、ソースは端子ＩＮ−５Ｖに接続される。

ゲート電圧制御回路５Ｄは、ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９を出力ＰＭＯＳトランジスタＭ２１のゲートとソースの間に直列接続してなる一種のインバータで構成される。ＰＭＯＳトランジスタＭ１８のソースは出力ＰＭＯＳトランジスタＭ２１のソース（入力端子ＩＮ）に接続され、ＮＭＯＳトランジスタＭ１９のソースは出力ＰＭＯＳトランジスタＭ２１のゲートに接続される。

つまり、このインバータには、出力ＰＭＯＳトランジスタＭ２１のゲート電圧と、出力ＰＭＯＳトランジスタＭ２１のソース電圧（入力電圧ＶＩＮ）が動作電圧として印加される。また、このインバータの入力端子は端子ＩＮ−５Ｖに接続される。そして、このインバータの出力がリークパス遮断用ＮＭＯＳトランジスタＭ１７のゲートに印加されるようになっている。

次に、上記構成により出力ＰＭＯＳトランジスタＭ２１のゲート電荷の第１及び第２のリークパスが遮断されることを説明する。先ず、駆動用ＮＭＯＳトランジスタ１４の寄生ダイオードＰＤ１１による第１のリークパスについては、リークパス遮断用ＮＭＯＳトランジスタＭ１７に付随する寄生ダイオードＰＤ１４により、寄生ダイオードＰＤ１１からの順方向電流が遮断される。

この点について図８を用いて説明する。図示のように、Ｐ型半導体基板１０の表面に、Ｎ型ウエル２９が形成され、このＮ型ウエル２９の中に、Ｐ型ウエル３０、３１が形成されている。

駆動用ＮＭＯＳトランジスタＭ１４のＮ＋型のドレイン層２２、Ｎ＋型のソース層２３は、Ｐ型ウエル３０の表面に形成されている。Ｐ型ウエル３０は駆動用ＰＭＯＳトランジスタＭ１４のバックゲートを構成しており、その表面にＰ＋型のコンタクト層２４が形成されている。つまり、駆動用ＮＭＯＳトランジスタＭ１４のバックゲートは、Ｐ型半導体基板１０から電気的に分離されている。

Ｎ＋型のドレイン層２２は、出力ＰＭＯＳトランジスタＭ２１のゲートに接続される。Ｎ＋型のソース層２３とＰ＋型のコンタクト層２４とは配線により共通接続される。

一方、Ｐ型ウエル３１の表面にリークパス遮断用ＮＭＯＳトランジスタＭ１７のＮ＋型のドレイン層２７、Ｎ＋型のソース層２８が形成されている。Ｐ型ウエル３１はリークパス遮断用ＮＭＯＳトランジスタＭ１７のバックゲートを構成しており、その表面にＰ＋型のコンタクト層２６が形成されている。つまり、リークパス遮断用ＮＭＯＳトランジスタＭ１７のバックゲートは、Ｐ型半導体基板１０から電気的に分離されている。

Ｎ＋型のソース層２８は端子ＩＮ−５Ｖに接続される。Ｎ＋型のドレイン層２７とＰ＋型のコンタクト層２６とは配線により共通接続される。そして、Ｎ＋型のドレイン層２７及びＰ＋型のコンタクト層２６は、駆動用ＮＭＯＳトランジスタＭ１４のＮ＋型のドレイン層２３及びＰ＋型のコンタクト層２４に配線を介して接続される。

そして、駆動用ＮＭＯＳトランジスタＭ１４の形成領域において、Ｐ型ウエル３０の中に、Ｎ＋型のドレイン層２２をカソードとし、Ｐ型ウエル３０／Ｐ＋型のコンタクト層２４をアノードとする寄生ダイオードＰＤ１１が形成される。また、リークパス遮断用ＮＭＯＳトランジスタＭ１７の形成領域において、Ｎ＋型のソース層２８をカソードし、Ｐ型ウエル３１／Ｐ＋型のコンタクト層２６をアノードとする寄生ダイオードＰＤ１４が形成される。この場合、寄生ダイオードＰＤ１１、ＰＤ１４はアノードが共通接続される形で接続される。

したがって、寄生ダイオードＰＤ１４により、寄生ダイオードＰＤ１１を経由する出力ＰＭＯＳトランジスタＭ１１のゲート電荷の第１のリークパスが遮断される。なお、Ｐ型ウエル３０、３１は１つのＰ型ウエルに一体化されてもよい。

次に、駆動用ＮＭＯＳトランジスタＭ１４のチャネル電流による第２のリークパスの遮断について説明する。端子ＩＮ−５Ｖを基準にスイッチング端子ＳＷに負のサージ電圧が印加されたとする。この場合、入力端子ＩＮ−５Ｖの電圧を０Ｖとする。また、サージ電圧により出力ＰＭＯＳトランジスタＭ２１のゲート電圧が負方向に下降し、出力ＰＭＯＳトランジスタＭ２１がオンし、静電破壊保護ダイオードＤ２を介してサージ電流が流れるとする。

すると、ゲート電圧制御回路５ＤのＮＭＯＳトランジスタＭ１９のゲート電圧は、端子ＩＮ−５Ｖの電圧と同じ０Ｖであり、そのソース電圧は出力ＰＭＯＳトランジスタＭ２１の下降したゲート電圧であることから、ＮＭＯＳトランジスタＭ１９はオンする。

一方、ＰＭＯＳトランジスタＭ１８のソースは、静電破壊保護ダイオードＤ２にサージ電流が流れるために０Ｖから負方向に下降するから、ＰＭＯＳトランジスタＭ１８はオフする。これにより、ゲート電圧制御回路５Ｄからは、出力ＰＭＯＳトランジスタＭ２１のゲート電圧が出力され、リークパス遮断用ＮＭＯＳトランジスタＭ１７のゲートに印加されることになる。

ところで、比較例２において説明したように、この時、駆動用ＮＭＯＳトランジスタＭ１４はオン状態である。そうすると、リークパス遮断用ＮＭＯＳトランジスタＭ１７のバイアス状態は、ソース電圧が０Ｖ、ゲート電圧及びドレイン電圧が出力ＰＮＭＯＳトランジスタＭ１のゲート電圧と同じ負の電圧であるから、リークパス遮断用ＮＭＯＳトランジスタＭ１７はオフする。これにより、第２のリークパスが遮断される。

次に、出力回路の通常動作時について説明する。この場合は、リークパス遮断用ＮＭＯＳトランジスタＭ１７はオン状態であることが、駆動回路１Ｃを動作させる上で必要である。

この時、ゲート電圧制御回路５ＤのＰＭＯＳトランジスタＭ１８のゲート電圧は電圧ＶＩＮ−５Ｖであり、そのソース電圧は入力電圧ＶＩＮである。前述のように、電圧ＶＩＮ−５Ｖは入力電圧ＶＩＮより低く設定されるから、ＰＭＯＳトランジスタＭ１８はオンする。一方、ＮＭＯＳトランジスタＭ１９のゲート電圧は電圧ＶＩＮ−５Ｖ、そのソース電圧はＶＩＮ−５Ｖ〜ＶＩＮであるから、ＮＭＯＳトランジスタＭ１９はオフする。

これにより、ゲート電圧制御回路５Ｄからは、入力電圧ＶＩＮが出力され、リークパス遮断用ＮＭＯＳトランジスタＭ１７のゲートに印加されることになる。リークパス遮断用ＮＭＯＳトランジスタＭ１７のソース電圧は電圧ＶＩＮ−５Ｖであるから、リークパス遮断用ＮＭＯＳトランジスタＭ１７はオンする。これにより、駆動回路１Ｃを正常に動作させることができる。

なお、第５の実施形態におけるゲート電圧制御回路５Ｄは、第２、第３及び第４の実施形態におけるゲート電圧制御回路５Ａ，５Ｂ，５Ｃで置き換えることができる。

［第６の実施形態］
本実施形態は、第１の実施形態における駆動用ＰＭＯＳトランジスタＭ３とリークパス遮断用ＰＭＯＳトランジスタＭ７の接続順序を逆にしたものである。すなわち、図１１、図１２に示すように、駆動用ＰＭＯＳトランジスタＭ３のバックゲート及びソースはブートストラップ端子ＢＴ側に接続され、リークパス遮断用ＰＭＯＳトランジスタＭ７のソースは、駆動用ＰＭＯＳトランジスタＭ３のドレインに接続される。リークパス遮断用ＰＭＯＳトランジスタＭ７のバックゲート及びドレインはハイサイドＮＭＯＳトランジスタＭ１のゲートに接続される。この場合、寄生ダイオードＰＤ１、ＰＤ４のアノードは共通接続される。

これにより、第１の実施形態と同様に、駆動用ＮＭＯＳトランジスタＭ３の寄生ダイオードＰＤ１による第１のリークパス及び、駆動用ＮＭＯＳトランジスタＭ３のチャネル電流による第２のリークパスの両方を遮断することで、入力端子ＩＮに正のサージ電圧が印加された時にハイサイドＮＭＯＳトランジスタＭ１を速やかにオンさせ、静電破壊対耐性を向上させることができる。

また、通常動作時にはリークパス遮断用ＰＭＯＳトランジスタＭ７がオンすることにより、ハイサイド駆動回路を正常に動作させることができる。なお、第１乃至第４の実施形態においても同様に駆動用ＰＭＯＳトランジスタＭ３とリークパス遮断用ＰＭＯＳトランジスタＭ７の接続順序を逆にすることができる。第５の実施形態においても、駆動用ＮＭＯＳトランジスタＭ１４、リークパス遮断用ＮＭＯＳトランジスタＭ１７の接続順序を逆にすることができる。

なお、第１乃至第４の実施形態において、ロウサイド側におけるロウサイド駆動回路４についても同じ回路構成（リークパス遮断用ＰＭＯＳトランジスタＭ７及びゲート電圧制御回路５、５Ａ、５Ｂ、５Ｃ）を用いることができる。この場合、第１乃至第４の実施形態のハイサイド側と同様の作用により、ロウサイドＮＭＯＳトランジスタＭ２が接続されたスイッチング端子ＳＷと、ロウサイド駆動回路４の高電圧側の電源を供給するレギュレータ３の出力端子（不図示）との間の静電破壊耐性の向上の効果がある。

すなわち、レギュレータ３の出力端子は、ブートストラップ端子ＢＴに対応し、スイッチング端子ＳＷは入力端子ＩＮに対応する。ロウサイドＮＭＯＳトランジスタＭ２はハイサイドＮＭＯＳトランジスタＭ１に対応する。また、第１乃至第４の実施形態の静電破壊保護ダイオードＤ２に対応する静電破壊ダイオードは、レギュレータ３の出力端子と接地端子ＧＮＤの間に接続される。

Ｍ１ ハイサイドＮＭＯＳトランジスタ
Ｍ２ ロウサイドＮＭＯＳトランジスタ
Ｍ３，Ｍ５ 駆動用ＰＭＯＳトランジスタ
Ｍ４，Ｍ６ 駆動用ＮＭＯＳトランジスタ
Ｍ７ リークパス遮断用ＰＭＯＳトランジスタ
Ｍ１３，Ｍ１５ 駆動用ＰＭＯＳトランジスタ
Ｍ１４，Ｍ１６ 駆動用ＮＭＯＳトランジスタ
Ｍ１７ リークパス遮断用ＮＭＯＳトランジスタ
Ｍ２１ 出力ＰＭＯＳトランジスタ
Ｃ コンデンサ Ｄ１ 充電用ダイオード
Ｄ２ 静電破壊保護ダイオード
ＢＴ ブートストラップ端子 ＳＷ スイッチング端子
ＩＮ 入力端子 ＧＮＤ 接地端子
１Ａ ハイサイド駆動回路 ２ ブートストラップ回路
３ レギュレータ回路 ４ ロウサイド駆動回路
５、５Ａ、５Ｂ、５Ｃ，５Ｄ ゲート電圧制御回路

Claims (11)

1. 出力ＮＭＯＳトランジスタ（Ｍ１）と、
   前記出力ＮＭＯＳトランジスタ（Ｍ１）のドレインが接続された第１の端子（ＩＮ）と、
   出力回路の通常動作時に前記出力ＮＭＯＳトランジスタ（Ｍ１）のソース電圧を所定電圧だけ高電圧側にシフトさせたブートストラップ電圧が印加される第２の端子（ＢＴ）と、
   ドレインが前記出力ＮＭＯＳトランジスタのゲートに接続された駆動用ＰＭＯＳトランジスタ（Ｍ３）と、バックゲート及びドレインが前記駆動用ＰＭＯＳトランジスタ（Ｍ３）のバックゲート及びソースに接続され、ソースが前記第２の端子（ＢＴ）に接続されたリークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）を備える駆動回路（１Ａ）と、
   前記出力ＮＭＯＳトランジスタ（Ｍ１）のソースと前記第２の端子（ＢＴ）の間に接続された静電破壊保護素子（Ｄ２）と、
   前記第２の端子（ＢＴ）を基準に前記第１の端子（ＩＮ）に正のサージ電圧が印加された時に前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲート電圧を上げることによりオフ状態に設定し、出力回路の通常動作時には前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲート電圧を下げることによりオン状態に設定するゲート電圧制御回路（５、５Ａ、５Ｂ、５Ｃ）と、を備えることを特徴とする出力回路。
2. 前記ゲート電圧制御回路（５）は、前記出力ＮＭＯＳトランジスタ（Ｍ１）のゲート電圧と、前記出力ＮＭＯＳトランジスタ（Ｍ１）のソース電圧が動作電圧として印加され、入力端子に前記第２の端子が接続されたインバータを備え、このインバータの出力が前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲートに印加されることを特徴とする請求項１に記載の出力回路。
3. 前記ゲート電圧制御回路（５Ａ）は、前記第１の端子（ＩＮ）と前記出力ＮＭＯＳトランジスタ（Ｍ１）のソースの間に直列接続されたコンデンサ（ＣＸ）及び抵抗（Ｒ）を備え、前記コンデンサ（ＣＸ）と前記抵抗（Ｒ）の接続点の電圧が前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲートに印加されることを特徴とする請求項１に記載の出力回路。
4. 前記ゲート電圧制御回路（５Ａ）は、前記抵抗（Ｒ）と並列に接続され、ゲートが前記第２の端子（ＢＴ）に接続されたバイパス用ＮＭＯＳトランジスタ（Ｍ１０）を備えることを特徴とする請求項３に記載の出力回路。
5. 前記ゲート電圧制御回路（５Ａ）は、前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲートと前記出力ＮＭＯＳトランジスタ（Ｍ１）のソースの間に接続されたクランプ用ダイオード（Ｄ３）を備えることを特徴とする請求項３又は請求項４に記載の出力回路。
6. 前記ゲート電圧制御回路（５Ｂ）は、前記第１の端子（ＩＮ）と前記出力ＮＭＯＳトランジスタ（Ｍ１）のソースの間に直列接続された第１のコンデンサ（ＣＸ１）及び抵抗（Ｒ）と、
   前記第１の端子と前記出力ＮＭＯＳトランジスタのゲートの間に直列に接続された第２のコンデンサ（ＣＸ２）及びゲート昇圧用ＮＭＯＳトランジスタ（Ｍ１１）と、を備え、前記第１のコンデンサ（ＣＸ１）と前記抵抗（Ｒ）の接続点の電圧が前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲート及び前記ゲート昇圧用ＮＭＯＳトランジスタ（Ｍ１１）のゲートに印加されることを特徴とする請求項１に記載の出力回路。
7. 前記ゲート電圧制御回路（５Ｃ）は、複数のダイオード（Ｄ３、Ｄ４、Ｄ５、Ｄ６）を直列接続してなる第１のダイオード群と、第１の抵抗（Ｒ１）を備え、前記第１のダイオード群と前記第１の抵抗（Ｒ１）は、前記第１の端子（ＩＮ）と前記出力ＮＭＯＳトランジスタ（Ｍ１）のソースの間に直列接続され、前記第１ダイオード群と前記第１の抵抗（Ｒ１）の接続点の電圧が前記リークパス遮断用ＰＭＯＳトランジスタ（Ｍ７）のゲートに印加されることを特徴とする請求項１に記載の出力回路。
8. 前記ゲート電圧制御回路（５Ｃ）は、前記第１の抵抗（Ｒ１）と並列に接続され、ゲートが前記第２の端子（ＢＴ）に接続されたバイパス用ＮＭＯＳトランジスタ（Ｍ１０）を備えることを特徴とする請求項７に記載の出力回路。
9. 前記ゲート電圧制御回路（５Ｃ）は、複数のダイオード（Ｄ３、Ｄ４、Ｄ５、Ｄ７）を直列接続してなる第２のダイオード群、ダイオード（Ｄ８）及び第２の抵抗（Ｒ２）を備え、前記第２のダイオード群と前記ダイオード（Ｄ８）は、前記第１の端子（ＩＮ）と前記出力ＮＭＯＳトランジスタ（Ｍ１）のゲートの間に直列に接続され、前記第２の抵抗（Ｒ２）は、前記出力ＮＭＯＳトランジスタ（Ｍ１）のゲートとソースの間に接続され、前記複数のダイオード（Ｄ３、Ｄ４、Ｄ５、Ｄ７）の一端のダイオード（Ｄ３）のカソードは前記第１の端子（ＩＮ）に接続され、前記ダイオード（Ｄ８）のアノードは前記第２のダイオード群（Ｄ３、Ｄ４、Ｄ５、Ｄ７）の他端のダイオード（Ｄ７）のアノードに接続され、前記ダイオード（Ｄ８）のカソードは前記出力ＮＭＯＳトランジスタ（Ｍ１）のゲートに接続されていることを特徴とする請求項７又は請求項８に記載の出力回路。
10. 出力ＰＭＯＳトランジスタ（Ｍ２１）と、
    前記出力ＰＭＯＳトランジスタ（Ｍ２１）のドレインが接続された第１の端子（ＳＷ）と、
    第２の端子（ＩＮ−５Ｖ）と、
    ドレインが前記出力ＰＭＯＳトランジスタ（Ｍ２１）のゲートに接続された駆動用ＮＭＯＳトランジスタ（Ｍ１４）と、バックゲート及びドレインが前記駆動用ＮＭＯＳトランジスタ（Ｍ１４）のバックゲート及びソースに接続され、ソースが前記第２の端子（ＩＮ−５Ｖ）に接続されたリークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）を備える駆動回路（１Ｃ）と、
    前記出力ＰＭＯＳトランジスタ（Ｍ２１）のソースと前記第２の端子（ＩＮ−５Ｖ）の間に接続された静電破壊保護素子（Ｄ２）と、
    前記第２の端子（ＩＮ−５Ｖ）を基準に前記第１の端子（ＳＷ）に負のサージ電圧が印加された時に前記リークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）のゲート電圧を下げることによりオフ状態に設定し、出力回路の通常動作時には前記リークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）のゲート電圧を上げることによりオン状態に設定するゲート電圧制御回路（５Ｄ）と、を備えることを特徴とする出力回路。
11. 前記ゲート電圧制御回路（５Ｄ）は、前記出力ＰＭＯＳトランジスタ（Ｍ２１）のゲート電圧と、前記出力ＰＭＯＳトランジスタ（Ｍ２１）のソース電圧が動作電圧として印加され、入力端子に前記第２の端子（ＩＮ−５Ｖ）が接続されたインバータを備え、このインバータの出力が前記リークパス遮断用ＮＭＯＳトランジスタ（Ｍ１７）のゲートに印加されることを特徴とする請求項１０に記載の出力回路。

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