CN105448909A - 自举电路 - Google Patents

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CN105448909A CN201510354138.6A CN201510354138A CN105448909A CN 105448909 A CN105448909 A CN 105448909A CN 201510354138 A CN201510354138 A CN 201510354138A CN 105448909 A CN105448909 A CN 105448909A
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前川祐也
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Abstract

一种自举电路，该自举电路包括N沟道MOS晶体管和限流部件，该N沟道MOS晶体管包括：第一N型半导体层，该第一N型半导体层形成在P型半导体基板的一表面上并且电连接至一自举电容器；P型半导体层，该P型半导体层形成在所述第一N型半导体层的一表面上；第二N型半导体层，该第二N型半导体层形成在所述P型半导体层的一表面上；第一电极，该第一电极电连接至所述P型半导体层；第二电极，该第二电极电连接至所述第二N型半导体层；以及电源端子，该电源端子连接至所述第一电极和所述第二电极中的每一个，以向其提供电源电压，所述N沟道MOS晶体管向所述自举电容器供电，该限流部件连接在所述电源端子与所述第一电极之间。

Description

自举电路
技术领域
本公开涉及在用于驱动电源装置等的驱动电路中使用的自举电路。
背景技术
一般来说，用于向自举电路中的自举电容器充电的充电部件(二极管或晶体管)被设置在高耐压IC(集成电路)芯片外部。
相反地，JP2006-5182A公开了一种将作为充电部件的P沟道MOS(金属氧化物半导体)晶体管配备在高耐压IC芯片内的类型。
发明内容
高耐压IC芯片具有将P型和N型半导体区以复杂方式形成在半导体基板中的构造。因此，如果将由MOS晶体管配置的充电部件配备在高耐压IC芯片内，则由MOS晶体管的源极区或漏极区与半导体基板内的半导体区形成了寄生部件。
根据充电部件的操作状态，有可能该寄生部件的操作使得电力白白消耗并且该部件的耐压缩减。
在JP2006-5182A中，P沟道MOS晶体管被采用为充电部件，但未考虑将N沟道MOS晶体管采用为充电部件。
本公开考虑到上述情况而完成并且提供这样一种自举电路，即，在采用N沟道MOS晶体管作为充电部件的自举电路中，可以缩减功耗并且可以有效确保其耐压。
根据本公开的自举电路包括：N沟道MOS晶体管和限流部件，该N沟道MOS晶体管包括：第一N型半导体层，该第一N型半导体层形成在P型半导体基板的一表面上并且电连接至一自举电容器；P型半导体层，该P型半导体层形成在所述第一N型半导体层的一表面上；第二N型半导体层，该第二N型半导体层形成在所述P型半导体层的一表面上；第一电极，该第一电极电连接至所述P型半导体层；第二电极，该第二电极电连接至所述第二N型半导体层；以及电源端子，该电源端子连接至所述第一电极和所述第二电极中的每一个，以向其提供电源电压，所述N沟道MOS晶体管向所述自举电容器供电，该限流部件连接在所述电源端子与所述第一电极之间。
根据本公开，可以提供这样一种自举电路，即，在采用N沟道MOS晶体管作为充电部件的自举电路中，可以缩减功耗并且可以有效确保其耐压。
附图说明
图1是示出根据本公开的一实施方式的半导体装置所应用的开关模块的构造的视图。
图2是示出图1所示IC芯片100的N沟道MOS晶体管1的外周的详细构造的示意性截面图。
图3是示出图1所示IC芯片100的N沟道MOS晶体管1的外周的详细构造的第一修改实施方式的示意性截面图。
图4是示出图1所示IC芯片100的N沟道MOS晶体管1的外周的详细构造的第二修改实施方式的示意性截面图。
图5是示出图1所示IC芯片100的N沟道MOS晶体管1的外周的详细构造的第三修改实施方式的示意性截面图。
具体实施方式
下面，参照附图，对本公开的实施方式进行描述。
图1是示出将根据本公开一实施方式的半导体装置与电源装置组合的开关模块的一个实施例的视图。
图1中的开关模块具有：作为半导体装置的IC芯片100，其具有其间连接电源200的电源端子VCC和地端子GND，连接在IC芯片100的电源端子VB与高压基准端子VS之间的自举电容器C1，以及电源装置，该电源装置包括具有连接至IC芯片100的高压输出端子HO的栅极电极的晶体管T1，和具有连接至IC芯片100的低压输出端子LO的栅极电极的晶体管T2。
晶体管T1和晶体管T2串联连接在主电源端子HV与地端子之间，并且晶体管T1和T2具有相应基板二极管D1和D2。
IC芯片100具有N沟道MOS晶体管1、电平移位电路2、高压侧驱动电路3以及低压侧驱动电路4。
N沟道MOS晶体管1具有连接至电源端子VCC的源极、栅极以及背栅极，和连接至端子VB的漏极。N沟道MOS晶体管1按和PN结二极管相同的方式操作，并且被设置成向自举电容器C1提供电力。
N沟道MOS晶体管1在自举电容器C1未被充电和端子VCC的电压大于端子VB的电压的状态(下面，称为初始状态)下被接通以向自举电容器C1充电。另外，N沟道MOS晶体管1在晶体管T1被接通和端子VCC的电压小于端子VB的电压的状态(下面，称为高电压状态)下被断开以确保耐压。
高压侧驱动电路3根据端子VB的电压操作，并且响应于从电平移位电路2提供的定时信号向端子HO输出驱动信号，由此驱动晶体管T1。
在晶体管T2断开的状态下，高压侧驱动电路3根据自举电容器C1中保持的电压操作，并且响应于从高压输入端子HIN输入的定时信号向端子HO输出驱动信号。
低压侧驱动电路4根据从电源端子VCC输入的电压操作，并且响应于从低压输入端子LIN输入的定时信号向端子LO输出驱动信号，由此驱动晶体管T2。
图2是示出图1所示IC芯片100的N沟道MOS晶体管1的外周的详细构造的示意性截面图。
N沟道MOS晶体管1的半导体区具有：例如通过外延生长形成在P型半导体基板10的一表面上的N型半导体层11，形成在N型半导体层11的一表面上的P型半导体层12，形成在P型半导体层12的一表面上并且具有比N型半导体层11高的杂质浓度的N型半导体层13，形成在P型半导体层12的一表面上以使与N型半导体层13隔开并且具有比P型半导体层12高的杂质浓度的P型半导体层14，以及形成在N型半导体层11的一表面上以使与P型半导体层12隔开并且具有比N型半导体层11高的杂质浓度的N型半导体层15，并且这些层通过部件隔离层16与另一部件隔离。
N型半导体层11和N型半导体层15构成权利要求书中的第一N型半导体层。P型半导体层12和P型半导体层14构成权利要求书中的P型半导体层。N型半导体层14构成权利要求书中的第二N型半导体层。
此时，N型半导体层13构成N沟道MOS晶体管1的源极。N型半导体层15构成N沟道MOS晶体管1的漏极。P型半导体层14构成N沟道MOS晶体管1的背栅极。
N沟道MOS晶体管1的布线区具有：形成在N型半导体层13和N型半导体层15之间的半导体层之上的栅极电极24，所述N型半导体层13和N型半导体层15之间的半导体层与所述栅极电极24之间插入了绝缘膜17；作为电连接至P型半导体层14的第一电极的背栅极22；作为电连接至N型半导体层13的第二电极的源极电极23；以及电连接至N型半导体层15的漏极电极25。
背栅极22经由作为限流部件的电阻器部件30连接至电源端子VCC。源极电极23和栅极电极24中的每一个都连接至电源端子VCC。漏极电极25连接至图1中的端子VB。
图1中的IC芯片100另外具有电连接至部件隔离层16的电极21，而且电极21连接至GND端子。
在如上所述配置的IC芯片100中，寄生晶体管T3由P型半导体层14和12、N型半导体层11以及P型半导体基板10的PNP结形成。
因此，在电源端子VCC的电压大于端子VB的电压的初始状态下，寄生晶体管T3操作，并由此电流从电源端子VCC经由背栅极22流向半导体基板。
如果这种电流增大，则功耗也增加，但是电阻器部件30连接在背栅极22与电源端子VCC之间。因此，电流从电源端子VCC流向半导体基板的量受限于电阻器部件30。结果，可以抑制功耗的增加。
此时，在图2所示构造中，寄生晶体管T4也因N型半导体层13、P型半导体层12以及N型半导体层11的NPN结而形成。
当晶体管T1因接收端子HIN的信号而接通并由此将初始状态切换成高电压状态时，恢复电流从端子VB经由P型半导体层12和14以及N型半导体层11和15的PN结电容流向背栅极22。
如果恢复电流流经电阻器部件30，则背栅极22的电势增加。随着电势的增加，电流从N型半导体层11流向寄生晶体管T4中的N型半导体层13。
接着，当该电势继续增加，使得寄生晶体管T4变为二次击穿状态时，电流继续从N型半导体层11流向N型半导体层13。
另外，当IC芯片100处于高温时，泄露电流从端子VB经由P型半导体层12和14以及N型半导体层11和15的PN结电容流向背栅极22。
随着该泄露电流流经电阻器部件30，背栅极22的电势增加，并由此寄生晶体管T4操作，使得电流从N型半导体层11流向N型半导体层13。因此，IC芯片100的耐压在高温下明显降低。
下面，对用于解决上述问题的IC芯片100的变型例进行描述。
(第一修改实施方式)
图3是示出图1所示IC芯片100的详细构造的第一修改实施方式的示意性截面图。在图3中，和图2相同的组件被指定了相同标号，并且其描述将省略。
图3所示IC芯片100除了作为电路部件的二极管31被添加在电源端子VCC与背栅极22之间以使其并联连接至电阻器部件30以外，其余部分和图2相同。
二极管31具有连接至背栅极22的阳极和连接至电源端子VCC的阴极。由此，其可以使恢复电流或泄漏电流(其本来应该从N型半导体层11和15经由P型半导体层12和14流向背栅极22)流向电源端子VCC，并且抑制从电源端子VCC提供的电流流向背栅极22。
由于二极管31，因而可以抑制背栅极22的电势在高温或高电压状态下增加。因此，可以抑制寄生晶体管T4变为二次击穿状态，并由此继续使电流流经该寄生晶体管T4，或者可以抑制寄生晶体管T4操作而缩减耐压，由此，增强产品的可靠性。此时，因为二极管13未流动来自电源端子VCC的电流，所以在正常操作下不存在问题。
(第二修改实施方式)
图4是示出图1所示IC芯片100的详细构造的第二修改实施方式的示意性截面图。在图4中，和图2相同的组件被指定了相同标号，并且其描述将省略。
图4所示IC芯片100除了作为电路部件的N沟道MOS晶体管32被添加在电源端子VCC与背栅极22之间以被并联连接至电阻器部件30以外，其余部分和图2相同。
N沟道MOS晶体管32具有连接至背栅极32的源极和连接至电源端子VCC的漏极。同时，IC芯片100设置有定时检测电路(未示出)，其适于在检测到从初始状态向高电压状态转变的定时时输出高电平信号。定时检测电路的输出信号被连接至N沟道MOS晶体管32的栅极。
在将高电平信号输入至N沟道MOS晶体管32的栅极时，N沟道MOS晶体管32接通。由此，可以使恢复电流(其本来应该从N型半导体层11经由P型半导体层12和14流向背栅极22)流向电源端子VCC，并且抑制从电源端子VCC提供的电流流向背栅极22。
同时，在将低电平信号输入至N沟道MOS晶体管32的栅极时，N沟道MOS晶体管32断开。由此，不妨碍正常操作。同时，N沟道MOS晶体管32需要具有比电阻器部件30的电阻小的接通电阻。另外，N沟道MOS晶体管32可以用P沟道型替换。
(第三修改实施方式)
图5是示出图1所示IC芯片100的详细构造的第三修改实施方式的示意性截面图。在图5中，和图2相同的组件被指定了相同标号，并且其描述将省略。
图5所示IC芯片100除了将代替电阻器部件30作为限流部件的JFET(结型FET)33连接至背栅极22与电源端子VCC之间以外，其余和图2相同。
JFET33具有连接至背栅极22的源极和栅极，和连接至电源端子VCC的漏极。
在初始状态，从JFET33的漏极流向其源极的电流的量受限于JFET33的饱和电流。由此，可以获得和电阻器部件30相同的效果。
同时，在高电压状态，电流可以流经JFET33的栅极与漏极之间的PN结，由此，获取第二变型例中的二极管31相同的效果。
(第四修改实施方式)
根据该修改实施方式的IC芯片100的详细构造除了设置了有关电阻器部件20的电阻值的条件以外，其余和图2相同。
电阻器部件30的电阻值被设置成，使得能够抑制寄生晶体管T4因电流从N型半导体层11和15经由P型半导体层12和14流向背栅极22而变为二次击穿状态。通过这样做，可以增强IC芯片100的可靠性，而不需要添加如图3和4所示的电路部件。
或者，电阻器部件30的电阻值可以被设置成，使得能够抑制寄生晶体管T4因电流从N型半导体层11和15经由P型半导体层12和14流向背栅极22而接通。通过这样做，因为寄生晶体管T4未接通，所以可以解决上述问题，并且可以增强IC芯片100的可靠性。
即使在图2至4的构造中，在初始状态，也有微小电流从电源端子VCC经由电阻器部件30流向背栅极22，并由此寄生晶体管T3操作，由此，消耗了电力。因此，电阻器部件30的电阻值被优选地设置成一个范围，在所述范围中功耗不会造成应用方面问题。
在前述中，尽管已经对本公开的具体实施方式进行了说明，但这种实施方式仅仅是实施例，并且在不脱离本公开的精神和范围的情况下，可以对其进行各种改变和修改。例如，图2中的P型半导体层14被设置成，在基板与背栅极22之间具有良好接触，由此可以被省略。另外，图3中的二极管31可以是具有在其间短路的栅极和源极的晶体管，像N沟道MOS晶体管1一样。
如上所述，在此公开如下。
所公开的自举电路包括：N沟道MOS晶体管和限流部件，该N沟道MOS晶体管包括：第一N型半导体层，该第一N型半导体层形成在P型半导体基板的一表面上并且电连接至一自举电容器；P型半导体层，该P型半导体层形成在所述第一N型半导体层的一表面上；第二N型半导体层，该第二N型半导体层形成在所述P型半导体层的一表面上；第一电极，该第一电极电连接至所述P型半导体层；第二电极，该第二电极电连接至所述第二N型半导体层；以及电源端子，该电源端子连接至所述第一电极和所述第二电极中的每一个，以向其提供电源电压，所述N沟道MOS晶体管向所述自举电容器供电，该限流部件连接在所述电源端子与所述第一电极之间。
所公开的自举电路还包括：一电路部件，该电路部件并联连接至所述电源端子与所述第一电极之间的所述限流部件，其中，所述电路部件是可以使电流朝着所述电源端子流动的部件，该电流本来应该从所述第一N型半导体层经由所述P型半导体层流向所述第一电极，并且所述电路部件使得抑制从所述电源端子提供的电流流向所述第一电极。
在所公开的自举电路中，所述电路部件是具有连接至所述第一电极的阳极和连接至所述电源端子的阴极的二极管。
在所公开的自举电路中，所述电路部件是栅极电压受控的晶体管。
在所公开的自举电路中，所述限流部件是电阻器部件，其中，所述电阻器部件的电阻值被设置成使得抑制寄生晶体管因电流从所述第一N型半导体层经由所述P型半导体层流向所述第一电极而成为二次击穿状态，该寄生晶体管由所述第二N型半导体层、所述P型半导体层以及所述第一N型半导体层的NPN结形成。
在所公开的自举电路中，所述限流部件是电阻器部件，其中，所述电阻器部件的电阻值被设置成使得抑制寄生晶体管因电流从所述第一N型半导体层经由所述P型半导体层流向所述第一电极而接通，该寄生晶体管由所述第二N型半导体层、所述P型半导体层以及所述第一N型半导体层的NPN结形成。
在所公开的自举电路中，所述限流部件是具有连接至所述电源端子的漏极，和连接至所述第一电极的源极和栅极的JFET。

Claims (7)

1.一种自举电路，所述自举电路包括：
N沟道MOS晶体管和限流部件，所述N沟道MOS晶体管包括：
第一N型半导体层，所述第一N型半导体层形成在P型半导体基板的一表面上并且电连接至一自举电容器；
P型半导体层，所述P型半导体层形成在所述第一N型半导体层的一表面上；
第二N型半导体层，所述第二N型半导体层形成在所述P型半导体层的一表面上；
第一电极，所述第一电极电连接至所述P型半导体层；
第二电极，所述第二电极电连接至所述第二N型半导体层；以及
电源端子，所述电源端子连接至所述第一电极和所述第二电极中的每一个，以向其提供电源电压，
所述N沟道MOS晶体管向所述自举电容器供电，
所述限流部件连接在所述电源端子与所述第一电极之间。
2.根据权利要求1所述的自举电路，所述自举电路还包括
电路部件，所述电路部件并联连接至所述电源端子与所述第一电极之间的所述限流部件，
其中，所述电路部件是可以使电流朝着所述电源端子流动的部件，该电流原本应该从所述第一N型半导体层经由所述P型半导体层流向所述第一电极，并且所述电路部件使得抑制从所述电源端子提供的电流流向所述第一电极。
3.根据权利要求2所述的自举电路，
其中，所述电路部件是具有连接至所述第一电极的阳极和连接至所述电源端子的阴极的二极管。
4.根据权利要求2所述的自举电路，
其中，所述电路部件是栅极电压受控的晶体管。
5.根据权利要求1所述的自举电路，
其中，所述限流部件是电阻器部件，
其中，所述电阻器部件的电阻值被设置成使得抑制寄生晶体管因电流从所述第一N型半导体层经由所述P型半导体层流向所述第一电极而成为二次击穿状态，所述寄生晶体管由所述第二N型半导体层、所述P型半导体层以及所述第一N型半导体层的NPN结形成。
6.根据权利要求1所述的自举电路，
其中，所述限流部件是电阻器部件，
其中，所述电阻器部件的电阻值被设置成使得抑制寄生晶体管因电流从所述第一N型半导体层经由所述P型半导体层流向所述第一电极而接通，所述寄生晶体管由所述第二N型半导体层、所述P型半导体层以及所述第一N型半导体层的NPN结形成。
7.根据权利要求1所述的自举电路，
其中，所述限流部件是具有连接至所述电源端子的漏极，和连接至所述第一电极的源极和栅极的JFET。
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