JP6149677B2 - レベルシフタ及びｄｃ−ｄｃコンバータ - Google Patents
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Description
本発明は、レベルシフタ及びＤＣ（Direct Current）−ＤＣコンバータに関する。
ＤＣ−ＤＣコンバータは、電源とグランドとの間にカスコード接続された２つのスイッチ素子を有し、これらを相補的にオンまたはオフすることで、ＤＣ−ＤＣ変換を行う。上記２つのスイッチ素子として、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）よりオン抵抗が小さく、かつ寄生容量が小さい（容量の充放電量が少ない）、ｎチャネル型ＭＯＳＦＥＴが用いられる。
２つのスイッチ素子のうち、電源側に接続されたスイッチ素子（以下ハイサイドスイッチと呼ぶ）のソース電位は、０Ｖから電源電圧まで変化する。このようなハイサイドスイッチを駆動できるようにするために、制御信号（ゲート信号）を電源電圧よりも大きな電圧に変化させるレベルシフタと昇圧回路（たとえば、ブートストラップ回路）が用いられる。
V.Pinon(ST-Microelectronics), "A single-chip WCDMA Envelope Reconstruction LDMOS PA with 130MHz Switched-Mode Power Supply," ISSCC Dig.Teck, Papers, pp.564-565 Feb. 2008
しかし、レベルシフタに含まれる複数のトランジスタのなかには、電源電圧を超える電圧が印加されるものがあり、その電圧がトランジスタの耐圧を超えてしまう懸念があった。そのために、高耐圧のトランジスタを用いることも考えられるが製造コストの増大を招いてしまう。
発明の一観点によれば、カスコード接続された第１導電型の第１のトランジスタと第２導電型の第２のトランジスタを含み、第１の入力信号を伝搬する第１のカスコード部と、カスコード接続された第１導電型の第３のトランジスタと第２導電型の第４のトランジスタを含み、前記第１の入力信号と相補の関係にある第２の入力信号を伝搬する第２のカスコード部と、電源電圧を昇圧した第１の電圧を受け、前記第１の電圧に基づき前記第１のカスコード部及び前記第２のカスコード部から伝搬された前記第１の入力信号及び前記第２の入力信号の電位レベルを変化させた第１の出力信号及び第２の出力信号を保持及び出力するラッチ部と、前記第１のカスコード部と並列に接続し、前記第１のトランジスタ及び前記第２のトランジスタのドレインとソース間の電位差を抑制する電位差抑制回路と、を有するレベルシフタが提供される。
また、発明の一観点によれば、電源とグランド間にカスコードに接続された第１のｎチャネル型トランジスタと、第２のｎチャネル型トランジスタと、前記第１のｎチャネル型トランジスタと、前記第２のｎチャネル型トランジスタとの間に一方の端子が接続されたコイルと、前記コイルの他方の端子と出力端子間に一方の端子を接続し、他方の端子を接地した容量素子と、電源電圧を昇圧した第１の電圧を生成する昇圧回路と、前記第１のｎチャネル型トランジスタを制御する制御信号の電位レベルを変化させるレベルシフタを有し、前記レベルシフタは、カスコード接続された第１導電型の第１のトランジスタと第２導電型の第２のトランジスタを含み、第１の入力信号を伝搬する第１のカスコード部と、カスコード接続された第１導電型の第３のトランジスタと第２導電型の第４のトランジスタを含み、前記第１の入力信号と相補の関係にある第２の入力信号を伝搬する第２のカスコード部と、前記第１の電圧を受け、前記第１の電圧に基づき前記第１のカスコード部及び前記第２のカスコード部から伝搬された前記第１の入力信号及び前記第２の入力信号の電位レベルを変化させ第１の出力信号及び第２の出力信号を保持及び前記制御信号として出力するラッチ部と、前記第１のカスコード部と並列に接続し、前記第１のトランジスタ及び前記第２のトランジスタのドレインとソース間の電位差を抑制する電位差抑制回路と、を有するＤＣ−ＤＣコンバータが提供される。
開示のレベルシフタ及びＤＣ−ＤＣコンバータによれば、トランジスタに耐圧を超えるような電圧が印加されることを抑制できる。
以下、発明を実施するための形態を、図面を参照しつつ説明する。
図１は、本実施の形態のＤＣ−ＤＣコンバータの一例を示す図である。
ＤＣ−ＤＣコンバータ１は、降圧回路であり、レベルシフタ２、昇圧回路３、インバータ４，５、バッファ６、パルス信号生成部７、ハイサイドスイッチＨＳＷ、ロウサイドスイッチＬＳＷ、コイルＬｘ、容量素子Ｃｘを有している。
図１は、本実施の形態のＤＣ−ＤＣコンバータの一例を示す図である。
ＤＣ−ＤＣコンバータ１は、降圧回路であり、レベルシフタ２、昇圧回路３、インバータ４，５、バッファ６、パルス信号生成部７、ハイサイドスイッチＨＳＷ、ロウサイドスイッチＬＳＷ、コイルＬｘ、容量素子Ｃｘを有している。
ハイサイドスイッチＨＳＷとロウサイドスイッチＬＳＷは、ｎチャネル型ＭＯＳＦＥＴであり、電源とグランドの間にカスコードに接続されている。ハイサイドスイッチＨＳＷとロウサイドスイッチＬＳＷの中点には、コイルＬｘを介して出力端子ＯＵＴ及び容量素子Ｃｘの一方の端子が接続されている。容量素子Ｃｘの他方の端子はグランドに接続されている。
ハイサイドスイッチＨＳＷのゲートには、インバータ４を介してレベルシフタ２の出力信号ＶｏｕｔＰが制御信号として入力される。ロウサイドスイッチＬＳＷのゲートには、バッファ６を介してパルス信号生成部７で生成されたパルス信号が制御信号として入力される。なお、インバータ４は、昇圧回路３でＶｄｄ（電源電圧）を昇圧した電圧で動作可能である。バッファ６は、Ｖｄｄで動作する。
レベルシフタ２は、昇圧回路３でＶｄｄを昇圧した電圧を受け、パルス信号生成部７で生成されたパルス信号の電位レベルを変化させることで、ハイサイドスイッチＨＳＷの制御信号の電位レベルを変化させる。
レベルシフタ２には、パルス信号生成部７で生成されたパルス信号である入力信号ＶｉｎＰと、そのパルス信号がインバータ５で論理レベルが反転されることで得られる入力信号ＶｉｎＮが入力される。つまり、入力信号ＶｉｎＰと入力信号ＶｉｎＮは、相補の関係にある。なお、インバータ５は、Ｖｄｄで動作する。
昇圧回路３は、図１の例では、ブートストラップ回路である。昇圧回路３は、アノードを電源に接続し、カソードをレベルシフタ２に接続したダイオード３−２と、一方の端子をダイオード３−２のカソードに接続し、他方の端子をハイサイドスイッチＨＳＷとロウサイドスイッチＬＳＷの中点に接続した容量素子３−１を有する。昇圧回路３は、ハイサイドスイッチＨＳＷがオン状態であるときに、Ｖｄｄの昇圧を行う。
以下、レベルシフタ２の一例を説明する。
レベルシフタ２は、入力インバータ２−１，２−２、カスコード部２−３，２−４、ラッチ部２−５、トランジスタ対２−６、電位差抑制回路２−７を有する。
レベルシフタ２は、入力インバータ２−１，２−２、カスコード部２−３，２−４、ラッチ部２−５、トランジスタ対２−６、電位差抑制回路２−７を有する。
入力インバータ２−１は、入力信号ＶｉｎＰの論理レベルを反転し、入力インバータ２−２は、入力信号ＶｉｎＮの論理レベルを反転する。入力インバータ２−１，２−２は、Ｖｄｄで動作する。
カスコード部２−３は、カスコード接続されたｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ１と、ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ２を有している。カスコード部２−３は、入力信号ＶｉｎＰが入力インバータ２−１で論理レベルが反転された信号である入力信号ＶＡを伝搬する。
トランジスタＴｒ１のソースは、ラッチ部２−５に接続されており、ドレインはトランジスタＴｒ２のドレインに接続されている。また、トランジスタＴｒ１のゲートは、トランジスタ対２−６及び、ハイサイドスイッチＨＳＷとロウサイドスイッチＬＳＷの中点に接続されている。
トランジスタＴｒ２のソースは、入力インバータ２−１の出力端子に接続されており、ゲートにはＶｄｄが印加されている。
カスコード部２−４は、カスコード接続されたｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ３と、ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ４を有する。カスコード部２−４は、入力信号ＶｉｎＮが入力インバータ２−２で論理レベルが反転された信号である入力信号ＶＣを伝搬する。
カスコード部２−４は、カスコード接続されたｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ３と、ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ４を有する。カスコード部２−４は、入力信号ＶｉｎＮが入力インバータ２−２で論理レベルが反転された信号である入力信号ＶＣを伝搬する。
トランジスタＴｒ３のソースは、ラッチ部２−５に接続されており、ドレインはトランジスタＴｒ４のドレインに接続されている。また、トランジスタＴｒ３のゲートは、ハイサイドスイッチＨＳＷとロウサイドスイッチＬＳＷの中点に接続されている。
トランジスタＴｒ４のソースは、入力インバータ２−２の出力端子に接続されており、ゲートにはＶｄｄが印加されている。
ラッチ部２−５は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ５，Ｔｒ６を有している。ラッチ部２−５は、Ｖｄｄを昇圧した電圧に基づき、カスコード部２−３，２−４から伝搬された入力信号ＶＡ，ＶＣの電位を変化させた出力信号ＶｏｕｔＰ，ＶｏｕｔＮをハイサイドスイッチＨＳＷの制御信号として出力するとともに保持する。図１の例では、出力信号ＶｏｕｔＰが、制御信号として用いられる。
ラッチ部２−５は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ５，Ｔｒ６を有している。ラッチ部２−５は、Ｖｄｄを昇圧した電圧に基づき、カスコード部２−３，２−４から伝搬された入力信号ＶＡ，ＶＣの電位を変化させた出力信号ＶｏｕｔＰ，ＶｏｕｔＮをハイサイドスイッチＨＳＷの制御信号として出力するとともに保持する。図１の例では、出力信号ＶｏｕｔＰが、制御信号として用いられる。
トランジスタＴｒ５，Ｔｒ６のソースは、昇圧回路３に接続されており、電圧Ｖｂｓｔが印加される。電圧Ｖｂｓｔは、昇圧回路３が昇圧動作を行うときは、Ｖｄｄを昇圧した電圧（たとえば、２Ｖｄｄ）となる。トランジスタＴｒ５のドレインは、トランジスタＴｒ６のゲート及びカスコード部２−３のトランジスタＴｒ１のソースに接続されている。トランジスタＴｒ６のドレインは、トランジスタＴｒ５のゲート及びカスコード部２−４のトランジスタＴｒ３のソースに接続されている。
トランジスタ対２−６は、ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ７，Ｔｒ８を有している。トランジスタＴｒ７のドレインは、ラッチ部２−５のトランジスタＴｒ５のドレイン及びトランジスタＴｒ６のゲートに接続されている。トランジスタＴｒ８のドレインは、ラッチ部２−５のトランジスタＴｒ６のドレイン及びトランジスタＴｒ５のゲートに接続されている。
電位差抑制回路２−７は、カスコード部２−３と並列に接続されており、トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間の電位差を抑制する。
後述するように、カスコード部２−３では、入力信号ＶＡの立ち下がりタイミングでは、出力信号ＶｏｕｔＮは、Ｖｄｄを昇圧した電圧になっている。ここで、トランジスタＴｒ１，Ｔｒ２の中点の電位ＶＢの立ち下がり速度よりも出力信号ＶｏｕｔＮの立ち下がりが遅いと、トランジスタＴｒ１のドレイン−ソース間の電位差が広がり、耐圧を超えてしまう可能性がある。また、入力信号ＶＡの立ち下がり速度より、電位ＶＢの立ち下がり速度が遅いと、トランジスタＴｒ２のドレイン−ソース間の電位差が広がり、耐圧を超えてしまう可能性がある（後述の図３参照）。そこで、電位差抑制回路２−７は、ドレイン−ソース間の電位差が広がらないようにする機能を有している（後述の図５参照）。
後述するように、カスコード部２−３では、入力信号ＶＡの立ち下がりタイミングでは、出力信号ＶｏｕｔＮは、Ｖｄｄを昇圧した電圧になっている。ここで、トランジスタＴｒ１，Ｔｒ２の中点の電位ＶＢの立ち下がり速度よりも出力信号ＶｏｕｔＮの立ち下がりが遅いと、トランジスタＴｒ１のドレイン−ソース間の電位差が広がり、耐圧を超えてしまう可能性がある。また、入力信号ＶＡの立ち下がり速度より、電位ＶＢの立ち下がり速度が遅いと、トランジスタＴｒ２のドレイン−ソース間の電位差が広がり、耐圧を超えてしまう可能性がある（後述の図３参照）。そこで、電位差抑制回路２−７は、ドレイン−ソース間の電位差が広がらないようにする機能を有している（後述の図５参照）。
電位差抑制回路２−７は、２つの耐圧保護素子２−７ａ，２−７ｂにより、上記の機能を実現している。耐圧保護素子２−７ａ，２−７ｂは、たとえば、容量素子または、直列に複数接続されたダイオードである。
耐圧保護素子２−７ａ，２−７ｂとして容量素子を用いるときは（後述の図４参照）、容量素子で、出力信号ＶｏｕｔＮの電位と電位ＶＢの立ち下がり速度を調整する。これにより、トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間電圧が耐圧を超えないようにする。
耐圧保護素子２−７ａ，２−７ｂとしてダイオードを用いるときは（後述の図８参照）、トランジスタＴｒ１，Ｔｒ２の耐圧に基づいた数で、複数個のダイオードを直列に接続する。これにより、トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間電圧が耐圧にいたる前にダイオードがオンしてクリップするようにする。
以上のように、電位差抑制回路２−７を設けることで、トランジスタＴｒ１，Ｔｒ２に耐圧を超えるような電圧が印加されることを抑制できる。そのため、トランジスタＴｒ１，Ｔｒ２に高耐圧トランジスタを用いずに済み、レベルシフタ２及びＤＣ−ＤＣコンバータ１の製造コストを抑えることができる。
なお、後述するように、カスコード部２−４については、入力信号ＶＣの立ち下がりタイミングでは、出力信号ＶｏｕｔＰは、Ｖｄｄとなっている（後述の図３参照）。そのため、Ｖｄｄを超えるような電位差は、トランジスタＴｒ３，Ｔｒ４には印加されず、カスコード部２−４については、カスコード部２−３に対して設けたような電位差抑制回路２−７は設けられていない。
また、図１に示すような接続形態でトランジスタＴｒ７，Ｔｒ８が接続されているトランジスタ対２−６を設けることにより、ラッチ部２−５のトランジスタＴｒ５，Ｔｒ６に耐圧を超える電圧が印加されることを抑制できるが、その理由については後述する。
次に、電位差抑制回路２−７を設けないＤＣ−ＤＣコンバータとその動作を比較例として説明する。
（比較例）
図２は、比較例のＤＣ−ＤＣコンバータを示す図である。
（比較例）
図２は、比較例のＤＣ−ＤＣコンバータを示す図である。
図１に示したＤＣ−ＤＣコンバータ１と同じ要素については同一符号を付してある。
比較例のＤＣ−ＤＣコンバータ１ａにおいて、レベルシフタ２ａには、図１に示したような電位差抑制回路２−７が設けられていない。また、トランジスタ対２−６ａが、図１に示したレベルシフタ２のトランジスタ対２−６とは異なっている。
比較例のＤＣ−ＤＣコンバータ１ａにおいて、レベルシフタ２ａには、図１に示したような電位差抑制回路２−７が設けられていない。また、トランジスタ対２−６ａが、図１に示したレベルシフタ２のトランジスタ対２−６とは異なっている。
トランジスタ対２−６ａにおいてトランジスタＴｒ７は、カスコード部２−３のトランジスタＴｒ１とラッチ部２−５のトランジスタＴｒ５の間に一方の入出力端子（ソースまたはドレイン）を接続している。トランジスタＴｒ８は、カスコード部２−３のトランジスタＴｒ３とラッチ部２−５のトランジスタＴｒ６の間に一方の入出力端子を接続している。
トランジスタＴｒ７，Ｔｒ８の他方の入出力端子にはＶｄｄが印加されており、ゲートは、ハイサイドスイッチＨＳＷとロウサイドスイッチＬＳＷの中点（及びコイルＬｘ）に接続されている。トランジスタ対Ｔｒ７，Ｔｒ８は、出力信号ＶｏｕｔＮ，ＶｏｕｔＰの変化時に、出力信号ＶｏｕｔＮ，ＶｏｕｔＰと昇圧された電圧Ｖｂｓｔとの電位差が広がらないようにする機能を有している。
その他の部分は、図１に示したＤＣ−ＤＣコンバータ１と同じである。
図３は、比較例のレベルシフタの動作例を示すタイミングチャートである。
入力信号ＶｉｎＮ，ＶｉｎＰ、カスコード部２−３の入力信号ＶＡ、トランジスタＴｒ１，Ｔｒ２の中点の電位ＶＢ、カスコード部２−４の入力信号ＶＣ、トランジスタＴｒ３，Ｔｒ４の中点の電位ＶＤ、出力信号ＶｏｕｔＮ，ＶｏｕｔＰが示されている。また、ラッチ部２−５に供給される電圧Ｖｂｓｔも示されている。なお、以下の例は、昇圧回路３は、Ｖｄｄを２Ｖｄｄに昇圧するものとして説明するが、２倍に限定されるものではない。
図３は、比較例のレベルシフタの動作例を示すタイミングチャートである。
入力信号ＶｉｎＮ，ＶｉｎＰ、カスコード部２−３の入力信号ＶＡ、トランジスタＴｒ１，Ｔｒ２の中点の電位ＶＢ、カスコード部２−４の入力信号ＶＣ、トランジスタＴｒ３，Ｔｒ４の中点の電位ＶＤ、出力信号ＶｏｕｔＮ，ＶｏｕｔＰが示されている。また、ラッチ部２−５に供給される電圧Ｖｂｓｔも示されている。なお、以下の例は、昇圧回路３は、Ｖｄｄを２Ｖｄｄに昇圧するものとして説明するが、２倍に限定されるものではない。
以下では、レベルシフタ２ａの動作を４つのステートに分けて説明する。
“Ｓｔａｔｅ１”において、初期状態では、ハイサイドスイッチＨＳＷはオンして昇圧回路３は電圧Ｖｂｓｔを２Ｖｄｄに昇圧している。入力信号ＶＡの立ち下がりタイミングでは、トランジスタＴｒ５はオンし、トランジスタＴｒ６はオフし、出力信号ＶｏｕｔＮと電位ＶＢは２Ｖｄｄ程度、出力信号ＶｏｕｔＰはＶｄｄよりも低い電位となっている。
“Ｓｔａｔｅ１”において、初期状態では、ハイサイドスイッチＨＳＷはオンして昇圧回路３は電圧Ｖｂｓｔを２Ｖｄｄに昇圧している。入力信号ＶＡの立ち下がりタイミングでは、トランジスタＴｒ５はオンし、トランジスタＴｒ６はオフし、出力信号ＶｏｕｔＮと電位ＶＢは２Ｖｄｄ程度、出力信号ＶｏｕｔＰはＶｄｄよりも低い電位となっている。
入力信号ＶｉｎＰが０ＶからＶｄｄに立ち上がり、入力信号ＶｉｎＮがＶｄｄから０Ｖに立ち下がると、カスコード部２−３の入力信号ＶＡは、Ｖｄｄから０Ｖに立ち下がる。これによって、電位ＶＢもトランジスタＴｒ２による遅延分、遅れて０Ｖに立ち下がり始める。また、出力信号ＶｏｕｔＮの電位も下がり始めるが、トランジスタＴｒ５がオンしているため、立ち下がり速度は電位ＶＢの立ち下がり速度よりも遅い。
一方、入力信号ＶｉｎＮの電位の立ち下がりに伴い、カスコード部２−４の入力信号ＶＣは０ＶからＶｄｄに立ち上がり、電位ＶＤは、トランジスタＴｒ４による遅延分、遅れて立ち上がり始める。出力信号ＶｏｕｔＮの電位が低くなるにしたがって、トランジスタＴｒ６はオンし始めるので、出力信号ＶｏｕｔＰの電位と電位ＶＤは、２Ｖｄｄ程度まで上昇していく。
“Ｓｔａｔｅ２”において、出力信号ＶｏｕｔＰが２Ｖｄｄ程度まで上昇すると、トランジスタＴｒ５はオフするので、出力信号ＶｏｕｔＮの立ち下がり速度が速くなり、０Ｖに下がる。また、インバータ４の出力はＬ（Low）レベルとなり、ハイサイドスイッチＨＳＷはオフすることで、電圧ＶｂｓｔがＶｄｄに立ち下がる。これにより、出力信号ＶｏｕｔＰもＶｄｄ程度に下がる。
“Ｓｔａｔｅ３”において、入力信号ＶｉｎＰがＶｄｄから０Ｖに立ち下がり、入力信号ＶｉｎＮが０ＶからＶｄｄに立ち上がると、カスコード部２−３の入力信号ＶＡは、０ＶからＶｄｄに立ち上がる。電位ＶＢ及び出力信号ＶｏｕｔＮの電位も続けて上がり始める。
一方、入力信号ＶｉｎＮの電位の立ち上がりに伴い、カスコード部２−４の入力信号ＶＣはＶｄｄから０Ｖに立ち下がる。電位ＶＤも続けて立ち下がる。電位ＶＤの立ち下がりに伴い、出力信号ＶｏｕｔＰも下がり始めるが、トランジスタＴｒ６がオンしているため、立ち下がり速度は電位ＶＤの立ち下がり速度よりも遅い。出力信号ＶｏｕｔＰの電位が低くなるにしたがって、トランジスタＴｒ５はオンし始める。
“Ｓｔａｔｅ４”では、出力信号ＶｏｕｔＰが０Ｖ程度になることで、インバータ４の出力がＨ（High）レベルとなり、ハイサイドスイッチＨＳＷがオンし、昇圧回路３は昇圧を行う。これにより電圧ＶｂｓｔはＶｄｄの２倍となり、出力信号ＶｏｕｔＮと電位ＶＢも２Ｖｄｄ程度まで上がる。
一方、ハイサイドスイッチＨＳＷがオンとなると、ハイサイドスイッチＨＳＷのソースにはＶｄｄが印加されるため、トランジスタＴｒ１，Ｔｒ３，Ｔｒ７，Ｔｒ８のゲートには、Ｖｄｄが印加される。ここで、出力信号ＶｏｕｔＰが０Ｖ程度、出力信号ＶｏｕｔＮがＶｄｄ程度となっているタイミングでは、トランジスタＴｒ３はオフし、トランジスタ対２−６ａのトランジスタＴｒ８はオン、トランジスタＴｒ７はオフする。そのため、トランジスタＴｒ８を介して、出力信号ＶｏｕｔＰの電位は立ち上がっていき、その上昇は、ＶｄｄよりトランジスタＴｒ８の閾値電圧Ｖｔｈ分低い電圧で止まる。
以上のようなレベルシフタ２ａの動作では、“Ｓｔａｔｅ１”において、入力信号ＶＡの立ち下がりタイミングよりも、電位ＶＢの立ち下がりタイミングの方が遅いため、トランジスタＴｒ２のドレイン−ソース間には、Ｖｄｄ以上の電圧が印加される。また、電位ＶＢの立ち下がり速度よりも出力信号ＶｏｕｔＮの電位の立ち下がり速度の方が遅いため、トランジスタＴｒ１のドレイン−ソース間には、Ｖｄｄ以上の電圧が印加される。このように、“Ｓｔａｔｅ１”では、トランジスタＴｒ１，Ｔｒ２の耐圧を超えるような電圧が印加される可能性がある。
また、“Ｓｔａｔｅ４”においては、電圧Ｖｂｓｔが２Ｖｄｄになっているときに、出力信号ＶｏｕｔＰは、ＶｄｄよりもトランジスタＴｒ８の閾値電圧Ｖｔｈ分低い電圧となる。そのため、ラッチ部２−５のトランジスタＴｒ６のドレイン−ソース間には、Ｖｄｄ以上の電圧が印加される。また、ラッチ部２−５のトランジスタＴｒ５のゲート−ソース間には、Ｖｄｄ以上の電圧が印加される。このように、“Ｓｔａｔｅ４”では、ラッチ部２−５のトランジスタＴｒ５，Ｔｒ６の耐圧を超えるような電圧が印加される可能性がある。
以下、実施例１として図１の耐圧保護素子２−７ａ，２−７ｂとして、容量素子を用いたレベルシフタを有するＤＣ−ＤＣコンバータと、レベルシフタの動作を説明する。
（実施例１）
図４は、耐圧保護素子として容量素子を用いたレベルシフタを有するＤＣ−ＤＣコンバータの一例を示す図である。
（実施例１）
図４は、耐圧保護素子として容量素子を用いたレベルシフタを有するＤＣ−ＤＣコンバータの一例を示す図である。
ＤＣ−ＤＣコンバータ１ｂにおいて、レベルシフタ２ｂの電位差抑制回路２ｂ−７は、容量素子Ｃ１，Ｃ２を有している。
容量素子Ｃ１は、入力インバータ２−１の出力端子と、カスコード部２−３のトランジスタＴｒ１，Ｔｒ２の中点に接続されている。容量素子Ｃ２は、カスコード部２−３のトランジスタＴｒ１，Ｔｒ２の中点と、トランジスタＴｒ１のドレイン端子との間に接続されている。
容量素子Ｃ１は、入力インバータ２−１の出力端子と、カスコード部２−３のトランジスタＴｒ１，Ｔｒ２の中点に接続されている。容量素子Ｃ２は、カスコード部２−３のトランジスタＴｒ１，Ｔｒ２の中点と、トランジスタＴｒ１のドレイン端子との間に接続されている。
図５は、本実施の形態のレベルシフタの動作例を示すタイミングチャートである。
入力信号ＶｉｎＮ，ＶｉｎＰ、カスコード部２−３の入力信号ＶＡ、トランジスタＴｒ１，Ｔｒ２の中点の電位ＶＢ、カスコード部２−４の入力信号ＶＣ、トランジスタＴｒ３，Ｔｒ４の中点の電位ＶＤ、出力信号ＶｏｕｔＮ，ＶｏｕｔＰが示されている。また、ラッチ部２−５に供給される電圧Ｖｂｓｔが示されている。
入力信号ＶｉｎＮ，ＶｉｎＰ、カスコード部２−３の入力信号ＶＡ、トランジスタＴｒ１，Ｔｒ２の中点の電位ＶＢ、カスコード部２−４の入力信号ＶＣ、トランジスタＴｒ３，Ｔｒ４の中点の電位ＶＤ、出力信号ＶｏｕｔＮ，ＶｏｕｔＰが示されている。また、ラッチ部２−５に供給される電圧Ｖｂｓｔが示されている。
本実施の形態のレベルシフタ２では、“Ｓｔａｔｅ１”は以下のステップＳ１，Ｓ２に分かれる。
（ステップＳ１）電位ＶＢは、２ＶｄｄからＶｄｄに立ち下がるとき、容量素子Ｃ１のフィードフォワードにより、入力信号ＶＡの立ち下がりタイミングとほぼ同時に立ち下がる。容量素子Ｃ１のキャパシタンスを所定の値（後述するＣｍｉｎ）以上とすることで、入力信号ＶＡの電位が０Ｖになるときに、電位ＶＢをＶｄｄ程度とすることができる。これにより、トランジスタＴｒ２のドレイン−ソース間の電圧がＶｄｄを超えることを抑制でき、トランジスタＴｒ２として高耐圧のトランジスタを使用しなくても済むようになる。また、ステップＳ１では、容量素子Ｃ２のフィードフォワードにより、出力信号ＶｏｕｔＮの電位は、電位ＶＢとほぼ同時に大きく立ち下がる。
（ステップＳ１）電位ＶＢは、２ＶｄｄからＶｄｄに立ち下がるとき、容量素子Ｃ１のフィードフォワードにより、入力信号ＶＡの立ち下がりタイミングとほぼ同時に立ち下がる。容量素子Ｃ１のキャパシタンスを所定の値（後述するＣｍｉｎ）以上とすることで、入力信号ＶＡの電位が０Ｖになるときに、電位ＶＢをＶｄｄ程度とすることができる。これにより、トランジスタＴｒ２のドレイン−ソース間の電圧がＶｄｄを超えることを抑制でき、トランジスタＴｒ２として高耐圧のトランジスタを使用しなくても済むようになる。また、ステップＳ１では、容量素子Ｃ２のフィードフォワードにより、出力信号ＶｏｕｔＮの電位は、電位ＶＢとほぼ同時に大きく立ち下がる。
（ステップＳ２）電位ＶＢがＶｄｄから０Ｖまで立ち下がるとき、容量素子Ｃ１の電圧キープ機能により、電位ＶＢの立ち下がり速度が遅くなる。また、出力信号ＶｏｕｔＮの電位は、トランジスタＴｒ１の電流源効果と容量素子Ｃ２によりさらに下がる。これにより、トランジスタＴｒ１のドレイン−ソース間の電圧がＶｄｄを超えることを抑制でき、トランジスタＴｒ１として高耐圧のトランジスタを使用しなくても済むようになる。
なお、容量素子Ｃ１，Ｃ２のキャパシタンスは、たとえば、以下のように決定される。
図６は、容量素子Ｃ１のキャパシタンスの決定方法を説明する図である。
図６では、レベルシフタ２の一部が、信号源１０と２つの容量素子Ｃ１，Ｃｐｂを有する等価回路として示されている。信号源１０は、入力信号ＶＡを供給する部分を等価的に示したものである。容量素子Ｃｐｂは、トランジスタＴｒ１，Ｔｒ２のゲート−ドレイン間の寄生容量を示している。
図６は、容量素子Ｃ１のキャパシタンスの決定方法を説明する図である。
図６では、レベルシフタ２の一部が、信号源１０と２つの容量素子Ｃ１，Ｃｐｂを有する等価回路として示されている。信号源１０は、入力信号ＶＡを供給する部分を等価的に示したものである。容量素子Ｃｐｂは、トランジスタＴｒ１，Ｔｒ２のゲート−ドレイン間の寄生容量を示している。
トランジスタＴｒ２の耐圧をＶｍａｘとすると、電位ＶＢの満たすべき条件は、ＶＢ≦Ｖｍａｘである。入力信号ＶＡの電位が０Ｖまで下がるときに、容量素子Ｃ１の両端電圧の変化量をΔＣ1と仮定し、容量素子Ｃｐｂの両端電圧の変化量をΔＣpbと仮定すると、トータルの電荷量は不変のため、以下の式（１）のようになる。
Ｃ1・ΔＣ1＝Ｃpb・ΔＣpb （１）
ここで、Ｃ1は容量素子Ｃ１のキャパシタンス、Ｃpbは容量素子Ｃｐｂのキャパシタンスを示す。式（１）を書き換えると、以下の式（２）のようになる。
ここで、Ｃ1は容量素子Ｃ１のキャパシタンス、Ｃpbは容量素子Ｃｐｂのキャパシタンスを示す。式（１）を書き換えると、以下の式（２）のようになる。
Ｃ1＝Ｃpb・ΔＣpb／ΔＣ1＝Ｃpb・（２Ｖｄｄ−ＶＢ）／（ＶＢ−Ｖｄｄ） （２）
ＶＢ≦Ｖｍａｘの関係を満たすためには、容量値Ｃ1は以下の式（３）の関係を満たせばよい。
ＶＢ≦Ｖｍａｘの関係を満たすためには、容量値Ｃ1は以下の式（３）の関係を満たせばよい。
Ｃ1≧Ｃpb・（２Ｖｄｄ−Ｖｍａｘ）／（Ｖｍａｘ−Ｖｄｄ） （３）
上式のＣpb・（２Ｖｄｄ−Ｖｍａｘ）／（Ｖｍａｘ−Ｖｄｄ）が、前述したＣｍｉｎである。
上式のＣpb・（２Ｖｄｄ−Ｖｍａｘ）／（Ｖｍａｘ−Ｖｄｄ）が、前述したＣｍｉｎである。
図７は、容量素子Ｃ２のキャパシタンスの決定方法を説明する図である。
図７では、レベルシフタ２の一部が、信号源１１と２つの容量素子Ｃ２，ＣｐｂｏｕｔＮを有する等価回路として示されている。信号源１１は、電位ＶＢを生成する部分を等価的に示したものである。容量素子ＣｐｂｏｕｔＮは、図４のノードＮ１に接続するトランジスタＴｒ１，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８の寄生容量を示している。
図７では、レベルシフタ２の一部が、信号源１１と２つの容量素子Ｃ２，ＣｐｂｏｕｔＮを有する等価回路として示されている。信号源１１は、電位ＶＢを生成する部分を等価的に示したものである。容量素子ＣｐｂｏｕｔＮは、図４のノードＮ１に接続するトランジスタＴｒ１，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８の寄生容量を示している。
前述したように、容量素子Ｃ２を付けると、電位ＶＢが下がるときに、出力信号ＶｏｕｔＮも同時に下がり、電位ＶＢと出力信号ＶｏｕｔＮの電位差が大きくならないため、トランジスタＴｒ１のドレイン−ソース間電圧が耐圧を超えないように保護できる。容量素子Ｃ２のキャパシタンスが大きいほどその効果は高い。
ただ、容量素子Ｃ２のキャパシタンスが大きすぎると、出力信号ＶｏｕｔＮの下がる幅が大きくなり、ラッチ部２−５のトランジスタＴｒ５のドレイン−ソース間電圧、トランジスタＴｒ６のゲート−ソース間電圧が耐圧を超える懸念が出てくる。これを防ぐため、電位ＶＢが０Ｖまで下がるとき、出力信号ＶｏｕｔＮの電圧（以下ではＶｏｕｔＮと表記する）が以下の式（４）の関係を満たすようにすることが望ましい。
ＶｏｕｔＮ≧Ｖｂｓｔ−Ｖｍａｘ＝２Ｖｄｄ−Ｖｍａｘ （４）
トータルの電荷量は不変のため容量素子Ｃ２のキャパシタンスＣ2は、以下の式（５）のように表せる。
トータルの電荷量は不変のため容量素子Ｃ２のキャパシタンスＣ2は、以下の式（５）のように表せる。
Ｃ2＝ＣpoutN・（２Ｖｄｄ−ＶｏｕｔＮ）／ＶｏｕｔＮ （５）
式（４）の関係を満たすためには、キャパシタンスＣ2は以下の式（６）の関係を満たせばよい。
式（４）の関係を満たすためには、キャパシタンスＣ2は以下の式（６）の関係を満たせばよい。
Ｃ2≦ＣpoutN・Ｖｍａｘ／（２Ｖｄｄ−Ｖｍａｘ） （６）
容量素子Ｃ２のキャパシタンスＣ2を大きくすれば、出力信号ＶｏｕｔＮの電位の立ち下がり速度を速くでき、トランジスタＴｒ１を保護できる。ただし、式（６）のようにキャパシタンスＣ2に上限を設けることで、ラッチ部２−５のトランジスタＴｒ５に耐圧を超えるようなドレイン−ソース電圧が印加されることも抑制できる。
容量素子Ｃ２のキャパシタンスＣ2を大きくすれば、出力信号ＶｏｕｔＮの電位の立ち下がり速度を速くでき、トランジスタＴｒ１を保護できる。ただし、式（６）のようにキャパシタンスＣ2に上限を設けることで、ラッチ部２−５のトランジスタＴｒ５に耐圧を超えるようなドレイン−ソース電圧が印加されることも抑制できる。
また、電位差抑制回路２ｂ−７を容量素子Ｃ１，Ｃ２で実現することで、電位差抑制回路２ｂ−７で、直流電流が発生することを抑制でき、消費電力の増加を抑制できる。
ところで、図５のタイミングチャートの“Ｓｔａｔｅ３”から“Ｓｔａｔｅ４”の間の部分では、電圧Ｖｂｓｔと出力信号ＶｏｕｔＮがＶｄｄ程度、出力信号ＶｏｕｔＰが０Ｖ程度であるので、トランジスタＴｒ５がオン、トランジスタＴｔ６がオフとなっている。また、トランジスタ対２−６のトランジスタＴｒ７がオフし、トランジスタＴｒ８がオンする。トランジスタＴｒ８は、コイルＬｘに接続されており、出力信号ＶｏｕｔＰが０Ｖ程度のとき、ハイサイドスイッチＨＳＷがオンするので、ハイサイドスイッチＨＳＷのソースの電圧はＶｄｄ程度となる。したがって、出力信号ＶｏｕｔＰはＶｄｄ程度に引き上げられる。本実施の形態のレベルシフタ２ｂのトランジスタ対２−６では、トランジスタＴｒ８は、ゲートをコイルＬｘに接続しているのではなく、出力信号ＶｏｕｔＮが入力されるように接続している。そのため、トランジスタＴｒ８がオンしているときには、出力信号ＶｏｕｔＰがＶｄｄからＶｔｈ分下がるということがなく、出力信号ＶｏｕｔＰをＶｄｄ程度にすることができる。これにより、“Ｓｔａｔｅ４”において、電圧Ｖｂｓｔと出力信号ＶｏｕｔＰとの間の電位差をＶｄｄ程度とすることができ、ラッチ部２−５のトランジスタＴｒ５，Ｔｒ６に耐圧を超えるような電圧が印加されることを抑制できる。
ところで、図５のタイミングチャートの“Ｓｔａｔｅ３”から“Ｓｔａｔｅ４”の間の部分では、電圧Ｖｂｓｔと出力信号ＶｏｕｔＮがＶｄｄ程度、出力信号ＶｏｕｔＰが０Ｖ程度であるので、トランジスタＴｒ５がオン、トランジスタＴｔ６がオフとなっている。また、トランジスタ対２−６のトランジスタＴｒ７がオフし、トランジスタＴｒ８がオンする。トランジスタＴｒ８は、コイルＬｘに接続されており、出力信号ＶｏｕｔＰが０Ｖ程度のとき、ハイサイドスイッチＨＳＷがオンするので、ハイサイドスイッチＨＳＷのソースの電圧はＶｄｄ程度となる。したがって、出力信号ＶｏｕｔＰはＶｄｄ程度に引き上げられる。本実施の形態のレベルシフタ２ｂのトランジスタ対２−６では、トランジスタＴｒ８は、ゲートをコイルＬｘに接続しているのではなく、出力信号ＶｏｕｔＮが入力されるように接続している。そのため、トランジスタＴｒ８がオンしているときには、出力信号ＶｏｕｔＰがＶｄｄからＶｔｈ分下がるということがなく、出力信号ＶｏｕｔＰをＶｄｄ程度にすることができる。これにより、“Ｓｔａｔｅ４”において、電圧Ｖｂｓｔと出力信号ＶｏｕｔＰとの間の電位差をＶｄｄ程度とすることができ、ラッチ部２−５のトランジスタＴｒ５，Ｔｒ６に耐圧を超えるような電圧が印加されることを抑制できる。
以下、実施例２として図１の耐圧保護素子２−７ａ，２−７ｂとして、ダイオードを用いたレベルシフタを有するＤＣ−ＤＣコンバータと、レベルシフタの動作を説明する。
（実施例２）
図８は、耐圧保護素子としてダイオードを用いたレベルシフタを有するＤＣ−ＤＣコンバータの一例を示す図である。
（実施例２）
図８は、耐圧保護素子としてダイオードを用いたレベルシフタを有するＤＣ−ＤＣコンバータの一例を示す図である。
ＤＣ−ＤＣコンバータ１ｃにおいて、レベルシフタ２ｃの電位差抑制回路２ｃ−７は、ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎを有している。
ダイオードＤａ１〜Ｄａｎは、入力インバータ２−１の出力端子と、トランジスタＴｒ１，Ｔｒ２の中点との間に、カソードを入力インバータ２−１の出力端子側、アノードをトランジスタＴｒ１，Ｔｒ２の中点側にして直列に接続されている。
ダイオードＤａ１〜Ｄａｎは、入力インバータ２−１の出力端子と、トランジスタＴｒ１，Ｔｒ２の中点との間に、カソードを入力インバータ２−１の出力端子側、アノードをトランジスタＴｒ１，Ｔｒ２の中点側にして直列に接続されている。
ダイオードＤｂ１〜Ｄｂｎは、トランジスタＴｒ１，Ｔｒ２の中点とトランジスタＴｒ１のドレイン端子との間に、カソードをトランジスタＴｒ１，Ｔｒ２の中点側、アノードをトランジスタＴｒ１のドレイン側にして直列に接続されている。
ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎの数は、トランジスタＴｒ１，Ｔｒ２の耐圧に応じて決める。
トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間の耐圧をＶｄｓｍａｘ、ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎのフォワード電圧をＶｆとすると、各ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎの数ｎは以下（７）の式を満たすように決められる。
トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間の耐圧をＶｄｓｍａｘ、ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎのフォワード電圧をＶｆとすると、各ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎの数ｎは以下（７）の式を満たすように決められる。
Ｖｄｓｍａｘ＞ｎ・Ｖｆ （７）
たとえば、Ｖｄｓｍａｘ＝５．５Ｖ、Ｖｆ＝０．６Ｖとすると、ｎ＝９とする。
これにより、トランジスタＴｒ１，Ｔｒ２に耐圧Ｖｄｓｍａｘを超えるようなドレイン−ソース間電圧が印加されるまえに、ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎがオンし、トランジスタＴｒ１，Ｔｒ２が保護される。
たとえば、Ｖｄｓｍａｘ＝５．５Ｖ、Ｖｆ＝０．６Ｖとすると、ｎ＝９とする。
これにより、トランジスタＴｒ１，Ｔｒ２に耐圧Ｖｄｓｍａｘを超えるようなドレイン−ソース間電圧が印加されるまえに、ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎがオンし、トランジスタＴｒ１，Ｔｒ２が保護される。
電位差抑制回路２ｃ−７として、ダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎを用いることで、容量素子を用いる場合よりも回路面積を小さくすることができる。
（シミュレーションによる検証結果）
以下、図２に示した比較例のレベルシフタ２ａと、図４、図８に示したレベルシフタ２ｂ，２ｃにおけるトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６の、シミュレーションによる耐圧検証結果を説明する。
（シミュレーションによる検証結果）
以下、図２に示した比較例のレベルシフタ２ａと、図４、図８に示したレベルシフタ２ｂ，２ｃにおけるトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６の、シミュレーションによる耐圧検証結果を説明する。
図９は、比較例のレベルシフタにおけるトランジスタの耐圧検証結果の例を示す図である。横軸は時間（ｎｓ）、縦軸は電圧（Ｖ）である。
トランジスタＴｒ１，Ｔｒ２，Ｔｒ６のドレイン−ソース間電圧Ｖｄｓｔｒ１，Ｖｄｓｔｒ２，Ｖｄｓｔｒ６と、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓｔｒ５の様子が示されている。また、Ｖｍａｘ，−ＶｍａｘはトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６の耐圧を示している。
トランジスタＴｒ１，Ｔｒ２，Ｔｒ６のドレイン−ソース間電圧Ｖｄｓｔｒ１，Ｖｄｓｔｒ２，Ｖｄｓｔｒ６と、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓｔｒ５の様子が示されている。また、Ｖｍａｘ，−ＶｍａｘはトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６の耐圧を示している。
図９に示されているように、比較例のレベルシフタ２ａでは、トランジスタＴｒ２のドレイン−ソース間電圧Ｖｄｓｔｒ２は、耐圧Ｖｍａｘを超えている。トランジスタＴｒ１，Ｔｒ６のドレイン−ソース間電圧Ｖｄｓｔｒ１，Ｖｄｓｔｒ６は、耐圧−Ｖｍａｘを超えている。また、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓｔｒ５も、耐圧−Ｖｍａｘを超えている。
このように、比較例のレベルシフタ２ａでは、トランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６に対して耐圧Ｖｍａｘ，−Ｖｍａｘを超える電圧が印加されており、トランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６が壊れる可能性がある。
図１０は、容量素子を用いた電位差抑制回路を有するレベルシフタにおけるトランジスタの耐圧検証結果の例を示す図である。横軸は時間（ｎｓ）、縦軸は電圧（Ｖ）である。図９と同様に、トランジスタＴｒ１，Ｔｒ２，Ｔｒ６のドレイン−ソース間電圧Ｖｄｓｔｒ１，Ｖｄｓｔｒ２，Ｖｄｓｔｒ６と、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓｔｒ５の様子が示されている。
図１０に示されているように容量素子Ｃ１，Ｃ２を用いた電位差抑制回路２ｂ−７を有するレベルシフタ２ｂでは、トランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６に対して耐圧Ｖｍａｘ，−Ｖｍａｘを超える電圧が印加されていない。このため、高耐圧のトランジスタを用いずとも済むようになる。
図１１は、ダイオードを用いた電位差抑制回路を有するレベルシフタにおけるトランジスタの耐圧検証結果の例を示す図である。横軸は時間（ｎｓ）、縦軸は電圧（Ｖ）である。図９と同様に、トランジスタＴｒ１，Ｔｒ２，Ｔｒ６のドレイン−ソース間電圧Ｖｄｓｔｒ１，Ｖｄｓｔｒ２，Ｖｄｓｔｒ６と、トランジスタＴｒ５のゲート−ソース間電圧Ｖｇｓｔｒ５の様子が示されている。
図１１に示されているようにダイオードＤａ１〜Ｄａｎ，Ｄｂ１〜Ｄｂｎを用いた電位差抑制回路２ｃ−７を有するレベルシフタ２ｃでも、トランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６に対して耐圧Ｖｍａｘ，−Ｖｍａｘを超える電圧が印加されない。このため、高耐圧のトランジスタを用いずとも済むようになる。
以上、実施の形態に基づき、本発明のレベルシフタ及びＤＣ−ＤＣコンバータの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
１ ＤＣ−ＤＣコンバータ
２ レベルシフタ
２−１，２−２ 入力インバータ
２−３，２−４ カスコード部
２−５ ラッチ部
２−６ トランジスタ対
２−７ 電位差抑制回路
２−７ａ，２−７ｂ 耐圧保護素子
３ 昇圧回路
３−１ 容量素子
３−２ ダイオード
４，５ インバータ
６ バッファ
７ パルス信号生成部
Ｃｘ 容量素子
ＨＳＷ ハイサイドスイッチ
ＬＳＷ ロウサイドスイッチ
Ｌｘ コイル
Ｔｒ１〜Ｔｒ８ トランジスタ
２ レベルシフタ
２−１，２−２ 入力インバータ
２−３，２−４ カスコード部
２−５ ラッチ部
２−６ トランジスタ対
２−７ 電位差抑制回路
２−７ａ，２−７ｂ 耐圧保護素子
３ 昇圧回路
３−１ 容量素子
３−２ ダイオード
４，５ インバータ
６ バッファ
７ パルス信号生成部
Ｃｘ 容量素子
ＨＳＷ ハイサイドスイッチ
ＬＳＷ ロウサイドスイッチ
Ｌｘ コイル
Ｔｒ１〜Ｔｒ８ トランジスタ
Claims (8)
- カスコード接続された第１導電型の第１のトランジスタと第２導電型の第２のトランジスタを含み、第１の入力信号を伝搬する第１のカスコード部と、
カスコード接続された第１導電型の第３のトランジスタと第２導電型の第４のトランジスタを含み、前記第１の入力信号と相補の関係にある第２の入力信号を伝搬する第２のカスコード部と、
電源電圧を昇圧した第１の電圧を受け、前記第１の電圧に基づき前記第１のカスコード部及び前記第２のカスコード部から伝搬された前記第１の入力信号及び前記第２の入力信号の電位レベルを変化させた第１の出力信号及び第２の出力信号を保持及び出力するラッチ部と、
前記第１のカスコード部と並列に接続し、前記第１のトランジスタ及び前記第２のトランジスタのドレインとソース間の電位差を抑制する電位差抑制回路と、
を有することを特徴とするレベルシフタ。 - 前記第１のカスコード部に入力される前記第１の入力信号の立ち下がりタイミングでは、前記第１のカスコード部と前記ラッチ部との間のノードから出力される前記第２の出力信号は、前記第１の電圧に昇圧されており、
前記電位差抑制回路は、前記第１のトランジスタと前記第２のトランジスタの間の中点電位と、前記第２の出力信号の電位との電位差、または、前記中点電位と、前記第１の入力信号の電位との電位差を抑制する、ことを特徴とする請求項１に記載のレベルシフタ。 - 前記電位差抑制回路は、第１の容量素子と第２の容量素子とを有し、
前記第１の容量素子は、前記第１の入力信号の立ち下がりタイミングで、前記中点電位を立ち下げ、前記中点電位の前記第１の電圧から前記電源電圧までの立ち下がり速度を速め、前記電源電圧から接地電位までの立ち下がり速度を遅くし、
前記第２の容量素子は、前記中点電位の立ち下がりタイミングで、前記第２の出力信号の電位を立ち下げることを特徴とする請求項２に記載のレベルシフタ。 - 前記第１の容量素子のキャパシタンスは、前記電源電圧と、前記第１のトランジスタと前記第２のトランジスタの寄生容量及び耐圧に基づき決定されることを特徴とする請求項３に記載のレベルシフタ。
- 前記第２の容量素子のキャパシタンスは、前記電源電圧と、前記第１のカスコード部と前記ラッチ部との間の前記ノードに接続されるトランジスタの寄生容量及び前記第１のトランジスタと前記第２のトランジスタの耐圧に基づき決定されることを特徴とする請求項３または４に記載のレベルシフタ。
- 前記電位差抑制回路は、前記第１のトランジスタ及び前記第２のトランジスタの耐圧に基づいた個数で直列に接続された第１のダイオードと第２のダイオードとを有することを特徴とする請求項１または２に記載のレベルシフタ。
- 前記ラッチ部は、ソースに前記第１の電圧が印加される第１導電型の第５のトランジスタ及び第６のトランジスタを有し、
前記第５のトランジスタのドレイン及び前記第６のトランジスタのゲートにドレインを接続した第２導電型の第７のトランジスタと、前記第６のトランジスタのドレイン及び前記第５のトランジスタのゲートにドレインを接続した第２導電型の第８のトランジスタと、を有し、
前記第１の出力信号の立ち上がりタイミングでは、前記第７のトランジスタと前記第８のトランジスタのソースには前記電源電圧が印加され、前記第１の出力信号を前記電源電圧に引き上げる、ことを特徴とする請求項１乃至６の何れか一項に記載のレベルシフタ。 - 電源とグランド間にカスコードに接続された第１のｎチャネル型トランジスタと、第２のｎチャネル型トランジスタと、
前記第１のｎチャネル型トランジスタと、前記第２のｎチャネル型トランジスタとの間に一方の端子が接続されたコイルと、
前記コイルの他方の端子と出力端子間に一方の端子を接続し、他方の端子を接地した容量素子と、
電源電圧を昇圧した第１の電圧を生成する昇圧回路と、
前記第１のｎチャネル型トランジスタを制御する制御信号の電位レベルを変化させるレベルシフタを有し、
前記レベルシフタは、
カスコード接続された第１導電型の第１のトランジスタと第２導電型の第２のトランジスタを含み、第１の入力信号を伝搬する第１のカスコード部と、
カスコード接続された第１導電型の第３のトランジスタと第２導電型の第４のトランジスタを含み、前記第１の入力信号と相補の関係にある第２の入力信号を伝搬する第２のカスコード部と、
前記第１の電圧を受け、前記第１の電圧に基づき前記第１のカスコード部及び前記第２のカスコード部から伝搬された前記第１の入力信号及び前記第２の入力信号の電位レベルを変化させ第１の出力信号及び第２の出力信号を保持及び前記制御信号として出力するラッチ部と、
前記第１のカスコード部と並列に接続し、前記第１のトランジスタ及び前記第２のトランジスタのドレインとソース間の電位差を抑制する電位差抑制回路と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
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