JP6076725B2 - レベルシフト回路 - Google Patents
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Description
図1は、本発明の第1の実施形態に係るレベルシフト回路の回路図である。図1において、図13と同一の符号は、同一物を表す。レベルシフト回路は、P型のMOSトランジスタM1、M4、M11、M12、N型のMOSトランジスタM2、M3、M5、M6、容量素子C1、C2を備える。MOSトランジスタM1(M4)は、ゲートを接地GNDに接続し、ソースを入力ノードin(inB)とする。MOSトランジスタM2(M5)は、ゲートを接地GNDに接続し、ドレインをMOSトランジスタM1(M4)のドレインに接続すると共に出力端子out(outB)に接続し、ソースをMOSトランジスタM3(M6)のドレインに接続する。MOSトランジスタM3(M6)は、ゲートをMOSトランジスタM6(M3)のドレインに接続し、ソースを第2の電源V2に接続する。MOSトランジスタM11(M12)は、ゲートを入力端子IN(INB)に接続し、ソースを第1の電源V1に接続し、ドレインを入力ノードin(inB)に接続する。容量素子C1(C2)は、一端を入力ノードin(inB)に接続し、他端をMOSトランジスタM3(M6)のドレインに接続する。
図5は、本発明の第2の実施形態に係るレベルシフト回路の回路図である。図5において、図1と同一の符号は、同一物を表す。本実施形態のレベルシフト回路は、図1に示した回路にN型のMOSトランジスタM13、M14をさらに備える。MOSトランジスタM13(M14)は、ゲートを入力端子IN(INB)に接続し、ソースを接地GNDに接続し、ドレインを入力ノードin(inB)に接続する。このようなMOSトランジスタM13(M14)は、MOSトランジスタM11(M12)とCMOSインバータ回路を構成する。
図6は、本発明の第3の実施形態に係るレベルシフト回路の回路図である。本実施形態のレベルシフト回路は、図1に示した第1の実施形態における全てのN型のMOSトランジスタM2、M3、M5、M6をそれぞれP型のMOSトランジスタM2a、M3a、M5a、M6aで置き換え、全てのP型のMOSトランジスタM1、M4、M11、M12をそれぞれN型のMOSトランジスタM1a、M4a、M11a、M12aで置き換えた回路である。さらに、正の電圧V1の供給ラインを負の電圧V1aの供給ラインで置き換え、負の電圧V2の供給ラインを正の電圧V2aの供給ラインで置き換えたものである。なお、図6では、正の電圧V2aの供給ラインが図の上に来るように上下を反転させて描かれている。
図7は、本発明の第4の実施形態に係るレベルシフト回路の回路図である。図7において、図5と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図5に示した第2の実施形態の構成から、出力の取り出し箇所を出力端子out1、out1Bに変更したものである。出力端子out1(out1B)は、MOSトランジスタM3(M6)のドレインに接続される。
図8は、本発明の第5の実施形態に係るレベルシフト回路の回路図である。図8において、図7と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図7に示した第4の実施形態のレベルシフト回路に、N型のMOSトランジスタM7、M8を追加したものである。MOSトランジスタM7(M8)は、ドレインを接地GNDに接続し、ゲートをMOSトランジスタM1(M4)のドレインに接続し、ソースをMOSトランジスタM3(M6)のドレインに接続する。
図10は、本発明の第6の実施形態に係るレベルシフト回路の回路図である。図10において、図8と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図8に示した第5の実施形態の構成から、MOSトランジスタM8および出力端子out1Bを取り除いたものである。出力として出力端子out1のみが必要とされる場合は、このような構成で第5の実施形態で得られたのと同じ効果が得られる。
図11は、本発明の第7の実施形態に係るレベルシフト回路の回路図である。図11において、図7と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図7に示した第4の実施形態の構成に対し、図1に示す出力端子out、outBを追加したものである。
図12は、本発明の第8の実施形態に係るレベルシフト回路の回路図である。図12において、図7と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図7に示した第4の実施形態のレベルシフト回路に、P型のMOSトランジスタM9、M10を追加したものである。MOSトランジスタM9(M10)は、ソースを接地GNDに接続し、ゲートをMOSトランジスタM6(M3)のドレインに接続し、ドレインをMOSトランジスタM3(M6)のドレインに接続する。このようなMOSトランジスタM9(M10)は、MOSトランジスタM3(M6)とCMOSインバータ回路を構成する。したがって、出力インピーダンスを低く保って、図8のMOSトランジスタM7、M8と同様に出力における駆動力を高めることができる。また、得られる効果も第5の実施形態と同様である。
図16は、本発明の第9の実施形態に係るレベルシフト回路の回路図である。図16において、図1と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図1に示した第1の実施形態のレベルシフト回路に、抵抗素子R1を追加したものである。抵抗素子R1は、一端をMOSトランジスタM3、M6のソースに接続し、他端を第2の電源V2に接続する。
図19は、本発明の第10の実施形態に係るレベルシフト回路の回路図である。図9において、図16と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図16に示した第9の実施形態のレベルシフト回路の抵抗素子R1を、N型のMOSトランジスタM501で置き換えたものである。このMOSトランジスタM501のゲートにはバイアス電圧Vbiasを印加し、定電流源に近い動作をさせる。従って得られる効果も第10の実施形態と同様である。
図20は、本発明の第11の実施形態に係るレベルシフト回路の回路図である。図20において、図6と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図6に示した第3の実施形態のレベルシフト回路に、抵抗素子R1aを追加したものである。抵抗素子R1aの一端は、MOSトランジスタM3a、M6aのソースに接続し、抵抗素子R1aの他端は第2の電源V2aに接続する。
図21は、本発明の第12の実施形態に係るレベルシフト回路の回路図である。図21において、図20と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図20に示した第11の実施形態のレベルシフト回路の抵抗素子R1aを、P型のMOSトランジスタM501aで置き換えたものである。このMOSトランジスタM501aのゲートにはバイアス電圧Vbiasaを印加し、定電流源に近い動作をさせる。従って得られる効果も第11の実施形態と同様である。
C1、C2 容量素子
M1〜M14、M1a〜M6a、M11a、M12a、M501、M501a MOSトランジスタ
out、outB、out1、out1B 出力端子
R1、R1a 抵抗素子
11、11a、11b インタフェース回路
12、12a、12b、12c 電源回路
13a、13b、13c レベルシフト回路
14a、14b、14c バッファ回路
15a、15b、15c スイッチ回路
16a〜16d 送信回路
17a〜17d 受信回路
18a、18b ダイプレクサ
19 ポート選択回路
20 アンテナ
CMT コモン端子
GND 接地端子
PS ポート選択端子
PT1〜PT6、PTa、PTb、PTc ポート端子
VD、VD1、VD2 電源端子
Claims (11)
- それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第1の電源に接続する第1導電型の第1のトランジスタ対と、
それぞれのドレインを前記第1のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に前記第1の電源に接続する第2導電型の第2のトランジスタ対と、
それぞれのドレインを前記第2のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に第2の電源に接続する第2導電型の第3のトランジスタ対と、
一端を前記入力ノード対にそれぞれ接続し、他端を前記第3のトランジスタ対のそれぞれのドレインに接続する容量素子対と、
ゲートを前記第1のトランジスタ対の一方のトランジスタのドレインに接続し、ソースを前記第2のトランジスタ対の一方のトランジスタのソースに接続し、ドレインを前記第1の電源に接続する第2導電型の第1のトランジスタと、
を備えることを特徴とするレベルシフト回路。 - それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第1の電源に接続する第1導電型の第1のトランジスタ対と、
それぞれのドレインを前記第1のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に前記第1の電源に接続する第2導電型の第2のトランジスタ対と、 それぞれのドレインを前記第2のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続する第2導電型の第3のトランジスタ対と、
一端を前記入力ノード対にそれぞれ接続し、他端を前記第3のトランジスタ対のそれぞれのドレインに接続する容量素子対と、
一端を、前記第3のトランジスタ対のそれぞれのソースに共通に接続し、他端を第2の電源に接続する抵抗素子と、
ゲートを前記第1のトランジスタ対の一方のトランジスタのドレインに接続し、ソースを前記第2のトランジスタ対の一方のトランジスタのソースに接続し、ドレインを前記第1の電源に接続する第2導電型の第1のトランジスタと、
を備えることを特徴とするレベルシフト回路。 - それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第1の電源に接続する第1導電型の第1のトランジスタ対と、
それぞれのドレインを前記第1のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に前記第1の電源に接続する第2導電型の第2のトランジスタ対と、 それぞれのドレインを前記第2のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続する第2導電型の第3のトランジスタ対と、
一端を前記入力ノード対にそれぞれ接続し、他端を前記第3のトランジスタ対のそれぞれのドレインに接続する容量素子対と、
ドレインを前記第3のトランジスタ対のそれぞれのソースに共通に接続し、ソースを第2の電源に接続する第2導電型の第3のトランジスタと、
ゲートを前記第1のトランジスタ対の一方のトランジスタのドレインに接続し、ソースを前記第2のトランジスタ対の一方のトランジスタのソースに接続し、ドレインを前記第1の電源に接続する第2導電型の第1のトランジスタと、
を備えることを特徴とするレベルシフト回路。 - ゲートを前記第1のトランジスタ対の他方のトランジスタのドレインに接続し、ソースを前記第2のトランジスタ対の他方のトランジスタのソースに接続し、ドレインを前記第1の電源に接続する第2導電型の第2のトランジスタをさらに備えることを特徴とする請求項1乃至3のいずれか一に記載のレベルシフト回路。
- それぞれのドレインを前記第2のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に前記第1の電源に接続する第1導電型の第4のトランジスタ対をさらに備えることを特徴とする請求項1乃至3のいずれか一に記載のレベルシフト回路。
- 前記第1のトランジスタ対の一方のトランジスタのドレインに接続する第1の出力端子を備えることを特徴とする請求項1乃至5のいずれか一に記載のレベルシフト回路。
- 前記第1のトランジスタ対の他方のトランジスタのドレインに接続する第2の出力端子を備えることを特徴とする請求項6記載のレベルシフト回路。
- 前記第2のトランジスタ対の一方のトランジスタのソースに接続する第3の出力端子を備えることを特徴とする請求項1乃至7のいずれか一に記載のレベルシフト回路。
- 前記第2のトランジスタ対の他方のトランジスタのソースに接続する第4の出力端子を備えることを特徴とする請求項8に記載のレベルシフト回路。
- スイッチ回路と、
前記入力ノード対が第3の電源および前記第1の電源の電位間で駆動される請求項1乃至3のいずれか一に記載のレベルシフト回路とを備え、
前記スイッチ回路は、制御端が前記レベルシフト回路によって前記第3または第2の電源の電位に駆動されるポート選択回路。 - アンテナと、
送信回路および受信回路と、
請求項10記載のポート選択回路とを備え、
前記スイッチ回路は、一端を前記アンテナに接続し、他端を前記送信回路および受信回路のいずれかまたは双方に接続する携帯無線端末装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012278163A JP6076725B2 (ja) | 2012-01-30 | 2012-12-20 | レベルシフト回路 |
US13/753,178 US9136832B2 (en) | 2012-01-30 | 2013-01-29 | Level shift circuit |
US14/825,575 US20150349759A1 (en) | 2012-01-30 | 2015-08-13 | Level shift circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012016099 | 2012-01-30 | ||
JP2012016099 | 2012-01-30 | ||
JP2012278163A JP6076725B2 (ja) | 2012-01-30 | 2012-12-20 | レベルシフト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013179571A JP2013179571A (ja) | 2013-09-09 |
JP6076725B2 true JP6076725B2 (ja) | 2017-02-08 |
Family
ID=48870624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012278163A Expired - Fee Related JP6076725B2 (ja) | 2012-01-30 | 2012-12-20 | レベルシフト回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9136832B2 (ja) |
JP (1) | JP6076725B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6149677B2 (ja) * | 2013-10-10 | 2017-06-21 | 富士通株式会社 | レベルシフタ及びdc−dcコンバータ |
US9379710B2 (en) * | 2014-02-27 | 2016-06-28 | Arm Limited | Level conversion circuit and method |
JP2017147561A (ja) * | 2016-02-16 | 2017-08-24 | 新日本無線株式会社 | レベルシフト回路 |
CN112243569A (zh) * | 2018-06-19 | 2021-01-19 | 株式会社索思未来 | 半导体集成电路装置及电平位移电路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06152383A (ja) * | 1992-11-09 | 1994-05-31 | Seiko Epson Corp | 信号電圧レベル変換回路及び出力バッファ回路 |
JPH0774616A (ja) * | 1993-07-06 | 1995-03-17 | Seiko Epson Corp | 信号電圧レベル変換回路及び出力バッファ回路 |
JP3697873B2 (ja) * | 1997-12-05 | 2005-09-21 | セイコーエプソン株式会社 | レベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置 |
JP3176339B2 (ja) | 1998-04-24 | 2001-06-18 | 日本電気アイシーマイコンシステム株式会社 | レベルシフト回路及びこれを備える不揮発性メモリ |
JP2001102916A (ja) * | 1999-09-30 | 2001-04-13 | Sony Corp | レベルシフト回路 |
JP3940743B2 (ja) * | 2005-06-27 | 2007-07-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびレベル変換回路 |
JP2008199153A (ja) | 2007-02-09 | 2008-08-28 | Matsushita Electric Ind Co Ltd | レベルシフタ |
JP4874887B2 (ja) * | 2007-07-20 | 2012-02-15 | 株式会社東芝 | 高周波半導体スイッチ装置 |
US7847590B2 (en) * | 2008-11-03 | 2010-12-07 | Agilent Technologies, Inc. | Level shifter including cascode sets |
JP2011015289A (ja) * | 2009-07-03 | 2011-01-20 | Renesas Electronics Corp | 半導体集積回路装置 |
JP5620812B2 (ja) * | 2010-12-27 | 2014-11-05 | ルネサスエレクトロニクス株式会社 | 高周波モジュールおよび無線通信システム |
-
2012
- 2012-12-20 JP JP2012278163A patent/JP6076725B2/ja not_active Expired - Fee Related
-
2013
- 2013-01-29 US US13/753,178 patent/US9136832B2/en not_active Expired - Fee Related
-
2015
- 2015-08-13 US US14/825,575 patent/US20150349759A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US9136832B2 (en) | 2015-09-15 |
US20130196607A1 (en) | 2013-08-01 |
JP2013179571A (ja) | 2013-09-09 |
US20150349759A1 (en) | 2015-12-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160415 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160524 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160721 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170111 |
|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |