JP2001102916A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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Abstract
(57)【要約】
【課題】貫通電流を抑制でき、高耐圧トランジスタを使
用せずに回路を構成でき、チップ面積の増加を防止で
き、低消費電力化及び高速化を実現できるレベルシフト
回路を提供する。 【解決手段】電源電圧ＶPPと接地電位との間に直列接続
のｐＭＯＳトランジスタＰ１，Ｐ３、ｎＭＯＳトランジ
スタＮ３，Ｎ１及び直列接続のｐＭＯＳトランジスタＰ
２，Ｐ４、ｎＭＯＳトランジスタＮ４，Ｎ２を設け、ト
ランジスタＰ１とＰ２によってラッチ回路を構成し、ト
ランジスタＮ１とＮ２のゲートに小振幅の入力信号ＩＮ
１とＩＮ２をそれぞれ印加し、トランジスタＰ３，Ｐ４
及びＮ３，Ｎ４のゲートにバイアス電圧ＶPP／２を印加
し、入力信号ＩＮ１とＩＮ２に応じて、出力端子Ｔout
からＶPPレベルの振幅を有する大振幅信号を出力するの
で、高耐圧トランジスタを使用せずにレベルシフト回路
を構成できる。
用せずに回路を構成でき、チップ面積の増加を防止で
き、低消費電力化及び高速化を実現できるレベルシフト
回路を提供する。 【解決手段】電源電圧ＶPPと接地電位との間に直列接続
のｐＭＯＳトランジスタＰ１，Ｐ３、ｎＭＯＳトランジ
スタＮ３，Ｎ１及び直列接続のｐＭＯＳトランジスタＰ
２，Ｐ４、ｎＭＯＳトランジスタＮ４，Ｎ２を設け、ト
ランジスタＰ１とＰ２によってラッチ回路を構成し、ト
ランジスタＮ１とＮ２のゲートに小振幅の入力信号ＩＮ
１とＩＮ２をそれぞれ印加し、トランジスタＰ３，Ｐ４
及びＮ３，Ｎ４のゲートにバイアス電圧ＶPP／２を印加
し、入力信号ＩＮ１とＩＮ２に応じて、出力端子Ｔout
からＶPPレベルの振幅を有する大振幅信号を出力するの
で、高耐圧トランジスタを使用せずにレベルシフト回路
を構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、低振幅の入力信号
に応じて高振幅の信号を出力するレベルシフト回路に関
するものである。
に応じて高振幅の信号を出力するレベルシフト回路に関
するものである。
【０００２】
【従来の技術】フラッシュメモリ、ＭＯＮＯＳ型または
ＭＮＯＳ型メモリセルによって構成されている不揮発性
メモリのワード線駆動回路においては、例えば、行デコ
ーダから出力される低振幅のデコード信号に応じて、選
択ワード線を大振幅に駆動する必要がある。即ち、小振
幅の信号から大振幅の信号を発生するレベルシフト回路
が必要である。一般的に、不揮発性メモリのワード線駆
動回路として、図９に示すレベルシフト回路が用いられ
ている。
ＭＮＯＳ型メモリセルによって構成されている不揮発性
メモリのワード線駆動回路においては、例えば、行デコ
ーダから出力される低振幅のデコード信号に応じて、選
択ワード線を大振幅に駆動する必要がある。即ち、小振
幅の信号から大振幅の信号を発生するレベルシフト回路
が必要である。一般的に、不揮発性メモリのワード線駆
動回路として、図９に示すレベルシフト回路が用いられ
ている。
【０００３】図９に示すように、このレベルシフト回路
は、電源電圧ＶCCで動作するＶCC系回路の出力信号に応
じて、電源電圧ＶPPレベルの振幅をもつ出力信号を出力
端子Ｔout に供給する。図９において、ＶCC系回路は、
例えば、不揮発性メモリの行デコーダである。また、レ
ベルシフト回路は電源電圧ＶPPで動作する。レベルシフ
ト回路の出力端子Ｔout には、ワード線が接続されてい
る。レベルシフト回路によって、ＶCCレベルの振幅をも
つデコード信号に応じて、ワード線をＶPPレベルの大振
幅に駆動する。
は、電源電圧ＶCCで動作するＶCC系回路の出力信号に応
じて、電源電圧ＶPPレベルの振幅をもつ出力信号を出力
端子Ｔout に供給する。図９において、ＶCC系回路は、
例えば、不揮発性メモリの行デコーダである。また、レ
ベルシフト回路は電源電圧ＶPPで動作する。レベルシフ
ト回路の出力端子Ｔout には、ワード線が接続されてい
る。レベルシフト回路によって、ＶCCレベルの振幅をも
つデコード信号に応じて、ワード線をＶPPレベルの大振
幅に駆動する。
【０００４】図示のように、このレベルシフト回路にお
いて、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳ
トランジスタという）Ｐ１０，Ｐ１１とｎチャネルＭＯ
Ｓトランジスタ（以下、ｎＭＯＳトランジスタという）
Ｎ１０，Ｎ１１Ｎによって二つのＣＭＯＳインバータが
構成されている。これらのインバータの入力端子と出力
端子が互いに接続され、ラッチ回路が構成されている。
ｎＭＯＳトランジスタＮ１２がラッチ回路の一方の出力
端子と接地電位ＧＮＤとの間に接続され、ゲートにイン
バータＩＮＶ１の出力信号が印加され、ｎＭＯＳトラン
ジスタＮ１３がラッチ回路の他方の出力端子と接地電位
ＧＮＤとの間に接続され、ゲートにインバータＩＮＶ１
の入力信号が印加される。また、ラッチ回路の何れかの
出力端子、例えば、ｎＭＯＳトランジスタＮ１２が接続
されている一方の出力端子Ｔoutからワード線駆動信号
ＶWLが出力される。
いて、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳ
トランジスタという）Ｐ１０，Ｐ１１とｎチャネルＭＯ
Ｓトランジスタ（以下、ｎＭＯＳトランジスタという）
Ｎ１０，Ｎ１１Ｎによって二つのＣＭＯＳインバータが
構成されている。これらのインバータの入力端子と出力
端子が互いに接続され、ラッチ回路が構成されている。
ｎＭＯＳトランジスタＮ１２がラッチ回路の一方の出力
端子と接地電位ＧＮＤとの間に接続され、ゲートにイン
バータＩＮＶ１の出力信号が印加され、ｎＭＯＳトラン
ジスタＮ１３がラッチ回路の他方の出力端子と接地電位
ＧＮＤとの間に接続され、ゲートにインバータＩＮＶ１
の入力信号が印加される。また、ラッチ回路の何れかの
出力端子、例えば、ｎＭＯＳトランジスタＮ１２が接続
されている一方の出力端子Ｔoutからワード線駆動信号
ＶWLが出力される。
【０００５】即ち、トランジスタＮ１２とＮ１３のゲー
トに、互いに論理反転するデコード信号が入力される。
これに応じてラッチ回路の状態が決まる。例えば、イン
バータＩＮＶ１の出力信号がハイレベルのとき、トラン
ジスタＮ１２が導通し、ラッチ回路において、トランジ
スタＰ１０が導通し、トランジスタＮ１０が非導通し、
一方、トランジスタＰ１１が非導通し、トランジスタＮ
１１が導通するので、出力端子Ｔout がローレベル、例
えば、接地電位ＧＮＤに保持される。インバータＩＮＶ
１の出力信号がローレベルに変わったとき、トランジス
タＮ１２が非導通状態に変わり、トランジスタＮ１３が
導通状態に変わる。これに応じて、ラッチ回路の状態が
反転し、出力端子Ｔout がハイレベル、例えば、電源電
圧ＶPPレベルに保持される。
トに、互いに論理反転するデコード信号が入力される。
これに応じてラッチ回路の状態が決まる。例えば、イン
バータＩＮＶ１の出力信号がハイレベルのとき、トラン
ジスタＮ１２が導通し、ラッチ回路において、トランジ
スタＰ１０が導通し、トランジスタＮ１０が非導通し、
一方、トランジスタＰ１１が非導通し、トランジスタＮ
１１が導通するので、出力端子Ｔout がローレベル、例
えば、接地電位ＧＮＤに保持される。インバータＩＮＶ
１の出力信号がローレベルに変わったとき、トランジス
タＮ１２が非導通状態に変わり、トランジスタＮ１３が
導通状態に変わる。これに応じて、ラッチ回路の状態が
反転し、出力端子Ｔout がハイレベル、例えば、電源電
圧ＶPPレベルに保持される。
【０００６】図１０は図９に示すレベルシフト回路の動
作時の波形図である。図９（ａ）はインバータＩＮＶ１
の入力信号ＩＮ１、図９（ｂ）はインバータＩＮＶ１の
出力信号ＩＮ２、図９（ｃ）はトランジスタＰ１０とＮ
１０の接続中点の電圧／ＶWL、図９（ｄ）は、トランジ
スタＰ１１とＮ１１の接続中点、即ち、出力端子Ｔout
の電圧ＶWLをそれぞれ示している。
作時の波形図である。図９（ａ）はインバータＩＮＶ１
の入力信号ＩＮ１、図９（ｂ）はインバータＩＮＶ１の
出力信号ＩＮ２、図９（ｃ）はトランジスタＰ１０とＮ
１０の接続中点の電圧／ＶWL、図９（ｄ）は、トランジ
スタＰ１１とＮ１１の接続中点、即ち、出力端子Ｔout
の電圧ＶWLをそれぞれ示している。
【０００７】図９に示すように、レベルシフト回路によ
って、ＶCCレベルの振幅をもつデコード信号ＩＮ１及び
ＩＮ２に応じて、ワード線をＶPPレベルに駆動すること
ができる。ここで、電源電圧ＶCCを、例えば、３Ｖと
し、電源電圧ＶPPを、例えば、１２Ｖとすると、３Ｖの
振幅をもつデコード信号によって、ワード線を１２Ｖの
大振幅で駆動することができる。
って、ＶCCレベルの振幅をもつデコード信号ＩＮ１及び
ＩＮ２に応じて、ワード線をＶPPレベルに駆動すること
ができる。ここで、電源電圧ＶCCを、例えば、３Ｖと
し、電源電圧ＶPPを、例えば、１２Ｖとすると、３Ｖの
振幅をもつデコード信号によって、ワード線を１２Ｖの
大振幅で駆動することができる。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のレベルシフト回路では、ラッチ回路の状態が変化す
る過渡状態において、ラッチ回路を構成するトランジス
タ及びトランジスタＮ１２とＮ１３に貫通電流が流れ
る。例えば、図９に示す時間Ｔ1 において、トランジス
タＮ１３が導通し、トランジスタＰ１０が導通状態から
非導通状態に変化するが、Ｐ１０が完全に非導通状態に
なるまでに、トランジスタＰ１０とＮ１３を介して貫通
電流が流れる。時間Ｔ2 において、トランジスタＮ１２
が導通し、トランジスタＰ１１が導通状態から非導通状
態に変化するが、Ｐ１１が完全に非導通状態になるまで
に、トランジスタＰ１１とＮ１２を介して貫通電流が流
れる。ワード線を高速に駆動するために、レベルシフト
回路を構成するトランジスタの電流駆動能力を大きく設
定することができる。このため、ラッチ回路の状態変化
に伴う貫通電流が大きい。即ち、図９に示す従来のレベ
ルシフト回路には消費電力が大きいという不利益があっ
た。
来のレベルシフト回路では、ラッチ回路の状態が変化す
る過渡状態において、ラッチ回路を構成するトランジス
タ及びトランジスタＮ１２とＮ１３に貫通電流が流れ
る。例えば、図９に示す時間Ｔ1 において、トランジス
タＮ１３が導通し、トランジスタＰ１０が導通状態から
非導通状態に変化するが、Ｐ１０が完全に非導通状態に
なるまでに、トランジスタＰ１０とＮ１３を介して貫通
電流が流れる。時間Ｔ2 において、トランジスタＮ１２
が導通し、トランジスタＰ１１が導通状態から非導通状
態に変化するが、Ｐ１１が完全に非導通状態になるまで
に、トランジスタＰ１１とＮ１２を介して貫通電流が流
れる。ワード線を高速に駆動するために、レベルシフト
回路を構成するトランジスタの電流駆動能力を大きく設
定することができる。このため、ラッチ回路の状態変化
に伴う貫通電流が大きい。即ち、図９に示す従来のレベ
ルシフト回路には消費電力が大きいという不利益があっ
た。
【０００９】また、レベルシフト回路を構成するｐＭＯ
ＳトランジスタＰ１０，Ｐ１１及びｎＭＯＳトランジス
タＮ１０，Ｎ１１，Ｎ１２，Ｎ１３のゲート−ソース
間、ゲート−ドレインまたはドレイン−ソース間に、最
大でＶPPの電圧差が発生するので、これらのトランジス
タを高耐圧構造にする必要があり、トランジスタサイズ
が大きくなり、ゲート絶縁膜の膜厚が厚くなる。この結
果、チップサイズが増加し、動作速度が低下するなどの
不利益が生ずる。
ＳトランジスタＰ１０，Ｐ１１及びｎＭＯＳトランジス
タＮ１０，Ｎ１１，Ｎ１２，Ｎ１３のゲート−ソース
間、ゲート−ドレインまたはドレイン−ソース間に、最
大でＶPPの電圧差が発生するので、これらのトランジス
タを高耐圧構造にする必要があり、トランジスタサイズ
が大きくなり、ゲート絶縁膜の膜厚が厚くなる。この結
果、チップサイズが増加し、動作速度が低下するなどの
不利益が生ずる。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、貫通電流を抑制でき、かつトラ
ンジスタに印加される電圧を低減することによって、高
耐圧トランジスタを使用せずに回路を構成でき、回路面
積の低減と、低電力化、高速化を実現可能なレベルシフ
ト回路を提供することにある。
のであり、その目的は、貫通電流を抑制でき、かつトラ
ンジスタに印加される電圧を低減することによって、高
耐圧トランジスタを使用せずに回路を構成でき、回路面
積の低減と、低電力化、高速化を実現可能なレベルシフ
ト回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のレベルシフト回路は、第１の振幅をもつ入
力信号に応じて、上記第１の振幅より大きい第２の振幅
をもつ信号を出力するレベルシフト回路であって、電源
電圧の供給線と出力端子との間に直列接続されている第
１と第２の第１導電型絶縁ゲート型電界効果トランジス
タと、上記出力端子と基準電位との間に接続され、制御
端子に上記入力信号が印加される第１の第２導電型絶縁
ゲート型電界効果トランジスタと、上記電源電圧の供給
線と上記基準電位との間に直列接続されている第３と第
４の第１導電型絶縁ゲート型電界効果トランジスタ、及
び制御端子に上記入力信号の論理反転信号が印加される
第２の第２導電型絶縁ゲート型電界効果トランジスタと
を有し、上記第１の第１導電型絶縁ゲート型電界効果ト
ランジスタの制御端子が上記第３と第４の第１導電型絶
縁ゲート型電界効果トランジスタの接続中点に接続さ
れ、上記第３の第１導電型絶縁ゲート型電界効果トラン
ジスタの制御端子が上記第１と第２の第１導電型絶縁ゲ
ート型電界効果トランジスタの接続中点に接続され、上
記第２と第４の第１導電型絶縁ゲート型電界効果トラン
ジスタの制御端子にバイアス電圧が印加される。
め、本発明のレベルシフト回路は、第１の振幅をもつ入
力信号に応じて、上記第１の振幅より大きい第２の振幅
をもつ信号を出力するレベルシフト回路であって、電源
電圧の供給線と出力端子との間に直列接続されている第
１と第２の第１導電型絶縁ゲート型電界効果トランジス
タと、上記出力端子と基準電位との間に接続され、制御
端子に上記入力信号が印加される第１の第２導電型絶縁
ゲート型電界効果トランジスタと、上記電源電圧の供給
線と上記基準電位との間に直列接続されている第３と第
４の第１導電型絶縁ゲート型電界効果トランジスタ、及
び制御端子に上記入力信号の論理反転信号が印加される
第２の第２導電型絶縁ゲート型電界効果トランジスタと
を有し、上記第１の第１導電型絶縁ゲート型電界効果ト
ランジスタの制御端子が上記第３と第４の第１導電型絶
縁ゲート型電界効果トランジスタの接続中点に接続さ
れ、上記第３の第１導電型絶縁ゲート型電界効果トラン
ジスタの制御端子が上記第１と第２の第１導電型絶縁ゲ
ート型電界効果トランジスタの接続中点に接続され、上
記第２と第４の第１導電型絶縁ゲート型電界効果トラン
ジスタの制御端子にバイアス電圧が印加される。
【００１２】また、本発明のレベルシフト回路は、第１
の振幅をもつ入力信号に応じて、上記第１の振幅より大
きい第２の振幅をもつ信号を出力するレベルシフト回路
であって、電源電圧の供給線と出力端子との間に直列接
続されている第１と第２の第１導電型絶縁ゲート型電界
効果トランジスタと、上記出力端子と上記基準電位との
間に直列接続されている第１と第２の第２導電型絶縁ゲ
ート型電界効果トランジスタと、上記電源電圧の供給線
と上記基準電位との間に直列接続されている第３と第４
の第１導電型絶縁ゲート型電界効果トランジスタ、及び
第３と第４の第２導電型絶縁ゲート型電界効果トランジ
スタとを有し、上記第１の第１導電型絶縁ゲート型電界
効果トランジスタの制御端子が上記第３と第４の第１導
電型絶縁ゲート型電界効果トランジスタの接続中点に接
続され、上記第３の第１導電型絶縁ゲート型電界効果ト
ランジスタの制御端子が上記第１と第２の第１導電型絶
縁ゲート型電界効果トランジスタの接続中点に接続さ
れ、上記第２と第４の第１導電型絶縁ゲート型電界効果
トランジスタの制御端子に第１のバイアス電圧が印加さ
れ、上記第１と第３の第２導電型絶縁ゲート型電界効果
トランジスタの制御端子に第２のバイアス電圧が印加さ
れ、上記第２の第２導電型絶縁ゲート型電界効果トラン
ジスタの制御端子に上記入力信号が印加され、上記第４
の第２導電型絶縁ゲート型電界効果トランジスタの制御
端子に上記入力信号の論理反転信号が印加される。
の振幅をもつ入力信号に応じて、上記第１の振幅より大
きい第２の振幅をもつ信号を出力するレベルシフト回路
であって、電源電圧の供給線と出力端子との間に直列接
続されている第１と第２の第１導電型絶縁ゲート型電界
効果トランジスタと、上記出力端子と上記基準電位との
間に直列接続されている第１と第２の第２導電型絶縁ゲ
ート型電界効果トランジスタと、上記電源電圧の供給線
と上記基準電位との間に直列接続されている第３と第４
の第１導電型絶縁ゲート型電界効果トランジスタ、及び
第３と第４の第２導電型絶縁ゲート型電界効果トランジ
スタとを有し、上記第１の第１導電型絶縁ゲート型電界
効果トランジスタの制御端子が上記第３と第４の第１導
電型絶縁ゲート型電界効果トランジスタの接続中点に接
続され、上記第３の第１導電型絶縁ゲート型電界効果ト
ランジスタの制御端子が上記第１と第２の第１導電型絶
縁ゲート型電界効果トランジスタの接続中点に接続さ
れ、上記第２と第４の第１導電型絶縁ゲート型電界効果
トランジスタの制御端子に第１のバイアス電圧が印加さ
れ、上記第１と第３の第２導電型絶縁ゲート型電界効果
トランジスタの制御端子に第２のバイアス電圧が印加さ
れ、上記第２の第２導電型絶縁ゲート型電界効果トラン
ジスタの制御端子に上記入力信号が印加され、上記第４
の第２導電型絶縁ゲート型電界効果トランジスタの制御
端子に上記入力信号の論理反転信号が印加される。
【００１３】また、本発明では、好適には、上記第１と
第２のバイアス電圧は、上記電源電圧と上記基準電位と
の間の任意の電圧に設定され、例えば、上記電源電圧と
上記基準電位との中間の電圧に設定される。
第２のバイアス電圧は、上記電源電圧と上記基準電位と
の間の任意の電圧に設定され、例えば、上記電源電圧と
上記基準電位との中間の電圧に設定される。
【００１４】また、本発明では、好適には、上記バイア
ス電圧は、整流素子とキャパシタにより構成された昇圧
段を複数段直列接続して構成され、隣接する昇圧段の上
記キャパシタに論理反転する第１と第２のクロック信号
が入力される昇圧回路の任意の昇圧段から出力された昇
圧電圧である。
ス電圧は、整流素子とキャパシタにより構成された昇圧
段を複数段直列接続して構成され、隣接する昇圧段の上
記キャパシタに論理反転する第１と第２のクロック信号
が入力される昇圧回路の任意の昇圧段から出力された昇
圧電圧である。
【００１５】また、本発明では、好適には、上記第１と
第２の第１導電型絶縁ゲート型電界効果トランジスタの
間に、制御端子に第３のバイアス電圧が印加される第５
の第１導電型絶縁ゲート型電界効果トランジスタが接続
され、上記第３と第４の第１導電型絶縁ゲート型電界効
果トランジスタの間に、制御端子に上記第３のバイアス
電圧が印加される第６の第１導電型絶縁ゲート型電界効
果トランジスタが接続されている。
第２の第１導電型絶縁ゲート型電界効果トランジスタの
間に、制御端子に第３のバイアス電圧が印加される第５
の第１導電型絶縁ゲート型電界効果トランジスタが接続
され、上記第３と第４の第１導電型絶縁ゲート型電界効
果トランジスタの間に、制御端子に上記第３のバイアス
電圧が印加される第６の第１導電型絶縁ゲート型電界効
果トランジスタが接続されている。
【００１６】さらに、本発明では、好適には、上記第１
と第２の第２導電型絶縁ゲート型電界効果トランジスタ
の間に、制御端子に第４のバイアス電圧が印加される第
５の第２導電型絶縁ゲート型電界効果トランジスタが接
続され、上記第３と第４の第２導電型絶縁ゲート型電界
効果トランジスタの間に、制御端子に上記第４のバイア
ス電圧が印加される第６の第２導電型絶縁ゲート型電界
効果トランジスタが接続されている。
と第２の第２導電型絶縁ゲート型電界効果トランジスタ
の間に、制御端子に第４のバイアス電圧が印加される第
５の第２導電型絶縁ゲート型電界効果トランジスタが接
続され、上記第３と第４の第２導電型絶縁ゲート型電界
効果トランジスタの間に、制御端子に上記第４のバイア
ス電圧が印加される第６の第２導電型絶縁ゲート型電界
効果トランジスタが接続されている。
【００１７】
【発明の実施の形態】第１実施形態 図１は本発明に係るレベルシフト回路の第１の実施形態
を示す回路図である。図示のように、本実施形態のレベ
ルシフト回路は、電源電圧ＶPPの供給線と接地電位ＧＮ
Ｄとの間に直列接続されているｐＭＯＳトランジスタＰ
１，Ｐ３、ｎＭＯＳトランジスタＮ３，Ｎ１からなる直
列回路と、電源電圧ＶPPの供給線と接地電位ＧＮＤとの
間に直列接続されているｐＭＯＳトランジスタＰ２，Ｐ
４、ｎＭＯＳトランジスタＮ４，Ｎ２からなる直列回路
によって構成されている。トランジスタＰ１とＰ２のソ
ースが電源電圧ＶPPの供給線に接続され、一方のトラン
ジスタのゲートが他方のトランジスタのドレインに接続
され、ラッチ回路が構成されている。トランジスタＰ３
とトランジスタＮ３、さらに、トランジスタＰ４とトラ
ンジスタＮ４のゲートがバイアス電圧ＶPP／２の供給端
子に共通に接続されている。トランジスタＮ１のゲート
にインバータＩＮＶ１の入力信号ＩＮ１が印加され、ト
ランジスタＮ２ゲートにインバータＩＮＶ１の出力信号
ＩＮ２が印加される。
を示す回路図である。図示のように、本実施形態のレベ
ルシフト回路は、電源電圧ＶPPの供給線と接地電位ＧＮ
Ｄとの間に直列接続されているｐＭＯＳトランジスタＰ
１，Ｐ３、ｎＭＯＳトランジスタＮ３，Ｎ１からなる直
列回路と、電源電圧ＶPPの供給線と接地電位ＧＮＤとの
間に直列接続されているｐＭＯＳトランジスタＰ２，Ｐ
４、ｎＭＯＳトランジスタＮ４，Ｎ２からなる直列回路
によって構成されている。トランジスタＰ１とＰ２のソ
ースが電源電圧ＶPPの供給線に接続され、一方のトラン
ジスタのゲートが他方のトランジスタのドレインに接続
され、ラッチ回路が構成されている。トランジスタＰ３
とトランジスタＮ３、さらに、トランジスタＰ４とトラ
ンジスタＮ４のゲートがバイアス電圧ＶPP／２の供給端
子に共通に接続されている。トランジスタＮ１のゲート
にインバータＩＮＶ１の入力信号ＩＮ１が印加され、ト
ランジスタＮ２ゲートにインバータＩＮＶ１の出力信号
ＩＮ２が印加される。
【００１８】ＡＮＤゲートＡＮＤ１及びインバータＩＮ
Ｖ１は、電源電圧ＶCCで動作するＶCC系回路、例えば、
行デコーダの一部分である。レベルシフト回路は、行デ
コーダからのデコード信号、即ち、インバータＩＮＶ１
の入力信号ＩＮ１及びその出力信号ＩＮ２に応じて、出
力端子Ｔout に接続されているワード線を振幅ＶPPに駆
動する。
Ｖ１は、電源電圧ＶCCで動作するＶCC系回路、例えば、
行デコーダの一部分である。レベルシフト回路は、行デ
コーダからのデコード信号、即ち、インバータＩＮＶ１
の入力信号ＩＮ１及びその出力信号ＩＮ２に応じて、出
力端子Ｔout に接続されているワード線を振幅ＶPPに駆
動する。
【００１９】図２は、本実施形態のレベルシフト回路の
動作を示す波形図である。以下、図１及び図２を参照し
つつ、本実施形態のレベルシフト回路の動作について説
明する。図２（ａ）は、インバータＩＮＶ１の入力信号
ＩＮ１、図２（ｂ）は、インバータＩＮＶ２の出力信号
ＩＮ２、図２（ｃ）は、トランジスタＰ２とＰ４との接
続中点であるノードＮＤ２の電圧、図２（ｄ）は、トラ
ンジスタＰ１とＰ３との接続中点であるノードＮＤ１の
電圧、図２（ｅ）は、トランジスタＰ３とＮ３との接続
中点であるノードＮＤ３、さらに、図２（ｆ）は、トラ
ンジスタＰ４とＮ４との接続中点、即ち、レベルシフト
回路の出力端子Ｔout の信号電圧をそれぞれ示してい
る。
動作を示す波形図である。以下、図１及び図２を参照し
つつ、本実施形態のレベルシフト回路の動作について説
明する。図２（ａ）は、インバータＩＮＶ１の入力信号
ＩＮ１、図２（ｂ）は、インバータＩＮＶ２の出力信号
ＩＮ２、図２（ｃ）は、トランジスタＰ２とＰ４との接
続中点であるノードＮＤ２の電圧、図２（ｄ）は、トラ
ンジスタＰ１とＰ３との接続中点であるノードＮＤ１の
電圧、図２（ｅ）は、トランジスタＰ３とＮ３との接続
中点であるノードＮＤ３、さらに、図２（ｆ）は、トラ
ンジスタＰ４とＮ４との接続中点、即ち、レベルシフト
回路の出力端子Ｔout の信号電圧をそれぞれ示してい
る。
【００２０】図２に示すように、時間Ｔ1 において、イ
ンバータＩＮＶ１の入力信号ＩＮ１がローレベル、例え
ば０Ｖから電源電圧ＶCCレベルに切り換わる。これに応
じて、インバータＩＮＶ２の出力信号ＩＮ２が電源電圧
ＶCCから０Ｖに切り換わる。従って、トランジスタＮ１
が非導通状態から導通状態に切り換わり、トランジスタ
Ｎ２が導通状態から非導通状態に切り換わる。このた
め、トランジスタＮ３のソースはほぼ０Ｖに保持され
る。トランジスタＮ３のゲートにＶPP／２のバイアス電
圧が印加されているので、トランジスタＮ３が導通し、
ノードＮＤ３がほぼ０Ｖに保持される。トランジスタＰ
３のゲートにＶPP／２のバイアス電圧が印加されている
ので、トランジスタＰ３のソース、即ち、ノードＮＤ１
が（ＶPP／２＋｜Ｖthp ｜）に保持される。なお、ここ
で、Ｖthp は、ｐＭＯＳトランジスタＰ３のしきい値電
圧である。
ンバータＩＮＶ１の入力信号ＩＮ１がローレベル、例え
ば０Ｖから電源電圧ＶCCレベルに切り換わる。これに応
じて、インバータＩＮＶ２の出力信号ＩＮ２が電源電圧
ＶCCから０Ｖに切り換わる。従って、トランジスタＮ１
が非導通状態から導通状態に切り換わり、トランジスタ
Ｎ２が導通状態から非導通状態に切り換わる。このた
め、トランジスタＮ３のソースはほぼ０Ｖに保持され
る。トランジスタＮ３のゲートにＶPP／２のバイアス電
圧が印加されているので、トランジスタＮ３が導通し、
ノードＮＤ３がほぼ０Ｖに保持される。トランジスタＰ
３のゲートにＶPP／２のバイアス電圧が印加されている
ので、トランジスタＰ３のソース、即ち、ノードＮＤ１
が（ＶPP／２＋｜Ｖthp ｜）に保持される。なお、ここ
で、Ｖthp は、ｐＭＯＳトランジスタＰ３のしきい値電
圧である。
【００２１】ノードＮＤ１の電圧がトランジスタＰ２の
ゲートに印加される。ここで、（ＶPP／２＋｜Ｖthp ｜
＜ＶPP−｜Ｖthp ｜）を満たされているとすれば、トラ
ンジスタＰ２が導通する。このため、図２（ｃ）に示す
ように、ノードＮＤ２がトランジスタＰ２によって電源
電圧ＶPPにプルアップされる。これに応じて、トランジ
スタＰ４も導通するので、図２（ｆ）に示すように、出
力端子Ｔout がほぼ電源電圧ＶPPに保持される。
ゲートに印加される。ここで、（ＶPP／２＋｜Ｖthp ｜
＜ＶPP−｜Ｖthp ｜）を満たされているとすれば、トラ
ンジスタＰ２が導通する。このため、図２（ｃ）に示す
ように、ノードＮＤ２がトランジスタＰ２によって電源
電圧ＶPPにプルアップされる。これに応じて、トランジ
スタＰ４も導通するので、図２（ｆ）に示すように、出
力端子Ｔout がほぼ電源電圧ＶPPに保持される。
【００２２】次に、時間Ｔ2 において、インバータＩＮ
Ｖ１の入力信号ＩＮ１がＶCCから０Ｖに切り換わり、こ
れに応じて、その出力信号ＩＮ２が０ＶからＶCCに切り
換わる。従って、トランジスタＮ１が導通状態から非導
通状態に切り換わり、トランジスタＮ２が非導通状態か
ら導通状態に切り換わる。このため、トランジスタＮ４
のソースはほぼ０Ｖに保持される。トランジスタＮ４の
ゲートにＶPP／２のバイアス電圧が印加されているの
で、トランジスタＮ４が導通し、出力端子Ｔoutがほぼ
０Ｖに保持される。トランジスタＰ４のゲートにＶPP／
２のバイアス電圧が印加されているので、トランジスタ
Ｐ４のソース、即ち、ノードＮＤ２が（ＶPP／２＋｜Ｖ
thp ｜）に保持される。なお、ここで、Ｖthp は、ｐＭ
ＯＳトランジスタＰ４のしきい値電圧である。
Ｖ１の入力信号ＩＮ１がＶCCから０Ｖに切り換わり、こ
れに応じて、その出力信号ＩＮ２が０ＶからＶCCに切り
換わる。従って、トランジスタＮ１が導通状態から非導
通状態に切り換わり、トランジスタＮ２が非導通状態か
ら導通状態に切り換わる。このため、トランジスタＮ４
のソースはほぼ０Ｖに保持される。トランジスタＮ４の
ゲートにＶPP／２のバイアス電圧が印加されているの
で、トランジスタＮ４が導通し、出力端子Ｔoutがほぼ
０Ｖに保持される。トランジスタＰ４のゲートにＶPP／
２のバイアス電圧が印加されているので、トランジスタ
Ｐ４のソース、即ち、ノードＮＤ２が（ＶPP／２＋｜Ｖ
thp ｜）に保持される。なお、ここで、Ｖthp は、ｐＭ
ＯＳトランジスタＰ４のしきい値電圧である。
【００２３】ノードＮＤ２の電圧がトランジスタＰ１の
ゲートに印加される。ここで、（ＶPP／２＋｜Ｖthp ｜
＜ＶPP−｜Ｖthp ｜）を満たされているとすれば、トラ
ンジスタＰ１が導通する。図２（ｃ）に示すように、ノ
ードＮＤ１がトランジスタＰ１によって電源電圧ＶPPに
プルアップされる。これに応じて、トランジスタＰ３も
導通するので、図２（ｆ）に示すように、ノードＮＤ３
がほぼ電源電圧ＶPPに保持される。即ち、入力信号ＩＮ
１及びＩＮ２のレベル変化に応じて、ｐＭＯＳトランジ
スタＰ１とＰ２からなるラッチ回路の状態が切り換わ
り、レベルシフト回路の出力端子Ｔout からの出力電圧
レベルも切り換わる。この結果、小振幅の論理信号ＩＮ
１とＩＮ２に応じて、出力端子Ｔout に接続されている
ワード線を大振幅、例えば、ＶPPレベルの振幅で駆動す
ることができる。
ゲートに印加される。ここで、（ＶPP／２＋｜Ｖthp ｜
＜ＶPP−｜Ｖthp ｜）を満たされているとすれば、トラ
ンジスタＰ１が導通する。図２（ｃ）に示すように、ノ
ードＮＤ１がトランジスタＰ１によって電源電圧ＶPPに
プルアップされる。これに応じて、トランジスタＰ３も
導通するので、図２（ｆ）に示すように、ノードＮＤ３
がほぼ電源電圧ＶPPに保持される。即ち、入力信号ＩＮ
１及びＩＮ２のレベル変化に応じて、ｐＭＯＳトランジ
スタＰ１とＰ２からなるラッチ回路の状態が切り換わ
り、レベルシフト回路の出力端子Ｔout からの出力電圧
レベルも切り換わる。この結果、小振幅の論理信号ＩＮ
１とＩＮ２に応じて、出力端子Ｔout に接続されている
ワード線を大振幅、例えば、ＶPPレベルの振幅で駆動す
ることができる。
【００２４】本実施形態のレベルシフト回路において、
トランジスタＰ１とＰ２のソース−ドレイン間に、最大
で（ＶPP／２−｜Ｖthp ｜）の電圧差が発生し、トラン
ジスタＰ３とＰ４のソース−ドレイン間に、最大で（Ｖ
PP／２＋｜Ｖthp ｜）の電圧差が発生する。また、トラ
ンジスタＮ２とＮ４が非導通状態にあり、出力端子Ｔ
out がＶPPに保持されているとき、トランジスタＮ４の
ソースは、そのゲートに印加されているバイアス電圧Ｖ
PP／２によって、（ＶPP／２−ＶthN ）に保持される。
なお、ここで、ＶthN はｎＭＯＳトランジスタＮ３とＮ
４のしきい値電圧である。即ち、トランジスタＮ３とＮ
４のドレイン−ソース間に、最大で（ＶPP／２＋
ＶthN ）の電圧差が発生し、トランジスタＮ１とＮ２の
ドレイン−ソース間に最大で（ＶPP／２−ＶthN ）の電
圧差が発生する。
トランジスタＰ１とＰ２のソース−ドレイン間に、最大
で（ＶPP／２−｜Ｖthp ｜）の電圧差が発生し、トラン
ジスタＰ３とＰ４のソース−ドレイン間に、最大で（Ｖ
PP／２＋｜Ｖthp ｜）の電圧差が発生する。また、トラ
ンジスタＮ２とＮ４が非導通状態にあり、出力端子Ｔ
out がＶPPに保持されているとき、トランジスタＮ４の
ソースは、そのゲートに印加されているバイアス電圧Ｖ
PP／２によって、（ＶPP／２−ＶthN ）に保持される。
なお、ここで、ＶthN はｎＭＯＳトランジスタＮ３とＮ
４のしきい値電圧である。即ち、トランジスタＮ３とＮ
４のドレイン−ソース間に、最大で（ＶPP／２＋
ＶthN ）の電圧差が発生し、トランジスタＮ１とＮ２の
ドレイン−ソース間に最大で（ＶPP／２−ＶthN ）の電
圧差が発生する。
【００２５】このように、レベルシフト回路を構成する
何れのトランジスタでも、そのソース−ドレイン間に、
最大でＶPP／２よりそれぞれのトランジスタのしきい値
電圧分だけ高い電圧が印加されるので、高電圧ＶPPが直
接印加されることが回避されるので、高耐圧構造のトラ
ンジスタを使用せずにレベルシフト回路を構成できる。
この結果、トランジスタのサイズを小さくでき、ゲート
絶縁膜の膜厚を薄くできるので、チップ面積の低減及び
動作速度の向上を実現できる。さらに、トランジスタＰ
３，Ｐ４及びＮ３，Ｎ４のゲートに印加されるＶPP／２
のバイアス電圧によって、これらのトランジスタを流れ
る電流が制限される。さらに、トランジスタＰ１とＰ２
の電流駆動能力を小さく設定することができ、貫通電流
を抑制できる。即ち、図２に示す時間Ｔ1 及びＴ2 にお
いて、レベルシフト回路の状態変化に伴って、貫通電流
が流れるが、貫通電流が小さく制御され、消費電力の低
減を実現できる。
何れのトランジスタでも、そのソース−ドレイン間に、
最大でＶPP／２よりそれぞれのトランジスタのしきい値
電圧分だけ高い電圧が印加されるので、高電圧ＶPPが直
接印加されることが回避されるので、高耐圧構造のトラ
ンジスタを使用せずにレベルシフト回路を構成できる。
この結果、トランジスタのサイズを小さくでき、ゲート
絶縁膜の膜厚を薄くできるので、チップ面積の低減及び
動作速度の向上を実現できる。さらに、トランジスタＰ
３，Ｐ４及びＮ３，Ｎ４のゲートに印加されるＶPP／２
のバイアス電圧によって、これらのトランジスタを流れ
る電流が制限される。さらに、トランジスタＰ１とＰ２
の電流駆動能力を小さく設定することができ、貫通電流
を抑制できる。即ち、図２に示す時間Ｔ1 及びＴ2 にお
いて、レベルシフト回路の状態変化に伴って、貫通電流
が流れるが、貫通電流が小さく制御され、消費電力の低
減を実現できる。
【００２６】以上説明したように、本実施形態によれ
ば、電源電圧ＶPPの供給線と接地電位ＧＮＤとの間に直
列接続されているｐＭＯＳトランジスタＰ１，Ｐ３、ｎ
ＭＯＳトランジスタＮ３，Ｎ１及び直列接続されている
ｐＭＯＳトランジスタＰ２，Ｐ４、ｎＭＯＳトランジス
タＮ４，Ｎ２によってレベルシフト回路を構成し、トラ
ンジスタＰ１とＰ２のゲートを互いに相手のドレインに
接続してラッチ回路を構成し、トランジスタＮ１とＮ２
のゲートに小振幅の入力信号ＩＮ１とＩＮ２をそれぞれ
印加し、トランジスタＰ３，Ｐ４及びＮ３，Ｎ４のゲー
トにバイアス電圧ＶPP／２を印加し、入力信号ＩＮ１と
ＩＮ２に応じて、出力端子Ｔout からＶPPレベルの振幅
を有する大振幅信号を出力する。バイアス電圧ＶPP／２
を印加することによって、それぞれのトランジスタの最
大印加電圧がＶPP／２程度に制限され、高耐圧トランジ
スタを使用せずにレベルシフト回路を構成でき、チップ
面積の低減及び動作の高速化を実現でき、さらに、貫通
電流を低減し、低消費電力化を実現できる。
ば、電源電圧ＶPPの供給線と接地電位ＧＮＤとの間に直
列接続されているｐＭＯＳトランジスタＰ１，Ｐ３、ｎ
ＭＯＳトランジスタＮ３，Ｎ１及び直列接続されている
ｐＭＯＳトランジスタＰ２，Ｐ４、ｎＭＯＳトランジス
タＮ４，Ｎ２によってレベルシフト回路を構成し、トラ
ンジスタＰ１とＰ２のゲートを互いに相手のドレインに
接続してラッチ回路を構成し、トランジスタＮ１とＮ２
のゲートに小振幅の入力信号ＩＮ１とＩＮ２をそれぞれ
印加し、トランジスタＰ３，Ｐ４及びＮ３，Ｎ４のゲー
トにバイアス電圧ＶPP／２を印加し、入力信号ＩＮ１と
ＩＮ２に応じて、出力端子Ｔout からＶPPレベルの振幅
を有する大振幅信号を出力する。バイアス電圧ＶPP／２
を印加することによって、それぞれのトランジスタの最
大印加電圧がＶPP／２程度に制限され、高耐圧トランジ
スタを使用せずにレベルシフト回路を構成でき、チップ
面積の低減及び動作の高速化を実現でき、さらに、貫通
電流を低減し、低消費電力化を実現できる。
【００２７】第２実施形態 図３は本発明に係るレベルシフト回路の第２の実施形態
を示す回路図である。図１に示すレベルシフト回路の第
１の実施形態と比べると、本実施形態のレベルシフト回
路では、第１の実施形態のレベルシフト回路とほぼ同じ
回路構成を有するが、ただし、本実施形態では、ｐＭＯ
ＳトランジスタＰ３、Ｐ４及びｎＭＯＳトランジスタＮ
３，Ｎ４のゲートに印加されるバイアス電圧がｋＶPPで
ある点が第１の実施形態と異なる。なお、ここで、係数
ｋは、（０＜ｋ＜１）の範囲内に任意に設定できるが、
通常、例えば、ｐＭＯＳトランジスタＰ３、Ｐ４及びｎ
ＭＯＳトランジスタＮ３，Ｎ４の耐圧などの条件に応じ
て係数ｋが設定される。例えば、一例として、ｋ＝０．
３〜０．７の範囲内に設定することができる。ｋ＝０．
５の場合、第１の実施形態のレベルシフト回路と同じで
ある。即ち、図１に示すレベルシフト回路の第１の実施
形態は、本実施形態の一特例である。
を示す回路図である。図１に示すレベルシフト回路の第
１の実施形態と比べると、本実施形態のレベルシフト回
路では、第１の実施形態のレベルシフト回路とほぼ同じ
回路構成を有するが、ただし、本実施形態では、ｐＭＯ
ＳトランジスタＰ３、Ｐ４及びｎＭＯＳトランジスタＮ
３，Ｎ４のゲートに印加されるバイアス電圧がｋＶPPで
ある点が第１の実施形態と異なる。なお、ここで、係数
ｋは、（０＜ｋ＜１）の範囲内に任意に設定できるが、
通常、例えば、ｐＭＯＳトランジスタＰ３、Ｐ４及びｎ
ＭＯＳトランジスタＮ３，Ｎ４の耐圧などの条件に応じ
て係数ｋが設定される。例えば、一例として、ｋ＝０．
３〜０．７の範囲内に設定することができる。ｋ＝０．
５の場合、第１の実施形態のレベルシフト回路と同じで
ある。即ち、図１に示すレベルシフト回路の第１の実施
形態は、本実施形態の一特例である。
【００２８】本実施形態のレベルシフト回路によれば、
上述した第１の実施形態のレベルシフト回路の特徴を有
するほか、本実施形態においては、例えば、バイアス電
圧ｋＶPPの係数ｋを調整することによって、レベルシフ
ト回路を構成するｐＭＯＳトランジスタ及びｎＭＯＳト
ランジスタに印加される最大電圧を制御できるので、そ
れぞれのトランジスタの耐圧の許容値に応じて係数ｋを
調整することによって、それぞれのトランジスタが耐圧
の許容値以上の高電圧を受けることなく、回路の信頼性
を改善できるほか、設計の自由度を向上させることがで
きる。また、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３と
Ｐ４のしきい値電圧をＶthpとすると、トランジスタＰ
１とＰ２のソース−ゲート間に、（（１−ｋ）ＶPP−｜
Ｖthp ｜）の電圧が印加される。このため、係数ｋを適
宜設定することによって、ｐＭＯＳトランジスタＰ１と
ｎＭＯＳトランジスタＮ１の供給電流を所望の比例値に
設定でき、同様に、ｐＭＯＳトランジスタＰ２とｎＭＯ
ＳトランジスタＮ２の供給電流も所望の比例値に設定で
きる。
上述した第１の実施形態のレベルシフト回路の特徴を有
するほか、本実施形態においては、例えば、バイアス電
圧ｋＶPPの係数ｋを調整することによって、レベルシフ
ト回路を構成するｐＭＯＳトランジスタ及びｎＭＯＳト
ランジスタに印加される最大電圧を制御できるので、そ
れぞれのトランジスタの耐圧の許容値に応じて係数ｋを
調整することによって、それぞれのトランジスタが耐圧
の許容値以上の高電圧を受けることなく、回路の信頼性
を改善できるほか、設計の自由度を向上させることがで
きる。また、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３と
Ｐ４のしきい値電圧をＶthpとすると、トランジスタＰ
１とＰ２のソース−ゲート間に、（（１−ｋ）ＶPP−｜
Ｖthp ｜）の電圧が印加される。このため、係数ｋを適
宜設定することによって、ｐＭＯＳトランジスタＰ１と
ｎＭＯＳトランジスタＮ１の供給電流を所望の比例値に
設定でき、同様に、ｐＭＯＳトランジスタＰ２とｎＭＯ
ＳトランジスタＮ２の供給電流も所望の比例値に設定で
きる。
【００２９】図４は、バイアス電圧ｋＶPPの係数ｋを調
整可能な昇圧回路の一例を示す回路図である。図示のよ
うに、この昇圧回路は、クロック信号φ１とφ２に応じ
て交互に充放電を繰り返すキャパシタ及び複数のダイオ
ード接続となるトランジスタによって構成されている。
キャパシタは充放電を行うことによって、電荷を蓄積す
るチャージポンプとして機能するので、この昇圧回路は
通常チャージポンプ式昇圧回路と呼ばれている。
整可能な昇圧回路の一例を示す回路図である。図示のよ
うに、この昇圧回路は、クロック信号φ１とφ２に応じ
て交互に充放電を繰り返すキャパシタ及び複数のダイオ
ード接続となるトランジスタによって構成されている。
キャパシタは充放電を行うことによって、電荷を蓄積す
るチャージポンプとして機能するので、この昇圧回路は
通常チャージポンプ式昇圧回路と呼ばれている。
【００３０】図示のように、ソースが電源電圧ＶCCにバ
イアスされているトランジスタＮＴ０のドレインと出力
端子Ｔp との間に、出力端子Ｔp に向かって電流が流れ
るように、ダイオード接続されているｍ（ｍは自然数）
段のトランジスタＮＴ１〜ＮＴｍが直列接続されてい
る。これらのダイオードの接続中点にキャパシタＣ１〜
Ｃｍの一方の電極が接続され、これらのキャパシタの他
方の電極が交互にクロック信号φ１とφ２の入力端子間
に接続されている。ここで、クロック信号φ１とφ２は
互いに論理反転するクロック信号である。
イアスされているトランジスタＮＴ０のドレインと出力
端子Ｔp との間に、出力端子Ｔp に向かって電流が流れ
るように、ダイオード接続されているｍ（ｍは自然数）
段のトランジスタＮＴ１〜ＮＴｍが直列接続されてい
る。これらのダイオードの接続中点にキャパシタＣ１〜
Ｃｍの一方の電極が接続され、これらのキャパシタの他
方の電極が交互にクロック信号φ１とφ２の入力端子間
に接続されている。ここで、クロック信号φ１とφ２は
互いに論理反転するクロック信号である。
【００３１】このように構成された昇圧回路によって、
キャパシタとダイオード接続されているトランジスタか
らなるそれぞれの昇圧段によって、電源電圧ＶCCより昇
圧された昇圧電圧が得られる。そして、出力端子Ｔp か
ら、例えば、電源電圧ＶCCより数倍高い昇圧電圧ＶPPが
出力される。当該昇圧電圧ＶPPは、レベルシフト回路の
動作電源電圧ＶPPとして、レベルシフト回路に供給され
る。また、途中の昇圧段から、電源電圧ＶCCと昇圧電圧
ＶPPとの間にある電圧を取り出すことができる。例え
ば、図示のように、トランジスタＮＴｉとキャパシタＣ
ｉからなるｉ段目の昇圧段から、ダイオード接続されて
いるトランジスタＮＴｄを介して、昇圧電圧ｋＶPPを取
り出すことができる。当該昇圧電圧ｋＶPPをバイアス電
圧として、レベルシフト回路に供給される。バイアス電
圧を取り出す昇圧段を適宜選択することによって、バイ
アス電圧ｋＶPPの係数ｋを所定の値に設定することが可
能である。
キャパシタとダイオード接続されているトランジスタか
らなるそれぞれの昇圧段によって、電源電圧ＶCCより昇
圧された昇圧電圧が得られる。そして、出力端子Ｔp か
ら、例えば、電源電圧ＶCCより数倍高い昇圧電圧ＶPPが
出力される。当該昇圧電圧ＶPPは、レベルシフト回路の
動作電源電圧ＶPPとして、レベルシフト回路に供給され
る。また、途中の昇圧段から、電源電圧ＶCCと昇圧電圧
ＶPPとの間にある電圧を取り出すことができる。例え
ば、図示のように、トランジスタＮＴｉとキャパシタＣ
ｉからなるｉ段目の昇圧段から、ダイオード接続されて
いるトランジスタＮＴｄを介して、昇圧電圧ｋＶPPを取
り出すことができる。当該昇圧電圧ｋＶPPをバイアス電
圧として、レベルシフト回路に供給される。バイアス電
圧を取り出す昇圧段を適宜選択することによって、バイ
アス電圧ｋＶPPの係数ｋを所定の値に設定することが可
能である。
【００３２】上述したように、本実施形態において、電
源電圧ＶPPを生成する昇圧回路の中間の昇圧段からバイ
アス電圧ｋＶPPを取り出すことができる。即ち、バイア
ス電圧ｋＶPPを電源電圧ＶPPを生成する昇圧回路によっ
て生成できるので、昇圧回路によるチップ面積の増加を
必要最小限に抑制できる。さらに、バイアス電圧を取り
出す昇圧段を適宜選択することによって、任意の係数ｋ
を設定でき、バイアス電圧を任意の目標値に設定するこ
とができる。
源電圧ＶPPを生成する昇圧回路の中間の昇圧段からバイ
アス電圧ｋＶPPを取り出すことができる。即ち、バイア
ス電圧ｋＶPPを電源電圧ＶPPを生成する昇圧回路によっ
て生成できるので、昇圧回路によるチップ面積の増加を
必要最小限に抑制できる。さらに、バイアス電圧を取り
出す昇圧段を適宜選択することによって、任意の係数ｋ
を設定でき、バイアス電圧を任意の目標値に設定するこ
とができる。
【００３３】第３実施形態 図５は本発明に係るレベルシフト回路の第３の実施形態
を示す回路図である。図５に示すように、本実施形態の
レベルシフト回路は、図１に示すレベルシフト回路の第
１の実施形態とほぼ同じ構成を有するが、トランジスタ
Ｐ３，Ｐ４及びトランジスタＮ３，Ｎ４のバイアス電圧
がそれぞれ別々に設定されている点では第１の実施形態
と異なる。
を示す回路図である。図５に示すように、本実施形態の
レベルシフト回路は、図１に示すレベルシフト回路の第
１の実施形態とほぼ同じ構成を有するが、トランジスタ
Ｐ３，Ｐ４及びトランジスタＮ３，Ｎ４のバイアス電圧
がそれぞれ別々に設定されている点では第１の実施形態
と異なる。
【００３４】図５に示すように、トランジスタＰ３とＰ
４のゲートには、バイアス電圧ｋＶPPが印加され、トラ
ンジスタＮ３とＮ４のゲートには、バイアス電圧ＶPP／
２が印加されている。なお、ここで、係数ｋは、例え
ば、ｋ＝０．６〜０．７の範囲内に設定されている。係
数ｋの制御は、例えば、上述した図４に示す昇圧回路に
おいて、バイアス電圧ｋＶPPを取り出す昇圧段を適宜選
択することによって実現できる。
４のゲートには、バイアス電圧ｋＶPPが印加され、トラ
ンジスタＮ３とＮ４のゲートには、バイアス電圧ＶPP／
２が印加されている。なお、ここで、係数ｋは、例え
ば、ｋ＝０．６〜０．７の範囲内に設定されている。係
数ｋの制御は、例えば、上述した図４に示す昇圧回路に
おいて、バイアス電圧ｋＶPPを取り出す昇圧段を適宜選
択することによって実現できる。
【００３５】上述した相違点を除けば、本実施形態のレ
ベルシフト回路は、図１に示す第１の実施形態のレベル
シフト回路とほぼ同じ構成を有する。本実施形態のレベ
ルシフト回路は、第１の実施形態のレベルシフト回路の
特徴を有するほか、トランジスタＰ３とＰ４に印加され
るバイアス電圧ｋＶPPの係数を適宜制御することによっ
て、トランジスタＰ３，Ｐ４及びＮ３，Ｎ４の耐圧許容
値に応じて、それぞれトランジスタに印加される最大電
圧が制御でき、回路の信頼性の向上を実現できるほか、
設計の自由度を向上改善できる利点がある。
ベルシフト回路は、図１に示す第１の実施形態のレベル
シフト回路とほぼ同じ構成を有する。本実施形態のレベ
ルシフト回路は、第１の実施形態のレベルシフト回路の
特徴を有するほか、トランジスタＰ３とＰ４に印加され
るバイアス電圧ｋＶPPの係数を適宜制御することによっ
て、トランジスタＰ３，Ｐ４及びＮ３，Ｎ４の耐圧許容
値に応じて、それぞれトランジスタに印加される最大電
圧が制御でき、回路の信頼性の向上を実現できるほか、
設計の自由度を向上改善できる利点がある。
【００３６】第４実施形態 図６は本発明に係るレベルシフト回路の第４の実施形態
を示す回路図である。図６に示すように、本実施形態の
レベルシフト回路は、図１に示すレベルシフト回路から
トランジスタＮ３とＮ４を省いたものである。即ち、電
源電圧ＶPPと接地電位ＧＮＤとの間に、それぞれｐＭＯ
ＳトランジスタＰ１，Ｐ３及びｎＭＯＳトランジスタＮ
１からなる直列回路とｐＭＯＳトランジスタＰ２，Ｐ４
及びｎＭＯＳトランジスタＮ２からなる直列回路が接続
されている。ｐＭＯＳトランジスタＰ１とＰ２によって
ラッチ回路が構成され、ｐＭＯＳトランジスタＰ３とＰ
４のゲートにバイアス電圧ｋＶPPが印加される。トラン
ジスタＮ１とＮ２のゲートに、それぞれ小振幅の入力信
号ＩＮ１とＩＮ２が印加される。なお、本実施形態にお
いて、バイアスｋＶPPの係数ｋは、トランジスタＰ１〜
Ｐ４の耐圧許容値に応じて、例えば、０．４〜０．７の
範囲内に設定される。
を示す回路図である。図６に示すように、本実施形態の
レベルシフト回路は、図１に示すレベルシフト回路から
トランジスタＮ３とＮ４を省いたものである。即ち、電
源電圧ＶPPと接地電位ＧＮＤとの間に、それぞれｐＭＯ
ＳトランジスタＰ１，Ｐ３及びｎＭＯＳトランジスタＮ
１からなる直列回路とｐＭＯＳトランジスタＰ２，Ｐ４
及びｎＭＯＳトランジスタＮ２からなる直列回路が接続
されている。ｐＭＯＳトランジスタＰ１とＰ２によって
ラッチ回路が構成され、ｐＭＯＳトランジスタＰ３とＰ
４のゲートにバイアス電圧ｋＶPPが印加される。トラン
ジスタＮ１とＮ２のゲートに、それぞれ小振幅の入力信
号ＩＮ１とＩＮ２が印加される。なお、本実施形態にお
いて、バイアスｋＶPPの係数ｋは、トランジスタＰ１〜
Ｐ４の耐圧許容値に応じて、例えば、０．４〜０．７の
範囲内に設定される。
【００３７】以下、本実施形態のレベルシフト回路の動
作について説明する。まず、入力信号ＩＮ１とＩＮ２に
応じて、トランジスタＮ１が導通、トランジスタＮ２が
非導通する場合に、トランジスタＮ１とＰ３との接続中
点であるノードＮＤ３が接地電位ＧＮＤに保持される。
このため、ノードＮＤ１は、トランジスタＰ３によっ
て、ほぼ（ｋＶPP＋｜Ｖthp ｜）に保持される。ここ
で、Ｖthpは、トランジスタＰ１，Ｐ２，Ｐ３とＰ４の
しきい値電圧である。
作について説明する。まず、入力信号ＩＮ１とＩＮ２に
応じて、トランジスタＮ１が導通、トランジスタＮ２が
非導通する場合に、トランジスタＮ１とＰ３との接続中
点であるノードＮＤ３が接地電位ＧＮＤに保持される。
このため、ノードＮＤ１は、トランジスタＰ３によっ
て、ほぼ（ｋＶPP＋｜Ｖthp ｜）に保持される。ここ
で、Ｖthpは、トランジスタＰ１，Ｐ２，Ｐ３とＰ４の
しきい値電圧である。
【００３８】ノードＮＤ１の電圧がトランジスタＰ２の
ゲートに印加されるので、ここで、（ｋＶPP＋｜Ｖthp
｜＜ＶPP−｜Ｖthp ｜）を満たされているとすれば、ト
ランジスタＰ１が導通する。このため、ノードＮＤ２が
ほぼＶPPに保持され、さらにトランジスタＰ４が導通
し、出力端子Ｔout がほぼＶPPに保持される。
ゲートに印加されるので、ここで、（ｋＶPP＋｜Ｖthp
｜＜ＶPP−｜Ｖthp ｜）を満たされているとすれば、ト
ランジスタＰ１が導通する。このため、ノードＮＤ２が
ほぼＶPPに保持され、さらにトランジスタＰ４が導通
し、出力端子Ｔout がほぼＶPPに保持される。
【００３９】次に、入力信号ＩＮ１とＩＮ２のレベルが
反転し、これに応じてトランジスタＮ１が非導通状態に
切り換わり、トランジスタＮ２が導通状態に切り換わっ
た場合、出力端子Ｔout が接地電位ＧＮＤにプルダウン
され、安定される。これに応じて、トランジスタＰ３に
よって、ノードＮＤ２がほぼ（ｋＶPP＋｜Ｖthp ｜）に
保持されるので、トランジスタＰ１が導通し、ノードＮ
Ｄ１がほぼＶPPに保持され、トランジスタＰ２が非導通
状態となる。
反転し、これに応じてトランジスタＮ１が非導通状態に
切り換わり、トランジスタＮ２が導通状態に切り換わっ
た場合、出力端子Ｔout が接地電位ＧＮＤにプルダウン
され、安定される。これに応じて、トランジスタＰ３に
よって、ノードＮＤ２がほぼ（ｋＶPP＋｜Ｖthp ｜）に
保持されるので、トランジスタＰ１が導通し、ノードＮ
Ｄ１がほぼＶPPに保持され、トランジスタＰ２が非導通
状態となる。
【００４０】上述したように、本実施形態のレベルシフ
ト回路において、小振幅の入力信号ＩＮ１及びＩＮ２に
応じて、出力端子Ｔout からＶPPレベルの振幅をもつ出
力信号を得ることができる。
ト回路において、小振幅の入力信号ＩＮ１及びＩＮ２に
応じて、出力端子Ｔout からＶPPレベルの振幅をもつ出
力信号を得ることができる。
【００４１】トランジスタＰ１，Ｐ２，Ｐ３及びＰ４に
印加される最大電圧は、それぞれ第２の実施形態のレベ
ルシフト回路のトランジスタＰ１，Ｐ２，Ｐ３及びＰ４
とほぼ同じであるが、本実施形態のｎＭＯＳトランジス
タＮ１及びＮ２のドレイン−ソース間に、最大でＶPPレ
ベルの電圧が印加される。即ち、本実施形態のｎＭＯＳ
トランジスタＮ１とＮ２は電源電圧ＶPP以上の耐圧が要
求される。この条件を満たされた場合、本実施形態のレ
ベルシフト回路を用いることによって、回路を構成する
トランジスタの数を少なくでき、高耐圧を図るためにト
ランジスタＮ１とＮ２の面積の増加分を考慮しても、ト
ランジスタ数の低減によってチップ面積の縮小を実現で
きる。
印加される最大電圧は、それぞれ第２の実施形態のレベ
ルシフト回路のトランジスタＰ１，Ｐ２，Ｐ３及びＰ４
とほぼ同じであるが、本実施形態のｎＭＯＳトランジス
タＮ１及びＮ２のドレイン−ソース間に、最大でＶPPレ
ベルの電圧が印加される。即ち、本実施形態のｎＭＯＳ
トランジスタＮ１とＮ２は電源電圧ＶPP以上の耐圧が要
求される。この条件を満たされた場合、本実施形態のレ
ベルシフト回路を用いることによって、回路を構成する
トランジスタの数を少なくでき、高耐圧を図るためにト
ランジスタＮ１とＮ２の面積の増加分を考慮しても、ト
ランジスタ数の低減によってチップ面積の縮小を実現で
きる。
【００４２】第５実施形態 図７は本発明に係るレベルシフト回路の第５の実施形態
を示す回路図である。図７に示すように、本実施形態の
レベルシフト回路は、図１に示すレベルシフト回路に対
して、ｐＭＯＳトランジスタＰ５とＰ６を追加したもの
である。図示のように、トランジスタＰ１とＰ３との間
にトランジスタＰ５が接続され、トランジスタＰ２とＰ
４との間にトランジスタＰ６が接続されている。トラン
ジスタＰ５とＰ６のゲートにバイアス電圧ｋＶPPが印加
される。なお、ここで、係数ｋは、例えば、０．６〜
０．７に設定される。
を示す回路図である。図７に示すように、本実施形態の
レベルシフト回路は、図１に示すレベルシフト回路に対
して、ｐＭＯＳトランジスタＰ５とＰ６を追加したもの
である。図示のように、トランジスタＰ１とＰ３との間
にトランジスタＰ５が接続され、トランジスタＰ２とＰ
４との間にトランジスタＰ６が接続されている。トラン
ジスタＰ５とＰ６のゲートにバイアス電圧ｋＶPPが印加
される。なお、ここで、係数ｋは、例えば、０．６〜
０．７に設定される。
【００４３】本実施形態のレベルシフト回路において、
ｐＭＯＳトランジスタＰ５とＰ６を追加することによっ
て、例えば、電源電圧ＶPPの供給線と出力端子Ｔout と
の間に、トランジスタＰ２，Ｐ６とＰ４が直列接続さ
れ、また、電源電圧ＶPPの供給線とトランジスタＮ３の
ドレインとの間に、トランジスタＰ１，Ｐ５とＰ３が直
列接続されている。このため、これらのｐＭＯＳトラン
ジスタによって、最大ＶPPの電圧差が分散され、各トラ
ンジスタに印加される最大電圧を低減できるので、ｐＭ
ＯＳトランジスタＰ１〜Ｐ６を耐圧の低いトランジスタ
によって構成することができる。例えば、電源電圧ＶPP
が大きい場合、本実施形態レベルシフト回路を用いるこ
とによって、それぞれのｐＭＯＳトランジスタの耐圧を
大きくすることなく、通常の耐圧を有するｐＭＯＳトラ
ンジスタを使用できるので、トランジスタのサイズの増
加を防止でき、高速化を実現できる。
ｐＭＯＳトランジスタＰ５とＰ６を追加することによっ
て、例えば、電源電圧ＶPPの供給線と出力端子Ｔout と
の間に、トランジスタＰ２，Ｐ６とＰ４が直列接続さ
れ、また、電源電圧ＶPPの供給線とトランジスタＮ３の
ドレインとの間に、トランジスタＰ１，Ｐ５とＰ３が直
列接続されている。このため、これらのｐＭＯＳトラン
ジスタによって、最大ＶPPの電圧差が分散され、各トラ
ンジスタに印加される最大電圧を低減できるので、ｐＭ
ＯＳトランジスタＰ１〜Ｐ６を耐圧の低いトランジスタ
によって構成することができる。例えば、電源電圧ＶPP
が大きい場合、本実施形態レベルシフト回路を用いるこ
とによって、それぞれのｐＭＯＳトランジスタの耐圧を
大きくすることなく、通常の耐圧を有するｐＭＯＳトラ
ンジスタを使用できるので、トランジスタのサイズの増
加を防止でき、高速化を実現できる。
【００４４】第６実施形態 図８は本発明に係るレベルシフト回路の第６の実施形態
を示す回路図である。図８に示すように、本実施形態の
レベルシフト回路は、図７に示すレベルシフト回路に対
して、さらにｎＭＯＳトランジスタＮ５とＮ６を追加し
たものである。図示のように、ｎＭＯＳトランジスタＮ
１とＮ３との間に、トランジスタＮ５が接続され、ｎＭ
ＯＳトランジスタＮ２とＮ４との間に、トランジスタＮ
６が接続されている。トランジスタＮ５とＮ６のゲート
にバイアス電圧ｋ’ＶPPが印加される。なお、ここで、
係数ｋ’は、例えば、０．３〜０．４に設定される。
を示す回路図である。図８に示すように、本実施形態の
レベルシフト回路は、図７に示すレベルシフト回路に対
して、さらにｎＭＯＳトランジスタＮ５とＮ６を追加し
たものである。図示のように、ｎＭＯＳトランジスタＮ
１とＮ３との間に、トランジスタＮ５が接続され、ｎＭ
ＯＳトランジスタＮ２とＮ４との間に、トランジスタＮ
６が接続されている。トランジスタＮ５とＮ６のゲート
にバイアス電圧ｋ’ＶPPが印加される。なお、ここで、
係数ｋ’は、例えば、０．３〜０．４に設定される。
【００４５】本実施形態のレベルシフト回路において、
ｎＭＯＳトランジスタＮ５とＮ６を追加することによっ
て、例えば、出力端子Ｔout と接地電位ＧＮＤとの間
に、トランジスタＮ４，Ｎ６とＮ２が直列接続され、ま
た、トランジスタＰ３のドレインと接地電位ＧＮＤとの
間に、トランジスタＮ３，Ｎ５とＮ１が直列接続されて
いる。このため、これらのｎＭＯＳトランジスタによっ
て、最大ＶPPの電圧差が分散され、各トランジスタに印
加される最大電圧を低減できるので、ｐＭＯＳトランジ
スタＰ１〜Ｐ６のみではなく、ｎＭＯＳトランジスタＮ
１〜Ｎ６を耐圧の低いトランジスタによって構成するこ
とができる。例えば、電源電圧ＶPPが大きい場合、本実
施形態レベルシフト回路を用いることによって、それぞ
れのｎＭＯＳトランジスタの耐圧を大きくすることな
く、回路の信頼性を改善できる。
ｎＭＯＳトランジスタＮ５とＮ６を追加することによっ
て、例えば、出力端子Ｔout と接地電位ＧＮＤとの間
に、トランジスタＮ４，Ｎ６とＮ２が直列接続され、ま
た、トランジスタＰ３のドレインと接地電位ＧＮＤとの
間に、トランジスタＮ３，Ｎ５とＮ１が直列接続されて
いる。このため、これらのｎＭＯＳトランジスタによっ
て、最大ＶPPの電圧差が分散され、各トランジスタに印
加される最大電圧を低減できるので、ｐＭＯＳトランジ
スタＰ１〜Ｐ６のみではなく、ｎＭＯＳトランジスタＮ
１〜Ｎ６を耐圧の低いトランジスタによって構成するこ
とができる。例えば、電源電圧ＶPPが大きい場合、本実
施形態レベルシフト回路を用いることによって、それぞ
れのｎＭＯＳトランジスタの耐圧を大きくすることな
く、回路の信頼性を改善できる。
【００４６】
【発明の効果】以上説明したように、本発明のレベルシ
フト回路によれば、回路の状態変化時に生じる貫通電流
を低減でき、低消費電力化を実現できる。また、本発明
のレベルシフト回路によれば、回路を構成するトランジ
スタの耐圧を軽減することによって、トランジスタのゲ
ート絶縁膜の膜厚を低減でき、トランジスタの面積の増
加を防止できる。その結果、チップ面積の縮小、動作の
高速化及び回路信頼性の向上を実現できる。さらに、本
発明のレベルシフト回路によれば、トランジスタの耐圧
許容値に応じてバイアス電圧を任意に設定できるので、
設計の自由度を向上できる利点がある。
フト回路によれば、回路の状態変化時に生じる貫通電流
を低減でき、低消費電力化を実現できる。また、本発明
のレベルシフト回路によれば、回路を構成するトランジ
スタの耐圧を軽減することによって、トランジスタのゲ
ート絶縁膜の膜厚を低減でき、トランジスタの面積の増
加を防止できる。その結果、チップ面積の縮小、動作の
高速化及び回路信頼性の向上を実現できる。さらに、本
発明のレベルシフト回路によれば、トランジスタの耐圧
許容値に応じてバイアス電圧を任意に設定できるので、
設計の自由度を向上できる利点がある。
【図１】本発明に係るレベルシフト回路の第１の実施形
態を示す回路図である。
態を示す回路図である。
【図２】図１に示すレベルシフト回路の動作を示す波形
図である。
図である。
【図３】本発明に係るレベルシフト回路の第３の実施形
態を示す回路図である。
態を示す回路図である。
【図４】電源電圧ＶPP及びバイアス電圧ｋＶPPを発生す
る昇圧回路の一例を示す回路図である。
る昇圧回路の一例を示す回路図である。
【図５】本発明に係るレベルシフト回路の第３の実施形
態を示す回路図である。
態を示す回路図である。
【図６】本発明に係るレベルシフト回路の第４の実施形
態を示す回路図である。
態を示す回路図である。
【図７】本発明に係るレベルシフト回路の第５の実施形
態を示す回路図である。
態を示す回路図である。
【図８】本発明に係るレベルシフト回路の第６の実施形
態を示す回路図である。
態を示す回路図である。
【図９】従来のレベルシフト回路の一例を示す回路図で
ある。
ある。
【図１０】従来のレベルシフト回路の動作を示す波形図
である。
である。
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６…ｐＭＯＳトラン
ジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６…ｎＭＯ
Ｓトランジスタ、ＶCC…電源電圧、ＶPP…電源電圧
ＶPP、ＧＮＤ…接地電位。
ジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６…ｎＭＯ
Ｓトランジスタ、ＶCC…電源電圧、ＶPP…電源電圧
ＶPP、ＧＮＤ…接地電位。
Claims (13)
- 【請求項１】第１の振幅をもつ入力信号に応じて、上記
第１の振幅より大きい第２の振幅をもつ信号を出力する
レベルシフト回路であって、 電源電圧の供給線と出力端子との間に直列接続されてい
る第１と第２の第１導電型絶縁ゲート型電界効果トラン
ジスタと、 上記出力端子と基準電位との間に接続され、制御端子に
上記入力信号が印加される第１の第２導電型絶縁ゲート
型電界効果トランジスタと、 上記電源電圧の供給線と上記基準電位との間に直列接続
されている第３、第４の第１導電型絶縁ゲート型電界効
果トランジスタ、及び制御端子に上記入力信号の論理反
転信号が印加される第２の第２導電型絶縁ゲート型電界
効果トランジスタとを有し、 上記第１の第１導電型絶縁ゲート型電界効果トランジス
タの制御端子が上記第３と第４の第１導電型絶縁ゲート
型電界効果トランジスタの接続中点に接続され、上記第
３の第１導電型絶縁ゲート型電界効果トランジスタの制
御端子が上記第１と第２の第１導電型絶縁ゲート型電界
効果トランジスタの接続中点に接続され、 上記第２と第４の第１導電型絶縁ゲート型電界効果トラ
ンジスタの制御端子にバイアス電圧が印加されるレベル
シフト回路。 - 【請求項２】上記バイアス電圧は、上記電源電圧と上記
基準電位との間の任意の電圧に設定される請求項１記載
のレベルシフト回路。 - 【請求項３】上記バイアス電圧は、上記電源電圧と上記
基準電位との中間の電圧に設定される請求項１記載のレ
ベルシフト回路。 - 【請求項４】上記バイアス電圧は、整流素子とキャパシ
タにより構成された昇圧段を複数段直列接続して構成さ
れ、隣接する昇圧段の上記キャパシタに論理反転する第
１と第２のクロック信号が入力される昇圧回路の任意の
昇圧段から出力された昇圧電圧である請求項１記載のレ
ベルシフト回路。 - 【請求項５】第１の振幅をもつ入力信号に応じて、上記
第１の振幅より大きい第２の振幅をもつ信号を出力する
レベルシフト回路であって、 電源電圧の供給線と出力端子との間に直列接続されてい
る第１と第２の第１導電型絶縁ゲート型電界効果トラン
ジスタと、 上記出力端子と基準電位との間に直列接続されている第
１と第２の第２導電型絶縁ゲート型電界効果トランジス
タと、 上記電源電圧の供給線と上記基準電位との間に直列接続
されている第３と第４の第１導電型絶縁ゲート型電界効
果トランジスタ、及び第３と第４の第２導電型絶縁ゲー
ト型電界効果トランジスタとを有し、 上記第１の第１導電型絶縁ゲート型電界効果トランジス
タの制御端子が上記第３と第４の第１導電型絶縁ゲート
型電界効果トランジスタの接続中点に接続され、上記第
３の第１導電型絶縁ゲート型電界効果トランジスタの制
御端子が上記第１と第２の第１導電型絶縁ゲート型電界
効果トランジスタの接続中点に接続され、 上記第２と第４の第１導電型絶縁ゲート型電界効果トラ
ンジスタの制御端子に第１のバイアス電圧が印加され、 上記第１と第３の第２導電型絶縁ゲート型電界効果トラ
ンジスタの制御端子に第２のバイアス電圧が印加され、 上記第２の第２導電型絶縁ゲート型電界効果トランジス
タの制御端子に上記入力信号が印加され、上記第４の第
２導電型絶縁ゲート型電界効果トランジスタの制御端子
に上記入力信号の論理反転信号が印加されるレベルシフ
ト回路。 - 【請求項６】上記第１と第２のバイアス電圧は、上記電
源電圧と上記基準電位との間の任意の電圧に設定される
請求項５記載のレベルシフト回路。 - 【請求項７】上記第１のバイアス電圧は、上記電源電圧
と上記基準電位との中間の電圧に設定される請求項５記
載のレベルシフト回路。 - 【請求項８】上記第２のバイアス電圧は、上記電源電圧
と上記基準電位との中間の電圧に設定される請求項５記
載のレベルシフト回路。 - 【請求項９】上記バイアス電圧は、整流素子とキャパシ
タにより構成された昇圧段を複数段直列接続して構成さ
れ、隣接する昇圧段の上記キャパシタに論理反転する第
１と第２のクロック信号が入力される昇圧回路の任意の
昇圧段から出力された昇圧電圧である請求項５記載のレ
ベルシフト回路。 - 【請求項１０】上記第１と第２の第１導電型絶縁ゲート
型電界効果トランジスタの間に、制御端子に第３のバイ
アス電圧が印加される第５の第１導電型絶縁ゲート型電
界効果トランジスタが接続され、 上記第３と第４の第１導電型絶縁ゲート型電界効果トラ
ンジスタの間に、制御端子に上記第３のバイアス電圧が
印加される第６の第１導電型絶縁ゲート型電界効果トラ
ンジスタが接続されている請求項５記載のレベルシフト
回路。 - 【請求項１１】上記第３のバイアス電圧は、上記電源電
圧と、上記電源電圧と上記基準電位との中間電圧との間
の電圧に設定される請求項１０記載のレベルシフト回
路。 - 【請求項１２】上記第１と第２の第２導電型絶縁ゲート
型電界効果トランジスタの間に、制御端子に第４のバイ
アス電圧が印加される第５の第２導電型絶縁ゲート型電
界効果トランジスタが接続され、 上記第３と第４の第２導電型絶縁ゲート型電界効果トラ
ンジスタの間に、制御端子に上記第４のバイアス電圧が
印加される第６の第２導電型絶縁ゲート型電界効果トラ
ンジスタが接続されている請求項５記載のレベルシフト
回路。 - 【請求項１３】上記第４のバイアス電圧は、上記電源電
圧と上記基準電位との中間電圧と、上記基準電位との間
の電圧に設定される請求項１２記載のレベルシフト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27804399A JP2001102916A (ja) | 1999-09-30 | 1999-09-30 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27804399A JP2001102916A (ja) | 1999-09-30 | 1999-09-30 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102916A true JP2001102916A (ja) | 2001-04-13 |
Family
ID=17591861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27804399A Abandoned JP2001102916A (ja) | 1999-09-30 | 1999-09-30 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102916A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009526423A (ja) * | 2006-02-06 | 2009-07-16 | モサイド・テクノロジーズ・インコーポレーテッド | 電圧レベルシフト回路 |
| JP2010515200A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 可逆極性デコーダ回路および関連する方法 |
| JP2010232789A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器 |
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| US8610470B2 (en) | 2008-12-10 | 2013-12-17 | Seiko Epson Corporation | Inverter circuit |
| US9312857B2 (en) | 2014-03-13 | 2016-04-12 | Samsung Electronics Co., Ltd. | Semiconductor circuit |
| JP2018133607A (ja) * | 2017-02-13 | 2018-08-23 | エイブリック株式会社 | 信号選択回路及び半導体装置 |
| JP2019145979A (ja) * | 2018-02-20 | 2019-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1999
- 1999-09-30 JP JP27804399A patent/JP2001102916A/ja not_active Abandoned
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060224 |
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Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070621 |