JP2018133607A - 信号選択回路及び半導体装置 - Google Patents
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Abstract
Description
図5は、従来の信号選択回路500を示す回路図である。
信号選択回路500は、入力端子IAと入力端子IBから入力された入力信号を、クロック端子CLKに入力されたクロック信号によってスイッチ511〜スイッチ514を制御して、出力端子OAと出力端子OBに切替えて出力している(例えば特許文献1、図3、図4参照)。
図1は、本発明の実施形態の制御回路を備えた信号選択回路の回路図である。
本実施形態の信号選択回路100は、入力されたクロック信号を受けてスイッチを駆動する信号を生成する制御回路120と、入力信号を切替えて出力端子に出力する複数のスイッチ111〜114を備えている。
制御回路120は、反転器101、102、103と、NMOSトランジスタ104、105とを備える。
反転器101と反転器102は、正帰還ループを構成する正帰還回路である。正帰還回路は、駆動信号Φ、及びΦxの立上り立下りの動作を互いに高速にするように作用する。
従って、スイッチ111〜114は、立上り立下りの動作が高速な駆動信号Φ、及びΦxで駆動されるので、スイッチ111及び114とスイッチ112及び113が同時にオンする時間を排除することが可能である。
図2の制御回路120は、PMOSトランジス106、107と、NMOSトランジスタ104、105と、反転器103を備える。即ち、図2の制御回路120は、図1の制御回路120の反転器101、102をPMOSトランジス106、107で構成した。
図3の制御回路120は、PMOSトランジス108、109と、反転器101、102、103を備える。即ち、図3の制御回路120は、図1の制御回路120からNMOSトランジスタ104、105をPMOSトランジス108、109に変えた構成である。
図3の制御回路120は、反転器101と反転器102で正帰還ループを構成することは図1の制御回路120と同様であり、その効果も同様であることは明らかである。。
図4の制御回路120は、NMOSトランジスタ201,202と、PMOSトランジスタ108、109と、反転器103を備える。即ち、図4の制御回路120は、図3の制御回路120の反転器101、102をNMOSトランジスタ201,202で構成した。
なお、PMOSトランジスタ108、109は、NMOSトランジスタ201、202よりも高い駆動能力にすることにより、駆動信号Φと駆動信号Φxとがスイッチ111及び114とスイッチ112及び113を同時にオンの状態にすることより排除することが出来る。
本発明の信号選択回路は、ピークホールド回路やチョッピング方式のゼロドリフトアンプなどの信号選択回路に好適である。
120 制御回路
Φ、Φx 駆動信号
101、102、103 反転器
Claims (3)
- 第一入力端子と第一出力端子の間に設けられた第一スイッチと、
第二入力端子と第一出力端子の間に設けられた第二スイッチと、
第一入力端子と第二出力端子の間に設けられた第三スイッチと、
第二入力端子と第二出力端子の間に設けられた第四スイッチと、
クロック入力端子からクロック信号が入力され、前記第一スイッチと前記第四スイッチを制御する第一制御信号と前記第二スイッチと前記第三スイッチを制御する第二制御信号を出力する制御回路と、を備え、
前記制御回路は、前記クロック入力端子に接続された第一反転器と、前記第一反転器の両端に接続された正帰還回路を備えたことを特徴とする信号選択回路。 - 前記正帰還回路は、
ゲートが前記第一反転器の入力端子に接続された第一MOSトランジスタと、
ゲートが前記第一反転器の出力端子に接続された第二MOSトランジスタと、
入力端子が前記第一MOSトランジスタのドレインに接続され、出力端子が前記第二MOSトランジスタのドレインに接続された第二反転器と、
入力端子が前記第二MOSトランジスタのドレインに接続され、出力端子が前記第一MOSトランジスタのドレインに接続された第三反転器と、
を備えたことを特徴とする請求項1に記載の信号選択回路。 - 請求項1または2に記載の信号選択回路を備えた半導体装置。
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