JP2018133607A - 信号選択回路及び半導体装置 - Google Patents
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Abstract
【課題】立上り立下りの動作が高速な駆動信号を生成することが可能な制御回路を備えた信号選択回路を提供する。【解決手段】信号選択回路１００において、クロック端子ＣＬＫに入力されるクロック信号がハイレベルになると、ＮＭＯＳトランジスタ１０４がオンするので、駆動信号Φｘはロウに変化しようとする。このとき、反転器１０１の入力端子もロウに変化しようとするため、反転器１０１の出力端子の駆動信号Φは、ハイに変化しようとする。そして、反転器１０２の入力端子もハイに変化しようとするので、反転器１０２の出力端子、即ち駆動信号Φｘは更にロウに変化しようとする。【選択図】図１
Description
本発明は、スイッチ部を駆動する制御装置を備えた信号選択回路及び半導体装置に関する。
ピークホールド回路やチョッピング方式のゼロドリフトアンプでは、入力信号を切替えて出力端子に出力する信号選択回路が使われている。
図５は、従来の信号選択回路５００を示す回路図である。
信号選択回路５００は、入力端子ＩＡと入力端子ＩＢから入力された入力信号を、クロック端子ＣＬＫに入力されたクロック信号によってスイッチ５１１〜スイッチ５１４を制御して、出力端子ＯＡと出力端子ＯＢに切替えて出力している（例えば特許文献１、図３、図４参照）。
図５は、従来の信号選択回路５００を示す回路図である。
信号選択回路５００は、入力端子ＩＡと入力端子ＩＢから入力された入力信号を、クロック端子ＣＬＫに入力されたクロック信号によってスイッチ５１１〜スイッチ５１４を制御して、出力端子ＯＡと出力端子ＯＢに切替えて出力している（例えば特許文献１、図３、図４参照）。
例えば、クロック端子ＣＬＫがローレベルの時には、スイッチ５１１、５１４がオンしてスイッチ５１２、５１３がオフするので、出力端子ＯＡには入力端子ＩＡの信号が出力され、出力端子ＯＢには入力端子ＩＢの信号が出力される。クロック端子ＣＬＫがハイレベルの時には、スイッチ５１１、５１４がオフしてスイッチ５１２、５１３がオンするので、出力端子ＯＡには入力端子ＩＢの信号が出力され、出力端子ＯＢには入力端子ＩＡの信号が出力される。
しかしながら、従来の信号選択回路５００において、クロック信号で駆動されるスイッチ５１１、５１４と、クロック信号を反転器５０３で反転した駆動信号Φｘで駆動されるスイッチ５１２、５１３は、クロック信号の立ち上り、立ち下りが緩やかであると、短時間だが両方同時にオンになってしまうという課題がある。
本発明は、上記課題を解消するために成されたものであり、簡便な回路を追加するだけで、信号を選択する切替えスイッチが同時にオンする時間を排除することが可能な信号選択回路を提供するものである。
上記課題を解決するために、本発明の信号選択回路は、第一入力端子と第一出力端子の間に設けられた第一スイッチと、第二入力端子と第一出力端子の間に設けられた第二スイッチと、第一入力端子と第二出力端子の間に設けられた第三スイッチと、第二入力端子と第二出力端子の間に設けられた第四スイッチと、クロック入力端子からクロック信号が入力され第一スイッチと第四スイッチを制御する第一制御信号と第二スイッチと第三スイッチを制御する第二制御信号を出力する制御回路と、を備え、制御回路はクロック入力端子に接続された第一反転器と、第一反転器の両端に接続された正帰還回路を備えたことを特徴とする。
本発明の、信号選択回路によれば、正帰還回路を備えた制御回路により生成される駆動信号は立上り立下りが高速になるため、信号選択回路のスイッチが同時にオンする時間を排除することが可能である。従って、出力信号の品質が良い信号選択回路を提供することが可能となる。
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
図１は、本発明の実施形態の制御回路を備えた信号選択回路の回路図である。
本実施形態の信号選択回路１００は、入力されたクロック信号を受けてスイッチを駆動する信号を生成する制御回路１２０と、入力信号を切替えて出力端子に出力する複数のスイッチ１１１〜１１４を備えている。
制御回路１２０は、反転器１０１、１０２、１０３と、ＮＭＯＳトランジスタ１０４、１０５とを備える。
図１は、本発明の実施形態の制御回路を備えた信号選択回路の回路図である。
本実施形態の信号選択回路１００は、入力されたクロック信号を受けてスイッチを駆動する信号を生成する制御回路１２０と、入力信号を切替えて出力端子に出力する複数のスイッチ１１１〜１１４を備えている。
制御回路１２０は、反転器１０１、１０２、１０３と、ＮＭＯＳトランジスタ１０４、１０５とを備える。
反転器１０３は、入力がクロック端子ＣＬＫに接続され、出力端子がＮＭＯＳトランジスタ１０５のゲートに接続される。反転器１０１、１０２は、互いに入力端子と出力端子が接続される。ＮＭＯＳトランジスタ１０４は、ゲートがクロック端子ＣＬＫに接続され、ドレインが反転器１０１の入力端子に接続され、ソースが接地端子ＶＳＳに接続される。ＮＭＯＳトランジスタ１０５は、ドレインが反転器１０２の入力端子に接続され、ソースが接地端子ＶＳＳに接続される。反転器１０１は、出力端子から駆動信号Φを出力する。反転器１０２は、出力端子から駆動信号Φｘを出力する。
スイッチ１１１は、入力端子ＩＡと出力端子ＯＡの間に接続され、駆動信号Φによって制御される。スイッチ１１２は、入力端子ＩＢと出力端子ＯＡの間に接続され、駆動信号Φｘによって制御される。スイッチ１１３は、入力端子ＩＡと出力端子ＯＢの間に接続され、駆動信号Φｘによって制御される。スイッチ１１４は、入力端子ＩＢと出力端子ＯＢの間に接続され、駆動信号Φによって制御される。
反転器１０１と反転器１０２は、正帰還ループを構成する正帰還回路である。正帰還回路は、駆動信号Φ、及びΦｘの立上り立下りの動作を互いに高速にするように作用する。
反転器１０１と反転器１０２は、正帰還ループを構成する正帰還回路である。正帰還回路は、駆動信号Φ、及びΦｘの立上り立下りの動作を互いに高速にするように作用する。
クロック端子ＣＬＫに入力されるクロック信号がハイレベルになると、ＮＭＯＳトランジスタ１０４がオン制御されるので、駆動信号Φｘはロウに変化しようとする。このとき、反転器１０１の入力端子がロウに変化しようとするため、反転器１０１の出力端子、即ち駆動信号Φはハイに変化しようとする。そして、反転器１０２の入力端子もハイに変化しようとするので、反転器１０２の出力端子、即ち駆動信号Φｘは更にロウに変化しようとする。
クロック信号がローレベルになると、ＮＭＯＳトランジスタ１０５がオン制御されるので、駆動信号Φはロウに変化しようとする。このとき、反転器１０２の入力端子がロウに変化しようとするため、反転器１０２の出力端子、即ち駆動信号Φｘはハイに変化しようとする。そして、反転器１０１の入力端子もハイに変化しようとするので、反転器１０１の出力端子、即ち駆動信号Φは益々ロウに変化しようとする。
以上のような反転器１０１、及び１０２で構成した正帰還回路によって、制御回路１２０は、立上り立下りの動作が高速な駆動信号Φ、及びΦｘを生成することができる。
従って、スイッチ１１１〜１１４は、立上り立下りの動作が高速な駆動信号Φ、及びΦｘで駆動されるので、スイッチ１１１及び１１４とスイッチ１１２及び１１３が同時にオンする時間を排除することが可能である。
従って、スイッチ１１１〜１１４は、立上り立下りの動作が高速な駆動信号Φ、及びΦｘで駆動されるので、スイッチ１１１及び１１４とスイッチ１１２及び１１３が同時にオンする時間を排除することが可能である。
以上説明したように、本実施形態の制御回路を備えた信号選択回路によれば、正帰還回路を備えた制御回路により生成される駆動信号は立上り立下りの動作が高速になるため、スイッチが同時にオンする時間を排除することが可能である。従って、出力信号の品質が良い信号選択回路を提供することが可能となる。
図２は、本実施形態の制御回路の他の例を示す回路図である。
図２の制御回路１２０は、ＰＭＯＳトランジス１０６、１０７と、ＮＭＯＳトランジスタ１０４、１０５と、反転器１０３を備える。即ち、図２の制御回路１２０は、図１の制御回路１２０の反転器１０１、１０２をＰＭＯＳトランジス１０６、１０７で構成した。
図２の制御回路１２０は、ＰＭＯＳトランジス１０６、１０７と、ＮＭＯＳトランジスタ１０４、１０５と、反転器１０３を備える。即ち、図２の制御回路１２０は、図１の制御回路１２０の反転器１０１、１０２をＰＭＯＳトランジス１０６、１０７で構成した。
ＰＭＯＳトランジスタ１０６は、ゲートがＮＭＯＳトランジスタ１０４のドレインに接続され、ドレインがＮＭＯＳトランジスタ１０５のソースに接続され、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタ１０７は、ゲートがＮＭＯＳトランジスタ１０５のドレインに接続され、ドレインがＮＭＯＳトランジスタ１０４のソースに接続され、ソースが電源端子ＶＤＤに接続される。
図２の制御回路１２０は、ＰＭＯＳトランジス１０６及び１０７が正帰還ループを構成する正帰還回路である。従って、図１の制御回路１２０と同様の効果を奏することは明らかである。
なお、ＮＭＯＳトランジスタ１０４、１０５は、ＰＭＯＳトランジスタ１０６、１０７よりも高い駆動能力にすることにより、駆動信号Φと駆動信号Φｘとがスイッチ１１１及び１１４とスイッチ１１２及び１１３を同時にオンの状態にすることをより排除することが出来る。
図３は、本実施形態の制御回路の他の例を示す回路図である。
図３の制御回路１２０は、ＰＭＯＳトランジス１０８、１０９と、反転器１０１、１０２、１０３を備える。即ち、図３の制御回路１２０は、図１の制御回路１２０からＮＭＯＳトランジスタ１０４、１０５をＰＭＯＳトランジス１０８、１０９に変えた構成である。
図３の制御回路１２０は、ＰＭＯＳトランジス１０８、１０９と、反転器１０１、１０２、１０３を備える。即ち、図３の制御回路１２０は、図１の制御回路１２０からＮＭＯＳトランジスタ１０４、１０５をＰＭＯＳトランジス１０８、１０９に変えた構成である。
ＰＭＯＳトランジスタ１０８は、ゲートがクロック端子ＣＬＫに接続され、ドレインが反転器１０１の入力端子と反転器１０２の出力端子が接続され、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタ１０９は、ゲートが反転器１０３の出力端子に接続され、ドレインが反転器１０１の出力端子と反転器１０２の入力端子が接続され、ソースが電源端子ＶＤＤに接続される。
図３の制御回路１２０は、反転器１０１と反転器１０２で正帰還ループを構成することは図１の制御回路１２０と同様であり、その効果も同様であることは明らかである。。
図３の制御回路１２０は、反転器１０１と反転器１０２で正帰還ループを構成することは図１の制御回路１２０と同様であり、その効果も同様であることは明らかである。。
図４は、本実施形態の制御回路の他の例を示す回路図である。
図４の制御回路１２０は、ＮＭＯＳトランジスタ２０１，２０２と、ＰＭＯＳトランジスタ１０８、１０９と、反転器１０３を備える。即ち、図４の制御回路１２０は、図３の制御回路１２０の反転器１０１、１０２をＮＭＯＳトランジスタ２０１，２０２で構成した。
図４の制御回路１２０は、ＮＭＯＳトランジスタ２０１，２０２と、ＰＭＯＳトランジスタ１０８、１０９と、反転器１０３を備える。即ち、図４の制御回路１２０は、図３の制御回路１２０の反転器１０１、１０２をＮＭＯＳトランジスタ２０１，２０２で構成した。
ＰＭＯＳトランジスタ１０８は、ゲートがクロック端子ＣＬＫに接続され、ドレインがＮＭＯＳトランジスタ２０２のドレインとＮＭＯＳトランジスタ２０１のゲートに接続され、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタ１０９は、ゲートが反転器１０３の出力端子に接続され、ドレインがＮＭＯＳトランジスタ２０２のゲートとＮＭＯＳトランジスタ２０１のドレインに接続され、ソースが電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタ２０１、２０２は、ソースが接地端子ＶＳＳに接続される。
図４の制御回路１２０は、ＮＭＯＳトランジスタ２０１及び２０２が正帰還ループを構成する。従って、図１の制御回路１２０と同様の効果を奏することは明らかである。
なお、ＰＭＯＳトランジスタ１０８、１０９は、ＮＭＯＳトランジスタ２０１、２０２よりも高い駆動能力にすることにより、駆動信号Φと駆動信号Φｘとがスイッチ１１１及び１１４とスイッチ１１２及び１１３を同時にオンの状態にすることより排除することが出来る。
なお、ＰＭＯＳトランジスタ１０８、１０９は、ＮＭＯＳトランジスタ２０１、２０２よりも高い駆動能力にすることにより、駆動信号Φと駆動信号Φｘとがスイッチ１１１及び１１４とスイッチ１１２及び１１３を同時にオンの状態にすることより排除することが出来る。
以上説明したように、本発明の制御回路を備えた信号選択回路によれば、正帰還回路を備えた制御回路により生成される駆動信号は立上り立下りの動作が高速になるため、スイッチが同時にオンする時間を排除することが可能である。従って、出力信号の品質が良い信号選択回路を提供することが可能となる。
なお、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
本発明の信号選択回路は、ピークホールド回路やチョッピング方式のゼロドリフトアンプなどの信号選択回路に好適である。
本発明の信号選択回路は、ピークホールド回路やチョッピング方式のゼロドリフトアンプなどの信号選択回路に好適である。
１００ 信号選択回路
１２０ 制御回路
Φ、Φｘ 駆動信号
１０１、１０２、１０３ 反転器
１２０ 制御回路
Φ、Φｘ 駆動信号
１０１、１０２、１０３ 反転器
Claims (3)
- 第一入力端子と第一出力端子の間に設けられた第一スイッチと、
第二入力端子と第一出力端子の間に設けられた第二スイッチと、
第一入力端子と第二出力端子の間に設けられた第三スイッチと、
第二入力端子と第二出力端子の間に設けられた第四スイッチと、
クロック入力端子からクロック信号が入力され、前記第一スイッチと前記第四スイッチを制御する第一制御信号と前記第二スイッチと前記第三スイッチを制御する第二制御信号を出力する制御回路と、を備え、
前記制御回路は、前記クロック入力端子に接続された第一反転器と、前記第一反転器の両端に接続された正帰還回路を備えたことを特徴とする信号選択回路。 - 前記正帰還回路は、
ゲートが前記第一反転器の入力端子に接続された第一ＭＯＳトランジスタと、
ゲートが前記第一反転器の出力端子に接続された第二ＭＯＳトランジスタと、
入力端子が前記第一ＭＯＳトランジスタのドレインに接続され、出力端子が前記第二ＭＯＳトランジスタのドレインに接続された第二反転器と、
入力端子が前記第二ＭＯＳトランジスタのドレインに接続され、出力端子が前記第一ＭＯＳトランジスタのドレインに接続された第三反転器と、
を備えたことを特徴とする請求項１に記載の信号選択回路。 - 請求項１または２に記載の信号選択回路を備えた半導体装置。
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