JPH06209256A - レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム - Google Patents
レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステムInfo
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- JPH06209256A JPH06209256A JP5003267A JP326793A JPH06209256A JP H06209256 A JPH06209256 A JP H06209256A JP 5003267 A JP5003267 A JP 5003267A JP 326793 A JP326793 A JP 326793A JP H06209256 A JPH06209256 A JP H06209256A
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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Abstract
(57)【要約】
【目的】 この発明は、５Ｖを１Ｖ〜７Ｖまで、１Ｖ〜
７Ｖを５Ｖまで変換できるレベル変換回路を提供するこ
とを目的とする。 【構成】 それぞれソースが第１の電位Ｖ１に接続され
た第１及び第２のＰチャネルトランジスタ４及び５が互
いに同じβ値を有し、それぞれドレインが第１及び第２
のＰチャネルトランジスタ４及び５のドレインに接続さ
れると共にソースが接地された第１及び第２のＮチャネ
ルトランジスタ６及び７が互いに同じ値で且つ第１及び
第２のＰチャネルトランジスタ４及び５のβ値の５０倍
以上のβ値を有し、第１及び第２のＰチャネルトランジ
スタ４及び５のβ値は第１の電位Ｖ１が１Ｖまで低下し
ても第３のインバータをドライブできるような値に設定
される。
７Ｖを５Ｖまで変換できるレベル変換回路を提供するこ
とを目的とする。 【構成】 それぞれソースが第１の電位Ｖ１に接続され
た第１及び第２のＰチャネルトランジスタ４及び５が互
いに同じβ値を有し、それぞれドレインが第１及び第２
のＰチャネルトランジスタ４及び５のドレインに接続さ
れると共にソースが接地された第１及び第２のＮチャネ
ルトランジスタ６及び７が互いに同じ値で且つ第１及び
第２のＰチャネルトランジスタ４及び５のβ値の５０倍
以上のβ値を有し、第１及び第２のＰチャネルトランジ
スタ４及び５のβ値は第１の電位Ｖ１が１Ｖまで低下し
ても第３のインバータをドライブできるような値に設定
される。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タのアプリケーション開発等に使用するプログラム開発
用のエミュレータ用マイクロコンピュータ及びピギーバ
ックマイクロコンピュータ、これらのマイクロコンピュ
ータに内蔵されるレベル変換回路、これらのマイクロコ
ンピュータを用いたＬＳＩテストシステム及びエミュレ
ートシステムに関するものである。
タのアプリケーション開発等に使用するプログラム開発
用のエミュレータ用マイクロコンピュータ及びピギーバ
ックマイクロコンピュータ、これらのマイクロコンピュ
ータに内蔵されるレベル変換回路、これらのマイクロコ
ンピュータを用いたＬＳＩテストシステム及びエミュレ
ートシステムに関するものである。
【０００２】
【従来の技術】近年、消費電流を低下させたり、電池に
よる動作を可能にするため、集積回路の低電源電圧化が
進められている。マイクロコンピュータにおいても、電
池１ケ（１．５Ｖ）で動作可能なものが商品化されてい
る。また、一般にマイクロコンピュータはプログラムを
内蔵するので、通常使用する量産用マイクロコンピュー
タとは別に、プログラムを開発するためのエミュレータ
用マイクロコンピュータあるいはピギーバック用マイク
ロコンピュータが別途開発される。
よる動作を可能にするため、集積回路の低電源電圧化が
進められている。マイクロコンピュータにおいても、電
池１ケ（１．５Ｖ）で動作可能なものが商品化されてい
る。また、一般にマイクロコンピュータはプログラムを
内蔵するので、通常使用する量産用マイクロコンピュー
タとは別に、プログラムを開発するためのエミュレータ
用マイクロコンピュータあるいはピギーバック用マイク
ロコンピュータが別途開発される。
【０００３】しかし、エミュレータ用マイクロコンピュ
ータを動作させるエミュレータ装置本体やピギーバック
用マイクロコンピュータに搭載されるＥＰＲＯＭは、通
常５Ｖの電源電圧で動作するため、このＥＰＲＯＭに５
Ｖより低い低電源電圧のマイクロコンピュータとを接続
する場合には電源電圧を変換するレベル変換回路が必要
となる。
ータを動作させるエミュレータ装置本体やピギーバック
用マイクロコンピュータに搭載されるＥＰＲＯＭは、通
常５Ｖの電源電圧で動作するため、このＥＰＲＯＭに５
Ｖより低い低電源電圧のマイクロコンピュータとを接続
する場合には電源電圧を変換するレベル変換回路が必要
となる。
【０００４】ここで、レベル変換回路について説明す
る。まず、レベル変換回路を用いない場合の問題を図１
９で簡単に説明する。図１９は相補型ＭＯＳ集積回路を
示す回路図である。ＮチャネルＭＯＳＦＥＴ１２２及び
１２４のソースは０電位である負極に接続されている。
ＰチャネルＭＯＳＦＥＴ１２１のソースは電位Ｅ１であ
る第１の正極に接続され、ＰチャネルＭＯＳＦＥＴ１２
３のソースは電位Ｅ２である第２の正極に接続されてい
る。ここで、Ｅ１＜Ｅ２とする。
る。まず、レベル変換回路を用いない場合の問題を図１
９で簡単に説明する。図１９は相補型ＭＯＳ集積回路を
示す回路図である。ＮチャネルＭＯＳＦＥＴ１２２及び
１２４のソースは０電位である負極に接続されている。
ＰチャネルＭＯＳＦＥＴ１２１のソースは電位Ｅ１であ
る第１の正極に接続され、ＰチャネルＭＯＳＦＥＴ１２
３のソースは電位Ｅ２である第２の正極に接続されてい
る。ここで、Ｅ１＜Ｅ２とする。
【０００５】入力信号１２５はＭＯＳＦＥＴ１２１及び
１２２からなるインバータ回路を駆動して反転入力信号
１２６となり、ＭＯＳＦＥＴ１２３及び１２４からなる
インバータ回路のゲートに入力する。以上の回路で出力
端子１２７は０〜Ｅ２の間の電位をとるが、出力端子１
２７の電位を０にする場合にはＭＯＳＦＥＴ１２４をオ
ン状態とすると共にＭＯＳＦＥＴ１２３をオフ状態とす
る必要がある。このため、反転入力信号１２６の電位は
高い方が動作が安定するが、実際には反転入力信号１２
６の電位は０〜Ｅ１の間しかとれない。この反転入力信
号１２６の電位をＥ１とした場合でも、ＭＯＳＦＥＴ１
２３のスレッシユホールド電圧ＶTHとの間にＥ２−Ｅ１
＞ＶTHの関係が成りたつとＭＯＳＦＥＴ１２３はオフ状
態になることができない。この場合、出力端子１２７を
０電位にすることができないばかりでなく、ＭＯＳＦＥ
Ｔ１２３及び１２４を通して電位Ｅ２の第２の正極から
電位０の負極へ貫通電流が流れてしまう。つまり正常な
動作が必ずしも保証できないと共に低消費電流という相
補型ＭＯＳ集積回路の一つの長所を大きく損なってしま
う。
１２２からなるインバータ回路を駆動して反転入力信号
１２６となり、ＭＯＳＦＥＴ１２３及び１２４からなる
インバータ回路のゲートに入力する。以上の回路で出力
端子１２７は０〜Ｅ２の間の電位をとるが、出力端子１
２７の電位を０にする場合にはＭＯＳＦＥＴ１２４をオ
ン状態とすると共にＭＯＳＦＥＴ１２３をオフ状態とす
る必要がある。このため、反転入力信号１２６の電位は
高い方が動作が安定するが、実際には反転入力信号１２
６の電位は０〜Ｅ１の間しかとれない。この反転入力信
号１２６の電位をＥ１とした場合でも、ＭＯＳＦＥＴ１
２３のスレッシユホールド電圧ＶTHとの間にＥ２−Ｅ１
＞ＶTHの関係が成りたつとＭＯＳＦＥＴ１２３はオフ状
態になることができない。この場合、出力端子１２７を
０電位にすることができないばかりでなく、ＭＯＳＦＥ
Ｔ１２３及び１２４を通して電位Ｅ２の第２の正極から
電位０の負極へ貫通電流が流れてしまう。つまり正常な
動作が必ずしも保証できないと共に低消費電流という相
補型ＭＯＳ集積回路の一つの長所を大きく損なってしま
う。
【０００６】レベル変換回路は以上の様な問題点を解消
するための回路であり、図２０にＰチャネルＭＯＳＦＥ
Ｔ及びＮチャネルＭＯＳＦＥＴを用いた最も基本的な相
補型のレベル変換回路を示す。図２０において、Ｎチャ
ネルＭＯＳＦＥＴ２１、２３及び２５の各ソースは０電
位である負極に接続されている。ＰチャネルＭＯＳＦＥ
Ｔ２０のソースは電位Ｅ１である第１の正極に接続さ
れ、ＰチャネルＭＯＳＦＥＴ２２及び２４のソースは電
位Ｅ２である第２の正極に接続されている。また、端子
２０１より信号は入力し、信号２０２は信号２０１を反
転した信号である。ここで信号２０１及び２０２は０〜
Ｅ１の間の電位で動作する。信号２０３はレベル変換回
路としての出力信号であり、信号２０４は信号２０３を
反転した信号である。
するための回路であり、図２０にＰチャネルＭＯＳＦＥ
Ｔ及びＮチャネルＭＯＳＦＥＴを用いた最も基本的な相
補型のレベル変換回路を示す。図２０において、Ｎチャ
ネルＭＯＳＦＥＴ２１、２３及び２５の各ソースは０電
位である負極に接続されている。ＰチャネルＭＯＳＦＥ
Ｔ２０のソースは電位Ｅ１である第１の正極に接続さ
れ、ＰチャネルＭＯＳＦＥＴ２２及び２４のソースは電
位Ｅ２である第２の正極に接続されている。また、端子
２０１より信号は入力し、信号２０２は信号２０１を反
転した信号である。ここで信号２０１及び２０２は０〜
Ｅ１の間の電位で動作する。信号２０３はレベル変換回
路としての出力信号であり、信号２０４は信号２０３を
反転した信号である。
【０００７】ここで信号２０３及び信号２０４は０〜Ｅ
２の間の電位で動作する。さて、信号２０１が０電位
（ローレベル）の時、信号２０２はＥ１電位、信号２０
３は０電位、信号２０４はＥ２電位となり、ＭＯＳＦＥ
Ｔ２０、２２及び２５はオン状態、ＭＯＳＦＥＴ２１、
２３及び２４はオフ状態となる。一方、信号２０１がＥ
１電位（ハイレベル）になると、ＭＯＳＦＥＴ２３がオ
ン状態に変わって信号２０４は０電位に向うと共に信号
２０２は０電位となってＭＯＳＦＥＴ２５をオフ状態と
する。
２の間の電位で動作する。さて、信号２０１が０電位
（ローレベル）の時、信号２０２はＥ１電位、信号２０
３は０電位、信号２０４はＥ２電位となり、ＭＯＳＦＥ
Ｔ２０、２２及び２５はオン状態、ＭＯＳＦＥＴ２１、
２３及び２４はオフ状態となる。一方、信号２０１がＥ
１電位（ハイレベル）になると、ＭＯＳＦＥＴ２３がオ
ン状態に変わって信号２０４は０電位に向うと共に信号
２０２は０電位となってＭＯＳＦＥＴ２５をオフ状態と
する。
【０００８】すなわち、ＭＯＳＦＥＴ２５はオフ状態
に、ＭＯＳＦＥＴ２３はオン状態になるので、ＭＯＳＦ
ＥＴ２２はオフ状態の方向へ、ＭＯＳＦＥＴ２４はオン
状態の方向へそれぞれ向う。このため、信号２０３はＥ
２電位へ、信号２０４は０電位へと向うので、ＭＯＳＦ
ＥＴ２２は更にオフ状態の方向へ、ＭＯＳＦＥＴ２４は
オン状態の方向へと加速される。そして、信号２０１が
Ｅ１電位、信号２０２は０電位、信号２０３はＥ２電
位、信号２０４は０電位に、ＭＯＳＦＥＴ２０、２２及
び２５はオフ状態に、ＭＯＳＦＥＴ２１、２３及び２４
はオン状態に落ち着く。
に、ＭＯＳＦＥＴ２３はオン状態になるので、ＭＯＳＦ
ＥＴ２２はオフ状態の方向へ、ＭＯＳＦＥＴ２４はオン
状態の方向へそれぞれ向う。このため、信号２０３はＥ
２電位へ、信号２０４は０電位へと向うので、ＭＯＳＦ
ＥＴ２２は更にオフ状態の方向へ、ＭＯＳＦＥＴ２４は
オン状態の方向へと加速される。そして、信号２０１が
Ｅ１電位、信号２０２は０電位、信号２０３はＥ２電
位、信号２０４は０電位に、ＭＯＳＦＥＴ２０、２２及
び２５はオフ状態に、ＭＯＳＦＥＴ２１、２３及び２４
はオン状態に落ち着く。
【０００９】ここで、信号２０１が再び０電位に変る
と、ＭＯＳＦＥＴ２３はオフ状態となり、信号２０２は
Ｅ１電位となってＭＯＳＦＥＴ２５をオンさせる。この
ため、信号２０３は０電位に向う。ＭＯＳＦＥＴ２３は
オフ状態に、ＭＯＳＦＥＴ２５はオン状態になるので、
ＭＯＳＦＥＴ２２はオン状態の方向へ、ＭＯＳＦＥＴ２
４はオフ状態の方向へ向い、それによって信号２０３は
さらに０電位の方向へ、信号２０４はＥ２電位に向う。
その結果、ＭＯＳＦＥＴ２２はさらにオン状態の方向
へ、ＭＯＳＦＥＴ２４はオフ状態の方向へと加速され、
ついに信号２０１が０電位、信号２０２はＥ１電位、信
号２０３は０電位、信号２０４はＥ２電位に、ＭＯＳＦ
ＥＴ２０、２２及び２５はオン状態に、ＭＯＳＦＥＴ２
１、２３及び２４はオフ状態にそれぞれ落ち着く。
と、ＭＯＳＦＥＴ２３はオフ状態となり、信号２０２は
Ｅ１電位となってＭＯＳＦＥＴ２５をオンさせる。この
ため、信号２０３は０電位に向う。ＭＯＳＦＥＴ２３は
オフ状態に、ＭＯＳＦＥＴ２５はオン状態になるので、
ＭＯＳＦＥＴ２２はオン状態の方向へ、ＭＯＳＦＥＴ２
４はオフ状態の方向へ向い、それによって信号２０３は
さらに０電位の方向へ、信号２０４はＥ２電位に向う。
その結果、ＭＯＳＦＥＴ２２はさらにオン状態の方向
へ、ＭＯＳＦＥＴ２４はオフ状態の方向へと加速され、
ついに信号２０１が０電位、信号２０２はＥ１電位、信
号２０３は０電位、信号２０４はＥ２電位に、ＭＯＳＦ
ＥＴ２０、２２及び２５はオン状態に、ＭＯＳＦＥＴ２
１、２３及び２４はオフ状態にそれぞれ落ち着く。
【００１０】以上の回路動作が円滑に行なわれるのは、
ソース電位が０のＮチャネルＭＯＳＦＥＴ２１、２３及
び２５が０〜Ｅ１の電位でゲートを制御され、ソース電
位がＥ１電位のＰチャネルＭＯＳＦＥＴ２０が０〜Ｅ１
の電位でゲートを制御され、ソース電位がＥ２電位のＰ
チャネルＭＯＳＦＥＴ２２及び２４が０〜Ｅ２の電位で
ゲートを制御されるからである。特に、図２０の回路が
図１９の回路に比較して正常に動作する理由はＭＯＳＦ
ＥＴ２２及び２４のゲート電位が０〜Ｅ２で制御される
回路構成になった為である。すなわち、各ＭＯＳＦＥＴ
にそれぞれ完全にオン／オフするために必要なゲート電
位が供給されるからである。
ソース電位が０のＮチャネルＭＯＳＦＥＴ２１、２３及
び２５が０〜Ｅ１の電位でゲートを制御され、ソース電
位がＥ１電位のＰチャネルＭＯＳＦＥＴ２０が０〜Ｅ１
の電位でゲートを制御され、ソース電位がＥ２電位のＰ
チャネルＭＯＳＦＥＴ２２及び２４が０〜Ｅ２の電位で
ゲートを制御されるからである。特に、図２０の回路が
図１９の回路に比較して正常に動作する理由はＭＯＳＦ
ＥＴ２２及び２４のゲート電位が０〜Ｅ２で制御される
回路構成になった為である。すなわち、各ＭＯＳＦＥＴ
にそれぞれ完全にオン／オフするために必要なゲート電
位が供給されるからである。
【００１１】次に、従来のエミュレータ用マイクロコン
ピュータ及びエミュレートシステムについて説明する。
図２１はレベル変換回路を使用しない場合のエミュレー
トシステムの構成図である。
ピュータ及びエミュレートシステムについて説明する。
図２１はレベル変換回路を使用しない場合のエミュレー
トシステムの構成図である。
【００１２】図２１において、１４１はエミュレータ用
マイクロコンピュータ、１４２はエミュレータ用マイク
ロコンピュータ１４１の制御を行うエミュレータ装置、
１４３はマイクロコンピュータを応用して所望の機能を
実現するためのターゲットシステムである。このターゲ
ットシステム１４３は、エミュレータ用マイクロコンピ
ュータ１４１の端子を接続できるようになっており、エ
ミュレートシステムでのデバッグ作業の終了後はエミュ
レータ用マイクロコンピュータ１４１の代わりにピギー
バッグ用マイクロコンピュータ又は量産用のマイクロコ
ンピュータが接続される。１４４はエミュレータ用マイ
クロコンピュータ１４１を接続するためにエミュレータ
装置１４２内に設けられた接続インターフェースであ
り、１４０１は例えば５Ｖの電源を示している。また、
１４０２はエミュレータ装置１４２がエミュレータ用マ
イクロコンピュータ１４１を動作させるのに必要な信号
ラインで、アドレス信号ライン、データ信号ライン、制
御バスなどを含んでいる。１４０３はターゲットシステ
ム１４３とエミュレータ用マイクロコンピュータ１４１
とを接続させる信号ラインである。
マイクロコンピュータ、１４２はエミュレータ用マイク
ロコンピュータ１４１の制御を行うエミュレータ装置、
１４３はマイクロコンピュータを応用して所望の機能を
実現するためのターゲットシステムである。このターゲ
ットシステム１４３は、エミュレータ用マイクロコンピ
ュータ１４１の端子を接続できるようになっており、エ
ミュレートシステムでのデバッグ作業の終了後はエミュ
レータ用マイクロコンピュータ１４１の代わりにピギー
バッグ用マイクロコンピュータ又は量産用のマイクロコ
ンピュータが接続される。１４４はエミュレータ用マイ
クロコンピュータ１４１を接続するためにエミュレータ
装置１４２内に設けられた接続インターフェースであ
り、１４０１は例えば５Ｖの電源を示している。また、
１４０２はエミュレータ装置１４２がエミュレータ用マ
イクロコンピュータ１４１を動作させるのに必要な信号
ラインで、アドレス信号ライン、データ信号ライン、制
御バスなどを含んでいる。１４０３はターゲットシステ
ム１４３とエミュレータ用マイクロコンピュータ１４１
とを接続させる信号ラインである。
【００１３】次に動作について説明する。エミュレータ
用マイクロコンピュータ１４１が動作するためのプログ
ラムはエミュレータ装置１４２に内蔵されている。この
プログラムの受け渡しやマイクロコンピュータ１４１か
らのデータの受け取りは信号ライン１４０２を介して行
う。そして、マイクロコンピュータ１４１が動作するこ
とによりマイクロコンピュータ１４１の端子から入出力
される信号により、ターゲットシステム１４３が動作す
る。マイクロコンピュータ１４１の端子から入出力され
る信号やマイクロコンピュータ１４１が動作するのに必
要な電源クロック信号、リセット信号等はターゲットシ
ステム１４３から信号ライン１４０３を通じてマイクロ
コンピュータ１４１に供給される。エミュレータ装置１
４２はデバッグ作業を行うのに必要な機能を備えてお
り、簡単にプログラムの変更や動作確認を行なうことが
でき、このエミュレータ装置１４２でデバッグ作業を行
った後に量産マイクロコンピュータに内蔵するプログラ
ムが製作される。図２２にこのようなエミュレータ用マ
イクロコンピュータを用いたエミュレートシステムのイ
メージ図を示す。エミュレータ装置本体１５１にポッド
回路１５２を介してエミュレータ用マイクロコンピュー
タ１５３が接続されており、このエミュレータ用マイク
ロコンピュータ１５３がターゲットシステム１５４のＩ
Ｃソケット等に接続される。
用マイクロコンピュータ１４１が動作するためのプログ
ラムはエミュレータ装置１４２に内蔵されている。この
プログラムの受け渡しやマイクロコンピュータ１４１か
らのデータの受け取りは信号ライン１４０２を介して行
う。そして、マイクロコンピュータ１４１が動作するこ
とによりマイクロコンピュータ１４１の端子から入出力
される信号により、ターゲットシステム１４３が動作す
る。マイクロコンピュータ１４１の端子から入出力され
る信号やマイクロコンピュータ１４１が動作するのに必
要な電源クロック信号、リセット信号等はターゲットシ
ステム１４３から信号ライン１４０３を通じてマイクロ
コンピュータ１４１に供給される。エミュレータ装置１
４２はデバッグ作業を行うのに必要な機能を備えてお
り、簡単にプログラムの変更や動作確認を行なうことが
でき、このエミュレータ装置１４２でデバッグ作業を行
った後に量産マイクロコンピュータに内蔵するプログラ
ムが製作される。図２２にこのようなエミュレータ用マ
イクロコンピュータを用いたエミュレートシステムのイ
メージ図を示す。エミュレータ装置本体１５１にポッド
回路１５２を介してエミュレータ用マイクロコンピュー
タ１５３が接続されており、このエミュレータ用マイク
ロコンピュータ１５３がターゲットシステム１５４のＩ
Ｃソケット等に接続される。
【００１４】ピギーバッグマイクロコンピュータを使用
する場合は、デバッグ作業を行ったプログラムをＥＰＲ
ＯＭに書き込み、このＥＰＲＯＭを用いてピギーバッグ
マイクロコンピュータでターゲットシステム１４３の動
作の最終チェックを行う。図２３にピギーバッグマイク
ロコンピュータのイメージ図を示す。ピギーバッグマイ
クロコンピュータ１６１にプログラムが書き込まれたＥ
ＰＲＯＭ１６２が接続され、この状態でピギーバッグマ
イクロコンピュータ１６１がターゲットシステムに接続
される。
する場合は、デバッグ作業を行ったプログラムをＥＰＲ
ＯＭに書き込み、このＥＰＲＯＭを用いてピギーバッグ
マイクロコンピュータでターゲットシステム１４３の動
作の最終チェックを行う。図２３にピギーバッグマイク
ロコンピュータのイメージ図を示す。ピギーバッグマイ
クロコンピュータ１６１にプログラムが書き込まれたＥ
ＰＲＯＭ１６２が接続され、この状態でピギーバッグマ
イクロコンピュータ１６１がターゲットシステムに接続
される。
【００１５】図２４は、エミュレータ装置１４２が５Ｖ
の電源電圧で動作するのに対し、エミュレータ用マイコ
ン１４１とターゲットシステム１４３が３Ｖの電源電圧
で動作する場合のエミュレータシステムの構成図であ
る。エミュレータ装置１４２内にレベル変換回路１４５
が設けられている。このレベル変換回路１４５は現在入
手しやすいＩＣで構成した回路である。１４０４は例え
ば３Ｖの電源を示している。エミュレータ装置１４２は
５Ｖの電源電圧で動作するが、接続インタフェース１４
４にレベル変換回路１４５を付加することにより信号ラ
イン１４０２のレベルを３Ｖに変換してエミュレータ用
マイクロコンピュータ１４１と信号の授受を行う。エミ
ュレータ用マイクロコンピュータ１４１は３Ｖの電源電
圧で動作しているため、信号ライン１４０３の信号レベ
ルも３Ｖになり、これによってターゲットシステム１４
３は３Ｖの電源電圧で動作する。３Ｖの電源電圧で動作
するように設計されたターゲットシステム１４３が５Ｖ
の電源電圧で動作可能であっても、このターゲットシス
テム１４３内にアナログ回路が混在する場合、アナログ
回路は電圧依存性が高いので３Ｖの電源電圧で動作させ
ることが望ましい。また、エミュレートシステムで実際
により近い評価、デバッグを行うためにも動作電圧を３
Ｖのままでデバッグする必要がある。
の電源電圧で動作するのに対し、エミュレータ用マイコ
ン１４１とターゲットシステム１４３が３Ｖの電源電圧
で動作する場合のエミュレータシステムの構成図であ
る。エミュレータ装置１４２内にレベル変換回路１４５
が設けられている。このレベル変換回路１４５は現在入
手しやすいＩＣで構成した回路である。１４０４は例え
ば３Ｖの電源を示している。エミュレータ装置１４２は
５Ｖの電源電圧で動作するが、接続インタフェース１４
４にレベル変換回路１４５を付加することにより信号ラ
イン１４０２のレベルを３Ｖに変換してエミュレータ用
マイクロコンピュータ１４１と信号の授受を行う。エミ
ュレータ用マイクロコンピュータ１４１は３Ｖの電源電
圧で動作しているため、信号ライン１４０３の信号レベ
ルも３Ｖになり、これによってターゲットシステム１４
３は３Ｖの電源電圧で動作する。３Ｖの電源電圧で動作
するように設計されたターゲットシステム１４３が５Ｖ
の電源電圧で動作可能であっても、このターゲットシス
テム１４３内にアナログ回路が混在する場合、アナログ
回路は電圧依存性が高いので３Ｖの電源電圧で動作させ
ることが望ましい。また、エミュレートシステムで実際
により近い評価、デバッグを行うためにも動作電圧を３
Ｖのままでデバッグする必要がある。
【００１６】図２０のようなレベル変換回路は通常ＩＣ
の一部に内蔵されており、レベル変換回路単体では入手
できないため、実際には図２５あるいは図２６のような
回路でレベル変換回路１４５を構成している。これらの
図において、１９１はオープンコレクタのインバータ例
えばＬＳＯ５のような回路、１９２はインバータ例えば
ＬＳＯ４のような回路、１９０１は５Ｖの電源、１９０
２は３Ｖの電源、１９０３及び１９０５は信号レベル５
Ｖの信号ライン、１９０４及び１９０６は信号レベル３
Ｖの信号ライン、１９３及び１９４はプルアップ抵抗で
ある。このようなレベル変換回路の動作を図２７のタイ
ミングチャートで示す。図２５のインバータ回路ＬＳＯ
５はハイレベルを出力できないためプルアップ抵抗１９
３で３Ｖレベルになるようにしている。一方、図２６の
インバータ回路ＬＳＯ４は電源が５ＶでもＶIHが２Ｖ、
ＶILが０．８Ｖのため、３Ｖレベルの信号を受けること
ができるが、出力電圧ＶOHが２．７Ｖのため、これもプ
ルアップ抵抗１９４で５Ｖレベルになるようにしてい
る。図２５の回路では入力５Ｖを出力２〜７Ｖに変換す
ることが可能であり、図２６の回路では入力２〜７Ｖを
出力５Ｖに変換することが可能である。
の一部に内蔵されており、レベル変換回路単体では入手
できないため、実際には図２５あるいは図２６のような
回路でレベル変換回路１４５を構成している。これらの
図において、１９１はオープンコレクタのインバータ例
えばＬＳＯ５のような回路、１９２はインバータ例えば
ＬＳＯ４のような回路、１９０１は５Ｖの電源、１９０
２は３Ｖの電源、１９０３及び１９０５は信号レベル５
Ｖの信号ライン、１９０４及び１９０６は信号レベル３
Ｖの信号ライン、１９３及び１９４はプルアップ抵抗で
ある。このようなレベル変換回路の動作を図２７のタイ
ミングチャートで示す。図２５のインバータ回路ＬＳＯ
５はハイレベルを出力できないためプルアップ抵抗１９
３で３Ｖレベルになるようにしている。一方、図２６の
インバータ回路ＬＳＯ４は電源が５ＶでもＶIHが２Ｖ、
ＶILが０．８Ｖのため、３Ｖレベルの信号を受けること
ができるが、出力電圧ＶOHが２．７Ｖのため、これもプ
ルアップ抵抗１９４で５Ｖレベルになるようにしてい
る。図２５の回路では入力５Ｖを出力２〜７Ｖに変換す
ることが可能であり、図２６の回路では入力２〜７Ｖを
出力５Ｖに変換することが可能である。
【００１７】しかし、図２５及び図２６の回路では、２
Ｖ以下の出力への変換は不可能である。また、プルアッ
プ抵抗１９３及び１９４を使用するので、出力ローレベ
ルが０Ｖより持ち上がったり、ローレベルからハイレベ
ルに変化するときの波形が崩れるため、周波数の高い信
号のレベル変換も困難である。また、消費電流も大き
い。
Ｖ以下の出力への変換は不可能である。また、プルアッ
プ抵抗１９３及び１９４を使用するので、出力ローレベ
ルが０Ｖより持ち上がったり、ローレベルからハイレベ
ルに変化するときの波形が崩れるため、周波数の高い信
号のレベル変換も困難である。また、消費電流も大き
い。
【００１８】また、図２０のようなレベル変換回路で
は、第１の正極の電圧Ｅ1 がある程度低下しても正常に
動作するが、第２の正極の電圧Ｅ２が低い場合に対して
は考慮されておらず、正常な動作が困難になる場合があ
る。すなわち、図２８のように入力５Ｖを出力１Ｖに変
換するのは困難である。第２の正極の電圧Ｅ２が低くな
っても正常に動作するように、ＰチャネルＭＯＳＦＥＴ
２２及び２４のβを充分な値に設計しておく必要があ
る。
は、第１の正極の電圧Ｅ1 がある程度低下しても正常に
動作するが、第２の正極の電圧Ｅ２が低い場合に対して
は考慮されておらず、正常な動作が困難になる場合があ
る。すなわち、図２８のように入力５Ｖを出力１Ｖに変
換するのは困難である。第２の正極の電圧Ｅ２が低くな
っても正常に動作するように、ＰチャネルＭＯＳＦＥＴ
２２及び２４のβを充分な値に設計しておく必要があ
る。
【００１９】エミュレートシステムでターゲットシステ
ムの電源電圧を２Ｖ〜１１Ｖまで可変させることはあま
りないと思うが、エミュレータ用マイクロコンピュータ
を量産用マイクロコンピュータのテストに使用する場合
は可変する必要がある。
ムの電源電圧を２Ｖ〜１１Ｖまで可変させることはあま
りないと思うが、エミュレータ用マイクロコンピュータ
を量産用マイクロコンピュータのテストに使用する場合
は可変する必要がある。
【００２０】図２９はエミュレータ用マイクロコンピュ
ータを用いたＬＳＩテストシステムの構成図である。１
６１はシステム全体の制御を行うＬＳＩテスタ、１６２
はテストの対象となるマイクロコンピュータ等のＤＵ
Ｔ、１６３はＬＳＩテスタ１６１とＤＵＴ１６２とを接
続するインターフェースボード、１６４はエミュレータ
用マイクロコンピュータ又はピギーバックマイクロコン
ピュータ、１６５は図２４のレベル変換回路１４５と同
様のレベル変換回路、１６６及び１６９は、シリアル通
信に使用するシリアルＩ／０、１６７はエミュレータ用
マイクロコンピュータ１６４が動作するためのプログラ
ムが格納されたメモリ、１６８はエミュレータ用マイク
ロコンピュータ１６４とＬＳＩテスタ１６１との間で信
号の授受を行うためのインターフェース、１６０１はＬ
ＳＩテスタ１６１より供給される５Ｖの電源、１６０２
はＬＳＩテスタ１６１から供給され且つＤＵＴ１６２を
テストする時の電源、１６０３はＬＳＩテスタ１６１と
インターフェースボード１６３との間で信号の授受を行
うための信号ライン、１６０４はＤＵＴ１６２とレベル
変換回路１６５との間で信号の授受を行うための信号ラ
イン、１６０５はエミュレータ用マイクロコンピュータ
１６４とメモリ１６７及びインターフェース１６８をつ
なぐバス、１６０６はエミュレータ用マイクロコンピュ
ータ１６４とレベル変換回路１６５との間で信号の授受
を行うための信号ラインである。
ータを用いたＬＳＩテストシステムの構成図である。１
６１はシステム全体の制御を行うＬＳＩテスタ、１６２
はテストの対象となるマイクロコンピュータ等のＤＵ
Ｔ、１６３はＬＳＩテスタ１６１とＤＵＴ１６２とを接
続するインターフェースボード、１６４はエミュレータ
用マイクロコンピュータ又はピギーバックマイクロコン
ピュータ、１６５は図２４のレベル変換回路１４５と同
様のレベル変換回路、１６６及び１６９は、シリアル通
信に使用するシリアルＩ／０、１６７はエミュレータ用
マイクロコンピュータ１６４が動作するためのプログラ
ムが格納されたメモリ、１６８はエミュレータ用マイク
ロコンピュータ１６４とＬＳＩテスタ１６１との間で信
号の授受を行うためのインターフェース、１６０１はＬ
ＳＩテスタ１６１より供給される５Ｖの電源、１６０２
はＬＳＩテスタ１６１から供給され且つＤＵＴ１６２を
テストする時の電源、１６０３はＬＳＩテスタ１６１と
インターフェースボード１６３との間で信号の授受を行
うための信号ライン、１６０４はＤＵＴ１６２とレベル
変換回路１６５との間で信号の授受を行うための信号ラ
イン、１６０５はエミュレータ用マイクロコンピュータ
１６４とメモリ１６７及びインターフェース１６８をつ
なぐバス、１６０６はエミュレータ用マイクロコンピュ
ータ１６４とレベル変換回路１６５との間で信号の授受
を行うための信号ラインである。
【００２１】ＤＵＴ１６２が通常のマイクロコンピュー
タであればアドレスバスやデータバスなども端子を介し
て外部に接続できるようになっているので、ＬＳＩテス
タ１６１とＤＵＴ１６２とを直接接続してテストを行な
うことができる。しかし、ＩＣカード用マイクロコンピ
ュータのようにシリアルＩ／０の端子１本しか出ていな
いマイクロコンピュータではシリアルＩ／０を介して全
てのテストを行なう必要がある。現在のＩＣカード用マ
イクロコンピュータのテスト方法としては、まずＤＵＴ
のメモリにシリアルＩ／０を介してテストプログラムを
送り込み、ＤＵＴ自身がそのプログラムを実行し、実行
結果をシリアルＩ／０より出力する方法が採られてい
る。この方法をＬＳＩテスタとＤＵＴとを直結して行う
と、ＤＵＴとしてのマイクロコンピュータに送るテスト
プログラムの数が膨大になり、ＬＳＩテスタの負担が大
きくなってしまう。
タであればアドレスバスやデータバスなども端子を介し
て外部に接続できるようになっているので、ＬＳＩテス
タ１６１とＤＵＴ１６２とを直接接続してテストを行な
うことができる。しかし、ＩＣカード用マイクロコンピ
ュータのようにシリアルＩ／０の端子１本しか出ていな
いマイクロコンピュータではシリアルＩ／０を介して全
てのテストを行なう必要がある。現在のＩＣカード用マ
イクロコンピュータのテスト方法としては、まずＤＵＴ
のメモリにシリアルＩ／０を介してテストプログラムを
送り込み、ＤＵＴ自身がそのプログラムを実行し、実行
結果をシリアルＩ／０より出力する方法が採られてい
る。この方法をＬＳＩテスタとＤＵＴとを直結して行う
と、ＤＵＴとしてのマイクロコンピュータに送るテスト
プログラムの数が膨大になり、ＬＳＩテスタの負担が大
きくなってしまう。
【００２２】このため、インターフェースボード１６３
にエミュレータ用マイクロコンピュータ１６４を搭載
し、ＤＵＴ１６２とのシリアルでのデータの授受をエミ
ュレータ用マイクロコンピュータ１６４に実行させ、Ｌ
ＳＩテスタ１６１の負担を軽減している。メモリ１６７
には、エミュレータ用マイクロコンピュータ１６４のシ
リアルＩ／０１６６とインターフェース１６８を動作さ
せるのに必要なプログラムが内蔵されている。
にエミュレータ用マイクロコンピュータ１６４を搭載
し、ＤＵＴ１６２とのシリアルでのデータの授受をエミ
ュレータ用マイクロコンピュータ１６４に実行させ、Ｌ
ＳＩテスタ１６１の負担を軽減している。メモリ１６７
には、エミュレータ用マイクロコンピュータ１６４のシ
リアルＩ／０１６６とインターフェース１６８を動作さ
せるのに必要なプログラムが内蔵されている。
【００２３】一般に、ＤＵＴ１６２となるマイクロコン
ピュータは電源電圧を変化させてテストする必要があ
る。すなわち、信号ライン１６０４の信号レベルが変化
するため、信号ライン１６０４と信号ライン１６０６と
の間でレベル変換を行う必要があり、ここにレベル変換
回路１６５が設けられている。しかしながら、レベル変
換回路１６５は、図２４の回路１４５と同じようなレベ
ル変換回路を用いるため、信号レベルの可変範囲が小さ
い。
ピュータは電源電圧を変化させてテストする必要があ
る。すなわち、信号ライン１６０４の信号レベルが変化
するため、信号ライン１６０４と信号ライン１６０６と
の間でレベル変換を行う必要があり、ここにレベル変換
回路１６５が設けられている。しかしながら、レベル変
換回路１６５は、図２４の回路１４５と同じようなレベ
ル変換回路を用いるため、信号レベルの可変範囲が小さ
い。
【００２４】従来のピギーバックマイクロコンピュータ
においては、ＥＰＲＯＭが５Ｖの電源電圧で動作するた
め、３Ｖ動作のターゲットシステムには対応できない。
最近では、３Ｖ動作のＥＰＲＯＭが製品化されている
が、それでもターゲットシステムが３Ｖ以下の電源電圧
で動作する場合には対応できなくなってしまう。
においては、ＥＰＲＯＭが５Ｖの電源電圧で動作するた
め、３Ｖ動作のターゲットシステムには対応できない。
最近では、３Ｖ動作のＥＰＲＯＭが製品化されている
が、それでもターゲットシステムが３Ｖ以下の電源電圧
で動作する場合には対応できなくなってしまう。
【００２５】
【発明が解決しようとする課題】従来のエミュレータ用
マイクロコンピュータ及びピギーバックマイクロコンピ
ュータは、以上のように構成されているのでターゲット
システムの動作電圧がエミュレータ装置と異なるとき
は、レベル変換回路を外付けする必要があり、ターゲッ
トシステムのマイクロコンピュータの品種別もしくはタ
ーゲットシステムの電源電圧の違いに応じてエミュレー
ト装置またはポッド回路を改造しなくてはならないとい
う問題点があった。また、従来のレベル変換回路では例
えば２Ｖ以下の低電圧への変換ができないため、上述し
たようなエミュレートシステム等に使用するにはその性
能が不充分であった。
マイクロコンピュータ及びピギーバックマイクロコンピ
ュータは、以上のように構成されているのでターゲット
システムの動作電圧がエミュレータ装置と異なるとき
は、レベル変換回路を外付けする必要があり、ターゲッ
トシステムのマイクロコンピュータの品種別もしくはタ
ーゲットシステムの電源電圧の違いに応じてエミュレー
ト装置またはポッド回路を改造しなくてはならないとい
う問題点があった。また、従来のレベル変換回路では例
えば２Ｖ以下の低電圧への変換ができないため、上述し
たようなエミュレートシステム等に使用するにはその性
能が不充分であった。
【００２６】この発明は、上記のような問題点を解消す
るためになされたもので、５Ｖを１Ｖ〜７Ｖまで、１Ｖ
〜７Ｖを５Ｖまで変換できるレベル変換回路を得ること
を目的とする。また、このようなレベル変換回路を内蔵
することにより電源電圧の異なるターゲットシステムに
も対応し得るエミュレータ用マイクロコンピュータ及び
ピギーバックマイクロコンピュータを得ることも目的と
する。さらに、このようなエミュレータ用マイクロコン
ピュータを有するエミュレートシステム及びＬＳＩテス
トシステムを得ることも目的としている。
るためになされたもので、５Ｖを１Ｖ〜７Ｖまで、１Ｖ
〜７Ｖを５Ｖまで変換できるレベル変換回路を得ること
を目的とする。また、このようなレベル変換回路を内蔵
することにより電源電圧の異なるターゲットシステムに
も対応し得るエミュレータ用マイクロコンピュータ及び
ピギーバックマイクロコンピュータを得ることも目的と
する。さらに、このようなエミュレータ用マイクロコン
ピュータを有するエミュレートシステム及びＬＳＩテス
トシステムを得ることも目的としている。
【００２７】
【課題を解決するための手段】請求項１に係るレベル変
換回路は、それぞれソースが第１の電位Ｖ１に接続され
ると共にドレインが互いに他方のゲートに接続され且つ
互いに同じβ値を有する第１及び第２のＰチャネルトラ
ンジスタと、それぞれドレインが第１及び第２のＰチャ
ネルトランジスタのドレインに接続されると共にソース
が接地され且つ互いに同じβ値を有する第１及び第２の
Ｎチャネルトランジスタと、レベル変換入力信号を反転
させて第２のＮチャネルトランジスタのゲートに入力さ
せると共に第２の電位Ｖ２を電源とする第１のインバー
タと、第１のインバータの出力をさらに反転させて第１
のＮチャネルトランジスタのゲートに入力させると共に
第２の電位Ｖ２を電源とする第２のインバータと、第１
のＰチャネルトランジスタのドレインと第１のＮチャネ
ルトランジスタのドレインとの接続点の信号を反転させ
ると共に第１の電位Ｖ１を電源とする第３のインバータ
とを備え、第１及び第２のＮチャネルトランジスタのβ
値を第１及び第２のＰチャネルトランジスタのβ値の５
０倍以上に設定すると共に第１の電位Ｖ１が１Ｖまで低
下しても第３のインバータをドライブできるように第１
及び第２のＰチャネルトランジスタのβ値を設定したも
のである。
換回路は、それぞれソースが第１の電位Ｖ１に接続され
ると共にドレインが互いに他方のゲートに接続され且つ
互いに同じβ値を有する第１及び第２のＰチャネルトラ
ンジスタと、それぞれドレインが第１及び第２のＰチャ
ネルトランジスタのドレインに接続されると共にソース
が接地され且つ互いに同じβ値を有する第１及び第２の
Ｎチャネルトランジスタと、レベル変換入力信号を反転
させて第２のＮチャネルトランジスタのゲートに入力さ
せると共に第２の電位Ｖ２を電源とする第１のインバー
タと、第１のインバータの出力をさらに反転させて第１
のＮチャネルトランジスタのゲートに入力させると共に
第２の電位Ｖ２を電源とする第２のインバータと、第１
のＰチャネルトランジスタのドレインと第１のＮチャネ
ルトランジスタのドレインとの接続点の信号を反転させ
ると共に第１の電位Ｖ１を電源とする第３のインバータ
とを備え、第１及び第２のＮチャネルトランジスタのβ
値を第１及び第２のＰチャネルトランジスタのβ値の５
０倍以上に設定すると共に第１の電位Ｖ１が１Ｖまで低
下しても第３のインバータをドライブできるように第１
及び第２のＰチャネルトランジスタのβ値を設定したも
のである。
【００２８】請求項２に係るレベル変換回路は、さらに
第３のインバータを形成する一対のＰチャネルトランジ
スタとＮチャネルトランジスタのうちＮチャネルトラン
ジスタのβ値をＰチャネルトランジスタのβ値より大き
く設定したものである。請求項３に係るレベル変換回路
は、請求項１のレベル変換回路において第３のインバー
タの代わりに、第１のＰチャネルトランジスタのドレイ
ンと第１のＮチャネルトランジスタのドレインとの接続
点の信号と第２のＰチャネルトランジスタのドレインと
第２のＮチャネルトランジスタのドレインとの接続点の
信号とを入力すると共にこれら双方の信号が共にローレ
ベルのときには出力が変化しないフリップフロップ回路
を設けたものである。
第３のインバータを形成する一対のＰチャネルトランジ
スタとＮチャネルトランジスタのうちＮチャネルトラン
ジスタのβ値をＰチャネルトランジスタのβ値より大き
く設定したものである。請求項３に係るレベル変換回路
は、請求項１のレベル変換回路において第３のインバー
タの代わりに、第１のＰチャネルトランジスタのドレイ
ンと第１のＮチャネルトランジスタのドレインとの接続
点の信号と第２のＰチャネルトランジスタのドレインと
第２のＮチャネルトランジスタのドレインとの接続点の
信号とを入力すると共にこれら双方の信号が共にローレ
ベルのときには出力が変化しないフリップフロップ回路
を設けたものである。
【００２９】請求項４に係るエミュレータ用マイクロコ
ンピュータは、ターゲットシステムとの間で伝送される
信号をレベル変換するために請求項１のレベル変換回路
を備えたものである。請求項５に係るエミュレータ用マ
イクロコンピュータは、エミュレータ装置との間で伝送
される信号をレベル変換するために請求項１のレベル変
換回路を備えたものである。
ンピュータは、ターゲットシステムとの間で伝送される
信号をレベル変換するために請求項１のレベル変換回路
を備えたものである。請求項５に係るエミュレータ用マ
イクロコンピュータは、エミュレータ装置との間で伝送
される信号をレベル変換するために請求項１のレベル変
換回路を備えたものである。
【００３０】請求項６に係るピギーバックマイクロコン
ピュータは、ＥＰＲＯＭとの間で伝送される信号をレベ
ル変換するために請求項１のレベル変換回路を備えたも
のである。請求項７に係るピギーバックマイクロコンピ
ュータは、ターゲットシステムとの間で伝送される信号
をレベル変換するために請求項１のレベル変換回路を備
えたものである。
ピュータは、ＥＰＲＯＭとの間で伝送される信号をレベ
ル変換するために請求項１のレベル変換回路を備えたも
のである。請求項７に係るピギーバックマイクロコンピ
ュータは、ターゲットシステムとの間で伝送される信号
をレベル変換するために請求項１のレベル変換回路を備
えたものである。
【００３１】請求項８に係るＬＳＩテストシステムは、
ＬＳＩテスタと、請求項１のレベル変換回路を有するエ
ミュレータ用マイクロコンピュータとを備えたものであ
る。請求項９に係るエミュレートシステムは、エミュレ
ータ装置と、請求項１のレベル変換回路を有するエミュ
レータ用マイクロコンピュータとを備えたものである。
ＬＳＩテスタと、請求項１のレベル変換回路を有するエ
ミュレータ用マイクロコンピュータとを備えたものであ
る。請求項９に係るエミュレートシステムは、エミュレ
ータ装置と、請求項１のレベル変換回路を有するエミュ
レータ用マイクロコンピュータとを備えたものである。
【００３２】
【作用】請求項１に係るレベル変換回路では、第１の電
位Ｖ１が１Ｖ程度に低下しても第１及び第２のＰチャネ
ルトランジスタが第３のインバータをドライブすると共
にＶ１≧Ｖ２、Ｖ１≦Ｖ２の両方のレベル変換が行なわ
れる。請求項２に係るレベル変換回路では、第３のイン
バータが出力信号のデューティ比の崩れを軽減する。請
求項３に係るレベル変換回路では、フリップフロップ回
路が出力信号のデューティ比の崩れを軽減する。
位Ｖ１が１Ｖ程度に低下しても第１及び第２のＰチャネ
ルトランジスタが第３のインバータをドライブすると共
にＶ１≧Ｖ２、Ｖ１≦Ｖ２の両方のレベル変換が行なわ
れる。請求項２に係るレベル変換回路では、第３のイン
バータが出力信号のデューティ比の崩れを軽減する。請
求項３に係るレベル変換回路では、フリップフロップ回
路が出力信号のデューティ比の崩れを軽減する。
【００３３】請求項４に係るエミュレータ用マイクロコ
ンピュータでは、レベル変換回路がターゲットシステム
との間で伝送される信号のレベル変換を行う。請求項５
に係るエミュレータ用マイクロコンピュータでは、レベ
ル変換回路がエミュレータ装置との間で伝送される信号
のレベル変換を行う。請求項６に係るピギーバックマイ
クロコンピュータでは、レベル変換回路がＥＰＲＯＭと
の間で伝送される信号のレベル変換を行う。請求項７に
係るピギーバックマイクロコンピュータでは、レベル変
換回路がターゲットシステムとの間で伝送される信号の
レベル変換を行う。
ンピュータでは、レベル変換回路がターゲットシステム
との間で伝送される信号のレベル変換を行う。請求項５
に係るエミュレータ用マイクロコンピュータでは、レベ
ル変換回路がエミュレータ装置との間で伝送される信号
のレベル変換を行う。請求項６に係るピギーバックマイ
クロコンピュータでは、レベル変換回路がＥＰＲＯＭと
の間で伝送される信号のレベル変換を行う。請求項７に
係るピギーバックマイクロコンピュータでは、レベル変
換回路がターゲットシステムとの間で伝送される信号の
レベル変換を行う。
【００３４】請求項８に係るＬＳＩテストシステムで
は、エミュレータ用マイクロコンピュータに内蔵された
レベル変換回路がＬＳＩテスタとの間あるいはＤＵＴと
の間で伝送される信号のレベル変換を行う。請求項９に
係るエミュレートシステムでは、エミュレータ用マイク
ロコンピュータに内蔵されたレベル変換回路がエミュレ
ータ装置との間あるいはターゲットシステムとの間で伝
送される信号のレベル変換を行う。
は、エミュレータ用マイクロコンピュータに内蔵された
レベル変換回路がＬＳＩテスタとの間あるいはＤＵＴと
の間で伝送される信号のレベル変換を行う。請求項９に
係るエミュレートシステムでは、エミュレータ用マイク
ロコンピュータに内蔵されたレベル変換回路がエミュレ
ータ装置との間あるいはターゲットシステムとの間で伝
送される信号のレベル変換を行う。
【００３５】
実施例１．図１はこの発明の実施例１に係るレベル変換
回路を示す回路図である。図１において、１は入力信号
１０４を反転させるインバータ、２はインバータ１の出
力を、さらに反転させるインバータ、３は信号１０６を
反転させて出力信号１０５を出力するインバータ、４及
び５はＰチャネルトランジスタ、６及び７はＮチャネル
トランジスタ、１０１はレベル変換前の電圧Ｖ２、１０
２はレベル変換後の電圧Ｖ１、１０３はＧＮＤ、１０６
はＰチャネルトランジスタ４とＮチャネルトランジスタ
６のドレインが接続された信号ライン上の信号、１０７
はＰチャネルトランジスタ５とＮチャネルトランジスタ
７のドレインが接続された信号ライン上の信号を示して
いる。
回路を示す回路図である。図１において、１は入力信号
１０４を反転させるインバータ、２はインバータ１の出
力を、さらに反転させるインバータ、３は信号１０６を
反転させて出力信号１０５を出力するインバータ、４及
び５はＰチャネルトランジスタ、６及び７はＮチャネル
トランジスタ、１０１はレベル変換前の電圧Ｖ２、１０
２はレベル変換後の電圧Ｖ１、１０３はＧＮＤ、１０６
はＰチャネルトランジスタ４とＮチャネルトランジスタ
６のドレインが接続された信号ライン上の信号、１０７
はＰチャネルトランジスタ５とＮチャネルトランジスタ
７のドレインが接続された信号ライン上の信号を示して
いる。
【００３６】Ｐチャネルトランジスタ４及び５のβは互
いに同じ値に、Ｎチャネルトランジスタ６及び７のβも
互いに同じ値に設定されている。さらに、Ｎチャネルト
ランジスタ６及び７のβ値がＰチャネルトランジスタ４
及び５のβ値の５０倍以上になるように設定する。一般
にβ値はトランジスタの寸法を変えることにより任意に
設定することができる。このβ値はトランジスタのドラ
イブ能力（出力電流）を決定する重要なパラメータで、
β値が大きいほど出力電流も大きくなる。インバータ１
及び２は、電圧Ｖ２が低くなっても、Ｎチャネルトラン
ジスタ６及び７を動作させられるだけのドライブ能力が
必要である。この実施例では、インバータ１及び２内の
ＮチャネルトランジスタとＰチャネルトランジスタのβ
を３８０μＡ／Ｖ2 に、Ｎチャネルトランジスタ６及び
７のβを１５８０μＡ／Ｖ2 に、Ｐチャネルトランジス
タ４及び５のβを３１μＡ／Ｖ2 に、インバータ３内の
ＰチャネルトランジスタとＮチャネルトランジスタのβ
を２２０μＡ／Ｖ2 に設定した。なお、インバータ３は
電位Ｖ１とグラウンドとの間に直列に接続されたＰチャ
ネルトランジスタ及びＮチャネルトランジスタから形成
することができる。
いに同じ値に、Ｎチャネルトランジスタ６及び７のβも
互いに同じ値に設定されている。さらに、Ｎチャネルト
ランジスタ６及び７のβ値がＰチャネルトランジスタ４
及び５のβ値の５０倍以上になるように設定する。一般
にβ値はトランジスタの寸法を変えることにより任意に
設定することができる。このβ値はトランジスタのドラ
イブ能力（出力電流）を決定する重要なパラメータで、
β値が大きいほど出力電流も大きくなる。インバータ１
及び２は、電圧Ｖ２が低くなっても、Ｎチャネルトラン
ジスタ６及び７を動作させられるだけのドライブ能力が
必要である。この実施例では、インバータ１及び２内の
ＮチャネルトランジスタとＰチャネルトランジスタのβ
を３８０μＡ／Ｖ2 に、Ｎチャネルトランジスタ６及び
７のβを１５８０μＡ／Ｖ2 に、Ｐチャネルトランジス
タ４及び５のβを３１μＡ／Ｖ2 に、インバータ３内の
ＰチャネルトランジスタとＮチャネルトランジスタのβ
を２２０μＡ／Ｖ2 に設定した。なお、インバータ３は
電位Ｖ１とグラウンドとの間に直列に接続されたＰチャ
ネルトランジスタ及びＮチャネルトランジスタから形成
することができる。
【００３７】電圧Ｖ２を５Ｖ、電圧Ｖ１を１Ｖに設定
し、周波数５ＭＨｚ、レベル５Ｖの入力信号１０４を入
力させたときのタイミングチャートを図２に示す。すな
わち、５Ｖを１Ｖに変換するレベル変換回路を構成し
た。Ｐチャネルトランジスタ４及び５のドライブ能力は
Ｎチャネルトランジスタ６及び７より小さくなければ、
この回路は動作しない。しかし、Ｐチャネルトランジス
タ４及び５のドライブ能力が小さいと図２に示されるよ
うに信号１０７及び１０６の立上がりが遅れてしまう。
このため、信号１０６を受けて動作するインバータ３の
出力信号１０５は、理想的な信号波形１０５ｉと異なり
デューティ比（ハイレベルとローレベルの幅の比）が崩
れている。また、Ｐチャネルトランジスタ４及び５のβ
を３１μＡ／Ｖ2 に設定したが、この設定値より小さく
なると１Ｖへの変換は難しくなる。これは電圧Ｖ１が低
くなるとＰチャネルトランジスタ４及び５のドライブ能
力が小さくなりインバータ３をドライブできなくなるた
めである。５Ｖを１Ｖに変換できるかどうかのポイント
は、このＰチャネルトランジスタのドライブ能力にあ
る。
し、周波数５ＭＨｚ、レベル５Ｖの入力信号１０４を入
力させたときのタイミングチャートを図２に示す。すな
わち、５Ｖを１Ｖに変換するレベル変換回路を構成し
た。Ｐチャネルトランジスタ４及び５のドライブ能力は
Ｎチャネルトランジスタ６及び７より小さくなければ、
この回路は動作しない。しかし、Ｐチャネルトランジス
タ４及び５のドライブ能力が小さいと図２に示されるよ
うに信号１０７及び１０６の立上がりが遅れてしまう。
このため、信号１０６を受けて動作するインバータ３の
出力信号１０５は、理想的な信号波形１０５ｉと異なり
デューティ比（ハイレベルとローレベルの幅の比）が崩
れている。また、Ｐチャネルトランジスタ４及び５のβ
を３１μＡ／Ｖ2 に設定したが、この設定値より小さく
なると１Ｖへの変換は難しくなる。これは電圧Ｖ１が低
くなるとＰチャネルトランジスタ４及び５のドライブ能
力が小さくなりインバータ３をドライブできなくなるた
めである。５Ｖを１Ｖに変換できるかどうかのポイント
は、このＰチャネルトランジスタのドライブ能力にあ
る。
【００３８】電圧Ｖ２を５Ｖ、電圧Ｖ１を７Ｖに設定
し、周波数５０ＭＨｚ、レベル５Ｖの入力信号１０４を
入力させたときのタイミングチャートを図３に示す。す
なわち、５Ｖを７Ｖに変換するレベル変換回路を構成し
た。この場合も、Ｎチャネルトランジスタ６及び７に比
べてＰチャネルトランジスタ４及び５のβが小さいの
で、信号１０７及び１０６の立上がりが遅れ、インバー
タ３の出力信号１０５は理想的な信号波形１０５ｉと異
なってデューティ比が崩れている。
し、周波数５０ＭＨｚ、レベル５Ｖの入力信号１０４を
入力させたときのタイミングチャートを図３に示す。す
なわち、５Ｖを７Ｖに変換するレベル変換回路を構成し
た。この場合も、Ｎチャネルトランジスタ６及び７に比
べてＰチャネルトランジスタ４及び５のβが小さいの
で、信号１０７及び１０６の立上がりが遅れ、インバー
タ３の出力信号１０５は理想的な信号波形１０５ｉと異
なってデューティ比が崩れている。
【００３９】電圧Ｖ２を１Ｖ、電圧Ｖ１を５Ｖに設定
し、周波数５ＭＨｚ、レベル１Ｖの入力信号１０４を入
力させたときのタイミングチャートを図４に示す。すな
わち、１Ｖを５Ｖに変換するレベル変換回路を構成し
た。この場合、信号１０７及び１０６の立上がりより立
下がりの方が遅れてしまう。これはＮチャネルトランジ
スタ６及び７を動作させる信号の電圧が１Ｖまでしか上
がらないのでこれらのＮチャネルトランジスタのドライ
ブ能力が下がるためである。しかし、Ｎチャネルトラン
ジスタのβは１５８０μ／Ｖ2 と大きいため、ドライブ
能力が下がっても波形の崩れはほとんどない。従って、
出力信号１０５の波形は理想的な波形１０５ｉに近い安
定したものとなる。
し、周波数５ＭＨｚ、レベル１Ｖの入力信号１０４を入
力させたときのタイミングチャートを図４に示す。すな
わち、１Ｖを５Ｖに変換するレベル変換回路を構成し
た。この場合、信号１０７及び１０６の立上がりより立
下がりの方が遅れてしまう。これはＮチャネルトランジ
スタ６及び７を動作させる信号の電圧が１Ｖまでしか上
がらないのでこれらのＮチャネルトランジスタのドライ
ブ能力が下がるためである。しかし、Ｎチャネルトラン
ジスタのβは１５８０μ／Ｖ2 と大きいため、ドライブ
能力が下がっても波形の崩れはほとんどない。従って、
出力信号１０５の波形は理想的な波形１０５ｉに近い安
定したものとなる。
【００４０】電圧Ｖ２を７Ｖ、電圧Ｖ１を５Ｖに設定
し、周波数５０ＭＨｚ、レベル７Ｖの入力信号１０４を
入力させたときのタイミングチャートを図５に示す。す
なわち、７Ｖを５Ｖに変換するレベル変換回路を構成し
た。図４の場合と異なり、入力信号の電圧が７Ｖまで上
がるので、Ｎチャネルトランジスタ６及び７のドライブ
能力は低下せず、信号１０７及び１０６の波形は立上が
りの方が遅くなる。このため、インバータ３の出力信号
１０５は理想的な信号波形１０５ｉと異なってデューテ
ィ比が崩れている。
し、周波数５０ＭＨｚ、レベル７Ｖの入力信号１０４を
入力させたときのタイミングチャートを図５に示す。す
なわち、７Ｖを５Ｖに変換するレベル変換回路を構成し
た。図４の場合と異なり、入力信号の電圧が７Ｖまで上
がるので、Ｎチャネルトランジスタ６及び７のドライブ
能力は低下せず、信号１０７及び１０６の波形は立上が
りの方が遅くなる。このため、インバータ３の出力信号
１０５は理想的な信号波形１０５ｉと異なってデューテ
ィ比が崩れている。
【００４１】このように、実施例１によれば、出力信号
波形のデューティ比の崩れはあるものの、５Ｖ−５ＭＨ
ｚの信号を１Ｖに、５Ｖ−５０ＭＨｚの信号を７Ｖに、
１Ｖ−５０ＭＨｚの信号を５Ｖに、７Ｖ−５０ＭＨｚの
信号を５ｖにそれぞれ変換することが可能になった。１
Ｖ−５ＭＨｚあるいは７Ｖ−５０ＭＨｚに設定したの
は、エミュレータ用マイクロコンピュータの動作範囲の
限界以上にレベル変換回路が動作する必要があるからで
ある。
波形のデューティ比の崩れはあるものの、５Ｖ−５ＭＨ
ｚの信号を１Ｖに、５Ｖ−５０ＭＨｚの信号を７Ｖに、
１Ｖ−５０ＭＨｚの信号を５Ｖに、７Ｖ−５０ＭＨｚの
信号を５ｖにそれぞれ変換することが可能になった。１
Ｖ−５ＭＨｚあるいは７Ｖ−５０ＭＨｚに設定したの
は、エミュレータ用マイクロコンピュータの動作範囲の
限界以上にレベル変換回路が動作する必要があるからで
ある。
【００４２】実施例２．実施例１の回路において、イン
バータ３のスレッシユホールド電圧ＶTHを低く設定する
と、図２〜５の各タイミングチャートにおいてインバー
タ３の出力信号はそれぞれ１０５ａで示される波形にな
る。実施例１では、インバータ３のβはＰチャネルトラ
ンジスタもＮチャネルトランジスタも２２０μＡ／Ｖ2
に設定していたが、ＮチャネルトランジスタのβをＰチ
ャネルトランジスタより大きくすることによりスレッシ
ユホールド電圧ＶTHを低くすることができる。Ｎチャネ
ルトランジスタとＰチャネルトランジスタのβ値が同じ
であれば、スレッシユホールド電圧ＶTHはＶ１／２にな
る。この実施例２で設計したインバータ３は、Ｎチャネ
ルトランジスタのβを２２０μＡ／Ｖ2 、Ｐチャネルト
ランジスタのβを３１μＡ／Ｖ2 に設定することによ
り、スレッシユホールド電圧ＶTHをＶ１／３程度まで下
げた。これにより、各タイミングチャートの波形１０５
ａのように、出力信号のデューティ比の崩れを軽減する
ことができた。なお、図４の波形１０５ａについては、
もともと波形の崩れが少ないので実施例１の出力波形１
０５と変わりがない。
バータ３のスレッシユホールド電圧ＶTHを低く設定する
と、図２〜５の各タイミングチャートにおいてインバー
タ３の出力信号はそれぞれ１０５ａで示される波形にな
る。実施例１では、インバータ３のβはＰチャネルトラ
ンジスタもＮチャネルトランジスタも２２０μＡ／Ｖ2
に設定していたが、ＮチャネルトランジスタのβをＰチ
ャネルトランジスタより大きくすることによりスレッシ
ユホールド電圧ＶTHを低くすることができる。Ｎチャネ
ルトランジスタとＰチャネルトランジスタのβ値が同じ
であれば、スレッシユホールド電圧ＶTHはＶ１／２にな
る。この実施例２で設計したインバータ３は、Ｎチャネ
ルトランジスタのβを２２０μＡ／Ｖ2 、Ｐチャネルト
ランジスタのβを３１μＡ／Ｖ2 に設定することによ
り、スレッシユホールド電圧ＶTHをＶ１／３程度まで下
げた。これにより、各タイミングチャートの波形１０５
ａのように、出力信号のデューティ比の崩れを軽減する
ことができた。なお、図４の波形１０５ａについては、
もともと波形の崩れが少ないので実施例１の出力波形１
０５と変わりがない。
【００４３】実施例３．図６に実施例３に係るレベル変
換回路を示す。このレベル変換回路は、図１に示した実
施例１の回路においてインバータ３の代わりにフリップ
フロップ回路８を設けたものである。このようにフリッ
プフロップ回路８で出力波形を整形してもデューティ比
の崩れを軽減することができる。フリップフロップ回路
８は、二つの入力信号１０７及び１０６が共にローレベ
ルのときには出力信号１０５は変化せず、信号１０７が
ハイレベルで信号１０６がローレベルのときは出力信号
１０５はハイレベルに、なる。また、信号１０７がロー
レベルで信号１０６がハイレベルのときは出力信号１０
５がローレベルになる。従って、出力信号１０５の波形
は図２〜５の各タイミングチャートにおける波形１０５
ｂの実線のようになり、デューティ比の崩れが軽減され
ている。図７に８個のトランジスタにより構成したフリ
ップフロップ回路８の回路図を示す。ここで、このフリ
ップフロップ回路８内においても、各Ｎチャネルトラン
ジスタのβ値が各Ｐチャネルトランジスタのβ値の５０
倍以上になるように設定すると共にＰチャネルトランジ
スタのβ値を例えば３１μＡ／Ｖ2 以上に設定する。こ
れにより、例えば１Ｖを７Ｖに、また７Ｖを１Ｖに変換
することが可能となる。なお、フリップフロップ回路８
の代わりに図８及び９に示されるフリップフロップ回路
８１及び８２を用いても同様の効果が得られる。
換回路を示す。このレベル変換回路は、図１に示した実
施例１の回路においてインバータ３の代わりにフリップ
フロップ回路８を設けたものである。このようにフリッ
プフロップ回路８で出力波形を整形してもデューティ比
の崩れを軽減することができる。フリップフロップ回路
８は、二つの入力信号１０７及び１０６が共にローレベ
ルのときには出力信号１０５は変化せず、信号１０７が
ハイレベルで信号１０６がローレベルのときは出力信号
１０５はハイレベルに、なる。また、信号１０７がロー
レベルで信号１０６がハイレベルのときは出力信号１０
５がローレベルになる。従って、出力信号１０５の波形
は図２〜５の各タイミングチャートにおける波形１０５
ｂの実線のようになり、デューティ比の崩れが軽減され
ている。図７に８個のトランジスタにより構成したフリ
ップフロップ回路８の回路図を示す。ここで、このフリ
ップフロップ回路８内においても、各Ｎチャネルトラン
ジスタのβ値が各Ｐチャネルトランジスタのβ値の５０
倍以上になるように設定すると共にＰチャネルトランジ
スタのβ値を例えば３１μＡ／Ｖ2 以上に設定する。こ
れにより、例えば１Ｖを７Ｖに、また７Ｖを１Ｖに変換
することが可能となる。なお、フリップフロップ回路８
の代わりに図８及び９に示されるフリップフロップ回路
８１及び８２を用いても同様の効果が得られる。
【００４４】実施例４．図６に示した実施例３のフリッ
プフロップ回路８のスレッシユホールド電圧ＶTHを低く
設定すると、実施例３と同様に出力信号１０５のデュー
ティ比の崩れを軽減しながら入力信号１０４に対する出
力信号１０５の遅れを軽減することができ、図２〜５の
各タイミングチャートの波形１０５ｂの点線のような出
力信号波形が得られる。
プフロップ回路８のスレッシユホールド電圧ＶTHを低く
設定すると、実施例３と同様に出力信号１０５のデュー
ティ比の崩れを軽減しながら入力信号１０４に対する出
力信号１０５の遅れを軽減することができ、図２〜５の
各タイミングチャートの波形１０５ｂの点線のような出
力信号波形が得られる。
【００４５】実施例５．図１０は実施例５に係るエミュ
レートシステムの構成図である。エミュレータ装置５４
の接続インターフェース５５にエミュレータ用マイクロ
コンピュータ５１が接続され、エミュレータ用マイクロ
コンピュータ５１にターゲットシステム５３が接続され
ている。エミュレータ用マイクロコンピュータ５１には
上記の実施例１〜４で示されたようなレベル変換回路５
２が内蔵されており、このレベル変換回路５２にターゲ
ットシステム５３が接続されている。５０１は３Ｖの電
源、５０２は５Ｖの電源、５０３はエミュレータ用マイ
クロコンピュータ５１とターゲットシステム５３とをつ
なぐ信号ライン、５０４はエミュレータ装置５４とエミ
ュレータ用マイクロコンピュータ５１とを接続する信号
ラインである。
レートシステムの構成図である。エミュレータ装置５４
の接続インターフェース５５にエミュレータ用マイクロ
コンピュータ５１が接続され、エミュレータ用マイクロ
コンピュータ５１にターゲットシステム５３が接続され
ている。エミュレータ用マイクロコンピュータ５１には
上記の実施例１〜４で示されたようなレベル変換回路５
２が内蔵されており、このレベル変換回路５２にターゲ
ットシステム５３が接続されている。５０１は３Ｖの電
源、５０２は５Ｖの電源、５０３はエミュレータ用マイ
クロコンピュータ５１とターゲットシステム５３とをつ
なぐ信号ライン、５０４はエミュレータ装置５４とエミ
ュレータ用マイクロコンピュータ５１とを接続する信号
ラインである。
【００４６】エミュレータ装置５４は、図２１に示した
従来のエミュレータ装置１４２と同様のものである。エ
ミュレータ用マイクロコンピュータ５１にレベル変換回
路５２が内蔵されているため、エミュレータ装置５４は
ターゲットシステム５３の動作電圧を考慮せずに動作す
る。エミュレータ用マイクロコンピュータ５１の５Ｖの
電源５０２はエミュレータ装置５４から供給される。エ
ミュレータ用マイクロコンピュータ５１は５Ｖの電源電
圧で動作し、ターゲットシステム５３との間で信号ライ
ン５０３を介して３Ｖの信号レベルで入出力を行う。す
なわち、レベル変換回路５２は５Ｖの信号を３Ｖに、３
Ｖの信号を５Ｖに変換するように動作する。このレベル
変換回路５２として実施例１〜４の回路を使用するた
め、ターゲットシステム５３が１Ｖ−５ＭＨｚの動作ま
で対応できる。
従来のエミュレータ装置１４２と同様のものである。エ
ミュレータ用マイクロコンピュータ５１にレベル変換回
路５２が内蔵されているため、エミュレータ装置５４は
ターゲットシステム５３の動作電圧を考慮せずに動作す
る。エミュレータ用マイクロコンピュータ５１の５Ｖの
電源５０２はエミュレータ装置５４から供給される。エ
ミュレータ用マイクロコンピュータ５１は５Ｖの電源電
圧で動作し、ターゲットシステム５３との間で信号ライ
ン５０３を介して３Ｖの信号レベルで入出力を行う。す
なわち、レベル変換回路５２は５Ｖの信号を３Ｖに、３
Ｖの信号を５Ｖに変換するように動作する。このレベル
変換回路５２として実施例１〜４の回路を使用するた
め、ターゲットシステム５３が１Ｖ−５ＭＨｚの動作ま
で対応できる。
【００４７】実施例６．図１１は実施例６に係るエミュ
レートシステムの構成図である。エミュレータ用マイク
ロコンピュータ５１に実施例１〜４で示されたようなレ
ベル変換回路５２が内蔵されており、このレベル変換回
路５２にエミュレータ装置の接続インターフェース５５
が接続されている。また、、エミュレータ用マイクロコ
ンピュータ５１にターゲットシステム５３が接続されて
いる。この実施例では、エミュレータ用マイクロコンピ
ュータ５１はターゲットシステム５３と同じ３Ｖの電源
電圧で動作し、エミュレータ装置５４との間で信号ライ
ン５０４を介して５Ｖの信号レベルで入出力を行う。エ
ミュレータ用マイクロコンピュータ５１にアナログ回路
の入っている場合や、信号ライン５０３の電流及びター
ゲットシステムの動作電流等を評価する場合には、エミ
ュレータ用マイクロコンピュータ５１をターゲットシス
テム５３と同じ電圧で動作させる方が好ましい。この場
合でもターゲットシステム５３が１Ｖ−５ＭＨｚの動作
まで対応できる。
レートシステムの構成図である。エミュレータ用マイク
ロコンピュータ５１に実施例１〜４で示されたようなレ
ベル変換回路５２が内蔵されており、このレベル変換回
路５２にエミュレータ装置の接続インターフェース５５
が接続されている。また、、エミュレータ用マイクロコ
ンピュータ５１にターゲットシステム５３が接続されて
いる。この実施例では、エミュレータ用マイクロコンピ
ュータ５１はターゲットシステム５３と同じ３Ｖの電源
電圧で動作し、エミュレータ装置５４との間で信号ライ
ン５０４を介して５Ｖの信号レベルで入出力を行う。エ
ミュレータ用マイクロコンピュータ５１にアナログ回路
の入っている場合や、信号ライン５０３の電流及びター
ゲットシステムの動作電流等を評価する場合には、エミ
ュレータ用マイクロコンピュータ５１をターゲットシス
テム５３と同じ電圧で動作させる方が好ましい。この場
合でもターゲットシステム５３が１Ｖ−５ＭＨｚの動作
まで対応できる。
【００４８】実施例７．図１２はピギーバックマイクロ
コンピュータ７１にレベル変換回路５２を内蔵した実施
例７を示すものである。ＥＰＲＯＭ７２がピギーバック
マイクロコンピュータ７１内のレベル変換回路５２に接
続されている。ＥＰＲＯＭ７２は５Ｖの電源電圧で動作
し、ターゲットシステム５３及びピギーバックマイクロ
コンピュータ７１は３Ｖの電源電圧で動作する。この場
合、３Ｖの電源はターゲットシステム５３より供給され
るが、５Ｖの電源は外部より供給しなければならない。
この場合もターゲットシステム５３が１Ｖ−５ＭＨｚま
で対応可能である。また、図１３のようにピギーバック
マイクロコンピュータ７１を５Ｖで動作させ、レベル変
換回路５２によってターゲットシステム５３との間の信
号ライン５０３の信号レベルを３Ｖに変換してもよい。
コンピュータ７１にレベル変換回路５２を内蔵した実施
例７を示すものである。ＥＰＲＯＭ７２がピギーバック
マイクロコンピュータ７１内のレベル変換回路５２に接
続されている。ＥＰＲＯＭ７２は５Ｖの電源電圧で動作
し、ターゲットシステム５３及びピギーバックマイクロ
コンピュータ７１は３Ｖの電源電圧で動作する。この場
合、３Ｖの電源はターゲットシステム５３より供給され
るが、５Ｖの電源は外部より供給しなければならない。
この場合もターゲットシステム５３が１Ｖ−５ＭＨｚま
で対応可能である。また、図１３のようにピギーバック
マイクロコンピュータ７１を５Ｖで動作させ、レベル変
換回路５２によってターゲットシステム５３との間の信
号ライン５０３の信号レベルを３Ｖに変換してもよい。
【００４９】実施例８．図１４はレベル変換回路内蔵の
エミュレータ用マイクロコンピュータを用いたＬＳＩテ
ストシステムの構成図である。ＬＳＩテストシステムの
インターフェースボード１６３にエミュレータ用マイク
ロコンピュータ９１、エミュレータ用マイクロコンピュ
ータ９１を動作させるためのプログラムが格納されたメ
モリ１６７、インタフェース１６８が搭載されている。
エミュレータ用マイクロコンピュータ９１にはレベル変
換回路９２が内蔵されており、このレベル変換回路９２
にＤＵＴ１６２のシリアルＩ／Ｏ１６９が接続されてい
る。また、インタフェースボード１６３のインタフェー
ス１６８にＬＳＩテスタ１６１が接続されている。エミ
ュレータ用マイクロコンピュータ９１、メモリ１６７及
びインターフェース１６８を５Ｖで動作させ、エミュレ
ータ用マイクロコンピュータ９１のシリアルＩ／０９３
とＤＵＴ１６２のシリアルＩ／０１６９との信号の授受
をレベル変換回路９２を介して行う。また、ＤＵＴ１６
２の動作に必要にクロック信号やリセット信号について
も、ＬＳＩテスタ１６１よりエミュレータ用マイクロコ
ンピュータ９１に入力された信号をレベル変換回路９２
でレベル変換した後にＤＵＴ１６２に供給するようにす
れば、ＬＳＩテスタ１６１の負荷を軽減することができ
る。ＤＵＴ１６２としてテストされるマイクロコンピュ
ータと同じ型のマイクロコンピュータをエミュレータ用
マイクロコンピュータ９１に使用すれば、シリアルＩ／
０９３とシリアルＩ／Ｏ１６９の機能が同じなので、よ
りテストし易くなる。例えば、ＩＣカード用マイクロコ
ンピュータのシリアルＩ／Ｏには、再送機能等、普通の
シリアルＩ／Ｏに備わっていない機能などがあり、その
機能のテストが容易になる。このテストシステムでは、
外付メモリのプログラムが実行できればエミュレータ用
マイクロコンピュータの代わりにピギーバックマイクロ
コンピュータを使用することもできる。実施例１〜４の
レベル変換回路を内蔵すれば、１Ｖ−５ＭＨｚ〜７Ｖ−
５０ＭＨｚまでの範囲のテストを行うことができる。
エミュレータ用マイクロコンピュータを用いたＬＳＩテ
ストシステムの構成図である。ＬＳＩテストシステムの
インターフェースボード１６３にエミュレータ用マイク
ロコンピュータ９１、エミュレータ用マイクロコンピュ
ータ９１を動作させるためのプログラムが格納されたメ
モリ１６７、インタフェース１６８が搭載されている。
エミュレータ用マイクロコンピュータ９１にはレベル変
換回路９２が内蔵されており、このレベル変換回路９２
にＤＵＴ１６２のシリアルＩ／Ｏ１６９が接続されてい
る。また、インタフェースボード１６３のインタフェー
ス１６８にＬＳＩテスタ１６１が接続されている。エミ
ュレータ用マイクロコンピュータ９１、メモリ１６７及
びインターフェース１６８を５Ｖで動作させ、エミュレ
ータ用マイクロコンピュータ９１のシリアルＩ／０９３
とＤＵＴ１６２のシリアルＩ／０１６９との信号の授受
をレベル変換回路９２を介して行う。また、ＤＵＴ１６
２の動作に必要にクロック信号やリセット信号について
も、ＬＳＩテスタ１６１よりエミュレータ用マイクロコ
ンピュータ９１に入力された信号をレベル変換回路９２
でレベル変換した後にＤＵＴ１６２に供給するようにす
れば、ＬＳＩテスタ１６１の負荷を軽減することができ
る。ＤＵＴ１６２としてテストされるマイクロコンピュ
ータと同じ型のマイクロコンピュータをエミュレータ用
マイクロコンピュータ９１に使用すれば、シリアルＩ／
０９３とシリアルＩ／Ｏ１６９の機能が同じなので、よ
りテストし易くなる。例えば、ＩＣカード用マイクロコ
ンピュータのシリアルＩ／Ｏには、再送機能等、普通の
シリアルＩ／Ｏに備わっていない機能などがあり、その
機能のテストが容易になる。このテストシステムでは、
外付メモリのプログラムが実行できればエミュレータ用
マイクロコンピュータの代わりにピギーバックマイクロ
コンピュータを使用することもできる。実施例１〜４の
レベル変換回路を内蔵すれば、１Ｖ−５ＭＨｚ〜７Ｖ−
５０ＭＨｚまでの範囲のテストを行うことができる。
【００５０】実施例９．図１５は実施例９に係るＬＳＩ
テストシステムを示す構成図である。このテストシステ
ムは、図１４に示した実施例８のテストシステムにおい
て、ＬＳＩテスタ１６１とエミュレータ用マイクロコン
ピュータ９１内のレベル変換回路９２とを信号ライン１
００１及び１００２で接続し、レベル変換回路９２にお
けるレベル変換出力のハイレベル値ＶOH及びローレベル
値ＶOLをＬＳＩテスタ１６１によって設定することがで
きるようにしたものである。これにより、レベル変換回
路９２を用いてＤＵＴ１６２の入力電圧のハイレベル値
ＶIH及びローレベル値ＶILのテストが容易となる。この
ように出力信号のハイレベル値ＶOH及びローレベル値Ｖ
OLを設定することのできるレベル変換回路の構成例を図
１６に示す。信号ライン１００１、１００２の各電位を
選択することにより、出力信号ＯＵＴのハイレベル値Ｖ
OH及びローレベル値ＶOLが決定される。
テストシステムを示す構成図である。このテストシステ
ムは、図１４に示した実施例８のテストシステムにおい
て、ＬＳＩテスタ１６１とエミュレータ用マイクロコン
ピュータ９１内のレベル変換回路９２とを信号ライン１
００１及び１００２で接続し、レベル変換回路９２にお
けるレベル変換出力のハイレベル値ＶOH及びローレベル
値ＶOLをＬＳＩテスタ１６１によって設定することがで
きるようにしたものである。これにより、レベル変換回
路９２を用いてＤＵＴ１６２の入力電圧のハイレベル値
ＶIH及びローレベル値ＶILのテストが容易となる。この
ように出力信号のハイレベル値ＶOH及びローレベル値Ｖ
OLを設定することのできるレベル変換回路の構成例を図
１６に示す。信号ライン１００１、１００２の各電位を
選択することにより、出力信号ＯＵＴのハイレベル値Ｖ
OH及びローレベル値ＶOLが決定される。
【００５１】実施例１０．図１７は実施例１０に係るＬ
ＳＩテストシステムを示すブロック図である。インター
フェースボード１６３にエミュレータ用マイクロコンピ
ュータ１１１とシリアルＩ／Ｏ用ＩＣ１１２とが搭載さ
れている。ＬＳＩテスタ１６１がシリアルＩ／Ｏ用ＩＣ
１１２に接続され、シリアルＩ／Ｏ用ＩＣ１１２がエミ
ュレータ用マイクロコンピュータ１１１のレベル変換回
路９２に接続され、レベル変換回路９２がＤＵＴ１６２
のシリアルＩ／Ｏ１６９に接続されている。エミュレー
タ用マイクロコンピュータ１１１はレベル変換回路９２
のみを使用する。このように構成すれば、ＬＳＩテスタ
１６１の負荷を軽減することができる。エミュレータ用
マイクロコンピュータ１１１は、図１８のように各レベ
ル変換回路９２の入出力端子をそのままこのマイクロコ
ンピュータ１１１の外部端子にすれば実現できる。な
お、ＤＵＴ１６２がＩＣカード用マイクロコンピュータ
の場合には、シリアルＩ／Ｏの入出力端子が１本しかな
いので、入力と出力とを切り替えるために図１８のよう
に切替回路２７１をエミュレータ用マイクロコンピュー
タ１１１とＤＵＴ１６２との間に接続する必要がある。
ＳＩテストシステムを示すブロック図である。インター
フェースボード１６３にエミュレータ用マイクロコンピ
ュータ１１１とシリアルＩ／Ｏ用ＩＣ１１２とが搭載さ
れている。ＬＳＩテスタ１６１がシリアルＩ／Ｏ用ＩＣ
１１２に接続され、シリアルＩ／Ｏ用ＩＣ１１２がエミ
ュレータ用マイクロコンピュータ１１１のレベル変換回
路９２に接続され、レベル変換回路９２がＤＵＴ１６２
のシリアルＩ／Ｏ１６９に接続されている。エミュレー
タ用マイクロコンピュータ１１１はレベル変換回路９２
のみを使用する。このように構成すれば、ＬＳＩテスタ
１６１の負荷を軽減することができる。エミュレータ用
マイクロコンピュータ１１１は、図１８のように各レベ
ル変換回路９２の入出力端子をそのままこのマイクロコ
ンピュータ１１１の外部端子にすれば実現できる。な
お、ＤＵＴ１６２がＩＣカード用マイクロコンピュータ
の場合には、シリアルＩ／Ｏの入出力端子が１本しかな
いので、入力と出力とを切り替えるために図１８のよう
に切替回路２７１をエミュレータ用マイクロコンピュー
タ１１１とＤＵＴ１６２との間に接続する必要がある。
【００５２】なお、上述した実施例５あるいは６のエミ
ュレータ用マイクロコンピュータを用いたエミュレート
システムにおいては、従来実現できなかった機能をエミ
ュレートシステムに持たせることができる。図２２のエ
ミュレートシステムにおいて従来は、ターゲットシステ
ム１５４の動作電圧と本体１５１の動作電圧が異なる場
合、ターゲットシステム１５４のＩＣソケットに直接エ
ミュレータ用マイコン１５３を搭載することができず、
本体１５１又はポッド１５２を改造する必要があった。
例えば、エミュレータ用マイクロコンピュータ１５３を
本体１５１又はポッド１５２内に収納し又は別途基板上
に搭載し、さらにレベル変換回路を付加した後、レベル
変換回路をターゲットシステム１５４に接続しなければ
ならない。このため、ターゲットシステムの近傍にエミ
ュレータ用マイクロコンピュータを搭載することができ
るという、このエミュレートシステムの一番の利点も実
現できなくなる。しかしながら、エミュレータ用マイク
ロコンピュータにレベル変換回路を内蔵すれば、ターゲ
ットシステムの動作電圧に関係なくシステムを使用で
き、また、実施例１〜４のレベル変換回路を内蔵してい
れば、ターゲットシステムの動作を１Ｖ−５ＭＨｚから
７Ｖ−５０ＭＨｚまで可能にでき、ターゲットシステム
のエミュレータだけでなく、電圧や周波数を変化させた
場合の評価も実現できる。
ュレータ用マイクロコンピュータを用いたエミュレート
システムにおいては、従来実現できなかった機能をエミ
ュレートシステムに持たせることができる。図２２のエ
ミュレートシステムにおいて従来は、ターゲットシステ
ム１５４の動作電圧と本体１５１の動作電圧が異なる場
合、ターゲットシステム１５４のＩＣソケットに直接エ
ミュレータ用マイコン１５３を搭載することができず、
本体１５１又はポッド１５２を改造する必要があった。
例えば、エミュレータ用マイクロコンピュータ１５３を
本体１５１又はポッド１５２内に収納し又は別途基板上
に搭載し、さらにレベル変換回路を付加した後、レベル
変換回路をターゲットシステム１５４に接続しなければ
ならない。このため、ターゲットシステムの近傍にエミ
ュレータ用マイクロコンピュータを搭載することができ
るという、このエミュレートシステムの一番の利点も実
現できなくなる。しかしながら、エミュレータ用マイク
ロコンピュータにレベル変換回路を内蔵すれば、ターゲ
ットシステムの動作電圧に関係なくシステムを使用で
き、また、実施例１〜４のレベル変換回路を内蔵してい
れば、ターゲットシステムの動作を１Ｖ−５ＭＨｚから
７Ｖ−５０ＭＨｚまで可能にでき、ターゲットシステム
のエミュレータだけでなく、電圧や周波数を変化させた
場合の評価も実現できる。
【００５３】
【発明の効果】以上のように、請求項１に係るレベル変
換回路は、それぞれソースが第１の電位Ｖ１に接続され
ると共にドレインが互いに他方のゲートに接続され且つ
互いに同じβ値を有する第１及び第２のＰチャネルトラ
ンジスタと、それぞれドレインが第１及び第２のＰチャ
ネルトランジスタのドレインに接続されると共にソース
が接地され且つ互いに同じβ値を有する第１及び第２の
Ｎチャネルトランジスタと、レベル変換入力信号を反転
させて第２のＮチャネルトランジスタのゲートに入力さ
せると共に第２の電位Ｖ２を電源とする第１のインバー
タと、第１のインバータの出力をさらに反転させて第１
のＮチャネルトランジスタのゲートに入力させると共に
第２の電位Ｖ２を電源とする第２のインバータと、第１
のＰチャネルトランジスタのドレインと第１のＮチャネ
ルトランジスタのドレインとの接続点の信号を反転させ
ると共に第１の電位Ｖ１を電源とする第３のインバータ
とを備え、第１及び第２のＮチャネルトランジスタのβ
値を第１及び第２のＰチャネルトランジスタのβ値の５
０倍以上に設定すると共に第１の電位Ｖ１が１Ｖまで低
下しても第３のインバータをドライブできるように第１
及び第２のＰチャネルトランジスタのβ値を設定したの
で、５Ｖを１〜７Ｖまで、１〜７Ｖを５Ｖまでそれぞれ
変換することができる。
換回路は、それぞれソースが第１の電位Ｖ１に接続され
ると共にドレインが互いに他方のゲートに接続され且つ
互いに同じβ値を有する第１及び第２のＰチャネルトラ
ンジスタと、それぞれドレインが第１及び第２のＰチャ
ネルトランジスタのドレインに接続されると共にソース
が接地され且つ互いに同じβ値を有する第１及び第２の
Ｎチャネルトランジスタと、レベル変換入力信号を反転
させて第２のＮチャネルトランジスタのゲートに入力さ
せると共に第２の電位Ｖ２を電源とする第１のインバー
タと、第１のインバータの出力をさらに反転させて第１
のＮチャネルトランジスタのゲートに入力させると共に
第２の電位Ｖ２を電源とする第２のインバータと、第１
のＰチャネルトランジスタのドレインと第１のＮチャネ
ルトランジスタのドレインとの接続点の信号を反転させ
ると共に第１の電位Ｖ１を電源とする第３のインバータ
とを備え、第１及び第２のＮチャネルトランジスタのβ
値を第１及び第２のＰチャネルトランジスタのβ値の５
０倍以上に設定すると共に第１の電位Ｖ１が１Ｖまで低
下しても第３のインバータをドライブできるように第１
及び第２のＰチャネルトランジスタのβ値を設定したの
で、５Ｖを１〜７Ｖまで、１〜７Ｖを５Ｖまでそれぞれ
変換することができる。
【００５４】請求項２及び３に係るレベル変換回路は、
さらに出力信号のデューティ比の崩れを軽減することが
できる。請求項４及び５に係るエミュレータ用マイクロ
コンピュータは、エミュレータ装置と異なる動作電圧を
有するターゲットシステムにも対応することができる。
請求項６及び７に係るピギーバックマイクロコンピュー
タは、ＥＰＲＯＭと異なる動作電圧を有するターゲット
システムにも対応することができる。請求項８に係るＬ
ＳＩテストシステムは、ＬＳＩテスタと異なる動作電圧
を有する量産用マイクロコンピュータのテストを容易に
行うことができる。請求項９に係るエミュレートシステ
ムは、エミュレータ装置と異なる動作電圧を有するター
ゲットシステムを容易にエミュレートすることができ
る。
さらに出力信号のデューティ比の崩れを軽減することが
できる。請求項４及び５に係るエミュレータ用マイクロ
コンピュータは、エミュレータ装置と異なる動作電圧を
有するターゲットシステムにも対応することができる。
請求項６及び７に係るピギーバックマイクロコンピュー
タは、ＥＰＲＯＭと異なる動作電圧を有するターゲット
システムにも対応することができる。請求項８に係るＬ
ＳＩテストシステムは、ＬＳＩテスタと異なる動作電圧
を有する量産用マイクロコンピュータのテストを容易に
行うことができる。請求項９に係るエミュレートシステ
ムは、エミュレータ装置と異なる動作電圧を有するター
ゲットシステムを容易にエミュレートすることができ
る。
【図１】この発明の実施例１に係るレベル変換回路を示
す回路図である。
す回路図である。
【図２】実施例１の動作を示すタイミングチャートであ
る。
る。
【図３】実施例１の動作を示すタイミングチャートであ
る。
る。
【図４】実施例１の動作を示すタイミングチャートであ
る。
る。
【図５】実施例１の動作を示すタイミングチャートであ
る。
る。
【図６】実施例３に係るレベル変換回路を示す回路図で
ある。
ある。
【図７】実施例３で用いられたフリップフロップ回路を
示す回路図である。
示す回路図である。
【図８】実施例３の変形例を示す回路図である。
【図９】実施例３の変形例を示す回路図である。
【図１０】実施例５に係るエミュレートシステムを示す
ブロック図である。
ブロック図である。
【図１１】実施例６に係るエミュレートシステムを示す
ブロック図である。
ブロック図である。
【図１２】実施例７に係るピギーバックマイクロコンピ
ュータを示すブロック図である。
ュータを示すブロック図である。
【図１３】実施例７の変形例を示すブロック図である。
【図１４】実施例８に係るＬＳＩテストシステムを示す
ブロック図である。
ブロック図である。
【図１５】実施例９に係るＬＳＩテストシステムを示す
ブロック図である。
ブロック図である。
【図１６】実施例９で用いられたレベル変換回路を示す
回路図である。
回路図である。
【図１７】実施例１０に係るＬＳＩテストシステムを示
すブロック図である。
すブロック図である。
【図１８】実施例１０で用いられたエミュレータ用マイ
クロコンピュータを示すブロック図である。
クロコンピュータを示すブロック図である。
【図１９】相補型ＭＯＳ集積回路を示す回路図である。
【図２０】従来の相補型のレベル変換回路を示す回路図
である。
である。
【図２１】従来のエミュレートシステムを示すブロック
図である。
図である。
【図２２】従来のエミュレートシステムのイメージ図で
ある。
ある。
【図２３】従来のピギーバックマイクロコンピュータの
イメージ図である。
イメージ図である。
【図２４】従来のエミュレートシステムを示すブロック
図である。
図である。
【図２５】従来のレベル変換回路を示す回路図である。
【図２６】従来のレベル変換回路を示す回路図である。
【図２７】図２５あるいは図２６の変換回路の動作を示
すタイミングチャートでる。
すタイミングチャートでる。
【図２８】レベル変換の入出力電圧の流れを示す図であ
る。
る。
【図２９】従来のＬＳＩテストシステムを示すブロック
図である。
図である。
１、２、３ インバータ ４、５ Ｐチャネルトランジスタ ６、７ Ｎチャネルトランジスタ ８、８１、８２ フリップフロップ回路 ５１、９１、１１１ エミュレータ用マイクロコンピ
ュータ ５２、９２ レベル変換回路 ５３ ターゲットシステム ５４ エミュレータ装置 ７１ ピギーバックマイクロコンピュータ ７２ ＥＰＲＯＭ １６１ ＬＳＩテスタ １６２ ＤＵＴ
ュータ ５２、９２ レベル変換回路 ５３ ターゲットシステム ５４ エミュレータ装置 ７１ ピギーバックマイクロコンピュータ ７２ ＥＰＲＯＭ １６１ ＬＳＩテスタ １６２ ＤＵＴ
【手続補正書】
【提出日】平成５年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】実施例３．図６に実施例３に係るレベル変
換回路を示す。このレベル変換回路は、図１に示した実
施例１の回路においてインバータ３の代わりにフリップ
フロップ回路８を設けたものである。このようにフリッ
プフロップ回路８で出力波形を整形してもデューティ比
の崩れを軽減することができる。フリップフロップ回路
８は、二つの入力信号１０７及び１０６が共にローレベ
ルのときには出力信号１０５は変化せず、信号１０７が
ハイレベルで信号１０６がローレベルのときは出力信号
１０５はハイレベルに、なる。また、信号１０７がロー
レベルで信号１０６がハイレベルのときは出力信号１０
５がローレベルになる。従って、出力信号１０５の波形
は図２〜５の各タイミングチャートにおける波形１０５
ｂの実線のようになり、デューティ比の崩れが軽減され
ている。図７に８個のトランジスタにより構成したフリ
ップフロップ回路８の回路図を示す。ここで、このフリ
ップフロップ回路８内においても、上記実施例２のイン
バータ３と同様にＮチャネルトランジスタのβ値とＰチ
ャネルトランジスタのβ値との比を変える、すなわちＮ
チャネルトランジスタのβ値をＰチャネルトランジスタ
のβ値より大きく設定することにより、フリップフロッ
プ回路８のスレッシュホールド電圧ＶTHを下げることが
できる。なお、フリップフロップ回路８の代わりに図８
及び９に示されるフリップフロップ回路８１及び８２を
用いても同様の効果が得られる。
換回路を示す。このレベル変換回路は、図１に示した実
施例１の回路においてインバータ３の代わりにフリップ
フロップ回路８を設けたものである。このようにフリッ
プフロップ回路８で出力波形を整形してもデューティ比
の崩れを軽減することができる。フリップフロップ回路
８は、二つの入力信号１０７及び１０６が共にローレベ
ルのときには出力信号１０５は変化せず、信号１０７が
ハイレベルで信号１０６がローレベルのときは出力信号
１０５はハイレベルに、なる。また、信号１０７がロー
レベルで信号１０６がハイレベルのときは出力信号１０
５がローレベルになる。従って、出力信号１０５の波形
は図２〜５の各タイミングチャートにおける波形１０５
ｂの実線のようになり、デューティ比の崩れが軽減され
ている。図７に８個のトランジスタにより構成したフリ
ップフロップ回路８の回路図を示す。ここで、このフリ
ップフロップ回路８内においても、上記実施例２のイン
バータ３と同様にＮチャネルトランジスタのβ値とＰチ
ャネルトランジスタのβ値との比を変える、すなわちＮ
チャネルトランジスタのβ値をＰチャネルトランジスタ
のβ値より大きく設定することにより、フリップフロッ
プ回路８のスレッシュホールド電圧ＶTHを下げることが
できる。なお、フリップフロップ回路８の代わりに図８
及び９に示されるフリップフロップ回路８１及び８２を
用いても同様の効果が得られる。
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換 回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシ ステム及びレベル変換回路を内蔵したＬＳＩテストシステム
Claims (9)
- 【請求項１】 それぞれソースが第１の電位Ｖ１に接続
されると共にドレインが互いに他方のゲートに接続され
且つ互いに同じβ値を有する第１及び第２のＰチャネル
トランジスタと、 それぞれドレインが第１及び第２のＰチャネルトランジ
スタのドレインに接続されると共にソースが接地され且
つ互いに同じβ値を有する第１及び第２のＮチャネルト
ランジスタと、 レベル変換入力信号を反転させて第２のＮチャネルトラ
ンジスタのゲートに入力させると共に第２の電位Ｖ２を
電源とする第１のインバータと、 第１のインバータの出力をさらに反転させて第１のＮチ
ャネルトランジスタのゲートに入力させると共に第２の
電位Ｖ２を電源とする第２のインバータと、 第１のＰチャネルトランジスタのドレインと第１のＮチ
ャネルトランジスタのドレインとの接続点の信号を反転
させると共に第１の電位Ｖ１を電源とする第３のインバ
ータとを備え、第１及び第２のＮチャネルトランジスタ
のβ値を第１及び第２のＰチャネルトランジスタのβ値
の５０倍以上に設定すると共に第１の電位Ｖ１が１Ｖま
で低下しても第３のインバータをドライブできるように
第１及び第２のＰチャネルトランジスタのβ値を設定す
ることを特徴とするレベル変換回路。 - 【請求項２】 それぞれソースが第１の電位Ｖ１に接続
されると共にドレインが互いに他方のゲートに接続され
且つ互いに同じβ値を有する第１及び第２のＰチャネル
トランジスタと、 それぞれドレインが第１及び第２のＰチャネルトランジ
スタのドレインに接続されると共にソースが接地され且
つ互いに同じβ値を有する第１及び第２のＮチャネルト
ランジスタと、 レベル変換入力信号を反転させて第２のＮチャネルトラ
ンジスタのゲートに入力させると共に第２の電位Ｖ２を
電源とする第１のインバータと、 第１のインバータの出力をさらに反転させて第１のＮチ
ャネルトランジスタのゲートに入力させると共に第２の
電位Ｖ２を電源とする第２のインバータと、 第１のＰチャネルトランジスタのドレインと第１のＮチ
ャネルトランジスタのドレインとの接続点の信号を反転
させると共に第１の電位Ｖ１を電源とする第３のインバ
ータとを備え、第１及び第２のＮチャネルトランジスタ
のβ値を第１及び第２のＰチャネルトランジスタのβ値
の５０倍以上に設定し、第１の電位Ｖ１が１Ｖまで低下
しても第３のインバータをドライブできるように第１及
び第２のＰチャネルトランジスタのβ値を設定し、第３
のインバータを形成する一対のＰチャネルトランジスタ
とＮチャネルトランジスタのうちＮチャネルトランジス
タのβ値をＰチャネルトランジスタのβ値より大きく設
定することを特徴とするレベル変換回路。 - 【請求項３】 それぞれソースが第１の電位Ｖ１に接続
されると共にドレインが互いに他方のゲートに接続され
且つ互いに同じβ値を有する第１及び第２のＰチャネル
トランジスタと、 それぞれドレインが第１及び第２のＰチャネルトランジ
スタのドレインに接続されると共にソースが接地され且
つ互いに同じβ値を有する第１及び第２のＮチャネルト
ランジスタと、 レベル変換入力信号を反転させて第２のＮチャネルトラ
ンジスタのゲートに入力させると共に第２の電位Ｖ２を
電源とする第１のインバータと、 第１のインバータの出力をさらに反転させて第１のＮチ
ャネルトランジスタのゲートに入力させると共に第２の
電位Ｖ２を電源とする第２のインバータと、 第１のＰチャネルトランジスタのドレインと第１のＮチ
ャネルトランジスタのドレインとの接続点の信号と第２
のＰチャネルトランジスタのドレインと第２のＮチャネ
ルトランジスタのドレインとの接続点の信号とを入力す
ると共にこれら双方の信号が共にローレベルのときには
出力が変化しないフリップフロップ回路とを備え、第１
及び第２のＮチャネルトランジスタのβ値を第１及び第
２のＰチャネルトランジスタのβ値の５０倍以上に設定
することを特徴とするレベル変換回路。 - 【請求項４】 エミュレータ装置とターゲットシステム
との間に接続されるエミュレータ用マイクロコンピュー
タであって、 それぞれソースが第１の電位Ｖ１に接続されると共にド
レインが互いに他方のゲートに接続され且つ互いに同じ
β値を有する第１及び第２のＰチャネルトランジスタ
と、それぞれドレインが第１及び第２のＰチャネルトラ
ンジスタのドレインに接続されると共にソースが接地さ
れ且つ互いに同じβ値を有する第１及び第２のＮチャネ
ルトランジスタと、レベル変換入力信号を反転させて第
２のＮチャネルトランジスタのゲートに入力させると共
に第２の電位Ｖ２を電源とする第１のインバータと、第
１のインバータの出力をさらに反転させて第１のＮチャ
ネルトランジスタのゲートに入力させると共に第２の電
位Ｖ２を電源とする第２のインバータと、第１のＰチャ
ネルトランジスタのドレインと第１のＮチャネルトラン
ジスタのドレインとの接続点の信号を反転させると共に
第１の電位Ｖ１を電源とする第３のインバータとを備
え、第１及び第２のＮチャネルトランジスタのβ値を第
１及び第２のＰチャネルトランジスタのβ値の５０倍以
上に設定すると共に第１の電位Ｖ１が１Ｖまで低下して
も第３のインバータをドライブできるように第１及び第
２のＰチャネルトランジスタのβ値を設定し且つターゲ
ットシステムとの間で伝送される信号をレベル変換する
レベル変換回路を備えたことを特徴とするエミュレータ
用マイクロコンピュータ。 - 【請求項５】 エミュレータ装置とターゲットシステム
との間に接続されるエミュレータ用マイクロコンピュー
タであって、 それぞれソースが第１の電位Ｖ１に接続されると共にド
レインが互いに他方のゲートに接続され且つ互いに同じ
β値を有する第１及び第２のＰチャネルトランジスタ
と、それぞれドレインが第１及び第２のＰチャネルトラ
ンジスタのドレインに接続されると共にソースが接地さ
れ且つ互いに同じβ値を有する第１及び第２のＮチャネ
ルトランジスタと、レベル変換入力信号を反転させて第
２のＮチャネルトランジスタのゲートに入力させると共
に第２の電位Ｖ２を電源とする第１のインバータと、第
１のインバータの出力をさらに反転させて第１のＮチャ
ネルトランジスタのゲートに入力させると共に第２の電
位Ｖ２を電源とする第２のインバータと、第１のＰチャ
ネルトランジスタのドレインと第１のＮチャネルトラン
ジスタのドレインとの接続点の信号を反転させると共に
第１の電位Ｖ１を電源とする第３のインバータとを備
え、第１及び第２のＮチャネルトランジスタのβ値を第
１及び第２のＰチャネルトランジスタのβ値の５０倍以
上に設定すると共に第１の電位Ｖ１が１Ｖまで低下して
も第３のインバータをドライブできるように第１及び第
２のＰチャネルトランジスタのβ値を設定し且つエミュ
レータ装置との間で伝送される信号をレベル変換するレ
ベル変換回路を備えたことを特徴とするエミュレータ用
マイクロコンピュータ。 - 【請求項６】 ＥＰＲＯＭとターゲットシステムとの間
に接続されるピギーバックマイクロコンピュータであっ
て、 それぞれソースが第１の電位Ｖ１に接続されると共にド
レインが互いに他方のゲートに接続され且つ互いに同じ
β値を有する第１及び第２のＰチャネルトランジスタ
と、それぞれドレインが第１及び第２のＰチャネルトラ
ンジスタのドレインに接続されると共にソースが接地さ
れ且つ互いに同じβ値を有する第１及び第２のＮチャネ
ルトランジスタと、レベル変換入力信号を反転させて第
２のＮチャネルトランジスタのゲートに入力させると共
に第２の電位Ｖ２を電源とする第１のインバータと、第
１のインバータの出力をさらに反転させて第１のＮチャ
ネルトランジスタのゲートに入力させると共に第２の電
位Ｖ２を電源とする第２のインバータと、第１のＰチャ
ネルトランジスタのドレインと第１のＮチャネルトラン
ジスタのドレインとの接続点の信号を反転させると共に
第１の電位Ｖ１を電源とする第３のインバータとを備
え、第１及び第２のＮチャネルトランジスタのβ値を第
１及び第２のＰチャネルトランジスタのβ値の５０倍以
上に設定すると共に第１の電位Ｖ１が１Ｖまで低下して
も第３のインバータをドライブできるように第１及び第
２のＰチャネルトランジスタのβ値を設定し且つＥＰＲ
ＯＭとの間で伝送される信号をレベル変換するレベル変
換回路を備えたことを特徴とするピギーバックマイクロ
コンピュータ。 - 【請求項７】 ＥＰＲＯＭとターゲットシステムとの間
に接続されるピギーバックマイクロコンピュータであっ
て、 それぞれソースが第１の電位Ｖ１に接続されると共にド
レインが互いに他方のゲートに接続され且つ互いに同じ
β値を有する第１及び第２のＰチャネルトランジスタ
と、それぞれドレインが第１及び第２のＰチャネルトラ
ンジスタのドレインに接続されると共にソースが接地さ
れ且つ互いに同じβ値を有する第１及び第２のＮチャネ
ルトランジスタと、レベル変換入力信号を反転させて第
２のＮチャネルトランジスタのゲートに入力させると共
に第２の電位Ｖ２を電源とする第１のインバータと、第
１のインバータの出力をさらに反転させて第１のＮチャ
ネルトランジスタのゲートに入力させると共に第２の電
位Ｖ２を電源とする第２のインバータと、第１のＰチャ
ネルトランジスタのドレインと第１のＮチャネルトラン
ジスタのドレインとの接続点の信号を反転させると共に
第１の電位Ｖ１を電源とする第３のインバータとを備
え、第１及び第２のＮチャネルトランジスタのβ値を第
１及び第２のＰチャネルトランジスタのβ値の５０倍以
上に設定すると共に第１の電位Ｖ１が１Ｖまで低下して
も第３のインバータをドライブできるように第１及び第
２のＰチャネルトランジスタのβ値を設定し且つターゲ
ットシステムとの間で伝送される信号をレベル変換する
レベル変換回路を備えたことを特徴とするピギーバック
マイクロコンピュータ。 - 【請求項８】 量産用マイクロコンピュータのテストを
行なうためのＬＳＩテストシステムであって、 ＬＳＩテスタと、 それぞれソースが第１の電位Ｖ１に接続されると共にド
レインが互いに他方のゲートに接続され且つ互いに同じ
β値を有する第１及び第２のＰチャネルトランジスタ
と、それぞれドレインが第１及び第２のＰチャネルトラ
ンジスタのドレインに接続されると共にソースが接地さ
れ且つ互いに同じβ値を有する第１及び第２のＮチャネ
ルトランジスタと、レベル変換入力信号を反転させて第
２のＮチャネルトランジスタのゲートに入力させると共
に第２の電位Ｖ２を電源とする第１のインバータと、第
１のインバータの出力をさらに反転させて第１のＮチャ
ネルトランジスタのゲートに入力させると共に第２の電
位Ｖ２を電源とする第２のインバータと、第１のＰチャ
ネルトランジスタのドレインと第１のＮチャネルトラン
ジスタのドレインとの接続点の信号を反転させると共に
第１の電位Ｖ１を電源とする第３のインバータとを備
え、第１及び第２のＮチャネルトランジスタのβ値を第
１及び第２のＰチャネルトランジスタのβ値の５０倍以
上に設定すると共に第１の電位Ｖ１が１Ｖまで低下して
も第３のインバータをドライブできるように第１及び第
２のＰチャネルトランジスタのβ値を設定したレベル変
換回路を備えたエミュレータ用マイクロコンピュータと
を備えたことを特徴とするＬＳＩテストシステム。 - 【請求項９】 エミュレータ装置と、それぞれソースが
第１の電位Ｖ１に接続されると共にドレインが互いに他
方のゲートに接続され且つ互いに同じβ値を有する第１
及び第２のＰチャネルトランジスタと、それぞれドレイ
ンが第１及び第２のＰチャネルトランジスタのドレイン
に接続されると共にソースが接地され且つ互いに同じβ
値を有する第１及び第２のＮチャネルトランジスタと、
レベル変換入力信号を反転させて第２のＮチャネルトラ
ンジスタのゲートに入力させると共に第２の電位Ｖ２を
電源とする第１のインバータと、第１のインバータの出
力をさらに反転させて第１のＮチャネルトランジスタの
ゲートに入力させると共に第２の電位Ｖ２を電源とする
第２のインバータと、第１のＰチャネルトランジスタの
ドレインと第１のＮチャネルトランジスタのドレインと
の接続点の信号を反転させると共に第１の電位Ｖ１を電
源とする第３のインバータとを備え、第１及び第２のＮ
チャネルトランジスタのβ値を第１及び第２のＰチャネ
ルトランジスタのβ値の５０倍以上に設定すると共に第
１の電位Ｖ１が１Ｖまで低下しても第３のインバータを
ドライブできるように第１及び第２のＰチャネルトラン
ジスタのβ値を設定したレベル変換回路を含むエミュレ
ータ用マイクロコンピュータとを備えたことを特徴とす
るエミュレートシステム。
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