CN103152029B - 灵活的低功率转换速率控制输出缓冲器 - Google Patents

灵活的低功率转换速率控制输出缓冲器 Download PDF

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Abstract

一种灵活的低功率转换速率控制输出缓冲器，包括上拉驱动器、下拉驱动器和输出级。该上拉驱动器具有驱动控制输入和输出，该输出响应于在该驱动控制输入上接收第一驱动控制信号而以推挽模式提供上拉驱动信号，并且响应于在该驱动控制输入上接收第二驱动控制信号而以电流限制模式提供上拉驱动信号。该下拉驱动器具有驱动控制输入和输出，该输出响应于在该驱动控制输入上接收第三驱动控制信号而以推挽模式提供下拉驱动信号，并且响应于在该驱动控制输入上接收第四驱动控制信号而以电流限制模式提供下拉驱动信号。该输出级用于响应所述上拉和下拉驱动信号而在输出端上提供一电压。

Description

灵活的低功率转换速率控制输出缓冲器
技术领域
本发明大致涉及输出缓冲器，以及更具体地，涉及一种具有转换速率控制的输出缓冲器。
背景技术
集成电路使用输出缓冲器来将相对微弱的内部信号变换为适于外部使用的更强的信号，以便例如用于传输到印刷电路板上的其它集成电路。然而，印刷电路板上的信号线的布局和端接在不同的应用中变化很大。例如，具有短、轻负载的信号线的印刷电路板上的集成电路不需要与具有较长、重负载的信号线的印刷电路板一样强的输出缓冲器。如果输出缓冲器太强的话，由于信号线上的欠阻尼或阻尼振荡，它们会过度驱动轻负载的输出信号线并造成信号失效。如果输出缓冲器太微弱的话，它们不能够以足够的时间来驱动重负载的输出信号线并且也会造成信号失效。
发明内容
在典型实施例中，输出缓冲器包括上拉驱动器、下拉驱动器和输出级。该上拉驱动器具有驱动控制输入和输出，该输出用于响应在该驱动控制输入上接收的第一驱动控制信号而以推挽模式提供上拉驱动信号，以及响应在该驱动控制输入上接收的第二驱动控制信号而以电流限制模式提供上拉驱动信号。该下拉驱动器具有驱动控制输入和输出，该输出用于响应在该驱动控制输入上接收的第三驱动控制信号而以推挽模式提供下拉驱动信号，以及响应在该驱动控制输入上接收的第四驱动控制信号而以电流限制模式提供下拉驱动信号。该输出级响应该上拉和下拉驱动信号而在输出端子上提供一电压。
在其它典型实施例中，输出缓冲器包括解码器、上拉驱动器、下拉驱动器、以及输出级。该解码器具有用于接收数据信号的第一输入、用于接收模式信号的第二输入、用于提供第一和第二驱动控制信号的第一输出、以及用于提供第三和第四驱动控制信号的第二输出。当该模式信号为第一状态时，该解码器响应该数据信号的相应第一和第二状态而提供第一和第三驱动控制信号中选定的一个，以及该当模式信号为第二状态时，该解码器响应该数据信号的相应第一和第二状态而提供该第二和第四驱动控制信号中选定的一个。该上拉驱动器具有耦合到该解码器的第一输出的输入和输出，该输出用于响应该第一驱动控制信号而以推挽模式提供上拉驱动信号，以及响应该第二驱动控制信号而以电流限制模式来提供上拉驱动信号。该下拉驱动器具有耦合到该解码器的第二输出的输入和输出，该输出用于响应该第三驱动信号而以推挽模式提供下拉驱动信号，以及响应该第四驱动信号而以电流限制模式提供下拉驱动信号。该输出级响应该上拉和下拉驱动信号而在输出端子上提供一电压。
在又一其它典型实施例中，一种在输出端子上提供输出信号的方法包括：响应第一驱动控制信号而以推挽模式激活上拉驱动信号，以使得上拉晶体管以由第一转换速率控制信号所指示的第一转换速率来驱动该输出信号；响应第二驱动控制信号而以电流限制模式激活该上拉驱动信号，以使得该上拉晶体管以基本该第一转换速率来驱动该输出信号；响应第三驱动控制信号而以推挽模式激活下拉驱动信号，以使得下拉晶体管以由第二转换速率控制信号所指示的第二转换速率来驱动该输出信号；响应第四驱动控制信号而以电流限制模式激活该下拉驱动信号，以使得该下拉晶体管以基本该第二转换速率来驱动该输出信号；以及响应该上拉和下拉驱动信号而有选择地采用该上拉和下拉晶体管来驱动该输出端子上的输出信号。
附图说明
通过参考附图，本领域技术人员会更好地理解本发明，以及更加清楚地理解本发明的多个特征和优点。
图1以示意图形式示出了传统的输出缓冲器；
图2以框图形式示出了根据一个典型实施例的输出缓冲器；
图3以示意图形式示出了形成图2的输出缓冲器的一个典型实施例的输出的一部分；
图4以示意图形式示出了与图2的输出缓冲器一起使用的输出缓冲器的一部分；
图5以示意图形式示出了根据图2的输出缓冲器的另一实施例的输出缓冲器的一部分；
图6示出了一个曲线图，其中示出了用于图4的实施例中的多个电压中的第一电压的形成；
图7示出了一个曲线图，其中示出了用于图5的实施例中的多个电压中的第二电压的形成；
图8示出了一个曲线图，其中示出了用于图3的实施例中的多个电压中的第一电压的形成；
图9示出了一个曲线图，其中示出了用于图5的实施例中的多个电压中的第二电压的形成；以及
图10以框图形式示出了用于与根据典型实施例的输出缓冲器一起使用的微控制器单元(MCU)的典型实施例。
在下面的描述中，不同附图中使用的相同参考符号表示相似或相同的项目。除非特定说明，用语“耦合到”及其相关的动词形式均包括直接连接和通过现有技术中已知方式的间接电连接，以及除非特别说明，直接连接的任意描述也意味着采用合适形式的间接电连接的可替换实施例。
具体实施方式
图1以示意图形式示出了传统的输出缓冲器100。输出缓冲器100连接到焊盘160并包括电流反射镜输入支路110、开关115、可变电阻器120、P沟道MOS晶体管130、N沟道MOS晶体管140和电容器150。电流反射镜输入支路110包括P沟道晶体管112和可变电流源114。晶体管112具有连接到标识为“VDD”的电源电压端的源极、栅极、以及连接到该栅极并形成电流反射镜输入支路110的示出端子的漏极。VDD是具有例如标称值为3.0伏的更为正性的电源电压端。电流源114具有连接到晶体管112的漏极的第一端、连接到标识为“VSS”的电源电压端的第二端、以及控制端。VSS是更为负性的电源电压端，例如标称值为0.0伏的地电压。开关115具有连接到电流反射镜输入支路110的输出端的第一端、第二端、以及用于接收标识为“D”的数据信号的控制端。可变电阻120具有连接到开关115的第二端的第一端、第二端、以及控制端。晶体管130具有连接到VDD的源极、连接到可变电阻120的第二端的栅极、以及连接到焊盘160的漏极。晶体管140具有连接到晶体管130的漏极和焊盘160的漏极、栅极、以及连接到VSS的源极。电容150具有连接到可变电阻120的第二端的第一端、以及连接到晶体管130的漏极的第二端。
操作过程中，输出缓冲器100控制晶体管130，从而为焊盘160上的低到高转变提供转换速率控制。在低到高转变过程中，晶体管130的栅极首先放电到低于VDD的阈值电压(VTP)以使得晶体管130导通。这个放电过程会在数据信号D关闭开关115后逐渐地进行，但是由于晶体管130的大栅极电容，可使用预充电电路(图1中未示出)来快速地实现该电压减小。一旦晶体管130导通，输出缓冲器100进入高增益或转换(slewing)周期，在该周期中，晶体管130的栅-源电压(VGS130)基本与漏-源电压无关地保持为VTP。在转换过程中，焊盘160处的转换速率被设定为ISR/C，其中ISR是流过电阻120的电流并且其等于(VGS112-VTP)/R120，以及其中VGS112是晶体管112的栅-源电压，以及R120是电阻120的阻值。当焊盘160一路转变直到VDD时，输出缓冲器100进入低增益周期，在该周期中，VGS130大幅放电到VGS112。
输出缓冲器100还包括连接到图1中未示出的N沟道晶体管140的栅极的相应镜像电路。当通过与之前描述的相似的方式来驱动焊盘160上的低电压时，该镜像电路变成可响应于数据信号D的补码并可控制输出缓冲器100的转换速率。
输出缓冲器100为驱动重负载的多种应用提供可编程的转换速率控制，如驱动扩音器的D级放大器。
图2以框图形式示出了根据一个典型实施例的输出缓冲器200。输出缓冲器200连接到焊盘250，该焊盘250作为输出端并且大致包括解码器210、上拉驱动器220、下拉驱动器230、和输出级240。解码器210具有用于接收标识为“DATA”的数据信号的第一输入、用于接收标识为的有效低输出启动信号的第二输入、用于接收标识为“MODE”的模式控制信号的第三输入、用于提供标识为“D1”和“D2”的驱动控制信号和标识为“ENP”的控制信号的第一输出、以及用于提供标识为“D3”和“D4”的驱动控制信号和标识为的控制信号的第二输出。上拉驱动器220具有用于接收驱动控制信号D1和D2和控制信号ENP的第一输入、用于接收标识为“S1”和“C1”的控制信号的第二输入、以及输出。下拉驱动器230具有用于接收驱动控制信号D3和D4和控制信号的第一输入、用于接收标识为“S2”和“C2”的控制信号的第二输入、以及输出。输出级240具有分别连接到上拉驱动器220和下拉驱动器230的第一和第二输入、和连接到焊盘250的输出。
在操作过程中，解码器210响应DATA信号、信号、和MODE信号，从而以合适的逻辑状态来提供驱动控制信号D1-D4。当信号在逻辑高无效时，解码器210提供处于无效逻辑状态的所有驱动控制信号D1-D4和控制信号ENP和当信号在逻辑低有效时，解码器210提供由DATA信号和选定MODE的逻辑状态决定的逻辑状态下的驱动控制信号D1-D4。当DATA为高时，如果MODE为低，解码器210激活驱动控制信号D1同时保持D2-D4无效，或者如果MODE为高，解码器210激活驱动控制信号D2同时包括D1、D3、和D4无效。当DATA为低时，如果MODE为低，解码器210激活驱动控制信号D3同时保持D1、D2和D4无效，或者如果MODE为高，解码器210激活驱动控制信号D4同时包括D1-D3无效。表格1汇总了对于所有DATA、和MODE值的驱动控制信号D1-D4的逻辑状态，其中“x”代表“无关”：
表格1
如下面将要进一步描述的那样，MODE信号使得输出缓冲器200能够在MODE＝0时操作为推挽模式，或者在MODE＝1时操作为电流限制模式。因此，输出缓冲器200提供比已知的输出缓冲器更大的灵活性。例如，输出缓冲器200适于在微控制器的通用输入/输出(GPIO)端口中被用作转换速率受限的输出缓冲器，以使得其能够支持比已知的微处理器支持的更宽范围应用。
图3以示意图形式示出了形成图2的输出缓冲器200的典型实施例的输出缓冲器300的一部分。除了焊盘250之外，输出缓冲器300包括上拉驱动器220和输出级240，它们由标识为虚线的框所限定。与解码器210和下拉驱动器230对应的电路并未示出，但是这种电路的典型实施例将会在下面的图4中示出。
输出级240包括P沟道晶体管310和N沟道晶体管320。晶体管310具有连接到标识为“VIOHD”的电源电压端的源极、栅极、以及连接到焊盘250的漏极。晶体管320具有连接到晶体管310的漏极和焊盘250的漏极、栅极、和连接到VSS的源极。
上拉驱动器220包括电容340、电流反射镜输入支路350、可切换电阻360、可切换电阻370、以及P沟道晶体管380。电容340具有第一端、以及连接到晶体管310的漏极的第二端。电流反射镜输入支路350包括P沟道晶体管352和可变电流源354。晶体管352具有连接到VIOHD的源极、栅极、以及连接到其栅极的漏极。电流源354具有连接到晶体管352的漏极的第一端、连接到VSS的第二端、和用于接收控制信号C1的控制端。
可切换电阻360包括可变电阻362和开关364。可变电阻362具有第一端、连接到晶体管310的栅极和电容340的第一端的第二端、和用于接收控制信号S1的控制端，并具有标识为“R2”的相连电阻。开关364具有连接到晶体管352的漏极和栅极的第一端、连接到电阻362的第一端的第二端，并且其响应于信号D2的激活而闭合。
可切换电阻370包括可变电阻372和开关374。可变电阻372具有连接到晶体管310的栅极和电容340的第一端的第一端、第二端、和用于接收控制信号S1的控制端，并且具有相关的标识为“R1”的电阻。开关374具有连接到电阻372的第二端的第一端、连接到标识为“VSSP”的电源电压端的第二端，并且其响应于驱动控制信号D1的激活而闭合。
需要注意的是，开关364和374优选地实现为全互补金属氧化物半导体(CMOS)传输门。此外，可变电阻362和372优选地采用利用CMOS传输门选择性地切换的电阻堆来实现。由于CMOS传输门通常采用真实的、互补的控制信号，因此输出缓冲器300也将会包括并未在图3中示出的反相器，从而形成驱动控制信号D1和D2以及每个比特开关信号S1的互补信号。需要注意的是，根据输出缓冲器300的一个方面，考虑到分别施加到电阻362和372的第一端的电压大小不同，可变电阻362和372中的电阻大小被设计为可以对于S1使用相同的编码来产生相同的转换速率。
晶体管380具有连接到VIOHD的源极、用于接收信号ENP的栅极、和连接到晶体管310的栅极的漏极。
在操作过程中，上拉驱动器220响应于驱动控制信号D1和D2，从而采用响应于驱动控制信号D1的激活的推挽模式，或者采用响应于驱动控制信号D2的激活的电流限制模式，从而在焊盘250上提供高电压。当驱动控制信号D1和D2均无效时，解码器210使处于逻辑低的信号ENP无效，通过将该栅极拉到基本VIOHD而使晶体管380导通并停用晶体管310。
当驱动控制信号D1有效时，开关374闭合以及焊盘250上的转换速率变为R1的函数。在焊盘250上的低到高转变过程中，晶体管310的栅极首先放电到低于VIOHD的VTP，以使得晶体管310导通。该放电会在数据信号D1闭合开关372之后逐渐地进行，但是由于晶体管310上大栅极电容的存在，可以采用预充电电路(图3中未示出)来快速地实现该电压降低。一旦晶体管310导通，输出缓冲器300进入高增益或转换(slewing)周期，在该周期中，晶体管310的栅-源电压(VGS310)基本与漏-源电压无关地保持为VTP。在转换过程中，焊盘250处的转换速率被设定为ISR/C，其中ISR是流过电阻372的电流并且其等于((VIOHD-VTP)-VSSP)/R1。当焊盘250一路基本转变到VIOHD时，输出缓冲器300进入低增益周期，在该周期中，VGS310完全放电到VSSP。VIOHD是具有例如标称电压为3.0伏的正电源电压端，该电压值可比用于内部数字逻辑的内部VDD更高一些。VSSP可等于具有标称值为0.0伏的负电源电压VSS，或者可替换地其能够动态地针对VIOHD的一些范围而设定为高于VSS的电压，以避免将晶体管310的VGS偏置到太高从而会导致栅极氧化物击穿或者产生其它可靠性问题。下面将会参考图8来更加全面地描述以这种方式设定VSSP。
当驱动控制信号D2有效时，开关364闭合并且焊盘250上的转换速率变为R2的函数。在焊盘250上的低到高转变过程中，晶体管310的栅极首先放电到低于VIOHD的阈值电压(VTP)，以使得晶体管310导通(逐渐地或在上面描述的预充电电路的协助下)。一旦晶体管310导通，输出缓冲器300进入转换周期，在该周期内，其栅-源电压(VGS310)基本与其漏-源电压无关地保持在VTP。在该转换周期中，焊盘250处的转换速率被设定为ISR/C，其中ISR是流过电阻362的电流并且其等于(VGS352-VTP)/R2，以及其中VGS352是晶体管352的栅-源电压。当焊盘250基本一路向上地转变到VIOHD时，输出缓冲器300进入低增益周期，在该周期过程中，VGS310基本放电到VGS352。
需要注意的是，电阻372和362的第一端被不同的电压偏置：对电阻372是VSSP，以及对电阻362是晶体管352的VGS。因此，如果R1和R2被设定为相同的值，那么因为流过这些电阻的电流是不同的，转换速率将会不同。然而，通过将这些电阻分离开，R1和R2的值可在考虑不同的偏置条件下而参照彼此地来设定，从而使得控制信号S1与选定的MODE无关地选择相同的转换速率。该特性使得用户能够更容易地编程，并且转换速率可通过编程特定字节来方便地选择，例如在配置寄存器中。
图4以示意图形式示出了与图3的输出缓冲器300一起使用的输出缓冲器400的一部分。除了焊盘250之外，输出缓冲器400包括下拉驱动器230和输出级240，它们由标识为虚线框的部分所表示。输出级240按照上面图3描述的那样来构造。
下拉驱动器230包括电流反射镜输入支路410、可切换电阻420、可切换电阻430、电容440、和N沟道晶体管450。电流反射镜输入支路410包括电流源412和N沟道晶体管414。电流源412具有连接到VIOHD的第一端、第二端、和用于接收控制信号C2的控制端。晶体管414具有连接到电流源412的第二端的漏极、连接到其漏极的栅极、和连接到VSS的源极。
可切换电阻420包括可变电阻422和开关424。可变电阻422具有连接到晶体管320的栅极和电容440的第一端的第一端、第二端、和用于接收控制信号S2的控制端，并具有标识为“R3”的相连电阻。开关424具有连接到电阻422的第二端的第一端、连接到VDDN的第二端，并且其响应于信号D3的激活而闭合。
可切换电阻430包括可变电阻432和开关434。可变电阻432具有连接到晶体管320的栅极和电容440的第一端的第一端、第二端、和用于接收控制信号S2的控制端，并且其具有标识为“R4”的相连电阻。开关434具有连接到电阻432的第二端的第一端、连接到晶体管414的漏极和栅极的第二端，并且其响应于信号D4的激活而闭合。
电容440具有连接到晶体管320的漏极的第二端。晶体管450具有连接到晶体管320的栅极的漏极、用于接收标识为的信号的栅极、和连接到VSS的源极。
在操作过程中，下拉驱动器230负责驱动控制信号D3和D4，以响应于驱动控制信号D3的激活而采用推挽模式，或者响应于驱动控制信号D4的激活而采用电流限制模式在焊盘250上提供低电压。当驱动控制信号D1和D2均无效时，解码器210将信号无效在逻辑高处，通过将栅极大幅拉高到VSS而使晶体管450导通并停用晶体管320。
当驱动控制信号D3有效时，开关424闭合并且焊盘250上的转换速率变为R3的函数。在焊盘250上的从高到低转变过程中，晶体管320的栅极首先充电到高于VSS的阈值电压(VTN)，以使得晶体管320导通。该充电过程可在数据信号D3闭合开关424之后逐渐地进行，但是由于晶体管320上具有大栅极电容，可使用预充电电路(图4中未示出)来使得该电压迅速地升高。一旦晶体管320导通，输出缓冲器400进入高增益或变换周期，在该周期中，晶体管320的栅-源电压(VGS320)基本与漏-源电压无关地保持在VTN。在该变换周期中，焊盘250处的转换速率被设定为ISR/C，其中ISR是流过电阻422的电流并且其等于(VDDN-VTN)/R3。当焊盘250基本一路向下转变到VSS时，输出缓冲器400进入低增益周期，在该周期中，VGS320基本充电到VDDN。VDDN可等于正电源电压VIOHD，或者其可对于一定范围的VIOHD动态地设定为低于VIOHD的电压，从而避免用VGS来偏置晶体管320，因为该VGS太高从而其可能会导致栅极氧化物破裂或其它可靠性问题。下面将参照图9来更加全面地阐述通过这种方式设置VDDN的实施例。
当驱动控制信号D4有效时，开关434闭合并且焊盘250上的转换速率变为R4的函数。在焊盘250上的从高到低转变过程中，晶体管320的栅极首先充电到高于VSS的VTN，以使得晶体管320导通(逐渐地或者在上面所述的预充电电路的协助下)。一旦晶体管320导通，输出缓冲器300进入转换周期，在该周期中，VGS320基本与漏-源电压无关地保持在VTN。在该转换周期中，焊盘250处的转换速率被设定为ISR/C，其中ISR是流过电阻432的电流并且其等于(VGS414-VTN)/R4，并且其中VGS44是晶体管414的栅-源电压。当焊盘250基本一路向下地转变到VSS时，输出缓冲器300进入低增益周期，在该周期中，VGS320基本充电到VGS414。
与上拉驱动器220相似，R3和R4的值彼此相关地设定，以提供与模式无关的相同转换速率。此外，在图3和4所述的一般情况下，S1可被设定为与S2无关，但是在一个特定实施例中，S1＝S2以简化转换速率选择。
因此，实现为具有如图3所示的上拉驱动器220和如图4所示的下拉驱动器230的输出缓冲器200提供一种灵活的输出缓冲器，其支持推挽模式和电流限制模式。此外，输出缓冲器200采用可变电阻代替电流源或缓冲器来进行转换速率控制编程，从而提供低功率消耗以启动低功率模式。
图5以示意图形式示出了根据图2的输出缓冲器200的另一实施例的输出缓冲器500的一部分。在输出缓冲器500中，输出级510适于采用低压CMOS工艺。输出级510与输出级240中相似地包括上拉晶体管310和下拉晶体管320，但是另外还包括均以共发共基形式连接的P沟道晶体管520和N沟道晶体管530。晶体管520耦合在晶体管310的漏极和焊盘250之间，并具有连接到晶体管310的漏极的源极、用于接收标识为“VCASP”的偏置信号的栅极、和连接到焊盘250的漏极。类似地，晶体管530耦合在晶体管320的漏极和焊盘250之间，并具有连接到焊盘250的漏极、用于接收标识为“VCASN”的偏置信号的栅极、和连接到晶体管320的漏极的源极。
需要注意的是，为了容纳晶体管520，电容340连接在晶体管310的栅极和晶体管520的漏极之间。类似地，电容440连接在晶体管320的栅极和晶体管530的漏极之间。
通过增加以共发共基形式连接的晶体管520和530，输出缓冲器500可以防止整个VIOHD-VSS轨出现在晶体管310和320中任何一个的栅极和源极之间。限制这些端子之间的电压有助于执行低压CMOS工艺，在该工艺中，当受到大的栅-源或漏-源偏置电压时，晶体管会遇到可靠性问题。
为了进一步限制最大栅-源电压，偏置电压VCASP和VCASN能够在VIOHD的基础上动态地设定，从而使得输出级510随着电源电压的变化而正常工作，例如在电池应用中。下面将会参考图7和9来更加全面地描述VCASN和VCASP的动态设定。
图6示出了图表600，以示出用于图4的输出缓冲器400的第一电压的产生。在图表600中，水平轴表示以伏特为单位的VIOHD，以及垂直轴表示以伏特为单位的VDDN。波形610表示实际VDDN波形，以及虚线620表示其中VDDN＝VIOHD的那些点。当VIOHD低于某一值时，如示出实施例中的3.3伏，VDDN的值被设定为等于沿着线620的VIOHD。然而，当VIOHD超过3.3伏时，VDDN的值保持恒定在3.3伏。
图7示出了图表700，以示出用于图4的输出缓冲器400中的第二电压的产生。在图标700中，水平轴表示以伏特为单位的VIOHD，以及垂直轴表示以伏特为单位的VCASN。波形710表示实际的VCASN波形，以及虚线720表示其中VDDN＝VIOHD的那些点。当VIOHD低于某一值时，如示出实施例中的3.6伏，VCASN的值被设定为沿着线720等于VIOHD。然而，当VIOHD超过3.6伏时，VCASN的值保持恒定在3.6伏。
图8示出了图表800，以示出用于图3的输出缓冲器300中的第一电压的产生。在图表800中，水平轴表示以伏特为单位的VIOHD，以及垂直轴表示以伏特为单位的VSSP。波形810表示实际的VSSP波形，以及虚线820表示其中VSSP＝VIOHD的那些点。当VIOHD低于某一值时，如示出实施例中的3.3伏，VSSP的值被设定为在0.0伏时等于VSS。然而，当VIOHD超过3.3伏时，VSSP的值与VIOHD成比例地升高并等于VIOHD-3.3伏。
图9示出了图表900，以示出用于图3的输出缓冲器300中的第二电压的产生。在图表900中，水平轴表示以伏特为单位的VIOHD，以及垂直轴表示以伏特为单位的VCASP。波形910表示实际的VCASP波形，以及虚线920表示其中VCASP＝VIOHD的那些点。当VIOHD低于某一值时，如示出实施例中的3.6伏，VCASP的值被设定为在0.0伏时等于VSS。然而，当VIOHD超过3.6伏时，VCASP的值与VIOHD成比例地升高并等于VIOHD-3.6伏。
为了产生图6-9中任一个的偏置电压，电路设计者可采用多种已知的电路设计技术来构造偏置电压发生器。
输出缓冲器200为多种集成电路类型中的任一种增加了灵活性。特别地，输出缓冲器200使得微控制器GPIO端口能够驱动更宽类型的负载，包括例如推挽CMOS电平和音频扬声器。输出缓冲器200的各部件的多种实现方式允许进一步的灵活性。例如，晶体管应力能够通过如图5所示的输出级240中的共发共基晶体管得到降低，或者通过能够用于如图6-9所示的推挽模式中用于减小栅极驱动的动态偏置电压发生而得到降低。
图10以框图形式示出了用于根据典型实施例的输出缓冲器的微控制器单元(MCU)1000的典型实施例。MCU1000大致包括连接到CPU总线1020的一组中央处理单元(CPU)总线部件1010、桥1025、外围总线1030、数字外围部分1040、模拟外围部分1060、输入/输出(I/O)端口部分1080、和一组I/O端口配置寄存器1090。
CPU总线部件1010包括时钟和电源模块1012、CPU核心1014、随机读取存储器1016、和FLASH存储器1018。时钟和电源模块1012包括具有可编程模式包括低功率模式的时钟发生器、以及用于控制输入电源电压以提供内部电压包括上面描述的VDD以及电压VSSP、VSSN、VCASP和VCASN的电源电压控制器。
CPU核心1014响应于由时钟和电源模块1012提供的时钟信号和电源电压而工作，并且连接到CPU总线1020以输出数据到该总线并从该总线输入数据和指令。CPU核心1014可以是任意传统的CPU核心，例如基于任意已知的专用架构、或者由第三方认证的或在标准单元库总可以得到的架构、或者特殊用途或为用户设计的架构。它也可以采用适于特定应用的任意架构，如复杂指令集计算机(CISC)、精简指令集计算机(RISC)、数字信号处理器(DSP)、超长指令字(VLIW)等。
RAM1016连接到CPU总线1020，以便为其提供数据和从其上存储数据，并且包括存储易失性存储数据的地址、参数、程序段等。如在MCUs中常见的那样，RAM1016的大小可根据不同的应用而变化不同的型号。
FLASH1018连接到CPU总线1020，以便为其提供数据并从其上存储数据，并包括非易失性存储存储数据的存储位置、参数和操作程序。由于FLASH1018可被重复编程，其很适于存储在CPU1014上运行的操作程序，因为其能够允许进行周期性的升级和增强。与RAM1016类似，FLASH1018可根据不同的应用而变化不同的型号。
桥1025是用于将起源于CPU总线1020上的访问信号传输到外围总线1030或者反向传输的机构。在典型的MCU中，其包括地址识别能力和直接存储访问(DMA)引擎，从而使得数据的重复或长距离传输能够无需CPU核心1014的干预而进行。
数字外围部分1040包括一组数字外围设备1042和数字连通器1050。组1042连接到外围总线1030和数字连通器1050，并包括示例的外围设备1043-1047，如通用异步收发报机(UART)1043、一组定时器1044、监视定时器1045、串行外围接口(SPI)1046和一组计数器1047。图10中以组1042为例示出的外围设备仅仅是示例性的，实际使用的外围设备将基于具体应用而选择不同的MCUs。数字连通器1050连接到输入/输出部分1080，并且其是这样一种机构，在该机构中，组1042中选定的那些数字外围设备能够连接到输入/输出部分1080的I/O端口，并且包括用于接收一组配置信号从而将选定的外围设备映射到具体的I/O端口的控制输入。
模拟外围部分1060包括一组模拟外围设备1062、和一组模拟专用端子1066。组1062连接到外围总线1030、模拟专用端子1066、和I/O部分1080。由于模拟外围部分1060包括处理模拟信号的部件，因此其可有利地设置在与数字部件数字外围部分1040和CPU总线部件1010不同的电压平面上，以适应更大的上部空间要求。组1062包括示例的外围设备1063-1065，如模拟-数字转换器(ADC)1063、一组比较器1064、和电压基准模块1065。组1062的选定部分也可连接到输入/输出部分1080，从而传输数字信号。例如，ADC1063可将在一个端子1066上接收的输入电压转换为输出到I/O部分1080的数字代码。如组1042中的数字外围设备那样，组1062中示出的外围设备仅仅是示例性的，并且其会基于具体的应用而在不同的MCUs之间变化。
I/O部分1080包括具有转换速率控制输出缓冲器1082的I/O端口和一组焊盘1084。端口1082包括连接到插针(pin)数据寄存器1062的连接部、连接到数字连通器1050的连接部、连接到一组模拟外围设备1062的连接部、连接到组1084中的每个焊盘的连接部、以及控制输入，其中这些连接部均用于在双向上传输数据。通常，I/O部分1080包括数个具有不同容量的I/O端口。为了满足多种应用的具体要求，I/O部分1080的一些端口(或者在可替换实施例中的全部)具有采用如上所述的推挽或电流限制模式操作的转换速率限制，并且剩余那些I/O端口具有传统的特性。组1082接收在其控制输入上被标识为“MODEn”，“S1n”，“S2n”，“C1n”和“C2n”的配置信号，其中n表示端口数字，以及配置信号对应于上面描述的信号MODE，S1，S2，C1和C2。
配置寄存器1090包括用于编程I/O部分1080中的端口的一组配置寄存器，包括传统I/O端口配置寄存器和与上面描述的转换速率控制输出缓冲器相关的一组输出配置寄存器1092。传统的寄存器包括插针(pin)闩锁寄存器、数据方向寄存器、输出模式寄存器、使得模拟功能能够映射到一个或多个I/O端口插针的连通器跳转寄存器、上拉启动寄存器、匹配和启动寄存器、脉冲发生器启动寄存器、以及脉冲发生器相位寄存器。这些寄存器是传统的寄存器并且将不再进一步进行描述。
输出配置寄存器1092包括用于存储每个受到影响端口的MODE控制信号的输出模式寄存器、用于存储S1和S2的转换速率控制寄存器、和用于存储C1和C2的电流控制寄存器。
I/O端口1082的一个可能用途是用于红外发光二极管(LED)驱动器。由于这些LEDs将会相对很少地开通和关断，因为它们可通过在CPU核心1014上运行的软件来实现控制，该软件将特定数据值写入插针闩锁寄存器，并将相关的方向寄存器编程到输出。此外，IRLEDs优选地处于电流限制模式(MODE＝1)，以保证一致的亮度，并将它们的转换速率控制到特定的、希望的值。
用于I/O端口1082的电流限制模式的其它可能应用包括用于驱动大的非芯片上功率MOSFETs(或者在小电机的情况下直接地驱动H桥的电机相位)的电机控制器和D级放大器。此外，电流限制模式的I/O端口可被设置在数字外围部分1040中的外围设备所使用，或者被直接地通过插针闩锁寄存器来驱动I/O端口上值的CPU1014所使用。
通过将输出缓冲器200的功能集成到MCUI/O端口中，MCU1000在已知的MCU设计上增加了灵活性，使得MCU1000能够用于更宽类型的应用，同时提供很好的集成度。输出缓冲器200在上下文中被示出为采用焊盘作为输出端子的集成电路输出缓冲器，但是，在可替换实施例中，输出缓冲器200也可用于驱动在其上希望提供转换速率控制的其它类型信号线，如集成电路内部的重负载信号线。
上面公开的主题内容应当被视为示意性的而非限制性的，并且附加的权利要求意于覆盖落入权利要求真正范围内的所有这些变化方式、增强方式、以及其它实施例。因此，为了法律允许下的最大化覆盖，本发明的范围将由下面权利要求的最广义可允许理解和它们的等效方式来确定，并且不应受到之前详细描述的限制或限定。

Claims (20)

1.一种输出缓冲器，包括：
上拉驱动器，其具有驱动控制输入和输出，该输出响应于在所述驱动控制输入上接收第一驱动控制信号而以推挽模式提供上拉驱动信号从而在输出端上提供高电压，并且该输出响应于在所述驱动控制输入上接收第二驱动控制信号而以电流限制模式提供上拉驱动信号从而在输出端上提供高电压，其中，在转换周期之后，所述上拉驱动器在所述推挽模式中以第一预定电压且在所述电流限制模式中以第一电流源所设置的电压来提供所述上拉驱动信号；
下拉驱动器，其具有驱动控制输入和输出，该输出响应于在所述驱动控制输入上接收第三驱动控制信号而以所述推挽模式提供下拉驱动信号从而在所述输出端上提供低电压，并且该输出响应于在所述驱动控制输入上接收第四驱动控制信号而以所述电流限制模式提供下拉驱动信号从而在所述输出端上提供低电压，其中，在所述转换周期之后，所述下拉驱动器在所述推挽模式中以第二预定电压且在所述电流限制模式中以第二电流源所设置的电压来提供所述下拉驱动信号；以及
输出级，用于响应于所述上拉和下拉驱动信号而在所述输出端上提供一电压。
2.如权利要求1所述的输出缓冲器，其中，所述输出级包括：
第一晶体管，其具有耦合到第一电源电压端的第一电流端、用于接收所述上拉驱动信号的控制端、以及耦合到所述输出端的第二电流端；以及
第二晶体管，其具有耦合到所述第一晶体管的所述第二电流端的第一电流端、用于接收所述下拉驱动信号的控制端、以及耦合到第二电源电压端的第二电流端。
3.如权利要求2所述的输出缓冲器，其中：
所述上拉驱动器进一步具有用于接收第一转换速率控制信号的转换速率控制输入，并且使所述输出级响应于所述第一驱动控制信号或所述第二驱动控制信号按照所述第一转换速率控制信号所确定的第一转换速率来改变所述输出端上的电压；以及
所述下拉驱动器进一步具有用于接收第二转换速率控制信号的转换速率控制输入，并且使所述输出级响应于所述第三驱动控制信号或所述第四驱动控制信号按照所述第二转换速率控制信号所确定的第二转换速率来改变所述输出端上的电压。
4.如权利要求3所述的输出缓冲器，其中，所述上拉驱动器包括：
具有输出端的第一电流反射镜输入支路；
第一可切换电阻，其响应于所述第二驱动控制信号而选择性地耦合在所述第一电流反射镜输入支路的所述输出端和所述第一晶体管的所述控制端之间，并具有响应于所述第一转换速率控制信号而变化的阻值；以及
第二可切换电阻，其响应于所述第一驱动控制信号而选择性地耦合在所述第一晶体管的所述控制端和第三电源电压端之间，并且具有响应于所述第一转换速率控制信号而变化的阻值；以及
第一电容，其具有耦合到所述第一晶体管的所述控制端的第一端以及耦合到所述第一晶体管的所述第二电流端的第二端。
5.如权利要求4所述的输出缓冲器，其中，所述第一可切换电阻包括：
可变电阻，其具有耦合到所述第一晶体管的所述控制端的第一端、第二端、以及用于接收所述第一转换速率控制信号的控制端；以及
开关，其具有耦合到所述可变电阻的所述第二端的第一端、耦合到所述电流反射镜输入支路的所述输出端的第二端、以及用于接收所述第二驱动控制信号的控制端。
6.如权利要求5所述的输出缓冲器，其中，所述第二可切换电阻包括：
可变电阻，其具有耦合到所述第一晶体管的所述控制端的第一端、第二端、以及用于接收所述第一转换速率控制信号的控制端；以及
开关，其具有耦合到所述可变电阻的所述第二端的第一端、耦合到所述第三电源电压端的第二端、以及用于接收所述第一驱动控制信号的控制端。
7.如权利要求3所述的输出缓冲器，其中，所述下拉驱动器包括：
具有输出端的第二电流反射镜输入支路；和
第三可切换电阻，其响应于所述第三驱动控制信号而选择性地耦合在第四电源电压端和所述第二晶体管的所述控制端之间，或者耦合到所述第四电源电压端和用于接收所述第二转换速率控制信号的控制端之间；
第四可切换电阻，其响应于所述第四驱动控制信号而选择性地耦合在所述第二电流反射镜输入支路的所述输出端和所述第二晶体管的所述控制端之间，或者耦合到所述第二电流反射镜输入支路的所述输出端和用于接收所述第二转换速率控制信号的控制端之间；以及
第二电容，其具有耦合到所述第二晶体管的所述第一电流端的第一端、以及耦合到所述第二晶体管的所述控制端的第二端。
8.如权利要求7所述的输出缓冲器，其中，所述第三可切换电阻包括：
可变电阻，其具有耦合到所述第二晶体管的所述控制端的第一端、第二端、以及用于接收所述第二转换速率控制信号的控制端；以及
开关，其具有耦合到所述可变电阻的所述第二端的第一端、耦合到所述第四电源电压端的第二端、以及用于接收所述第三驱动控制信号的控制端。
9.如权利要求8所述的输出缓冲器，其中，所述第四可切换电阻包括：
可变电阻，其具有第一端、耦合到所述第二晶体管的所述控制端的第二端、以及用于接收所述第二转换速率控制信号的控制端；以及
开关，其具有耦合到所述第二电流反射镜输入支路的所述输出端的第一端、耦合到所述可变电阻的所述第一端的第二端、以及用于接收所述第四驱动控制信号的控制端。
10.如权利要求2所述的输出缓冲器，其中，所述输出级进一步包括：
第三晶体管，其具有耦合在所述第一晶体管的所述第二电流端和所述输出端之间的第一和第二电流端、以及用于接收第一偏置电压的控制端；以及
第四晶体管，其具有耦合在所述输出端和所述第二晶体管的所述第一电流端之间的第一和第二电流端、以及用于接收第二偏置电压的控制端。
11.一种输出缓冲器，包括：
解码器，其具有用于接收数据信号的第一输入、用于接收模式信号的第二输入、用于提供第一和第二驱动控制信号的第一输出、以及用于提供第三和第四驱动控制信号的第二输出，其中，当所述模式信号处于第一状态时，所述解码器响应于所述数据信号的相应第一和第二状态而提供所述第一和第三驱动控制信号中选定的信号，并且当所述模式信号处于第二状态时，所述解码器响应于所述数据信号的所述相应第一和第二状态而提供所述第二和第四驱动控制信号中选定的信号；
上拉驱动器，其具有耦合到所述解码器的所述第一输出的输入以及输出，该输出响应于所述第一驱动控制信号而以推挽模式提供上拉驱动信号从而在输出端上提供高电压，并且响应于所述第二驱动控制信号而以电流限制模式提供上拉驱动信号从而在输出端上提供高电压，其中，在转换周期之后，所述上拉驱动器在所述推挽模式中以第一预定电压且在所述电流限制模式中以第一电流源所设置的电压来提供所述上拉驱动信号；
下拉驱动器，其具有耦合到所述解码器的所述第二输出的输入以及输出，该输出响应于所述第三驱动信号而以所述推挽模式提供下拉驱动信号从而在所述输出端上提供低电压，并且响应于所述第四驱动信号而以所述电流限制模式提供下拉驱动信号从而在所述输出端上提供低电压，其中，在所述转换周期之后，所述下拉驱动器在所述推挽模式中以第二预定电压且在所述电流限制模式中以第二电流源所设置的电压来提供所述下拉驱动信号；以及
输出级，其响应于所述上拉和下拉驱动信号而在所述输出端上提供一电压。
12.如权利要求11所述的输出缓冲器，其中，所述解码器具有用于接收输出启动信号的第三输入，并且当所述输出启动信号无效时保持所述第一、第二、第三和第四驱动控制信号无效。
13.如权利要求11所述的输出缓冲器，其中，所述上拉驱动器进一步具有用于接收第一转换速率控制信号的第二输入，并且所述下拉驱动器进一步具有用于接收第二转换速率控制信号的第二输入。
14.如权利要求13所述的输出缓冲器，其中，所述上拉驱动器根据所述第一转换速率控制信号且不管所述模式信号的状态如何以相同的转换速率来改变所述输出端上的电压，并且所述下拉驱动器根据所述第二转换速率控制信号且不管所述模式信号的状态如何以相同的转换速率来改变所述输出端上的电压。
15.一种在输出端上提供输出信号的方法，包括：
激活上拉驱动信号，以使上拉晶体管响应于第一驱动控制信号按照推挽模式以第一转换速率控制信号所指示的第一转换速率来驱动所述输出信号；
激活所述上拉驱动信号，以使所述上拉晶体管响应于第二驱动控制信号按照电流限制模式以所述第一转换速率来驱动所述输出信号；
激活下拉驱动信号，以使下拉晶体管响应于第三驱动控制信号按照所述推挽模式以第二转换速率控制信号所指示的第二转换速率来驱动所述输出信号；
激活所述下拉驱动信号，以使所述下拉晶体管响应于第四驱动控制信号按照所述电流限制模式以所述第二转换速率来驱动所述输出信号；以及
响应于所述上拉和下拉驱动信号，选择性地采用所述上拉和下拉晶体管来驱动在所述输出端上的输出信号。
16.如权利要求15所述的方法，其中，按照所述推挽模式激活所述上拉驱动信号的步骤进一步包括：
将一电容的第一端耦合到所述输出端；
切换位于所述电容的第二端和电源电压端之间的可变电阻；以及
响应于所述第一转换速率控制信号，设定所述可变电阻的阻值。
17.如权利要求15所述的方法，其中，按照所述电流限制模式激活所述上拉驱动信号的步骤进一步包括：
将一电容的第一端耦合到所述输出端；
切换位于一电流反射镜输入支路的输出和所述电容的第二端之间的可变电阻；以及
响应于所述第一转换速率控制信号，设定所述可变电阻的阻值。
18.如权利要求15所述的方法，其中，按照所述推挽模式激活所述下拉驱动信号的步骤进一步包括：
将一电容的第一端耦合到所述输出端；
切换位于所述电容的第二端和电源电压端之间的可变电阻；
响应于所述第二转换速率控制信号，设定所述可变电阻的阻值。
19.如权利要求15所述的方法，其中，按照所述电流限制模式激活所述下拉驱动信号的步骤进一步包括：
将一电容的第一端耦合到所述输出端；
切换位于一电流反射镜输入支路的输出和所述电容的第二端之间的可变电阻；以及
响应于所述第二转换速率控制信号，设定所述可变电阻的阻值。
20.如权利要求15所述的方法，还包括：
响应于数据信号的第一状态和模式信号的第一状态，激活所述第一驱动控制信号；
响应于所述数据信号的所述第一状态和所述模式信号的第二状态，激活所述第二驱动控制信号；
响应于所述数据信号的第二状态和所述模式信号的所述第一状态，激活所述第三驱动控制信号；以及
响应于所述数据信号的所述第二状态和所述模式信号的所述第二状态，激活所述第四驱动控制信号。
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