CN105720813A - 一种电荷泵电路 - Google Patents

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CN105720813A CN201610258416.2A CN201610258416A CN105720813A CN 105720813 A CN105720813 A CN 105720813A CN 201610258416 A CN201610258416 A CN 201610258416A CN 105720813 A CN105720813 A CN 105720813A
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王瑜
王颀
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Abstract

本发明实施例公开了一种电荷泵电路，包括六个开关管、四个电容和四个时钟信号。六个开关管均为PMOS管。四个时钟信号经四个电容控制传输主路上的四个开关管的通断，增加或降低传输主路上的电压。另两个开关管控制传输主路上的其中两个开关管正确通断。当电荷泵模块用于升压时，第一端为输入端，第二端为输出端；当电荷泵模块用于降压时，第一端为输出端，第二端为输入端。本发明实施例提供的电荷泵电路在整个时钟周期中都有电荷传输。并且，该电荷泵电路全部使用PMOS管，克服了衬底偏置效应，降低了电荷泵的制作工艺要求，节约制作成本，减小阈值电压损失，提高输出电压，提升电荷泵电路的整体效率。

Description

一种电荷泵电路
技术领域
本发明涉及电压转换技术领域，尤其涉及一种电荷泵电路。
背景技术
电荷泵也称为开关电容式电压变换器，是一种直流-直流变换器。它能使输入电压升高或降低，也可以用于产生负电压。电荷泵利用其内部的场效应晶体管(FieldEffectTransistor,FET)开关阵列以一定的方式控制电容上电荷的传输，从而使输入电压以一定的方式升高(或降低)，以达到所需要的输出电压。
电荷泵电路作为平面NAND闪存与3DNAND闪存外围电路的基本模块之一，很大程度上决定了平面NAND闪存与3DNAND闪存的初始编程、擦除以及读取速度。随着集成电路制造工艺的进步以及对低功耗的追求，集成电路的电源电压不断下降。但NAND闪存的编程、擦除以及读取操作却需由集成电路内部生成高电压来完成。这样使得在集成电路的不断发展过程中，电荷泵电路逐步显现出其重要的作用和地位，对电荷泵电路的性能要求也逐渐提高。在平面NAND闪存与3DNAND闪存的设计中，对各种高性能电荷泵的研究逐渐成为当前集成电路研究的热点之一。
参见图1(a)，该图为现有技术中的一种CMOS电荷泵的电路拓扑图。以升压为例，最早的理想CMOS电荷泵模型是J.Dickson在1976年提出的，其基本思想是利用一系列串联的通道金属氧化半导体(N-channelMetalOxideSemiconductor,NMOS)管或P沟道金属氧化物半导体(P-channelMetalOxideSemiconductor,PMOS)，限制电荷的单向流动，并通过电容对电荷的积累效应产生高压。但该电荷泵在一个时钟周期中只有半个周期进行电荷传输，单级输出电压较低，升压速度慢，无法满足现有技术需求。
随着集成电路技术的不断发展，交叉耦合式电荷泵结构的出现，弥补了原有的CMOS电荷泵模型在一个时钟周期中只有半个周期进行电荷传输的缺点。参见图1(b)，该图为现有技术中的一种交叉耦合式电荷泵的电路拓扑图。现有的交叉耦合式电荷泵一般由两个NMOS管和两个PMOS管构成，第一时钟信号CK与第二时钟信号CK#为互补信号。可以理解的是，时钟信号的第一个半周期，第一NMOS管MN1和第二PMOS管MP2导通；下一个半周期，第二NMOS管MN2和第一PMOS管MP1导通，弥补了原有的CMOS电荷泵模型在一个时钟周期中只有半个周期进行电荷传输的缺点。但是，由于在标准的集成电路工艺中，NMOS管均制作在同一衬底上，这样使得现有的交叉耦合式电荷泵存在严重的衬底偏置效应。为克服衬底偏置效应，现有的交叉耦合式电荷泵一般采用三阱工艺制作的NMOS管。但该NMOS管制作工艺复杂，使得电荷泵的制作成本高。并会导致电荷泵升压效率较低，电压损失较高，单级的输出电压值低。
因此，本领域技术人员需要提供一种电荷泵电路，能够克服衬底偏置效应，降低制作工艺要求，节约制作成本，并且减小电压损失，提高输出电压，提升电荷泵电路整体效率。
发明内容
为了解决现有技术问题，本发明提供了一种电荷泵电路，能够克服衬底偏置效应，降低制作工艺要求，节约制作成本，并且减小电压损失，提高输出电压，提升电荷泵电路整体效率。
本发明实施例提供的电荷泵电路，包括至少一个电荷泵模块：第一电荷泵模块；所述第一电荷泵模块，包括六个开关管、四个电容和四个时钟信号：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第一电容、第二电容、第三电容、第四电容、第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
所述第一开关管的第一端连接所述第一电荷泵模块的第一端，所述第一开关管的第二端连接所述第二开关管的第一端，所述第一开关管的控制端经所述第一电容连接所述第二时钟信号；
所述第二开关管的第二端连接所述第一电荷泵模块的第二端，所述第二开关管的控制端连接所述第三开关管的第二端；
所述第三开关管的第一端连接所述第一电荷泵模块的第一端，所述第三开关管的第二端连接所述第四开关管的第一端，所述第三开关管的控制端经所述第二电容连接所述第四时钟信号；
所述第四开关管的第二端连接所述第一电荷泵模块的第二端，所述第四开关管的控制端连接所述第一开关管的第二端；
所述第五开关管的第一端连接所述第一开关管的控制端，所述第五开关管的第二端连接所述第一开关管的第二端，所述第五开关管的控制端连接所述第一电荷泵模块的第一端；
所述第六开关管的第一端连接所述第三开关管的控制端，所述第六开关管的第二端连接所述第三开关管的第二端，所述第六开关管的控制端连接所述第一电荷泵模块的第一端；
所述第三电容的第一端连接所述第一开关管的第二端，所述第三电容的第二端连接所述第三时钟信号；
所述第四电容的第一端连接所述第三开关管的第二端，所述第四电容的第二端连接所述第一时钟信号；
所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管和所述第六开关管为PMOS；
所述时钟信号的最大电压大于所述开关管阈值电压的绝对值；
同一周期内，所述第二时钟信号的上跳沿早于所述第三时钟信号的上跳沿早于所述第一时钟信号的下跳沿早于所述第四时钟信号的下跳沿；
同一周期内，所述第四时钟信号的上跳沿早于所述第一时钟信号的上跳沿早于所述第三时钟信号的下跳沿早于所述第二时钟信号的上跳沿；
当所述电荷泵模块用于升压时，所述第一端为输入端，所述第二端为输出端；
当所述电荷泵模块用于降压时，所述第一端为输出端，所述第二端为输入端。
优选地，所述时钟信号的幅值为0V-0.7V。
优选地，所述时钟信号的幅值为0V-9V。
优选地，所述时钟信号的频率小于100MHz。
优选地，所述时钟信号的周期为50纳秒。
优选地，所述第一电荷泵模块，还包括：第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管和第十二开关管；
所述第七开关管的第一端连接所述第一开关管的第一端，所述第七开关管的第二端连接所述第八开关管的第一端，所述第七开关管的控制端连接所述第一开关管的第二端，所述第七开关管的衬底连接所述第七开关管的第二端；
所述第八开关管的第二端连接所述第一开关管的第二端，所述第八开关管的控制端连接所述第一开关管的第一端，所述第八开关管的衬底连接所述第八开关管的第一端；
所述第一开关管的衬底连接所述第七开关管的第二端；
所述第五开关管的衬底连接所述第八开关管的衬底；
所述第九开关管的第一端连接所述第二开关管的第一端，所述第九开关管的第二端连接所述第十二开关管的第二端，所述第九开关管的控制端连接所述第二开关管的控制端，所述第九开关管的衬底连接所述第九开关管的第二端；
所述第二开关管的衬底连接所述第九开关管的第二端；
所述第十开关管的第一端连接所述第三开关管的第一端，所述第十开关管的第二端连接所述第十一开关管的第一端，所述第十开关管的控制端连接所述第三开关管的第二端，所述第十开关管的衬底连接所述第十开关管的第二端；
所述第十一开关管的第二端连接所述第三开关管的第二端，所述第十一开关管的控制端连接所述第三开关管的第一端，所述第十一开关管的衬底连接所述第十一开关管的第一端；
所述第三开关管的衬底连接所述第十开关管的第二端；
所述第六开关管的衬底连接所述第十一开关管的衬底；
所述第十二开关管的第一端连接所述第四开关管的第一端，所述第十二开关管的控制端连接所述第四开关管的控制端；所述第十二开关管的衬底连接所述第十二开关管的第二端；
所述第四开关管的衬底连接所述第十二开关管的第二端；
所述第七开关管、所述第八开关管、所述第九开关管、所述第十开关管、所述第十一开关管和所述第十二开关管为PMOS。
优选地，还包括：第二电荷泵模块；
所述第二电荷泵模块的内部结构与所述第一电荷泵模块的内部结构相同；
所述第二电荷泵模块的控制方法与所述第一电荷泵模块的控制方法相同；
所述第二电荷泵模块的第一端连接所述第一电荷泵模块的第二端。
优选地，还包括：第三电荷泵模块；
所述第三电荷泵模块的内部结构与所述第一电荷泵模块的内部结构相同；
所述第三电荷泵模块的控制方法与所述第一电荷泵模块的控制方法相同；
所述第三电荷泵模块的第一端连接所述第二电荷泵模块的第二端。
与现有技术相比，本发明至少具有以下优点：
本发明实施例提供的电荷泵电路，通过四相不交叠时钟控制四个PMOS管的导通与断开。时钟信号的第一个半周期，第一开关管和第四开关管导通；下一个半周期，第二开关管和第三开关管导通。当第一开关管和第四开关管导通时，第六开关管控制第三开关管关断，防止第三开关管和第四开关管支路上的反向电流。同理，当第二开关管和第三开关管导通时，第五开关管控制第一开关管关断，防止第一开关管和第二开关管支路上的反向电流。本发明实施例提供的电荷泵电路在全部时钟周期中都有电荷传输，弥补了原有的CMOS电荷泵模型在一个时钟周期中只有半个周期进行电荷传输的缺点。并且，该电荷泵电路使用PMOS管替换现有交叉耦合式电荷泵中的NMOS管，克服了由NMOS管造成的衬底偏置效应。PMOS管替代现有电荷泵采用的三阱NMOS管，降低了电荷泵的制作工艺要求，节约制作成本，减小阈值电压损失，提高输出电压，提升电荷泵电路的整体效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1(a)为现有技术中的一种CMOS电荷泵的电路拓扑图；
图1(b)为现有技术中的一种交叉耦合式电荷泵的电路拓扑图；
图2为本发明提供的电荷泵电路的实施例一的结构图；
图3为本发明提供的电荷泵电路的控制时钟信号的示意图；
图4为本发明提供的电荷泵电路的实施例二的结构图；
图5为本发明提供的电荷泵电路的实施例三的结构图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一：
参见图2，该图为本发明提供的电荷泵电路的实施例一的结构图。
本实施例提供的电荷泵电路，包括至少一个电荷泵模块：第一电荷泵模块；所述第一电荷泵模块，包括六个开关管、四个电容和四个时钟信号：第一开关管PM1、第二开关管PM2、第三开关管PM3、第四开关管PM4、第五开关管PM5、第六开关管PM6、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4；
所述第一开关管PM1的第一端连接所述第一电荷泵模块的第一端，所述第一开关管PM1的第二端连接所述第二开关管PM2的第一端，所述第一开关管PM1的控制端经所述第一电容C1连接所述第二时钟信号CLK2；
所述第二开关管PM2的第二端连接所述第一电荷泵模块的第二端，所述第二开关管PM2的控制端连接所述第三开关管PM3的第二端；
所述第三开关管PM3的第一端连接所述第一电荷泵模块的第一端，所述第三开关管PM3的第二端连接所述第四开关管PM4的第一端，所述第三开关管PM3的控制端经所述第二电容C2连接所述第四时钟信号CLK4；
所述第四开关管PM4的第二端连接所述第一电荷泵模块的第二端，所述第四开关管PM4的控制端连接所述第一开关管PM1的第二端；
所述第五开关管PM5的第一端连接所述第一开关管PM1的控制端，所述第五开关管PM5的第二端连接所述第一开关管PM1的第二端，所述第五开关管PM5的控制端连接所述第一电荷泵模块的第一端；
需要说明的是，第五开关管PM5用于控制第一开关管PM1的栅极电压，使第一开关管PM1正确的导通和关断，防止反向电流。
所述第六开关管PM6的第一端连接所述第三开关管PM3的控制端，所述第六开关管PM6的第二端连接所述第三开关管PM3的第二端，所述第六开关管PM6的控制端连接所述第一电荷泵模块的第一端；
可以理解的是，第六开关管PM6对第四开关管PM4的作用与第五开关管PM5对第一开关管PM1的作用相似，在此不再赘述。
所述第三电容C3的第一端连接所述第一开关管PM1的第二端，所述第三电容C3的第二端连接所述第三时钟信号CLK3；
所述第四电容C4的第一端连接所述第三开关管PM3的第二端，所述第四电容C4的第二端连接所述第一时钟信号CLK1；
所述第一开关管PM1、所述第二开关管PM2、所述第三开关管PM3、所述第四开关管PM4、所述第五开关管PM5和所述第六开关管PM6为PMOS。可以理解的是，开关管电压高的一端为源极，另一端为漏极，控制端为栅极。
参见图3，该图为本发明提供的电荷泵电路的控制时钟信号的示意图。
为使本实施例中的电荷泵电路完成升压或降压功能，其控制时钟信号，所述第一时钟信号CLK1、所述第二时钟信号CLK2、所述第三时钟信号CLK3和所述第四时钟信号CLK4需满足下列条件。
所述时钟信号的最大电压大于所述开关管阈值电压的绝对值；
需要说明的是，开关管的阈值电压的绝对值一般为0-0.7V。
同一周期内，所述第二时钟信号CLK2的上跳沿早于所述第三时钟信号CLK3的上跳沿早于所述第一时钟信号CLK1的下跳沿早于所述第四时钟信号CLK4的下跳沿；
同一周期内，所述第四时钟信号CLK4的上跳沿早于所述第一时钟信号CLK1的上跳沿早于所述第三时钟信号CLK3的下跳沿早于所述第二时钟信号CLK2的上跳沿；
第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4为四相不交叠时钟信号。可以理解的是，四个时钟信号的幅值可以相同也可以不同；其周期可以相同也可以不同。图3中所示的时钟信号的相位差只是一种实施情况，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4也可以是其他满足上述条件的四相非交叠时钟信号，在此不再一一列举。
需要说明的是，当电荷泵电路用于升电压时，所述第一电荷泵模块的第一端为所述电荷泵电路的输入端，所述第一电荷泵模块的第二端为所述电荷泵电路的输出端；当所述电荷泵电路用于降电压时，所述第一电荷泵模块的第一端为所述电荷泵电路的输出端，所述第一电荷泵模块的第二端为所述电荷泵电路的输入端。
下面将结合图1和图3，以时钟信号状态位于虚线a与b之间为开始状态，详细介绍本实施例提供的电荷泵电路升压和降压的具体工作过程。
升压过程，第一电荷泵模块的第一端为输入端，第二端为输出端，输入电压大于零：
第一阶段，第一时钟信号CLK1、第二时钟信号CLK2和第四时钟信号CLK4为高电平，第三时钟信号CLK3为低电平。此时，第一开关管PM1和第四开关管PM4的第一端电压高于第二端电压，第一开关管PM1和第四开关管PM4开通；第二开关管PM2、第三开关管PM3、第五开关管PM5和第六开关管PM6的源极电压不高于栅极电压，开关管关断。节点M处的电压为VM＝Vin-Vth1，其中Vin为第一电荷泵模块的输入电压，Vth1为第一开关管PM1的阈值电压的绝对值。节点N处的电压为零。
可以理解的是，PMOS管的阈值电压小于等于零。
第二阶段，第二时钟信号CLK2首先变为低电平。第一开关管PM1的栅极通过第一电容C1耦合到低电平，第一开关管PM1的导通能力变强。并且，由于第一开关管PM1的栅极电压与源极电压的差为Vin远大于第一开关管PM1的阈值电压Vth1的绝对值。此时，节点M处的电压VM＝Vin。
第三阶段，第二时钟信号CLK2为高电平，第一开关管PM1的栅极电压耦合到高电平，第一开关管PM1导通能力下降。随后，第三时钟信号CLK3变为高电平，节点M处的电压VM＝Vin+VCLK。此时，第五开关管PM5导通，第一开关管PM1的源极电压小于栅极电压，第一开关管PM1关断，防止反向电流。第二开关管PM2导通，第一电荷泵模块的输出端电压Vout＝Vin+VCLK-Vthp2，Vth2为第二开关管PM2的阈值电压的绝对值。
第四阶段，第一时钟信号CLK1为低电平。第二开关管PM2的栅极为低电平，第二开关管PM2的导通能力变强。第一电荷泵模块的输出端电压Vout＝Vin+VCLK。
需要说明的是，由上述升压过程可以看出，一个电荷泵模块的升压幅度等于时钟信号的幅值。因此，时钟信号的幅值可根据实际升压需要设定。例如，时钟信号的幅值可以为0V-0.7V、0V-1.8、0V-3V、0V-5V或0-9V。
第五阶段，第三开关管PM3的第一端电压高于第二端电压，第三开关管PM3导通。节点N的电压VN＝Vin-Vth3，其中Vthp3为第三开关管PM3的阈值电压的绝对值。
第六阶段，第四时钟信号CLK4变为低电平。第三开关管PM3的栅极电压通过第二电容C2耦合至低电平，第三开关管PM3的导通能力增强，与第一开关管PM1类似。此时，节点N的电压VN＝Vin。
第七阶段，第四时钟信号CLK4变为高电平。第三开关管PM6的导通能力下降。随着第一时钟信号CLK1变为高电平，节点N处的电压变为VN＝Vin+VCLK。第六开关管PM6的源极电压大于栅极电压，第六开关管PM6开通。第三开关管PM3的源极电压小于栅极电压，第三开关管PM3关断。第四开关管PM4的源极电压大于栅极电压，开关管导通，第一电荷泵模块的输出端电压Vout＝Vin+VCLK-Vthp4，Vth4为第四开关管PM4的阈值电压的绝对值。
第八阶段，第三时钟信号CLK3变为低电平。第四开关管PM4的导通能力变强。第一电荷泵模块的输出端电压Vout＝Vin+VCLK。
最后，第二时钟信号CLK2变为低电平，时钟信号的状态与第一阶段相同。因此，具体升压过程与上述各阶段相同，在此不再赘述。
需要说明的是，负压生成(或降压)过程，第一电荷泵模块的第一端为输出端，第二端为输入端，接电源地(或接输入电压)。此时，控制过程与升压相似。
当降压时，输入电压大于零；当生成负压时，输入电压等于零。各阶段节点及输出端电压如下所述：
第一阶段，节点N处的电压VN＝Vin，输出端电压Vout＝Vin+Vth1。其中，Vin为输入端电压，Vth1为第一开关管PM1的阈值电压。
第二阶段，输出端电压Vout＝Vin；
第三阶段，节点M处的电压VN＝VCLK，输出端电压Vout＝Vin-VCLK-Vthp2；Vth2为第二开关管PM2的阈值电压；
第四阶段，输出端电压Vout＝Vin-VCLK；
第五阶段，节点N的电压VN＝Vin-Vth3；Vth3为第三开关管PM3的阈值电压；
第六阶段，节点N的电压VN＝Vin；
第七阶段，节点N处的电压变为VN＝Vin-VCLK；
输出端电压Vout＝Vin-VCLK-Vthp4，Vth4为第四开关管PM4的阈值电压；
第八阶段，输出端电压Vout＝Vin-VCLK；
最后，第二时钟信号CLK2变为低电平，时钟信号的状态与第一阶段相同。
为达到理想升降压效果和速率，时钟信号的频率小于100MHz。例如，时钟信号的周期为50纳秒。可以理解的是，时钟信号的周期不仅可以为50纳秒，其周期还可以为其他能达到所需控制结果的时长，在此不再一一列举。
需要说明的是，在标准的集成电路工艺中，NMOS均制作在同一衬底之上，这样使得在NMOS作为开关的电荷泵中存在严重的衬底偏置效应。PMOS作为开关管，其衬底可以单独引出，不存在衬底偏置效应，能够很好的克服NMOS作为开关管时的衬底偏置效应，显著地减小电压传输过程中由于开关管引起的电压损失。
本实施例提供的电荷泵电路，通过四相不交叠时钟控制四个PMOS管的导通与断开。时钟信号的第一个半周期，第一开关管和第四开关管导通；下一个半周期，第二开关管和第三开关管导通。当第一开关管和第四开关管导通时，第六开关管控制第三开关管关断，防止第三开关管和第四开关管支路上的反向电流。同理，当第二开关管和第三开关管导通时，第五开关管控制第一开关管关断，防止第一开关管和第二开关管支路上的反向电流。本实施例提供的电荷泵电路在全部时钟周期中都有电荷传输，弥补了原有的CMOS电荷泵模型在一个时钟周期中只有半个周期进行电荷传输的缺点。并且，本实施例提供的电荷泵电路使用PMOS管替换现有交叉耦合式电荷泵中的NMOS管，克服了由NMOS管造成的衬底偏置效应。PMOS管替代现有电荷泵采用的三阱NMOS管，降低了电荷泵的制作工艺要求，节约制作成本，减小阈值电压损失，提高输出电压，提升电荷泵电路的整体效率。
实施例二：
参见图4，该图为本发明提供的电荷泵电路的实施例二的结构图。相较于图2，本实施例提供了一种更加具体的电荷泵电路的实现结构。
为进一步克服衬底偏置效应，本实施例提供的电荷泵模块还包括衬底偏置电路。
衬底偏置电路，包括六个开关管：第七开关管PM7、第八开关管PM8、第九开关管PM9、第十开关管PM10、第十一开关管PM11和第十二开关管PM12；
所述第七开关管PM7的第一端连接所述第一开关管PM1的第一端，所述第七开关管PM7的第二端连接所述第八开关管PM8的第一端，所述第七开关管PM7的控制端连接所述第一开关管PM1的第二端，所述第七开关管PM7的衬底连接所述第七开关管PM7的第二端；
所述第八开关管PM8的第二端连接所述第一开关管PM1的第二端，所述第八开关管PM8的控制端连接所述第一开关管PM1的第一端，所述第八开关管PM8的衬底连接所述第八开关管PM8的第一端；
所述第一开关管PM1的衬底连接所述第七开关管PM7的第二端；
需要说明的是，第七开关管PM7和第八开关管PM8可使第一开关管PM1的衬底电压始终连接到高电位节点，从而消除了第一开关管PM1的衬底偏置效应，避免了衬底偏置效应造成的阈值电压升高，提高了第一电荷泵模块的电压增益。
所述第五开关管PM5的衬底连接所述第八开关管PM8的衬底；
可以理解的是，第五开关管PM5的衬底电压也始终连接到高电位节点。
所述第九开关管PM9的第一端连接所述第二开关管PM2的第一端，所述第九开关管PM9的第二端连接所述第十二开关管PM12的第二端，所述第九开关管PM9的控制端连接所述第二开关管PM2的控制端，所述第九开关管PM9的衬底连接所述第九开关管PM9的第二端；
所述第二开关管PM2的衬底连接所述第九开关管PM9的第二端；
所述第十开关管PM10的第一端连接所述第三开关管PM3的第一端，所述第十开关管PM10的第二端连接所述第十一开关管PM11的第一端，所述第十开关管PM10的控制端连接所述第三开关管PM3的第二端，所述第十开关管PM10的衬底连接所述第十开关管PM10的第二端；
所述第十一开关管PM11的第二端连接所述第三开关管PM3的第二端，所述第十一开关管PM11的控制端连接所述第三开关管PM3的第一端，所述第十一开关管PM11的衬底连接所述第十一开关管PM11的第一端；
所述第三开关管PM3的衬底连接所述第十开关管PM10的第二端；
所述第六开关管PM6的衬底连接所述第十一开关管PM11的衬底；
所述第十二开关管PM12的第一端连接所述第四开关管PM4的第一端，所述第十二开关管PM12的控制端连接所述第四开关管PM4的控制端；所述第十二开关管PM12的衬底连接所述第十二开关管PM12的第二端；
所述第四开关管PM4的衬底连接所述第十二开关管PM12的第二端。
同理，第九开关管PM9、第十开关管PM10、第十一开关管PM11和第十二开关管PM12使第二开关管PM2、第三开关管PM3、第四开关管PM4和第六开关管PM6的衬底电压始终连接高电位节点，消除了开关管的衬底偏置效应，避免了衬底偏置效应造成的阈值电压升高，提高了第一电荷泵模块的电压增益。
所述第七开关管PM7、所述第八开关管PM8、所述第九开关管PM9、所述第十开关管PM10、所述第十一开关管PM11和所述第十二开关管PM12为PMOS。
本实施例提供的电荷泵电路，通过衬底偏置电路使开关管的衬底电压始终连接至高电压节点，进一步消除第一开关管、第二开关管、第三开关管、第四开关管、第五开关管和第六开关管的衬底偏执效应，避免了衬底偏置效应造成的阈值电压升高，提高了第一电荷泵模块的电压增益。
实施例三：
参见图5，该图为本发明提供的电荷泵电路的实施例三的结构图。
由于一个电荷泵模块的电压增值与控制时钟的幅值有关。现有集成电路的电源电压，即电荷泵模块的输入电压一般为0-5V，时钟信号的幅值等于电荷泵模块的输入电压值。而集成电路内部所需的驱动高压最高可达20V左右。因此，需将多个与第一电荷泵模块相同的电荷泵模块串联，逐级升压，以得到所需高压。可以理解的是，所需电荷泵模块的数量可根据实际需要选取。
当N个电荷泵模块串联时，最终的输出电压为Vout＝Vin+N*VCLK。
本实施例提供的电荷泵电路，还包括：第二电荷泵模块102；
所述第二电荷泵模块102的内部结构与所述第一电荷泵模块101的内部结构相同；
所述第二电荷泵模块102的控制方法与所述第一电荷泵模块的控制方法相同；
所述第二电荷泵模块的第一端连接所述第一电荷泵模块的第二端。
可以理解的是，当所述电荷泵电路用于升电压时，所述第一电荷泵模块的第一端为所述电荷泵电路的输入端，所述第二电荷泵模块102的第二端为所述电荷泵电路的输出端；当所述电荷泵电路用于降电压时，所述第一电荷泵模块的第一端为所述电荷泵电路的输出端，所述第二电荷泵模块102的第二端为所述电荷泵电路的输入端。
本实施例提供的电荷泵电路，还包括：第三电荷泵模块；
所述第三电荷泵模块的内部结构与所述第一电荷泵模块的内部结构相同；
所述第三电荷泵模块的控制方法与所述第一电荷泵模块的控制方法相同；
所述第三电荷泵模块的第一端连接所述第二电荷泵模块的第二端。
根据所述高压的不同，可将2-10个电荷泵模块串联，前一电荷泵模块的第二端连接后一电荷泵的第一端。升压时，第一个电荷泵的第一端为输入端，最后一个电荷泵的第二端为输出端；降压时，第一个电荷泵的第一端为输出端，最后一个电荷泵的第二端为输入端。实际应用中，电荷泵可以包括9个电荷泵模块。
本实施例提供的电荷泵电路，可通过串联多个相同的电荷泵模块增加电压增大(或降低)的幅度。
可以理解的是，本实施例提供的电荷泵电路不仅仅可以应用于集成电路的升压或降压，还可以应用于其他需升压或降压的应用中，在此不再一一列举。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种电荷泵电路，其特征在于，包括至少一个电荷泵模块：第一电荷泵模块；所述第一电荷泵模块，包括六个开关管、四个电容和四个时钟信号：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第一电容、第二电容、第三电容、第四电容、第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
所述第一开关管的第一端连接所述第一电荷泵模块的第一端，所述第一开关管的第二端连接所述第二开关管的第一端，所述第一开关管的控制端经所述第一电容连接所述第二时钟信号；
所述第二开关管的第二端连接所述第一电荷泵模块的第二端，所述第二开关管的控制端连接所述第三开关管的第二端；
所述第三开关管的第一端连接所述第一电荷泵模块的第一端，所述第三开关管的第二端连接所述第四开关管的第一端，所述第三开关管的控制端经所述第二电容连接所述第四时钟信号；
所述第四开关管的第二端连接所述第一电荷泵模块的第二端，所述第四开关管的控制端连接所述第一开关管的第二端；
所述第五开关管的第一端连接所述第一开关管的控制端，所述第五开关管的第二端连接所述第一开关管的第二端，所述第五开关管的控制端连接所述第一电荷泵模块的第一端；
所述第六开关管的第一端连接所述第三开关管的控制端，所述第六开关管的第二端连接所述第三开关管的第二端，所述第六开关管的控制端连接所述第一电荷泵模块的第一端；
所述第三电容的第一端连接所述第一开关管的第二端，所述第三电容的第二端连接所述第三时钟信号；
所述第四电容的第一端连接所述第三开关管的第二端，所述第四电容的第二端连接所述第一时钟信号；
所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管和所述第六开关管为PMOS；
所述时钟信号的最大电压大于所述开关管阈值电压的绝对值；
同一周期内，所述第二时钟信号的上跳沿早于所述第三时钟信号的上跳沿早于所述第一时钟信号的下跳沿早于所述第四时钟信号的下跳沿；
同一周期内，所述第四时钟信号的上跳沿早于所述第一时钟信号的上跳沿早于所述第三时钟信号的下跳沿早于所述第二时钟信号的上跳沿；
当所述电荷泵模块用于升压时，所述第一端为输入端，所述第二端为输出端；
当所述电荷泵模块用于降压时，所述第一端为输出端，所述第二端为输入端。
2.根据权利要求1所述的电荷泵电路，其特征在于，
所述时钟信号的幅值为0V-0.7V。
3.根据权利要求1所述的电荷泵电路，其特征在于，
所述时钟信号的幅值为0V-9V。
4.根据权利要求1所述的电荷泵电路，其特征在于，
所述时钟信号的频率小于100MHz。
5.根据权利要求1所述的电荷泵电路，其特征在于，
所述时钟信号的周期为50纳秒。
6.根据权利要求1所述的电荷泵电路，其特征在于，所述第一电荷泵模块，还包括：第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管和第十二开关管；
所述第七开关管的第一端连接所述第一开关管的第一端，所述第七开关管的第二端连接所述第八开关管的第一端，所述第七开关管的控制端连接所述第一开关管的第二端，所述第七开关管的衬底连接所述第七开关管的第二端；
所述第八开关管的第二端连接所述第一开关管的第二端，所述第八开关管的控制端连接所述第一开关管的第一端，所述第八开关管的衬底连接所述第八开关管的第一端；
所述第一开关管的衬底连接所述第七开关管的第二端；
所述第五开关管的衬底连接所述第八开关管的衬底；
所述第九开关管的第一端连接所述第二开关管的第一端，所述第九开关管的第二端连接所述第十二开关管的第二端，所述第九开关管的控制端连接所述第二开关管的控制端，所述第九开关管的衬底连接所述第九开关管的第二端；
所述第二开关管的衬底连接所述第九开关管的第二端；
所述第十开关管的第一端连接所述第三开关管的第一端，所述第十开关管的第二端连接所述第十一开关管的第一端，所述第十开关管的控制端连接所述第三开关管的第二端，所述第十开关管的衬底连接所述第十开关管的第二端；
所述第十一开关管的第二端连接所述第三开关管的第二端，所述第十一开关管的控制端连接所述第三开关管的第一端，所述第十一开关管的衬底连接所述第十一开关管的第一端；
所述第三开关管的衬底连接所述第十开关管的第二端；
所述第六开关管的衬底连接所述第十一开关管的衬底；
所述第十二开关管的第一端连接所述第四开关管的第一端，所述第十二开关管的控制端连接所述第四开关管的控制端；所述第十二开关管的衬底连接所述第十二开关管的第二端；
所述第四开关管的衬底连接所述第十二开关管的第二端；
所述第七开关管、所述第八开关管、所述第九开关管、所述第十开关管、所述第十一开关管和所述第十二开关管为PMOS。
7.根据权利要求1或6所述的电荷泵电路，其特征在于，还包括：第二电荷泵模块；
所述第二电荷泵模块的内部结构与所述第一电荷泵模块的内部结构相同；
所述第二电荷泵模块的控制方法与所述第一电荷泵模块的控制方法相同；
所述第二电荷泵模块的第一端连接所述第一电荷泵模块的第二端。
8.根据权利要求7所述的电荷泵电路，其特征在于，还包括：第三电荷泵模块；
所述第三电荷泵模块的内部结构与所述第一电荷泵模块的内部结构相同；
所述第三电荷泵模块的控制方法与所述第一电荷泵模块的控制方法相同；
所述第三电荷泵模块的第一端连接所述第二电荷泵模块的第二端。
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