KR100364427B1

KR100364427B1 - 반도체 메모리장치의 고 효율 펌프회로

Info

Publication number: KR100364427B1
Application number: KR1020000087290A
Authority: KR
Inventors: 진승언
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2002-12-11
Also published as: US20020084832A1; US6683488B2; KR20020057053A

Abstract

본 발명은 반도체 메모리장치에서 워드라인 구동 및 비트라인 등화에 필요한 승압전압을 발생하는 고 효율 펌프회로에 관한 것이다. 상기 고 효율 펌프회로는 전하 전달트랜지스터의 게이트와 펌프 캐폐시터의 펌핑노드사이에 NMOS트랜지스터가 접속되고, 그 NMOS트랜지스터의 게이트는 상기 펌핑노드를 VDD로 차지하는 NMOS트랜지스터의 게이트에 접속된다. 따라서, 펌핑구간에서 차지구간으로 전환시 전하 전달 트랜지스터의 게이트전압이 펌핑노드를 트래킹하도록 함으로써 출력노드로부터 펌핑노드로 흐르는 전하의 역유입을 억제한다.

Description

반도체 메모리장치의 고 효율 펌프회로{HIGH EFFICIENCY PUMP CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 워드라인구동 및 비트라인 등화에 필요한 승압전압을 발생하기 위한 고 효율 펌프회로에 관한 것이다.

도 1에 도시된 바와같이 종래의 반도체 메모리장치의 펌프회로는 3개의 캐폐시터(C1-C3)와 6개의 NMOS트랜지스터(M1-M6)로 구성된다. 상기 NMOS트랜지스터(M1-M3)들은 노드(N1-N3)를 각각 VDD로 차지하기 위한 차지 트랜지스터이고, 캐폐시터(C1)는 노드(N1)의 전하를 2VDD로 펌핑하는 펌프 캐폐시터이다. 펌프 캐폐시터(C1)은 일반적으로 반도체 메모리에서 승압전압(VPP)을 사용하는 회로(예를들면 워드라인 드라이버)에 의한 전류소비에 적절히 대응할 수 있도록 캐폐시터(C2),(C3)들보다 매우 크게 설계된다.

상기 타이오드 타입의 NMOS트랜지스터(M5),(M6)들은 각각 노드(N1),(N2)들에 전하(VDD)를 공급하는 역할을 수행하며, NMOS트랜지스터(M4)는 펌프 캐폐시터(C1)에 의해 펌핑된 노드(N1)의 전하를 출력노드(53)로 전달하는 전달 트랜지스터이다. 상기 캐폐시터(C1-C3)들은 각각 입력노드(50-52)와 노드(N1-N3)사이에 접속되며, 상기 NMOS트랜지스터(M1-M3)들은 전원전압(VDD)과 각 노드(N1-N3)사이에 접속된다. 또한, 상기 NMOS트랜지스터(M1,M3)들의 게이트는 노드(N2)에 공통 접속되고, 상기 NMOS트랜지스터(M2,M4)들의 게이트는 노드(N3)에 접속된다.

이와같이 구성된 종래의 펌프회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.

도 2에는 펌프회로의 1싸이클동작이 도시되어 있다.

구간 (A)는 펌프 캐폐시터(C1)의 펌핑구간이고, 구간(B)는 펌프 캐폐시터(C1)의 차지구간이다. 즉, 구간(A)는 VDD로 차지된 노드(N1)의 전하를 2VDD로 펌핑한 후 NMOS트랜지스터(M4)를 통해 출력노드(53)로 전달하는 구간이고, 구간(B)는 다음 싸이클의 펌핑동작을 위해 NMOS트랜지스터(M1)를 통하여 노드(N1)를 VDD로 차지하는 구간이다.

도 2에 도시된 바와같이, 먼저 클럭신호(CLK2)가 VDD에서 VSS로 천이하면, 노드(N2)의 전위는 캐폐시터(C2)의 용량성 커플링(capacitive coupling)(이하 커플링으로 약칭함)에 의해 2VDD에서 VDD로 떨어지며, 그 노드(N2)의 전위(VDD)에 의해 NMOS트랜지스터(M1),(M3)들이 턴오프된다.

이후, 클럭신호(CLK1)가 VSS에서 VDD로 천이하면, 이전 싸이클에서 VDD로 차지되어 있던 노드(N1)의 전위(VDD)는 펌프 캐폐시터(C1)의 펌핑동작(커플링)에 의해 2VDD로 상승한다. 그리고, 클럭신호(CLK3)가 VSS에서 VDD로 천이하면 이전 싸이클에서 VDD로 차지되어 있던 노드(N3)의 전위(VDD)는 캐폐시터(C3)의 커플링에 의해 2VDD로 상승하며, 그 노드(N3)의 전위(2VDD)에 의해 NMOS트랜지스터(M2),(M4)들이 턴온된다.

따라서, 펌프 캐폐시터(C1)에 의해 펌핑된 노드(N1)의 전하(2VDD)가 NMOS트랜지스터(M4)를 통하여 출력노드(53)측으로 전달되고, 노드(N2)는 NMOS트랜지스터(M2)를 통하여 제공된 전원전압(VDD)으로 차지된다. 그 결과, NMOS트랜지스터(M4)를 통하여 전달된 전하에 의해 출력노드(53)의 전위(VPP)는 상승한다.

이후, 구간(A)에서 클럭신호(CLK3)가 VDD에서 VSS로 천이하면 캐폐시터(C3)의 커플링에 의해 노드(N3)의 전위가 2VDD에서 VDD로 떨어져 NMOS트랜지스터(M2),(M4)들을 턴오프시킨다. 그 결과, 턴오된 NMOS트랜지스터(M4)에 의해 노드(N1)와 출력노드(53)는 전기적으로 분리된다.

구간(B)에서, 클럭신호(CLK1)가 VDD에서 VSS로 천이하면 구간(A)에서 출력노드(53)와 동일한 전위에 있던 노드(N1)는 매우 큰 용량을 갖는 캐폐시터(C1)의 커플링에 의해 이론적으로 VPP-VDD(V_N0,min)로 하강하려 한다. 이때, 상기 클럭신호(CLK1)와 거의 동일한 시점에서 클럭신호(CLK2)가 VSS에서 VDD로 천이하기 때문에 노드(N2)의 전위는 캐폐시터(C2)의 커플링에 의해 VDD에서 2VDD로 상승하고, 노드(N3)는 NMOS캐폐시터(M3)에 의해 VDD로 차지된다. 따라서, 노드(N2)의 전위(2VDD)에 의해 NMOS트랜지스터(M1)가 턴온되어 노드(N1)는 VDD로 차지된다.

그런데, 도 2에 도시된 바와같이 노드(N1)의 전위는 NMOS트랜지스터(M1)의 저항(R_M1) 및 펌프 캐폐시터(C1)와 NMOS트랜지스터(M1,M4,M5)의 접합 캐폐시턴스(Junction Capacitance)의 영향으로 RC지연을 겪게 된다. 즉, NMOS트랜지스터(M1)을 통한 전하공급이 노드(N1)전위의 급격한 하강에 대응할 수 있을 정도로 빠르게 이루어지지 못하기 때문에, 도 2의 구간(C)와 같이 노드(N1)의 전위는 VDD-Vt1(Vt1: M4의 문턱전압)보다 더욱 하강하게 된다.

한편, NMOS트랜지스터(M5)는 노드(N1)의 전위가 VDD-Vt2(Vt2 : M5의 문턱전압)가되는 시점에서 턴온되어, 노드(N1)를 VDD로 차지하는 역할을 수행한다. 그런데, NMOS트랜지스터(M5)에 의한 전하공급 역시 NMOS트랜지스터(M5)의 턴온저항과 노드(N1)의 캐폐시턴스의 영향으로 빠르게 이루어지지는 않는다. 그리고, NMOS트랜지스터(M5)는 도 2에 도시된 바와같이 노드(N1)가 VDD-Vt1이하로 하강된 그 시점에서 동작하기 때문에 펌프 캐폐시터(C1)에 의한 노드(N1)전위의 급격한 하강에 적절히 대응하지 못하게 된다.

따라서, 구간(C)동안에는 NMOS트랜지스터(M4)의 게이트전압과 소스전압의 차(Vgs)가 NMOS트랜지스터(M4)의 문턱전압(Vt1)보다 크게 되어 NMOS트랜지스터(M4)가 턴온된다. 그 결과, 구간(A)동안 출력노드(53)로 전달되었던 전하(VPP)가 NMOS트랜지스터(M4)를 통하여 다시 노드(N1)로 역 유입된다.

상술한 바와같이 종래의 펌프회로는 구간(A)에서 구간(B)로의 전환시, NMOS트랜지스터(M1)를 통한 노드(N1)의 차지(VDD)가 NMOS트랜지스터(M1)의 턴온저항, 펌프 캐폐시터(C1)의 용량과 노드(N1)의 기생용량에 의해 지연되기 때문에, 펌프 캐폐시터(C1)의 커플링에 의한 노드(N1)전위의 순간적인 하강에 대응하지 못한다. 그 결과, 노드(N1)의 전압이 노드(N3)의 전압(VDD)(M4의 게이트전압)-문턱전압(Vt1)보다 더욱 저하되어 NMOS트랜지스터(M4)가 턴온되기 때문에 출력노드(53)로부터 노드(N1)으로 전하의 역유입이 존재한다.

따라서, 실제로 펌프회로가 출력노드(53)로 공급한 전하(VPP)는 구간(A)에서의 공급량-구간(B)에서의 유입량이 되기 때문에 종래의 펌프회로에서는 역 유입된 전하만큼 펌프의 효율이 떨어지게 된다.

따라서, 본 발명의 목적은 차지구간동안 출력노드로부터 펌프회로의 내부로 흐르는 전하의 역 유입을 방지함으로써 펌핑효율을 향상시킬 수 있는 반도체 메모리장치의 고 효율 펌프회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 고 효율 펌프회로는, 전하 전달트랜지스터의 게이트와 펌프 캐폐시터의 펌핑노드사이에 MOS트랜지스터를 접속하고, 그 MOS트랜지스터의 게이트는 상기 펌핑노드를 VDD로 차지하는 또 다른 MOS트랜지스터의 게이트에 접속한다. 따라서, 펌핑구간에서 차지구간으로 전환시 전하 전달 트랜지스터의 게이트전압이 펌핑노드를 트래킹하도록 함으로써 출력노드로부터 펌핑노드로 흐르는 전하의 역유입을 억제한다.

도 1은 종래의 반도체 메모리장치의 펌프회로.

도 2는 도 1에서 펌프회로의 1싸이클동작동작을 나타낸 파형도.

도 3은 본 발명에 따른 반도체 메모리장치의 고 효율 펌프회로.

도 4는 도 3에서 펌프회로의 1싸이클동작을 나타낸 파형도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

50-52 : 입력노드 53 : 출력노드

M1-M7 : NMOS트랜지스터 C1 : 펌프 캐폐시터

C2,C3 : 캐폐시터

이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명하면 다음과 같다.

도 2에는 본 발명에 따른 반도체 메모리장치의 고 효율 펌프회로가 도시되어 있다. 도 2에 도시된 바와같이, 본 발명에 따른 고 효율 펌프회로는 도 1에 도시된 종래의 펌프회로에서 NMOS트랜지스터(M3)를 제거한 후 NMOS트랜지스터(M4)의 게이트와 노드(N1)사이에 NMOS트랜지스터(M7)를 접속하고, 그 NMOS트랜지스터(M7)의 게이트는 노드(N1)에 접속하였다. 이때, 종래와 동일한 부분은 동일한 번호를 붙인다.

그리고, 상기 캐폐시터(C1)와 NMOS트랜지스터(M2),(M6)는 NMOS트랜지스터(M1)의 게이트전압을 제어하기 위한 제1제어부를 형성하며, 캐폐시터(C3)는 NMOS트랜지스터(M4)의 게이트전압을 제어하기 위한 제2제어부를 형성한다.

이와같이 구성된 본 발명에 따른 고 효율 펌프회로의 동작을 도 4의 파형도를 참조하여 설명하면 다음과 같다.

클럭신호(CLK2)가 VSS인 구간(A)에서 노드(N1)는 VDD이다. 따라서, NMOS트랜지스터(M7)가 턴오프되어 노드(N1),(N3)는 전기적으로 분리되며, 다른 부분의 동작은 종래기술과 동일하다.

이후, 구간(A)에서 구간(B)로의 전환시점에서 클럭신호(CLK3)가 VDD에서 VSS로 천이하면, 노드(N3)가 2VDD에서 VDD로 강하되어 NMOS트랜지스터(M2),(M4)들이 턴오프된다. 이후, 클럭신호(CLK1)가 VDD에서 VSS로 천이하면 노드(N1)는 펌프 캐폐시터(C1)에 의한 용량성 커플링으로 이론적으로 VPP-VDD로 하강하려고 한다. 또한, 동일한 시점에서 클럭신호(CLK2)가 VSS에서 VDD로 천이하기 때문에 캐폐시터(C2)에 의해 노드(N2)가 2VDD로 승압되어, 노드(N1)는 NMOS트랜지스터(M1)를 통하여 VDD로 차지된다.

이때, 노드(N2)의 전위(2VDD)에 따라 NMOS트랜지스터(M7)가 턴온되기 때문에 이전에 VDD로 하강되었던 노드(N3)의 전위는 다시 도 4에 도시된 바와같이 노드(N1)의 전위를 따라 함께 하강한다. 즉, 노드(N3)의 전위가 노드(N1)의 전위를 트래킹(Tracking)하기 때문에 두 노드(N1),(N3)의 전압은 동일하다.

따라서, NMOS트랜지스터(M4)의 게이트전압과 소스전압의 차(Vgs)가 문턱전압(Vt1)보다 작게 되어, NMOS트랜지스터(M4)는 턴오프상태를 유지한다. 그 결과, 종래와 같이 구간(B)에서 출력노드(53)에서 노드(N1)로의 전하유입은 발생되지 않는다.

그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.

상술한 바와같이, 본 발명에 따른 반도체 메모리장치의 고 효율 펌프회로는 전하 전달트랜지스터의 게이트와 펌프 캐폐시터의 펌핑노드사이에 NMOS트랜지스터를 접속하고, 그 NMOS트랜지스터의 게이트는 상기 펌핑노드를 VDD로 차지하는 NMOS트랜지스터의 게이트에 접속한다. 따라서, 펌핑구간에서 차지구간으로 전환시 전하 전달 트랜지스터의 게이트전압이 펌핑노드를 트래킹하도록 하여 출력노드로부터 펌핑노드로 흐르는 전하의 역유입을 억제함으로써, 펌프회로의 효율을 향상시킬 수 있는 효과가 있다.

Claims

차지노드와;

제1클럭신호에 따라 차지노드의 전하를 펌핑하는 펌프 캐폐시터와;

펌핑된 차지노드의 전하를 전달하기 위하여 차지노드와 출력노드사이에 접속된 전하전달 트랜지스터와;

차지노드를 VDD로 차지하는 차지 트랜지스터와;

전하전달 트랜지스터의 게이트와 차지노드사이에 접속되고, 게이트는 상기 차지 트랜지스터의 게이트에 접속된 제1MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프회로.
제1항에 있어서, 제1MOS트랜지스터는

n-타입인 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프회로.
제1항에 있어서, 전하전달 트랜지스터의 게이트전압은

차지노드의 전압을 트래킹하는 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프회로.
제1항에 있어서, 차지 트랜지스터의 게이트전압을 제어하는 제1제어부와;

전하전달 트랜지스터의 게이트전압을 제어하는 제2제어부를 추가로 포함하는 것을특징으로 하는 반도체 메모리장치의 고 효율 펌프회로.
제4항에 있어서, 제1제어부는

제2클럭신호의 입력단자와 차지 트랜지스터의 게이트사이에 접속된 제1캐폐시터와;

제1MOS트랜지스터의 게이트전압에 따라 차지 트랜지스터의 게이트를 VDD로 차지하는 제2MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 고 효율 전하펌프.
제4항에 있어서, 제2제어부는

제3클럭신호의 입력단자와 제1MOS트랜지스터의 게이트사이에 접속된 제2캐폐시터로 구성된 것을 특징으로 하는 반도체 메모리장치의 고 효율 전하펌프.
제1항에 있어서, 제1MOS트랜지스터는

펌핑구간에서는 턴오프되고, 차지구간에서는 턴온되는 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프.
제1클럭신호의 입력단자와 차지노드사이에 접속된 펌프 캐폐시터와;

차지노드를 VDD로 차지하는 차지 트랜지스터와;

펌핑된 차지노드의 전하를 출력노드로 전달하는 전하전달 트랜지스터와;

제2클럭신호와 전하전달 트랜지스터의 게이트전압에 따라 차지 트랜지스터를 제어하는 제1제어부와;

제3클럭신호에 따라 전하전달 트랜지스터를 제어하는 제2제어부와;

전하전달 트랜지스터의 게이트와 차지노드사이에 접속되어, 차지 트랜지스터의 게이트전압에 의해 제어되는 제1MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프회로.
제8항에 있어서, 전하전달 트랜지스터의 게이트전압은

프리차지 구간에서 상기 차지노드의 전압을 트래킹하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프회로.
제8항에 있어서, 상기 제1MOS트랜지스터는

펌핑구간에서 턴오프되고, 차지구간에서 턴온되는 것을 특징으로 하는 반도체 메모리장치의 고 효율 펌프.
제8항에 있어서, 제1제어부는

제2클럭신호의 입력단자와 차지 트랜지스터의 게이트사이에 접속된 제1캐폐시터와;

제1MOS트랜지스터의 게이트전압에 따라 차지 트랜지스터의 게이트전압을 VDD로 차지하는 제2MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 고 효율 전하펌프.
제8항에 있어서, 제2제어부는

제3클럭신호의 입력단자와 제1MOS트랜지스터의 게이트사이에 접속된 제2캐폐시터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 고 효율 전하펌프.