KR100674961B1 - 부가 펌프 회로를 구비하는 승압전압 발생회로 및 이의 승압전압 발생방법 - Google Patents

부가 펌프 회로를 구비하는 승압전압 발생회로 및 이의 승압전압 발생방법 Download PDF

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Abstract

전원전압이 낮아 지더라도 승압전압(VPP) 레벨이 파우워 업 리셋 펄스신호(VCCHB) 셋업 전압 이상으로 올라갈 수 있게 하며 부스트 노드의 전하를 VPP 노드로 빠르게 전달할 수 있는 승압전압 발생회로 및 이의 승압전압 발생방법이 개시된다. 상기 승압전압 발생회로는, 전달 트랜지스터를 포함하고, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키고 상기 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 주 펌프(main pump) 회로, 및 상기 전달 트랜지스터의 게이트에 연결되고, 상기 전달 트랜지스터의 게이트의 전압을 부가적으로 승압시키는 부가 펌프(additional pump) 회로를 구비하는 것을 특징으로 한다.

Description

부가 펌프 회로를 구비하는 승압전압 발생회로 및 이의 승압전압 발생방법{Boost voltage generation circuit including additional pump circuit and boost voltage generation method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 승압전압 발생회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 VPP 레벨 쉬프터의 회로도이다.
도 3은 도 1의 종래의 승압전압 발생회로의 정상동작시 타이밍도이다.
도 4는 도 1의 종래의 승압전압 발생회로의 파우워 업(power-up)시 타이밍도이다.
도 5는 도 1의 종래의 승압전압 발생회로의 로우(low) VCC 정상동작시 타이밍도이다.
도 6은 도 1의 종래의 승압전압 발생회로의 로우 VCC 파우워 업(power-up)시 타이밍도이다.
도 7은 본 발명의 일실시예에 따른 승압전압 발생회로를 나타내는 회로도이다.
도 8은 도 7의 본 발명의 일실시예에 따른 승압전압 발생회로의 정상동작시 타이밍도이다.
도 9는 도 7의 본 발명의 일실시예에 따른 승압전압 발생회로의 파우워 업(power-up)시 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 승압전압 발생회로를 나타내는 회로도이다.
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 승압전압 발생회로 및 이의 승압전압 발생방법에 관한 것이다.
반도체 장치, 특히 반도체 메모리장치에서는 외부에서 전원전압을 수신하여 전원전압보다 높은 승압전압(VPP)을 발생하는 승압전압 발생회로가 종종 사용된다. 일반적으로 승압전압 발생회로는 VPP 펌프(pump)라 불린다.
도 1은 종래의 승압전압 발생회로를 나타내는 회로도이고, 도 2는 도 1에 도시된 VPP 레벨 쉬프터의 회로도이다. 도 3은 도 1의 종래의 승압전압 발생회로의 정상동작시 타이밍도이고, 도 4는 도 1의 종래의 승압전압 발생회로의 파우워 업(power-up)시 타이밍도이다.
도 1을 참조하면, 종래의 승압전압 발생회로는 두 단계(2 stage) 이상의 단위 펌프 회로들(11,13), 출력 제어 트랜지스터(N12), 및 출력 제어회로(15)를 구비한다.
단위 펌프 회로(11)는 제어신호(P1)에 응답하여 부스트(boost) 노드(BST0)의 전압을 승압(boost)시키고 전달(transfer) 트랜지스터(NT0)를 통해 부스트 노드(BST0)의 전하를 다음 단위 펌프 회로(13)의 부스트 노드(BST1)로 전달한다. 단위 펌프 회로(13)는 제어신호(P2)에 응답하여 부스트 노드(BST1)의 전압을 승압시키고 전달 트랜지스터(NT1)를 통해 부스트 노드(BST1)의 전하를 출력 노드(VPP)로 전달한다.
제어신호들(P1,P2)은 출력 노드(VPP)의 전압레벨을 검출하는 승압전압 레벨 검출기(미도시)에 의해 발생되는 넌-오버랩 펄스(non-overlap pulse) 신호들이고 신호(VCCHB)는 파우워 업(power-up)시 발생되는 리셋 펄스(reset pulse) 신호이다.
도 4의 파우워 업(power-up)시 타이밍도를 참조하여 좀더 설명하면 상기 종래의 승압전압 발생회로에서는, 먼저 파우워 업시 전원전압(VCC)이 엔모스 트랜지스터의 문턱전압이상 올라 가면 엔모스 트랜지스터로 구성되는 출력 제어 트랜지스터(N12)가 턴온되어 출력 노드(VPP)의 전압레벨은 전원전압(VCC)에서 엔모스 트랜지스터의 문턱전압(VTN)을 뺀 값(VCC-VTN)이 된다. 다음에 제어신호(P1)가 토글링하면 신호(VCCHB)가 셋업(setup)되기 전까지 출력 노드(VPP)의 전압레벨은 전원전압(VCC) 레벨을 유지하게 된다. 이와 같이 파우워 업시 전원전압(VCC) 레벨이 상승하면 출력 노드(VPP)의 전압레벨로 상승하게 된다.
다음에 출력 노드(VPP)의 전압레벨이 도 1에 도시된 VPP 레벨 쉬프터(21)를 동작시킬 수 있는 전압레벨 이상으로 상승하면 제어신호들(P1,P2)에 의해 부스팅된 부스트 노드(BST1)의 전하가 전달 트랜지스터(NT1)를 통해 출력 노드(VPP)로 전달되어 출력 노드(VPP)는 전원전압(VCC)보다 높은 레벨로 충전(charging)된다. 출력 노드(VPP)의 전압레벨이 목표값(target value)에 도달하면 제어신호들(P1,P2)은 로우(Low) 레벨을 유지하여 펌프 회로들(11,13)의 펌핑 동작이 중단된다. 이후 반도체 메모리장치의 동작시 출력 노드(VPP)의 전하를 소모하는 경우 부족한 부분만 보충해 주게 된다. 도 1의 회로에서 점선으로 표시된 트랜지스터 및 인버터는 VPP 레벨이 인가되는 부분이며 신뢰성 확보를 위해 thick-oxide가 적용된다.
도 5는 도 1의 종래의 승압전압 발생회로의 로우(low) VCC 정상동작시 타이 밍도이고, 도 6은 도 1의 종래의 승압전압 발생회로의 로우 VCC 파우워 업(power-up)시 타이밍도이다.
반도체 메모리장치의 전원전압(VCC)이 낮아 지는 경우 파우워 업 신호(VCCHB)의 셋업 전압도 같이 낮아 진다. thick-oxide가 적용되는 트랜지스터의 경우에는 thin-oxide가 적용되는 트랜지스터에 비해 상대적으로 높은 문턱전압을 갖는다. 도 6에 도시된 바와 같이 저 전원전압(low VCC)에서 VCCHB의 셋업 전압이 도 1에 도시된 VPP 레벨 쉬프터(21)(도 2)의 피모스 트랜지스터의 문턱전압보다 낮아지면 부스팅 및 전하전달(charge transfer)가 잘 이루어지지 않아 VPP 레벨이 VCCHB 셋업 전압 이상으로 올라 가지 못하는 문제가 있다.
또한 VCCHB의 셋업 전압이 VPP 레벨 쉬프터(21)(도 2)의 피모스 트랜지스터의 문턱전압보다 높아 지더라도 전하전달시 전달 트랜지스터(NT1)의 구동력 약화로 인해 부스트 노드(BST1)의 전하를 출력노드(VPP)로 전달하는데 시간이 많이 걸리게 되며 이는 반도체 메모리장치의 액티브 싸이클 타임(active cycle time)을 길어지게 한다. 경우에 따라서는 부스트 노드(BST1)의 전하가 출력노드(VPP)로 충분히 전달되지 않아 승압전압 발생회로의 성능이 크게 악화될 수도 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 전원전압(VCC)이 낮아 지더라도 VPP 레벨이 VCCHB 셋업 전압 이상으로 올라갈 수 있게 하며 부스트 노드(BST1)의 전하를 출력노드(VPP)로 빠르게 전달할 수 있는 개선된 승압전압 발생회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 전원전압(VCC)이 낮아 지더라도 VPP 레벨이 VCCHB 셋업 전압 이상으로 올라갈 수 있게 하며 부스트 노드(BST1)의 전하를 출력노드(VPP)로 빠르게 전달할 수 있는 승압전압 발생방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 승압전압 발생회로는, 전달 트랜지스터를 포함하고, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키고 상기 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 주 펌프(main pump) 회로, 및 상기 전달 트랜지스터의 게이트에 연결되고, 상기 전달 트랜지스터의 게이트의 전압을 부가적으로 승압시키는 부가 펌프(additional pump) 회로를 구비하는 것을 특징으로 한다.
상기 부가 펌프 회로는 상기 적어도 한개 이상의 제어신호에 응답하여 동작하고, 상기 적어도 한개 이상의 제어신호는 상기 출력 노드의 전압레벨을 검출하는 승압전압 레벨 검출기에 의해 발생된다. 상기 주 펌프 회로는 두 단계(2 stage) 이상의 단위 펌프 회로를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 승압전압 발생회로는, 전달 트랜지스터를 포함하고, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키고 상기 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 주 펌프(Pump) 회로, 및 상기 출력 노드에 연결되고, 상기 출력 노드의 전압을 부가적으로 승압시키는 부가 펌프 회로를 구비 하는 것을 특징으로 한다.
상기 부가 펌프 회로는 상기 적어도 한개 이상의 제어신호, 파우워 업(power-up)시 발생되는 파우워 업 리셋신호, 및 상기 반도체 장치 내의 모드 레지스터 셋트(mode register set, MRS) 셋팅시 발생되는 펄스 신호에 응답하여 동작한다. 상기 주 펌프 회로는 두 단계(2 stage) 이상의 단위 펌프 회로를 구비한다. 상기 적어도 한개 이상의 제어신호는 상기 출력 노드의 전압레벨을 검출하는 승압전압 레벨 검출기에 의해 발생된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 승압전압 발생방법은, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키는 단계, 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 단계, 상기 부스트 노드의 전하를 상기 출력 노드로 전달하는 단계 동안에 상기 전달 트랜지스터의 게이트의 전압을 부가적으로 승압시키는 단계, 및 상기 출력 노드의 전압레벨을 검출하여 그 결과에 따라 상기 적어도 한개 이상의 제어신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 부가적으로 승압시키는 단계는 상기 적어도 한개 이상의 제어신호에 응답하여 수행된다. 상기 부스트(boost) 노드의 전압을 승압시키는 단계는 두 단계(2 stage) 이상의 다 단계(multi-stage)로 수행된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 승압전압 발생방법은, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키는 단계, 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 단계, 상기 부스트 노드의 전하를 상기 출력 노드로 전달하는 단계 동안에 상기 출력 노드의 전압을 부가적으로 승압시키는 단계; 및 상기 출력 노드의 전압레벨을 검출하여 그 결과에 따라 상기 적어도 한개 이상의 제어신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 부가적으로 승압시키는 단계는 상기 적어도 한개 이상의 제어신호, 파우워 업(power-up)시 발생되는 파우워 업 리셋신호, 및 상기 반도체 장치 내의 모드 레지스터 셋트(mode register set, MRS) 셋팅시 발생되는 펄스 신호에 응답하여 수행된다. 상기 부스트(boost) 노드의 전압을 승압시키는 단계는 두 단계(2 stage) 이상의 다단계(multi stage)로 수행된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 7은 본 발명의 일실시예에 따른 승압전압 발생회로를 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 일실시예에 따른 승압전압 발생회로는 두 단계(2 stage)의 단위 펌프 회로들(71,73), 출력 제어 트랜지스터(N70), 및 부가 펌프(additional pump) 회로(75)를 구비한다.
단위 펌프 회로(71)는 제어신호(P1)에 응답하여 부스트 노드(BST0)의 전압을 승압(boost)시키고 전달 트랜지스터(NT70)를 통해 부스트 노드(BST0)의 전하를 다음 단위 펌프 회로(73)의 부스트 노드(BST1)로 전달한다. 단위 펌프 회로(73)는 제어신호(P2)에 응답하여 부스트 노드(BST1)의 전압을 승압시키고 전달 트랜지스터(NT71)를 통해 부스트 노드(BST1)의 전하를 출력 노드(VPP)로 전달한다. 제어신호들(P1,P2)은 출력 노드(VPP)의 전압레벨을 검출하는 승압전압 레벨 검출기(미도시)에 의해 발생되는 넌-오버랩 펄스(non-overlap pulse) 신호들이다.
단위 펌프 회로(71)는 지연기들(D71,D72), 노아게이트(NR71), 낸드게이트(ND71), 인버터들(I71,I72), 커패시터들(C71-C73), 엔모스 트랜지스터들(N71-N76), 및 엔모스 전달 트랜지스터(NT70)를 포함하여 구성된다. 단위 펌프 회로(73)는 지연기들(D73,D74), 노아게이트(NR72), 낸드게이트들(ND72,ND73), 인버터들(I73-I75), 커패시터들(C74-C76), VPP 레벨 쉬프터(L71), 엔모스 트랜지스터들(N77-N82), 및 엔모스 전달 트랜지스터(NT71)를 포함하여 구성된다.
출력 제어 트랜지스터(N70)는 엔모스 트랜지스터로 구성된다. 출력 제어 트랜지스터(N70)는 파우워 업시 전원전압(VCC)이 엔모스 트랜지스터의 문턱전압이상 올라 가면 턴온되어 출력 노드(VPP)의 전압레벨을 전원전압(VCC)에서 엔모스 트랜지스터의 문턱전압(VTN)을 뺀 값(VCC-VTN)으로 유지시킨다.
특히 부가 펌프 회로(75)는 최종 단위 펌프 회로(73) 내의 전달 트랜지스터(NT71)의 게이트에 연결되고, 상기 전달 트랜지스터(NT71)의 게이트(TG0)의 전압을 부가적으로 승압시킨다. 부가 펌프 회로(75)는 제어신호(P1)에 응답하여, 정확하게 는 제어신호(P1)에 의해 발생되는 신호들(r0,d0)에 응답하여 상기 전달 트랜지스터(NT71)의 게이트(TG0)의 전압을 부가적으로 승압시킨다. 부가 펌프 회로(75)는 인버터들(I76,I77), 커패시터들(C77-C78), 엔모스 트랜지스터들(N83-N86), 및 엔모스 전달 트랜지스터(NT72)를 포함하여 구성된다.
펌프 회로들(71,73,75)의 세부 구성은 당업자에게 통상적인 것이므로 여기에서 상세한 설명은 생략된다. 단위 펌프 회로들(71,73)은 여러가지 다른 형태로 구성될 수 있음은 자명하다. 또한 도 7에는 본 발명의 승압전압 발생회로가 두 단계의 단위 펌프 회로들(71,73)을 구비하는 경우가 도시되어 있으나 두 단계 이상의 단위 펌프 회로를 구비할 수 있음은 자명하다. 도 7의 회로에서 점선으로 표시된 트랜지스터 및 인버터는 VPP 레벨이 인가되는 부분이며 신뢰성 확보를 위해 thick-oxide가 적용된다.
도 8은 도 7의 본 발명의 일실시예에 따른 승압전압 발생회로의 정상동작시 타이밍도이고, 도 9는 도 7의 본 발명의 일실시예에 따른 승압전압 발생회로의 파우워 업(power-up)시 타이밍도이다. 도 8 및 도 9의 타이밍도를 참조하여 본 발명의 일실시예에 따른 승압전압 발생회로의 동작이 좀더 설명된다.
도 1의 종래의 승압전압 발생회로에서는 저 전원전압(low VCC)에서 VPP 레벨 쉬프터(21)이 동작하지 않을 때에는 도 3의 타이밍도에 도시된 바와 같이 전달 트랜지스터(NT1)의 게이트(TG0)의 전압레벨은 전원전압(VCC) 레벨을 유지한다. 이로 인하여 제어신호들(P1,P2)에 의해 부스트 노드(BST1)의 전압이 2.5*VCC 레벨로 부스팅되더라도 전달 트랜지스터(NT1)를 통한 전하전달(charge transfer)이 충분히 이루어 지지 않아 출력 노드(VPP)의 레벨은 VCC-VT 이상 올라갈 수 없다.
반면에 도 7의 본 발명에 따른 승압전압 발생회로에서는 파우워 업시 저 전원전압(low VCC)에서 VPP 레벨 쉬프터(L71)이 동작하지 않더라도 부가 펌프 회로(75)가 전달 트랜지스터(NT71)의 게이트(TG0)의 전압레벨을 부가적으로 승압시키므로, 도 9의 타이밍도에 도시된 바와 같이 TG0의 전압레벨이 1.5*VCC만큼 올라간다. 이에 따라 출력 노드(VPP)의 레벨이 1.5*VCC-VT만큼 올라 갈 수 있다. VT는 엔모스 전달 트랜지스터(NT71)의 문턱전압을 나타낸다.
그리고 파우워 업 이후 정상동작 시, 도 1의 종래의 회로에서는 전하전달시 전달 트랜지스터(NT1)의 Vgs(게이트와 소오스 간의 전압)가 VCC인데 비하여 도 7의 본 발명의 회로에서는 Vgs가 1.5*VCC가 된다. 따라서 본 발명의 회로에서는 도 8의 타이밍도에서와 같이, 전하전달시 전달 트랜지스터(NT71)의 구동력이 강화되어 부스트 노드(BST1)의 전하를 출력노드(VPP)로 전달하는데 시간이 짧아져서(T2<T1) 그 결과 반도체 메모리장치의 액티브 싸이클 타임(active cycle time)이 단축될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 승압전압 발생회로를 나타내는 회로도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 승압전압 발생회로는 두 단계(2 stage)의 단위 펌프 회로들(101,103), 출력 제어 트랜지스터(N100), 및 부가 펌프 회로(105)를 구비한다.
특히 부가 펌프 회로(105)는 도 7의 일실시예와 달리 출력 노드(VPP)에 연결 되고 상기 출력 노드(VPP)의 전압을 부가적으로 승압시킨다. 부가 펌프 회로(105)는 제어신호(P1), 파우워 업(power-up)시 발생되는 파우워 업 리셋신호(VCCH), 및 반도체 메모리장치 내의 모드 레지스터 셋트(mode register set, MRS) 셋팅시 발생되는 펄스 신호(PWCBR)에 응답하여 출력 노드(VPP)의 전압을 부가적으로 승압시킨다.
부가 펌프 회로(105) 및 단위 펌프 회로들(101,103)의 구성은 도 7에 도시된 단위 펌프 회로들(71,73)과 거의 유사하다. 부가 펌프 회로(105)는 노아게이트(NR103), 낸드게이트(ND105,ND106), 인버터들(I106-I111), 커패시터들(C107-C109), 피모스 트랜지스터(P101), 엔모스 트랜지스터들(N113-N120), 및 엔모스 전달 트랜지스터(NT102)를 포함하여 구성된다.
단위 펌프 회로(101)는 지연기들(D101,D102), 노아게이트(NR101), 낸드게이트(ND101), 인버터들(I101,I102), 커패시터들(C101-C103), VPP 레벨 쉬프터(L101), 엔모스 트랜지스터들(N101-N106), 및 엔모스 전달 트랜지스터(NT100)를 포함하여 구성된다. 단위 펌프 회로(103)는 지연기들(D103,D104), 노아게이트(NR102), 낸드게이트들(ND102,ND103), 인버터들(I103-I105), 커패시터들(C104-C106), VPP 레벨 쉬프터(L102), 엔모스 트랜지스터들(N107-N112), 및 엔모스 전달 트랜지스터(NT101)를 포함하여 구성된다.
출력 제어 트랜지스터(N100)는 도 7에 도시된 출력 제어 트랜지스터(N70)와 동일하다. 도 10의 회로에서 점선으로 표시된 트랜지스터 및 인버터는 VPP 레벨이 인가되는 부분이며 신뢰성 확보를 위해 thick-oxide가 적용된다.
도 10에 도시된 승압전압 발생회로에서는, 파우워 업시 저 전원전압(low VCC)에서 VPP 레벨 쉬프터(L102)가 동작하지 않더라도 부가 펌프 회로(105)에 의해 출력노드(VPP)의 레벨이 2*VCC 정도로 상승된다. 이후 VPP 레벨 쉬프터(L102)가 동작될 수 있는 레벨 이상으로 VPP가 충전되면, 주(main) 펌프 회로인 펌프 회로들(101,103)이 동작하게 된다.
파우워 업 이후 VPP 레벨이 2*VCC이상이 되면 부가 펌프 회로(105)의 동작은 무의미해 진다. 따라서 도 10의 실시예에서는 파우워 업 리셋신호(VCCH)가 하이로 셋트되고 MRS 셋팅시 발생되는 펄스 신호(PWCBR)가 하이로 셋트되면 부가 펌프 회로(105)가 디스에이블되도록 구성된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 승압전압 발생회로 및 이의 승압전압 발생방법은 전원전압(VCC)이 낮아 지더라도 VPP 레벨이 VCCHB 셋업 전압 이상으로 올라갈 수 있게 하며 부스트 노드(BST1)의 전하를 출력노드(VPP)로 빠르게 전달할 수 있는 장점이 있다.

Claims (16)

  1. 출력 노드;
    전달 트랜지스터를 포함하고, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키고 상기 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 상기 출력 노드로 전달하는 주 펌프(main pump) 회로; 및
    상기 전달 트랜지스터의 게이트에 연결되고, 상기 적어도 한개 이상의 제어신호에 응답하여 상기 전달 트랜지스터의 게이트의 전압을 부가적으로 승압시키는 부가 펌프(additional pump) 회로를 구비하고,
    상기 적어도 한개 이상의 제어신호는 상기 출력 노드의 전압레벨을 검출하는 승압전압 레벨 검출기에 의해 발생되는 것을 특징으로 하는 반도체 장치의 승압전압 발생회로.
  2. 삭제
  3. 제1항에 있어서, 상기 주 펌프 회로는 두 단계(2 stage) 이상의 단위 펌프 회로를 구비하는 것을 특징으로 하는 반도체 장치의 승압전압 발생회로.
  4. 삭제
  5. 출력 노드;
    전달 트랜지스터를 포함하고, 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키고 상기 전달 트랜지스터를 통해 상기 부스트 노드의 전하를 상기 출력 노드로 전달하는 주 펌프(Pump) 회로; 및
    상기 출력 노드에 연결되고, 상기 적어도 한개 이상의 제어신호에 응답하여 상기 출력 노드의 전압을 부가적으로 승압시키는 부가 펌프 회로를 구비하고,
    상기 적어도 한개 이상의 제어신호는 상기 출력 노드의 전압레벨을 검출하는 승압전압 레벨 검출기에 의해 발생되는 것을 특징으로 하는 반도체 장치의 승압전압 발생회로.
  6. 제5항에 있어서, 상기 부가 펌프 회로는 파우워 업(power-up)시 발생되는 파우워 업 리셋신호, 및 상기 반도체 장치 내의 모드 레지스터 셋트(mode register set, MRS) 셋팅시 발생되는 펄스 신호에 의해 제어되는 것을 특징으로 하는 반도체 장치의 승압전압 발생회로.
  7. 제5항에 있어서, 상기 주 펌프 회로는 두 단계(2 stage) 이상의 단위 펌프 회로를 구비하는 것을 특징으로 하는 반도체 장치의 승압전압 발생회로.
  8. 삭제
  9. 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키는 단계;
    전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 단계;
    상기 부스트 노드의 전하를 상기 출력 노드로 전달하는 단계 동안에, 상기 적어도 한개 이상의 제어신호에 응답하여 상기 전달 트랜지스터의 게이트의 전압을 부가적으로 승압시키는 단계; 및
    상기 출력 노드의 전압레벨을 검출하여 그 결과에 따라 상기 적어도 한개 이상의 제어신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 승압전압 발생방법.
  10. 삭제
  11. 제9항에 있어서, 상기 부스트(boost) 노드의 전압을 승압시키는 단계는 두 단계(2 stage) 이상의 다 단계(multi-stage)로 수행되는 것을 특징으로 하는 반도체 장치의 승압전압 발생방법.
  12. 삭제
  13. 적어도 한개 이상의 제어신호에 응답하여 부스트(boost) 노드의 전압을 승압시키는 단계;
    전달 트랜지스터를 통해 상기 부스트 노드의 전하를 출력 노드로 전달하는 단계;
    상기 부스트 노드의 전하를 상기 출력 노드로 전달하는 단계 동안에, 상기 적어도 한개 이상의 제어신호에 응답하여 상기 출력 노드의 전압을 부가적으로 승압시키는 단계; 및
    상기 출력 노드의 전압레벨을 검출하여 그 결과에 따라 상기 적어도 한개 이상의 제어신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 승압전압 발생방법.
  14. 제13항에 있어서, 상기 부가적으로 승압시키는 단계는 파우워 업(power-up)시 발생되는 파우워 업 리셋신호, 및 상기 반도체 장치 내의 모드 레지스터 셋트(mode register set, MRS) 셋팅시 발생되는 펄스 신호에 응답하여 수행되는 것을 특징으로 하는 반도체 장치의 승압전압 발생방법.
  15. 제13항에 있어서, 상기 부스트(boost) 노드의 전압을 승압시키는 단계는 두 단계(2 stage) 이상의 다단계(multi stage)로 수행되는 것을 특징으로 하는 반도체 장치의 승압전압 발생방법.
  16. 삭제
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