KR100336254B1 - 승압 회로 - Google Patents

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Abstract

전원 전압은 승압 회로의 승압용 드라이버에 공급된다. 승압용 드라이버는 승압의 개시를 나타내는 승압 개시 신호가 입력될 때 펄스 신호를 발생한다. 승압용 커패시터는 펄스 신호가 수신될 때 출력 단자의 전압 레벨을 승압한다. 프리차지 회로는 승압 전 대기 상태에서 출력 단자에 전압을 공급한다. 정전압 발생 회로는 프리차지 회로에 정전압을 공급한다.

Description

승압 회로{Booster circuit}
본 발명은 데이터를 판독하는데 사용되는 승압 회로에 관한 것이며, 특히 원하는 범위 내에서 승압 레벨을 제어하기 위한 기능을 갖는 승압 회로에 관한 것이다.
통상적으로 승압 회로는 반도체 기억 장치 내에 저장된 데이터가 판독될 때 워드 라인을 승압하기 위해 사용된다. 예컨대, 종래의 승압 회로는 일본 특허 출원 공개 번호 제 6-60651호에 기재되어 있다. 도 1은 일본 특허 출원 공개 번호 제 6-60651호에 기재된 종래의 승압 회로를 도시하는 회로도이다.
종래의 승압 회로에서, 승압 개시 신호 ATDBST는 인버터(505)의 입력 단자에 입력되고, 전압 Vboost는 승압 노드 NDBST로부터 출력된다. 인버터(505)의 출력 단자는 인버터(506)의 입력 단자, N-채널 MOS 트랜지스터(503)의 게이트, P-채널 MOS 트랜지스터(501)의 게이트에 접속된다. 인버터(506)의 출력 단자는 용량이 Cb인 승압 커패시터(507)의 한 단자에 접속된다. 승압 커패시터(507)의 다른 단자는 승압 노드 NDBST에 접속된다.
N-채널 MOS 트랜지스터(503)의 드레인은 접지되며, 그 트랜지스터의 소스는 N-채널 MOS 트랜지스터(504)의 드레인에 접속된다. N-채널 MOS 트랜지스터(504)의 소스는 P-채널 MOS 트랜지스터(502)의 게이트에 접속되며, 그 접점(junction point) VX는 P-채널 MOS 트랜지스터(501)의 입력/출력 단자들 중 하나에 접속된다.
전원(power source) 전압 VCC는 항상 N-채널 MOS 트랜지스터(504)의 게이트에 공급되며, N-채널 MOS 트랜지스터(504)는 항상 온 상태에 있다. 또한, P-채널 MOS 트랜지스터(502)의 입력 단자들 중 하나는 전원 전압 VCC에 접속되며, 다른 입력/출력 단자는 승압 노드 NDBST에 접속된다. P-채널 MOS 트랜지스터(501)의 다른 입력/출력 단자는 또한 승압 노드 NDBST에 접속된다.
상기된 구조를 갖는 종래의 승압 회로에서, 승압하기 전 대기 상태에서, 승압 개시 신호 ATDBST는 로우 레벨로 인버터(505)에 입력된다. 승압 개시 신호 ATDBST의 레벨은 인버터(505)에 의해 반전되며, 레벨 VCC의 신호는 인버터(506)의 입력 단자, N-채널 MOS 트랜지스터(503)의 게이트, P-채널 MOS 트랜지스터(501)의 게이트에 입력된다.
상술한 바와 같은 동작으로, 인버터(506)의 출력 신호는 로우 레벨로 유지되고, 로우 레벨 신호는 승압 커패시터(507)에 입력된다.
N-채널 MOS 트랜지스터(503)는 온 상태로 되며, 승압 노드 NDBST 및 P-채널 MOS 트랜지스터(502)의 게이트 레벨(노드 VX)은 로우 레벨로 유지된다. 그러므로, P-채널 MOS 트랜지스터(502)는 온 상태를 취한다. 그 때, P-채널 MOS 트랜지스터(501)는 오프 상태로 유지된다. P-채널 MOS 트랜지스터(502)가 턴온 될 때, 전원 전압 레벨 VCC는 그대로 승압 노드 NDBST에 나타난다.
승압이 그 상태에서 시작되면, 승압 개시 신호 ATDBST는 로우 레벨에서 하이 레벨 VCC로 스위치되며, 인버터(505)의 입력 단자에 입력된다.
이러한 동작으로, 인버터(505)의 출력 신호는 하이 레벨 VCC에서 로우 레벨로 반전되며, 인버터(506)의 출력 신호는 로우 레벨에서 하이 레벨 VCC로 반전된다.
그러므로, 하이 레벨 VCC의 신호는 커패시터(507)의 한 단자에 인가되며, 로우 레벨 신호는 N-채널 MOS 트랜지스터(503)의 게이트 및 P-채널 MOS 트랜지스터(501)의 게이트에 입력된다. 하이 레벨 VCC의 신호가 커패시터(507)의 한 단자에 인가될 때, 승압 노드 NDBST는 전원 전압 레벨 VCC에서 커패시터(507)의 용량성 결합에 의해 수학식 (1)에 나타난 전압 레벨로 승압된다.
승압이 완료될 때, 승압 개시 신호 ATDBST의 입력 레벨은 하이 레벨에서 로우 레벨로 스위치된다. 그러므로, 각 노드의 전압 레벨은 승압이 개시되기 전의 레벨로 복귀된다. 그러면, 승압이 완료된다.
상기된 종래의 승압 회로가 데이터가 비휘발성 반도체 기억 장치로부터 판독될 때 워드 라인의 승압 수단으로서 사용될 때, 온셀(on-cell)의 판독 마진 및 오프셀(off-cell)의 판독 마진을 둘 다 확보해야 할 필요가 있으므로, 상한 목표(upper limit target) 및 하한 목표(lower limit target) 사이의 범위 내에서 승압 레벨을 제어해야 할 필요가 있다.
그러나, 하한 목표의 달성을 우선시키면서 상한 목표를 달성하는 것이 매우 어렵다는 문제점이 있다.
그 이유는 승압 레벨의 전원 전압 의존성이 수학식 (1)에 나타난 바와 같이 전원 전압의 약 2배에 비례하는 특성이 있기 때문이다.
또한, 비휘발성 반도체 기억 장치로부터 데이터가 판독될 때 워드 라인용 승압 수단으로서 종래의 승압 회로가 사용되면, 워드 라인의 전압 레벨이 과도하게 증가될 때, 메모리 셀의 게이트 레벨이 승압 레벨로 되고, 드레인은 약 1V의 전압 레벨로 되며, 의사적으로 약한 기입 모드(pseudo weak writing mode)가 확립된다. 그러므로 판독이 반복되며, 따라서 의사적으로 약한 기입 동작에 의해 메모리 셀의 임계 값이 변동하는 문제가 있다.
그 이유는 승압 레벨의 전원 전압 의존성이 상술한 바와 같은 전원 전압의 약 2배에 비례하는 특성을 가지고 있기 때문이다.
본 발명의 목적은 전원 전압 보다 더 큰 전위가 승압될 때조차도 목표 승압 상한에 대해 전원 전압에 의존하지 않고 안전하게 승압 전위를 제어할 수 있는 승압 회로를 제공하는 것이다.
도 1은 일본 특허 출원 공개 번호 제 6-60651호에 기재된 종래의 승압 회로를 도시하는 회로도.
도 2는 본 발명의 제 1 실시예의 승압 회로를 도시하는 블록도.
도 3은 프리차지 회로(105)의 구조를 도시하는 회로도.
도 4는 승압용 드라이버(102)의 구조를 도시하는 회로도.
도 5는 본 발명의 제 2 실시예의 승압 회로를 도시하는 블록도.
도 6은 프리차지 회로(105a)의 구조를 도시하는 회로도.
도 7은 승압용 드라이버(102a)의 구조를 도시하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 인버터 102 : 승압용 드라이버
103 : 승압용 커패시터 104 : 정전압 발생 회로
105 : 프리차지 회로 106 : 승압 부하 커패시터
본 발명의 한 측면에 따르면, 승압 회로는 전원 전압이 공급되는 승압용 드라이버 및 출력 단자를 구비한다. 승압용 드라이버는 승압의 개시를 나타내는 승압 개시 신호가 입력될 때 펄스 신호를 발생한다. 승압 회로는 펄스 신호가 수신될 때 상기 출력 단자의 전압 레벨을 승압하는 승압용 커패시터와, 승압전 대기 상태에서 출력 단자에 전압을 공급하는 프리차지 회로와, 프리차지 회로에 정전압을 공급하는 정전압 발생 회로를 더 구비한다.
본 발명의 다른 측면에 따르면, 승압 회로는 승압의 개시를 나타내는 승압 개시 신호가 입력될 때 펄스 신호를 발생시키는 승압용 드라이버 및 출력 단자를 포함한다. 승압 회로는 펄스 신호가 수신될 때 상기 출력 단자의 전압 레벨을 승압하는 승압용 커패시터와, 전원 전압이 공급되는 프리차지 회로와, 승압용 드라이버에 정전압을 공급하는 정전압 발생 회로를 더 구비한다. 프리차지 회로는 승압전 대기 상태에서 출력 단자에 전압을 공급한다.
본 발명의 가능한 특징에 따르면, 승압 회로는 승압의 개시를 나타내는 승압 개시 신호가 입력될 때 펄스 신호를 발생하는 승압용 드라이버 및 출력 단자를 포함한다. 승압 회로는 펄스 신호가 수신될 때, 출력 단자의 전압 레벨을 승압하는 승압용 커패시터와, 승압전 대기 상태에서 출력 단자에 전압을 공급하는 프리차지 회로와, 승압용 드라이버 및 프리차지 회로에 정전압을 공급하는 정전압 발생 회로를 더 구비한다.
본 발명에 따르면, 승압전 대기 상태에서 프리차지 레벨 및 승압 펄스의 진폭 레벨 중 적어도 하나가 정전압 발생 회로로부터 발생된 정전압에 의해 제어될 수 있다. 그러므로 그들 중 적어도 하나가 전원 전압에 의존하지 않는 레벨이 될 수 있으므로, 승압 레벨의 하한 목표를 우선하면서도 상한 목표를 쉽게 이룰 수 있다.
그 결과, 본 발명이, 비휘발성 반도체 기억 장치로부터 데이터가 판독될 때 워드 라인의 전압 레벨을 승압하는데 적합한 경우, 워드 라인의 전압 레벨의 승압에 기인하는 판독 에러를 방지할 수 있다. 이와 마찬가지로, 워드 라인의 전압 레벨의 승압에 기인하는 의사적으로 약한 기입 상태를 방지할 수 있다.
본 발명의 실시예들의 승압 회로들이 하기에 첨부한 도면을 참조하여 구체적으로 설명될 것이다. 도 2는 본 발명의 제 1 실시예의 승압 회로를 도시하는 블록도이다.
제 1 실시예의 승압 회로에서, 승압 개시 신호 ATDBST는 인버터(101)의 입력 단자에 입력되며, 전압 Vboost는 승압 노드 NDBST(고전압 출력 단자)로부터 출력된다. 승압용 드라이버(102)의 입력 단자는 인버터(101)의 출력 단자에 접속된다. 승압용 커패시터(103)의 한 단자는 승압용 드라이버(102)의 출력 단자에 접속된다. 승압 펄스는 승압용 드라이버(102)에서 승압용 커패시터(103)로 발생된다. 승압 노드 NDBST는 승압용 커패시터(103)의 다른 단자에 접속된다. 승압 노드 NDBST는 고전압 출력 단자(Vboost)에 접속되며, 고전압 출력 단자는 승압 펄스를 수신하는 승압용 커패시터(103)에 의해 승압된다. 승압용 커패시터(103)의 커패시티값은 Cb이다.
승압전 대기 상태에서 고전압 출력 단자(Vboost)에 전압을 공급하기 위해 고전압 출력 단자에 접속된 프리차지 회로(105)가 바람직하게도 제공된다. 정전압 Vconst는 전원으로서 프리차지 회로(105)에 입력된다. 프리차지 회로(105)의 출력 단자는 승압 노드 NDBST에 접속된다.
또한, 승압 부하 커패시터(106)는 승압 노드 NDBST에 접속될 수 있다. 승압 부하 커패시터(106)의 용량값은 Cl이다.
승압 회로에는 바람직하게도 프리차지 회로(105)에 정전압을 공급하기 위한 정전압 발생 회로(104)가 제공된다. 전원 전압 VCC는 정전압 발생 회로(104)에 공급되며, 정전압 Vconst는 정전압 발생 회로(104)의 출력 단자로부터 출력된다.
다음으로, 제 1 실시예의 승압 회로에 사용된 프리차지 회로(105)가 설명될 것이다. 도 3은 프리차지 회로(105)의 구조를 나타내는 회로도이다.
프리차지 회로(105)에는 승압 개시 신호 ATDBST가 입력되는 입력 단자를 갖는 인버터(206)가 제공될 수 있다. 인버터(207)의 입력 단자 및 N-채널 MOS 트랜지스터(204)의 게이트 단자는 인버터(206)의 출력 단자에 접속된다. N-채널 MOS 트랜지스터(205)의 게이트 단자는 인버터(207)의 출력 단자에 접속된다.
N-채널 MOS 트랜지스터(204)의 소스 단자는 접지된다. P-채널 MOS 트랜지스터(201)의 드레인 단자, P-채널 MOS 트랜지스터(202)의 게이트 단자, P-채널 MOS 트랜지스터(203)의 게이트 단자는 N-채널 MOS 트랜지스터(204)의 드레인 단자에 접속된다.
N-채널 MOS 트랜지스터(205)의 소스 단자는 접지 전위에 접속된다. P-채널 MOS 트랜지스터(202)의 드레인 단자 및 P-채널 MOS 트랜지스터(201)의 게이트 단자는 N-채널 MOS 트랜지스터(205)의 드레인 단자에 접속된다.
P-채널 MOS 트랜지스터(203)의 소스 단자는 정전압 Vconst에 접속되며, p-채널 MOS 트랜지스터(203)의 드레인 단자는 승압 노드 NDBST에 접속된다.
승압 노드 NDBST는 P-채널 MOS 트랜지스터들(201, 202)의 소스 단자들에 접속된다.
다음으로, 제 1 실시예의 승압 회로에 사용된 승압용 드라이버(102)가 설명될 것이다. 도 4는 승압용 드라이버(102)의 구조를 도시하는 회로도이다.
승압용 드라이버(102)에는 승압 개시 신호의 반전된 신호 BSTIN이 입력되는 게이트 단자를 갖는 P-채널 MOS 트랜지스터(301)가 제공될 수 있다. P-채널 MOS 트랜지스터(301)의 소스 단자는 전원 전압 VCC에 접속되며, P-채널 MOS 트랜지스터(301)의 드레인 단자는 승압 펄스 발생 노드 BOOST에 접속된다.
승압용 드라이버(102)에는 승압 개시 신호의 반전된 신호 BSTIN이 입력되는 게이트 단자를 갖는 N-채널 MOS 트랜지스터(302)가 또한 제공될 수 있다. N-채널 MOS 트랜지스터(302)의 소스 단자는 접지 전위에 접속되고 N-채널 MOS 트랜지스터(302)의 드레인 단자는 승압 펄스 발생 노드 BOOST에 접속된다.
상술한 바와 같은 구조로 된 제 1 실시예의 승압 회로의 동작이 설명될 것이다.
승압 전 대기 상태에서 승압 개시 신호 ATDBST는 로우 레벨에서 인버터(101)에 입력된다. 승압 개시 신호 ATDBST의 레벨은 인버터(101)에 의해 반전되고 하이 레벨 VCC의 신호는 승압용 드라이버(102)의 입력 단자에 입력된다.
이와 같이, 승압용 드라이버(102)의 출력 신호는 로우 레벨로 유지되며, 로우 레벨 신호는 승압용 커패시터(103)의 단자들 중 하나에 입력된다. 그 때, 정전압 발생 회로(104)로부터 공급된 전압 Vconst는 프리차지 회로(105)를 통과할 때 승압 노드 NDBST에 나타나며, 전하는 승압용 커패시터(103) 및 승압 부하 커패시터(106)에 저장된다.
승압이 그 상태에서 시작될 때, 승압 개시 신호 ATDBST는 로우 레벨에서 하이 레벨 VCC로 스위치되며, 인버터(101)의 입력 단자에 입력된다.
따라서, 인버터(101)의 출력 신호는 하이 레벨 VCC에서 로우 레벨로 반전되며, 승압용 드라이버(102)의 출력 신호는 로우 레벨에서 하이 레벨 VCC로 반전된다.
그러므로, 하이 레벨 VCC의 신호는 승압용 커패시터(103)의 한 단자에 인가된다. 하이 레벨 VCC 신호가 승압용 커패시터(103)의 한 단자에 인가될 때, 승압 노드 NDBST는 승압용 커패시터(103) 내의 용량성 결합에 의해 수학식 (2)에 나타난 프리차지 레벨 Vconst에서 전압 레벨로 승압된다.
수학식(2)에서, Vboost는 고전압 출력 단자로부터 출력되는 전압이며, Vconst는 정전압 발생 회로(104)에서 출력되는 정전압이며, Cb는 승압용 커패시터(103)의 용량값이며, Cl은 승압 부하 커패시터(106)의 용량값이며, VCC는 정전압 발생 회로(104)에 공급된 전원 전압이다.
승압이 완료될 때, 승압 개시 신호 ATDBST의 입력 레벨은 하이 레벨에서 로우 레벨로 스위치된다. 그러므로, 각 노드의 전압 레벨은 승압이 개시되기 전에 레벨로 복귀된다. 그러면, 승압은 완료된다.
상술한 바와 같이, 제 1 실시예에 따르면, 승압전 대기 상태의 프리차지 레벨이 전원 전압에 의존하지 않는 정전압이므로, 승압 레벨을 상한 까지 제어하기 쉽다.
다음으로, 본 발명의 제 2 실시예가 설명될 것이다. 도 5는 본 발명의 제 2 실시예의 승압 회로를 도시한 블록도이다.
제 2 실시예의 승압 회로에서, 승압 개시 신호 ATDBST는 인버터(101)의 입력 단자에 입력되고 전압 Vboost는 승압 노드 NDBST(고전압 출력 단자)로부터 출력된다. 승압용 드라이버(102a)의 입력 단자는 바람직하게도 인버터(101)의 출력 단자에 접속된다. 승압용 커패시터(103)의 한 단자는 승압용 드라이버(102a)의 출력 단자에 접속된다. 승압 펄스는 승압용 드라이버(102a)에서 승압용 커패시터(103)로 발생된다. 승압 노드 NDBST는 승압용 커패시터(103)의 다른 단자에 접속된다. 승압 노드 NDBST는 고전압 출력 단자(Vboost)에 접속되며, 고전압 출력 단자는 승압 펄스를 수신하는 승압용 커패시터(103)에 의해 승압된다. 승압용 커패시터(103)의 용량값은 Cb이다.
승압전 대기 상태에서 고전압 출력 단자(Vboost)에 전압을 공급하기 위한 고전압 출력 단자에 접속된 프리차지 회로(105a)가 제공될 수 있다. 전원 전압 VCC는 전원으로서 프리차지 회로(105a)에 입력된다. 프리차지 회로(105a)의 출력 단자는 승압 노드 NDBST에 접속된다.
또한, 승압 부하 커패시터(106)는 승압 노드 NDBST에 접속된다. 승압 부하 커패시터(106)의 용량값은 Cl이다.
승압 회로에는 바람직하게도 승압용 드라이버(102a)에 정전압 Vconst를 공급하기 위한 정전압 발생 회로(104)가 제공된다. 전원 전압 VCC는 정전압 발생 회로(104)에 공급되며, 정전압 Vconst는 정전압 발생 회로(104)의 출력 단자로부터 출력된다.
다음으로, 제 2 실시예의 승압 회로에 사용된 프리차지 회로(105a) 및 승압용 드라이버(102a)가 설명될 것이다. 도 6은 프리차지 회로(105a)의 구조를 도시하는 회로도이며, 도 7은 승압용 드라이버(102a)의 구조를 도시하는 회로도이다. 도 6에 도시된 프리차지 회로(105a) 또는 도 7에 도시된 승압용 드라이버(102a)에서, 도 3 또는 도 4에 도시된 프리차지 회로(105) 또는 승압용 드라이버(102)와 유사한 구성 요소들은 동일한 참조 부호로 표기되었으며, 그 상세한 설명은 생략될 것이다.
도 6에 도시된 바와 같이, 제 2 실시예에 사용된 프리차지 회로(105a)에는 바람직하게도 정전압 Vconst에 접속된 소스 단자를 갖는 트랜지스터(203) 대신에, 전원 전압 VCC에 접속된 소스 단자를 갖는 P-채널 MOS 트랜지스터(203a)가 제공된다.
또한, 도 7에 도시되는 바와 같이, 제 2 실시예에 사용된 승압 회로(102a)에는 바람직하게도 전원 전압 VCC에 접속된 소스 단자를 갖는 트랜지스터(301) 대신에, 정전압 Vconst에 접속된 소스 단자를 갖는 P-채널 MOS 트랜지스터(301a)가 제공된다.
상술한 바와 같은 구조로 된 제 2 실시예의 승압 회로의 동작이 설명될 것이다.
승압전 대기 상태에서, 승압 개시 신호 ATDBST는 로우 레벨로 인버터(101)에 입력된다. 승압 개시 신호 ATDBST의 레벨은 인버터(101)에 의해 반전되며, 하이 레벨 VCC의 신호는 승압용 드라이버(102a)의 입력 단자에 입력된다.
따라서, 승압용 드라이버(102a)의 출력 신호는 로우 레벨로 유지되며, 로우 레벨 신호는 승압용 커패시터(103)의 단자들 중 하나에 입력된다. 이 때, 전원 전압 VCC는 프리차지 회로(105a)를 통과할 때 승압 노드 NDBST에 나타나며, 전하는 승압용 커패시터(103) 및 승압 부하 커패시터(106)에 저장된다.
승압이 그 상태에서 개시될 때, 승압 개시 신호 ATDBST는 로우 레벨에서 하이 레벨 VCC로 스위치되며, 인버터(101)의 입력 단자에 입력된다.
따라서, 인버터(101)의 출력 신호는 하이 레벨 VCC에서 로우 레벨로 반전되며, 승압용 드라이버(102a)의 출력 신호는 로우 레벨에서 하이 레벨 Vconst로 반전된다.
그러므로, 하이 레벨 Vconst의 신호는 승압용 커패시터(103)의 한 단자에 인가된다. 하이 레벨 신호 Vconst가 승압용 커패시터(103)의 한 단자에 인가될 때, 승압 노드 NDBST는 승압용 커패시터(103) 내의 용량성 결합에 의해 수학식 (3)에 나타난 프리차지 레벨 VCC에서 전압 레벨로 승압된다.
수학식 (3)에서, Vboost는 고전압 출력 단자로부터 출력되는 전압이며, Vconst는 정전압 발생 회로(104)로부터 출력되는 정전압이며, Cb는 승압용 커패시터(103)의 용량값이며, Cl은 승압 부하 커패시터(106)의 용량 값이며, VCC는 정전압 발생 회로(104)에 공급된 전원 전압이다.
승압이 완료될 때, 승압 개시 신호 ATDBST의 입력은 하이 레벨에서 로우 레벨로 스위치된다. 그러므로, 각 노드의 전압 레벨은 승압이 개시되기 전의 레벨로 복귀된다. 그리고 나서, 승압이 완료된다.
상술한 바와 같이, 제 2 실시예에 따르면, 승압 펄스의 진폭 레벨이 전원 전압에 의존하지 않는 정전압이므로, 승압 레벨을 상한까지 제어하기 쉽다.
제 1 실시예에서 정전압이 정전압 발생 회로(104)에서 프리차지 회로(105)로로 공급되고, 제 2 실시예에서 정전압이 정전압 발생 회로(104)에서 승압 회로(102a)로 공급된다 하더라도, 본 발명은 그러한 구조들에만 한정되지 않을 것이다.
예컨대, 정전압은 정전압 발생 회로에서 프리차지 회로 및 승압용 드라이버에 공급될 수 있다. 이러한 경우, 프리차지 회로는 바람직하게도 도 3에 도시된 바와 같은 구조로 되며, 정전압은 승압 전 대기 상태에서 프리차지 회로에서 고전압 출력 단자(Vboost)로 공급된다. 승압용 드라이버는 바람직하게도 도 7에 도시된 바와 같은 구조로 되며, 승압 펄스는 승압용 드라이버에서 승압용 커패시터로 발생된다. 고전압 출력 단자는 승압 펄스를 수신하는 승압용 커패시터에 의해 승압된다. 이러한 경우, 승압 전 대기 상태에서 프리차지 레벨 및 승압 펄스의 진폭 레벨 각각은 전원 전압에 의존하지 않는 정전압이다.
전원 전압 보다 더 큰 전위가 승압될 때조차도 목표 승압 상한에 대해 전원 전압에 의존하지 않고 안전하게 승압 전위를 제어할 수 있는 승압 회로가 제공된다.

Claims (12)

  1. 전원 전압이 공급되며 그 입력에 승압 펄스가 인가되는 승압용 드라이버와, 한 단이 상기 승압용 드라이버의 출력에 접속되며 그 다른 단이 승압 노드에 접속된 승압용 커패시터와, 상기 전원 전압을 입력하고 상기 전원 전압과는 상이한 전원 전압을 출력하는 정전압 발생 회로와, 상기 승압 펄스가 제 1 논리 레벨일 때에 상기 정전압 발생 회로의 출력을 상기 승압 노드에 인가하는 프리차지 회로를 갖는 것을 특징으로 하는 승압 회로.
  2. 전원 전압을 입력하고 상기 전원 전압과는 상이한 전원 전압을 출력하는 정전압 발생 회로와, 상기 정전압 발생 회로의 출력이 전원으로서 공급되며 그 입력에 승압 펄스가 인가되는 승압용 드라이버와, 한 단이 상기 승압용 드라이버의 출력에 접속되며 그 다른 단이 승압 노드에 접속된 승압용 커패시터와, 상기 승압 펄스가 제 1 논리 레벨일 때에 상기 전원 전압을 상기 승압 노드에 인가하는 프리차지 회로를 갖는 것을 특징으로 하는 승압 회로.
  3. 승압 회로에 있어서,
    출력 단자와,
    전원 전압 VCC가 공급되는 승압용 드라이버로서, 승압 개시를 나타내는 승압 개시 신호가 입력될 때 펄스 신호를 발생시키는, 상기 승압용 드라이버와,
    상기 펄스 신호가 수신될 때 상기 출력 단자의 전압 레벨을 승압하는 승압용 커패시터와,
    승압전 대기 상태에서 상기 출력 단자에 전압을 공급하는 프리차지 회로, 및
    전원 전압 VCC를 입력으로 갖는 정전압 발생 회로로서, 상기 프리차지 회로에 조절된 정전압을 공급하는, 상기 정전압 발생 회로를 구비하는 승압 회로.
  4. 제 3 항에 있어서, 상기 프리차지 회로는,
    소스가 상기 정전압 발생 회로에 접속되고 드레인이 상기 출력 단자에 접속되는 스위칭 전계 효과 트랜지스터, 및
    상기 승압 개시 신호와 관련하여 상기 스위칭 전계 효과 트랜지스터의 게이트의 전위를 제어하는 제어 회로를 구비하는, 승압 회로.
  5. 제 3 항에 있어서, 상기 승압용 드라이버는,
    게이트가 상기 승압 개시 신호의 반전된 신호를 입력하는 제 1 전계 효과 트랜지스터로서, 상기 전원 전압은 상기 제 1 전계 효과 트랜지스터의 소스에 공급되는, 상기 제 1 전계 효과 트랜지스터, 및
    소스가 접지되고 드레인이 상기 제 1 전계 효과 트랜지스터의 드레인에 접속되는 제 2 전계 효과 트랜지스터로서, 상기 제 2 전계 효과 트랜지스터의 게이트는 상기 승압 개시 신호의 반전된 신호를 입력하고, 상기 제 2 전계 효과 트랜지스터의 채널의 도전형은 상기 제 1 전계 효과 트랜지스터의 채널의 도전형과 상이한, 상기 제 2 전계 효과 트랜지스터를 구비하는, 승압 회로.
  6. 한 단에 승압 펄스가 입력되며 다른 단에 승압용 커패시터가 접속된 승압용 드라이버와, 상기 승압 펄스가 제 1 논리 레벨일 때에 상기 다른 단을 제 1 전위에 프리차지하는 프리차지 회로를 구비한 승압 회로에 있어서,
    상기 승압 펄스의 변화에 응답하여 상기 승압용 드라이버는 상기 제 1 전위와는 다른 전위를 생성하는 것을 특징으로 하는 승압 회로.
  7. 제 3 항에 있어서, 조절된 정전압은 VCC의 값과 상이한 값을 갖는, 승압 회로.
  8. 제 4 항에 있어서, 상기 프리차지 회로의 상기 제어 회로는,
    스위칭 전계 효과 트랜지스터의 게이트 및 접지 사이에 접속된 제 1 풀다운 FET와,
    스위칭 전계 효과 트랜지스터의 게이트 및 출력 단자 사이에 접속된 제 1 풀업 FET와,
    상기 제 1 풀업 FET의 게이트 및 접지 사이에 접속된 제 2 풀다운 FET와,
    상기 제 1 풀업 FET의 게이트 및 출력 단자 사이에 접속된 제 2 풀업 FET를 구비하며,
    상기 제 1 풀다운 FET는 승압 개시 신호가 제 1 전압 레벨일 때 도전되도록 접속되며, 상기 제 2 풀다운 FET는 승압 개시 신호가 제 2 전압 레벨일 때 도전되도록 접속되는, 승압 회로.
  9. 제 8 항에 있어서, 상기 스위칭 전계 효과 트랜지스터, 상기 제 1 풀업 FET, 및 상기 제 2 풀업 FET는 모두 P-채널 디바이스들인, 승압 회로.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 풀다운 FET들은 N-채널 디바이스들인, 승압 회로.
  11. 제 10 항에 있어서, 상기 제 1 풀다운 FET의 게이트는 제 1 인버터의 출력에 접속되고, 상기 제 1 풀다운 FET의 입력은 승압 개시 신호에 접속되는, 승압 회로.
  12. 제 11 항에 있어서, 제 2 풀다운 FET의 게이트는 제 2 인버터의 출력에 접속되고, 제 2 풀다운 FET의 입력은 제 1 풀다운 FET의 게이트에 접속되는, 승압 회로.
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