KR20160025938A - 전원 제어장치 - Google Patents

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KR20160025938A KR1020140113460A KR20140113460A KR20160025938A KR 20160025938 A KR20160025938 A KR 20160025938A KR 1020140113460 A KR1020140113460 A KR 1020140113460A KR 20140113460 A KR20140113460 A KR 20140113460A KR 20160025938 A KR20160025938 A KR 20160025938A
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홍윤석
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Abstract

본 발명은 전원 제어장치에 관한 것으로, 이종 파워를 가진 집적회로에 있어서 전원의 램프 업(Ramp-up) 시 불필요한 누설 전류 경로를 차단할 수 있도록 하는 기술이다. 이러한 본 발명은 제 1전원전압을 생성하는 제 1전원전압 소스, 제 1전원전압과 서로 다른 레벨을 갖는 제 2전원전압을 생성하는 제 2전원전압 소스, 및 초기 파워업 구간 동안 제 1전원전압 소스, 제 2전원전압 소스와 무관하게 제 2전원전압에 대응하여 내부 전원을 공급하는 전원 구동부를 포함한다.

Description

전원 제어장치 {Power control device}
본 발명은 전원 제어장치에 관한 것으로, 이종 파워를 가진 집적회로에 있어서 전원의 램프 업(Ramp-up) 시 불필요한 누설 전류 경로를 차단할 수 있도록 하는 기술이다.
일반적으로, 반도체 장치에서 파워업 신호 생성회로는 반도체 장치의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 장치를 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0V로부터 시작하여 일정한 기울기를 가지고 목표 전압 레벨까지 상승하게 된다.
이때, 반도체 장치의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받았을 때 특정 노드 초기화 및 안정적인 파워를 공급하는 것이 필요하다. 이에, 반도체 장치는 파워업 신호 생성회로를 구비하여 파워업 신호(Powerup signal)를 인에이블시킴으로써, 외부전압(VDD)이 안정적인 전압레벨이 된 이후에 각 회로에 공급되도록 하고 있다. 이와 같은 파워업 동작에 의해 반도체 장치는 초기화된다.
도 1은 종래의 집적회로에서 외부전압(VDD)의 램프 업(Ramp-up) 동작을 설명하기 위한 도면이다.
종래의 집적회로는 외부 전원전압 VDD1, VDD2의 이종 전원을 사용한다. 여기서, 외부 전원전압 VDD1은 외부 전원전압 VDD2 보다 높은 전압 레벨을 갖는다.
먼저, 램프 업 동작시 T1 구간 동안 전원전압 VDD1이 일정 기울기를 가지며 상승하다가 목표 레벨에 도달한 후 일정한 전압 레벨을 유지하게 된다. 그리고, T1 구간이 지나면 전원전압 VDD2이 일정 기울기를 가지며 상승하게 된다. 이후에, T2 구간이 지나면 전원전압 VDD2가 목표 레벨에 도달한 후 일정한 전압 레벨을 유지하게 된다.
그런데, 전원전압 VDD1이 램프 업 되고 전원전압 VDD2가 램프 업 되기 이전까지 원하지 않는 누설전류가 발생하게 된다. 즉, 전원전압 VDD1과 전원전압 VDD2가 램프 업되어 세팅되는 타이밍이 서로 다르면 불필요한 누설 전류가 발생하게 된다. 이와 같이, 전원전압 VDD1이 램프 업 되고 전원전압 VDD2가 램프 업 되기 이전 구간 동안 전원전압 VDD2가 0V를 유지하게 되어 내부 누설 전류가 흐르게 된다.
본 발명의 실시예는 이종 파워를 가진 집적회로에 있어서 전원의 램프 업(Ramp-up) 시 불필요한 누설 전류의 경로를 차단할 수 있도록 하는데 그 특징이 있다.
본 발명의 일실시예에 따른 전원 제어장치는, 제 1전원전압을 생성하는 제 1전원전압 소스; 제 1전원전압과 서로 다른 레벨을 갖는 제 2전원전압을 생성하는 제 2전원전압 소스; 및 초기 파워업 구간 동안 제 1전원전압 소스, 제 2전원전압 소스와 무관하게 제 2전원전압에 대응하여 내부 전원을 공급하는 전원 구동부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 이종 파워를 가진 집적회로에 있어서 전원의 램프 업(Ramp-up) 시 불필요한 누설 전류의 경로를 차단하여 전력 소비를 감소시키고 부팅 패일을 방지할 수 있도록 하는 효과를 제공한다.
도 1은 종래의 집적회로에서 외부전압(VDD)의 램프 업(Ramp-up) 동작을 설명하기 위한 도면.
도 2 내지 도 4는 본 발명의 실시예에 따른 전원 제어장치의 구성도.
도 5 및 도 6은 본 발명의 실시예에 따른 레벨 쉬프터에 관한 실시예들.
도 7은 도 5 및 도 6의 제어신호를 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
반도체 장치가 고집적화, 고속화됨에 따라, 외부에서 인가되는 외부전원전압의 레벨이나 종류, 그리고 반도체 장치의 내부 사용처에 필요한 사용전압을 정확히 생성하고 효율적으로 분배하는 것은 매우 중요한 이슈이다.
더구나, 노트북 컴퓨터, PMP 등과 같은 모바일 전자 시스템에서 채용되어 지는 다이나믹 랜덤 액세스 메모리 등과 같은 반도체 메모리 장치의 경우에 멀티 외부전원전압이 사용되고 있다.
즉, 워드라인 등의 구동을 위해 필요한 고전압을 제 1외부 전원전압을 이용하여 생성한다. 그리고, 주변회로 또는 코어 회로의 DC 파워용 전압을 제 1외부 전원전압보다 상대적으로 낮게 외부에서 인가되는 제 2외부 전원전압을 이용하여 생성한다. 이러한 경우 파워 분배 상의 효율성과 다양한 이점이 제공될 수 있다.
반도체 메모리 장치는 상대적으로 높은 레벨의 전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부 전원전압을 발생하는 내부 전원전압 발생기, 내부 전원전압 발생기 등의 동작에 필요한 기준전압을 생성하는 기준전압 발생기(reference voltage generator), 메모리 셀의 워드라인에 부스팅된 전압을 인가하기 위해 필요한 승압전압(VPP) 발생기, 및 제 1레벨의 전압을 제 2레벨의 전압으로 레벨 쉬프팅 하기 위한 레벨 시프터 등을 포함할 수 있다.
이러한 반도체 메모리 장치에서, 멀티 전원전압을 공급받아 장치의 내부 사용처에 필요한 사용전압을 생성하게 된다. 그런데, 멀티 전원전압의 파워 업 스피드 차이에 의해 바람직하지 않은 누설 전류 경로가 생성될 수 있는데, 이에 대한 대책이 필요한 실정이다. 그러한 누설 전류 경로의 생성을 방지할 경우에 장치 내의 전압 발생회로의 신뢰성이 확보되어 보다 효율적으로 전원 분배가 행하여 질 수 있게 된다.
도 2는 본 발명의 실시예에 따른 전원 제어장치의 구성도이다.
본 발명의 실시예에 따른 전원 제어장치는 레벨 쉬프터(100, 110)와 전원 구동부(120)를 포함한다. 본 발명의 실시예는 서로 다른 전압 레벨을 갖는 전원전압 VDD1과 전원전압 VDD2이 사용될 수 있다.
레벨 쉬프터(100)는 파워 업 초기 동작시 딥파워다운 신호 DPD에 응답하여 전원전압을 레벨 쉬프팅하여 레벨 쉬프팅된 신호를 전원 구동부(120)에 출력한다. 여기서, 레벨 쉬프터(100)는 전원전압 VDD2을 레벨 쉬프팅하여 전원전압 VDD1 레벨로 쉬프팅된 신호를 출력한다.
이때, 전원전압 VDD1은 제 1전원전압 소스로부터 공급되는 전원을 의미하며, 전원전압 VDD2는 제 2전원전압 소스로부터 공급되는 전원을 의미한다. 그리고, 전원전압 VDD1은 전원전압 VDD2 보다 높은 전압 레벨을 갖는다.
그리고, 레벨 쉬프터(110)는 파워 업 초기 동작시 파워업 신호 PWRUP에 응답하여 전원전압을 레벨 쉬프팅하여 레벨 쉬프팅된 신호를 전원 구동부(120)에 출력한다. 여기서, 레벨 쉬프터(110)는 전원전압 VDD2을 레벨 쉬프팅하여 승압전압 VPP 레벨로 쉬프팅된 신호를 출력한다. 이때, 승압전압 VPP은 전원전압 VDD1을 승압하여 만든 펌핑 레벨을 의미한다. 승압전압 VPP는 전원전압 VDD1 보다 높은 전압 레벨을 갖는다.
또한, 전원 구동부(120)는 레벨 쉬프터(100, 110)의 출력에 응답하여 내부 전원전압을 사용하는 코어영역(130)에 전원전압 VDD2 또는 승압전압 VPP 레벨을 갖는 신호를 공급한다.
여기서, 전원 구동부(120)는 레벨 쉬프터(100)의 출력에 응답하여 코어영역(130)에 전원전압 VDD2 레벨을 갖는 신호를 선택적으로 출력한다. 이러한 전원 구동부(120)는 PMOS 트랜지스터 P1를 포함한다. PMOS 트랜지스터 P1는 전원전압 VDD2 인가단과 코어영역(130)의 입력단 사이에 연결되어 게이트 단자를 통해 레벨 쉬프터(100)의 출력이 인가된다.
그리고, 전원 구동부(120)는 레벨 쉬프터(110)의 출력에 응답하여 코어영역(130)에 승압전압 VPP 레벨을 갖는 신호를 선택적으로 출력한다. 이러한 전원 구동부(120)는 PMOS 트랜지스터 P2를 포함한다. PMOS 트랜지스터 P2는 승압전압 VPP 인가단과 코어영역(130)의 입력단 사이에 연결되어 게이트 단자를 통해 레벨 쉬프터(110)의 출력이 인가된다.
도 3은 본 발명의 다른 실시예에 따른 전원 제어장치의 구성도이다.
본 발명의 다른 실시예에 따른 전원 제어장치는 레벨 쉬프터(140)와 전원 구동부(150)를 포함한다.
레벨 쉬프터(140)는 파워 업 초기 동작시 파워업 신호 PWRUP에 응답하여 전원전압을 레벨 쉬프팅하여 레벨 쉬프팅된 레벨을 갖는 신호를 전원 구동부(150)에 출력한다. 여기서, 레벨 쉬프터(140)는 전원전압 VDD2을 레벨 쉬프팅하여 승압전압 VPP 레벨을 갖는 신호를 출력한다. 이때, 승압전압 VPP은 전원전압 VDD1 보다 높은 전압 레벨을 갖는다.
또한, 전원 구동부(150)는 레벨 쉬프터(140)의 출력에 응답하여 전원전압 VDD2 인가단과 전원전압 VDD1A 인가단 사이를 선택적으로 연결한다. 여기서, 전원전압 VDD1A는 전원전압 VDD1을 전원 소스로 하여 생성되는 전압이다. 전원전압 VDD1A는 전원전압 VDD1 보다 낮고 전원전압 VDD2 보다 높은 전압 레벨을 갖는다.
이러한 전원 구동부(150)는 PMOS 트랜지스터 P3를 포함한다. PMOS 트랜지스터 P3는 전원전압 VDD2 인가단과 전원전압 VDD1A 인가단 사이에 연결되어 게이트 단자를 통해 레벨 쉬프터(140)의 출력이 인가된다.
도 4는 본 발명의 또 다른 실시예에 따른 전원 제어장치의 구성도이다.
본 발명의 다른 실시예에 따른 전원 제어장치는 레벨 쉬프터(160)와 전원 구동부(170)를 포함한다.
레벨 쉬프터(160)는 파워 업 초기 동작시 파워업 신호 PWRUP에 응답하여 전원전압을 레벨 쉬프팅하여 레벨 쉬프팅된 레벨을 갖는 신호를 전원 구동부(170)에 출력한다. 여기서, 레벨 쉬프터(160)는 전원전압 VDD2을 레벨 쉬프팅하여 승압전압 VPP 레벨을 갖는 신호를 출력한다. 이때, 승압전압 VPP은 전원전압 VDD1 보다 높은 전압 레벨을 갖는다.
또한, 전원 구동부(170)는 레벨 쉬프터(160)의 출력에 응답하여 전원전압 VDD2 인가단과 전원전압 VDD1Y 인가단 사이를 선택적으로 연결한다. 여기서, 전원전압 VDD1Y는 전원전압 VDD1을 전원 소스로 하여 생성되는 전압이다. 전원전압 VDD1Y는 전원전압 VDD1, VDD1A 보다 낮고 전원전압 VDD2과 동일한 전압 레벨을 갖거나 전원전압 VDD2 보다 낮은 레벨을 가질 수 있다.
이러한 전원 구동부(170)는 PMOS 트랜지스터 P4를 포함한다. PMOS 트랜지스터 P4는 전원전압 VDD2 인가단과 전원전압 VDD1Y 인가단 사이에 연결되어 게이트 단자를 통해 레벨 쉬프터(160)의 출력이 인가된다.
이와 같이, 본 발명의 실시예에 따른 전원 제어장치는 딥파워다운 모드 또는 파워업 초기 동작시 내부의 전원소스로 전원전압 VDD2를 사용한다. 즉, 전원전압 VDD1 소스, 전원전압 VDD2 소스와 상관없이 모든 내부 전원을 전원전압 VDD2로 공급하게 된다. 여기서, 딥파워다운 신호 DPD와 파워업 신호 PWRUP는 전원전압 VDD2를 전원소스로 사용하는 신호이다.
위의 도 1에서 설명된 바와 같이 초기 램프 업 동작시 T1 구간 동안 전원전압 VDD1이 일정 기울기를 가지며 상승하다가 목표 레벨에 도달한 후 일정한 전압 레벨을 유지하게 된다. 그리고, T1 구간이 지나면 전원전압 VDD2이 일정 기울기를 가지며 상승하게 된다.
이후에, T2 구간이 지나면 전원전압 VDD2가 목표 레벨에 도달한 후 일정한 전압 레벨을 유지하게 된다. 즉, 전원전압 VDD1이 램프 업 되고 전원전압 VDD2가 램프 업 되기 이전에 T1 구간 동안 전원전압 VDD2가 0V를 유지한다.
예컨대, 본 발명의 실시예에서는 파업 초기 동작시 딥파워다운 신호 DPD 또는 파워업 신호 PWRUP가 활성화되면 PMOS 트랜지스터 P1~P4가 턴 온 상태가 된다. 그런데, 딥파워다운 신호 DPD와 파워업 신호 PWRUP는 전원전압 VDD2를 전원소스로 사용하는 신호이므로, 초기 파워업 구간에서 전원전압 VDD2가 0V인 경우 전원 구동부(120, 150, 170)가 플로팅 상태가 된다.
이러한 경우 내부의 코어 영역(130)에 누설 전류가 발생할 수 있다. 하지만, 본 발명의 실시예에서는 파워업 초기 동작시 내부의 전원소스로 전원전압 VDD2를 사용하게 된다. 그러면, 전원전압 VDD2가 고전압 VPP 단, 전원전압 VDD1A 단 또는 전원전압 VDD1Y 단으로 인가된다.
위의 설명에서와 같이 T1 구간 동안에는 전원전압 VDD2가 0V를 유지하게 된다. 이에 따라, 고전압 VPP 단, 전원전압 VDD1A 단 또는 전원전압 VDD1Y 단이 전원전압 VDD2 레벨, 즉, 0V가 되어 쇼트(Short) 상태가 된다. 따라서, 전원전압 VDD2가 램프 업 되기 이전의 초기 파워업 구간(T1 구간) 동안 누설 전류 경로가 생기는 것을 방지할 수 있다.
한편, 레벨 쉬프터는 다양한 디지털 회로에서 신호의 전압 레벨을 소정의 전압 레벨로 상승시키는데 널리 이용된다. 레벨 쉬프터는 반도체 집적회로에서 입력된 전압레벨보다 승압 또는 강하된 출력전압을 발생시키는데 사용되는 회로로서 서로 다른 레벨을 갖는 회로 간에 인터페이스 역할을 하는 회로이다.
이러한 레벨 쉬프터의 특성들 중에서는 레벨 쉬프팅 속도, 스태틱 전류(static current) 및 구동 전압 등이 중요하다. 레벨 쉬프터에 있어서, 스태틱 전류란 입력전압에 대한 증폭 동작이 수행된 이후에(즉, 레벨 쉬프팅이 수행된 이후에) 형성되는 DC 전류 경로(current path)를 통하여 흐르는 전류를 의미한다.
도 5는 본 발명의 실시예에 따른 레벨 쉬프터에 관한 실시예이다. 도 5의 레벨 쉬프터는 도 2 내지 도 4의 레벨 쉬프터(100, 110, 140, 160)일 수 있다. 설명의 편의를 위해 레벨 쉬프터의 도면부호를 다른 도면 부호로 설명하기로 한다.
레벨 쉬프터는 증폭부(200)와 출력부(210)를 포함한다. 여기서, 레벨 쉬프터는 크로스 커플 타입의 차동 증폭기로 구현될 수 있다.
증폭부(200)는 복수의 PMOS 트랜지스터 P5~P8와, 복수의 NMOS 트랜지스터 N1~N4 및 인버터 IV1를 포함한다. PMOS 트랜지스터 P5, P6의 소스 단자에는 전원전압 VDD1이 동작 전압으로 인가된다. 그리고, NMOS 트랜지스터 N1, N2와 인버터 IV1에는 전원전압 VDD2가 동작 전압으로 인가된다.
PMOS 트랜지스터 P5, P7와 NMOS 트랜지스터 N1, N3는 전원전압 VDD1 인가단과 접지전압 VSS 단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P6, P8와 NMOS 트랜지스터 N2, N4는 전원전압 VDD1 인가단과 접지전압 VSS 단 사이에 직렬 연결된다.
PMOS 트랜지스터 P5~P8는 서로 크로스 커플드 연결된다. PMOS 트랜지스터 P7와 NMOS 트랜지스터 N3는 게이트 단자를 통해 입력신호 VIN가 인가된다. PMOS 트랜지스터 P8와 NMOS 트랜지스터 N4는 게이트 단자를 통해 인버터 IV1에 의해 반전된 입력신호 VIN가 인가된다.
여기서, 인버터 IV1는 전원전압 VDD2에 의해 구동된다. 그리고, NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2는 게이트 단자를 통해 전원전압 VDD2가 인가된다.
그리고, 출력부(210)는 풀업 소자인 PMOS 트랜지스터 P9, P10와 인버터 IV2를 포함한다. PMOS 트랜지스터 P10와 인버터 IV2는 증폭부(200)의 출력을 래치하는 래치부로 사용된다.
여기서, PMOS 트랜지스터 P9는 전원전압 VDD1 인가단과 증폭부(200)의 출력단 사이에 연결되어 게이트 단자를 통해 제어신호 PWR_VDD1가 인가된다. 여기서, 제어신호 PWR_VDD1는 전원전압 VDD1의 레벨을 검출하여 생성되는 신호이다.
그리고, PMOS 트랜지스터 P10는 전원전압 VDD1 인가단과 증폭부(200)의 출력단 사이에 연결되어 게이트 단자를 통해 출력신호 VOUT가 인가된다. 인버터 IV2는 PMOS 트랜지스터 P9, P10의 드레인 단자의 출력을 반전하여 출력신호 VOUT를 출력한다.
이러한 증폭부(200)는 입력신호 VIN가 하이 레벨인 경우 NMOS 트랜지스터 N3와 PMOS 트랜지스터 P6가 턴 온 된다. 그리고, 인버터 IV1의 반전 출력에 의해 PMOS 트랜지스터 P8에 로직 로우 레벨이 인가되어 PMOS 트랜지스터 P8가 턴 온 된다. 그러면, 증폭부(200)의 출력단을 통해 전원전압 VDD1 레벨로 레벨 쉬프팅된 하이 레벨의 출력신호가 출력부(210)에 출력된다.
증폭부(200)의 출력이 하이 레벨인 경우 인버터 IV2에 의해 출력신호 VOUT가 로우 레벨이 된다. 그리고, 인버터 IV2의 반전 출력신호에 의해 PMOS 트랜지스터 P10가 턴 온 되어 증폭부(200)의 출력이 래치된다.
반면에, 증폭부(200)는 입력신호 VIN가 로우 레벨인 경우 PMOS 트랜지스터 P7이 턴 온 된다. 그리고, 인버터 IV1의 반전 출력에 의해 NMOS 트랜지스터 N4가 턴 온 된다. 이에 따라, 증폭부(200)의 출력단을 통해 로우 레벨의 신호가 출력된다.
그런데, 위의 도 1에서 설명한 바와 같이 전원전압 VDD2가 램프 업 되기 이전의 T1 구간에서는 전원전압 VDD2가 0V를 유지하게 된다. 그러면, 증폭부(200)의 입력신호 VIN이 플로팅 상태가 된다. 그리고, 인버터 IV1의 출력도 플로팅 상태가 된다.
이에 따라, 증폭부(200)의 출력이 플로팅 상태가 되어 출력전압 VOUT의 레벨을 알 수가 없다. 이러한 경우 내부 코어영역(130)의 내부 전원이 원하는 목표 레벨로 세팅되지 않을 수 있다.
본 발명의 실시예에서는 제어신호 PWR_VDD1에 따라 증폭부(200)의 출력을 풀업 구동하여 래치한다. 따라서, 출력신호 VOUT를 로우 레벨로 구동하도록 하여 불필요한 누설 전류가 발생하는 것을 방지할 수 있도록 한다.
즉, 제어신호 PWR_VDD1가 하이 레벨인 경우 PMOS 트랜지스터 P9는 턴 오프 상태를 유지한다. 반면에, 초기 파워업 동작시 제어신호 PWR_VDD1가 로우 레벨인 경우 PMOS 트랜지스터 P9가 턴 온 되어 증폭부(200)의 출력단을 전원전압 VDD1 레벨로 풀업시킨다.
이에 따라, PMOS 트랜지스터 P9는 제어신호 PWR_VDD1가 로우 레벨인 구간 동안 래치부(PMOS 트랜지스터 P10, 인버터 IV2)에 전원전압 VDD1 레벨을 갖는 하이 레벨의 신호를 출력한다. 그러면, 래치부가 하이 레벨의 신호를 일정시간 동안 래치하여 출력신호 VOUT를 로우 레벨로 초기화시켜 출력함으로써 누설 전류의 경로를 차단하게 된다. 이때, 래치부가 PMOS 트랜지스터 P9의 출력을 래치하는 시간은 전원전압 VDD2가 램프 업 되기 이전 구간까지일 수 있다.
여기서, 제어신호 PWR_VDD1는 전원전압 VDD1의 레벨을 검출하여 생성되는 신호이다. 즉, 도 7에 도시된 바와 같이, 전원전압 VDD1의 레벨이 특정 레벨 V1 레벨 미만인 경우 제어신호 PWR_VDD1가 로우 레벨이 된다. 반면에, 전원전압 VDD1의 레벨이 특정 레벨 V1 레벨 이상인 경우 제어신호 PWR_VDD1가 하이 레벨이 되어 전원전압 VDD1 레벨을 따라가게 된다.
도 6은 본 발명의 실시예에 따른 레벨 쉬프터에 관한 다른 실시예이다. 도 6의 레벨 쉬프터는 도 2 내지 도 4의 레벨 쉬프터(100, 110, 140, 160)일 수 있다. 설명의 편의를 위해 레벨 쉬프터의 도면부호를 다른 도면 부호로 설명하기로 한다.
레벨 쉬프터는 증폭부(220)와 출력부(230)를 포함한다. 여기서, 레벨 쉬프터는 크로스 커플 타입의 차동 증폭기로 구현될 수 있다.
증폭부(220)는 복수의 PMOS 트랜지스터 P11~P14와, 복수의 NMOS 트랜지스터 N5~N8 및 인버터 IV3를 포함한다. PMOS 트랜지스터 P11, P12의 소스 단자에는 전원전압 VDD1이 동작 전압으로 인가된다. 그리고, NMOS 트랜지스터 N5, N6와 인버터 IV3에는 전원전압 VDD2가 동작 전압으로 인가된다.
PMOS 트랜지스터 P11, P13와 NMOS 트랜지스터 N5, N7는 전원전압 VDD1 인가단과 접지전압 VSS 단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P12, P14와 NMOS 트랜지스터 N6, N8는 전원전압 VDD1 인가단과 접지전압 VSS 단 사이에 직렬 연결된다.
PMOS 트랜지스터 P11~P14는 서로 크로스 커플드 연결된다. PMOS 트랜지스터 P13와 NMOS 트랜지스터 N7는 게이트 단자를 통해 입력신호 VIN가 인가된다. PMOS 트랜지스터 P14와 NMOS 트랜지스터 N8는 게이트 단자를 통해 인버터 IV3에 의해 반전된 입력신호 VIN가 인가된다.
여기서, 인버터 IV3는 전원전압 VDD2에 의해 구동된다. 그리고, NMOS 트랜지스터 N5와 NMOS 트랜지스터 N6는 게이트 단자를 통해 전원전압 VDD2가 인가된다.
그리고, 출력부(230)는 풀다운 소자인 NMOS 트랜지스터 N9, N10와 인버터 IV4, IV5를 포함한다. NMOS 트랜지스터 N10와 인버터 IV5는 증폭부(220)와 NMOS 트랜지스터 N9의 출력을 래치하는 래치부로 사용된다.
여기서, NMOS 트랜지스터 N9는 접지전압 VSS 단과 증폭부(220)의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV4에 의해 반전된 제어신호 PWR_VDD1가 인가된다. 여기서, 제어신호 PWR_VDD1는 전원전압 VDD1의 레벨을 검출하여 생성되는 신호이다.
그리고, NMOS 트랜지스터 N10는 접지전압 VSS 단과 증폭부(220)의 출력단 사이에 연결되어 게이트 단자를 통해 출력신호 VOUT가 인가된다. 인버터 IV5는 NMOS 트랜지스터 N9, N10의 드레인 단자의 출력을 반전하여 출력신호 VOUT를 출력한다.
이러한 증폭부(220)는 입력신호 VIN가 하이 레벨인 경우 NMOS 트랜지스터 N7와 PMOS 트랜지스터 P12가 턴 온 된다. 그리고, 인버터 IV3의 반전 출력에 의해 PMOS 트랜지스터 P14에 로직 로우 레벨이 인가되어 PMOS 트랜지스터 P14가 턴 온 된다. 그러면, 증폭부(220)의 출력단을 통해 전원전압 VDD1 레벨로 레벨 쉬프팅된 하이 레벨의 출력신호가 출력부(230)에 출력된다.
증폭부(220)의 출력이 하이 레벨인 경우 인버터 IV5에 의해 출력신호 VOUT가 로우 레벨이 된다. 그리고, 인버터 IV5의 반전 출력신호에 의해 NMOS 트랜지스터 N10가 턴 온 되어 증폭부(220)의 출력이 래치된다.
반면에, 증폭부(220)는 입력신호 VIN가 로우 레벨인 경우 PMOS 트랜지스터 P13이 턴 온 된다. 그리고, 인버터 IV3의 반전 출력에 의해 NMOS 트랜지스터 N8가 턴 온 된다. 이에 따라, 증폭부(220)의 출력단을 통해 로우 레벨의 신호가 출력된다.
그런데, 위의 도 1에서 설명한 바와 같이 전원전압 VDD2가 램프 업 되기 이전의 T1 구간에서는 전원전압 VDD2가 0V를 유지하게 된다. 그러면, 증폭부(220)의 입력신호 VIN이 플로팅 상태가 된다. 그리고, 인버터 IV3의 출력도 플로팅 상태가 된다.
이에 따라, 증폭부(220)의 출력이 플로팅 상태가 되어 출력전압 VOUT의 레벨을 알 수가 없다. 이러한 경우 내부 코어영역(130)의 내부 전원이 원하는 목표 레벨로 세팅되지 않을 수 있다.
본 발명의 실시예에서는 제어신호 PWR_VDD1에 따라 증폭부(220)의 출력을 풀다운 구동하여 래치한다. 따라서, 출력신호 VOUT를 하이 레벨로 구동하도록 하여 불필요한 누설 전류가 발생하는 것을 방지할 수 있도록 한다.
즉, 제어신호 PWR_VDD1가 하이 레벨인 경우 인버터 IV4의 반전 신호에 따라 NMOS 트랜지스터 N9는 턴 오프 상태를 유지한다. 반면에, 초기 파워업 동작시 제어신호 PWR_VDD1가 로우 레벨인 경우 NMOS 트랜지스터 N9가 턴 온 되어 증폭부(220)의 출력단을 접지전압 VSS 레벨로 풀다운시킨다.
이에 따라, NMOS 트랜지스터 N9는 제어신호 PWR_VDD1가 로우 레벨인 구간 동안 래치부(NMOS 트랜지스터 N10, 인버터 IV5)에 접지전압 VSS 레벨을 갖는 로우 레벨의 신호를 출력한다. 그러면, 래치부가 로우 레벨의 신호를 일정시간 동안 래치하여 출력신호 VOUT를 로우 레벨로 초기화시켜 출력함으로써 누설 전류의 경로를 차단하게 된다. 이때, 래치부가 NMOS 트랜지스터 N9의 출력을 래치하는 시간은 전원전압 VDD2가 램프 업 되기 이전 구간까지일 수 있다.
여기서, 제어신호 PWR_VDD1는 전원전압 VDD1의 레벨을 검출하여 생성되는 신호이다. 즉, 도 7에 도시된 바와 같이, 전원전압 VDD1의 레벨이 특정 레벨 V1 레벨 미만인 경우 제어신호 PWR_VDD1가 로우 레벨이 된다. 반면에, 전원전압 VDD1의 레벨이 특정 레벨 V1 레벨 이상인 경우 제어신호 PWR_VDD1가 하이 레벨이 되어 전원전압 VDD1 레벨을 따라가게 된다.
이와 같이, 본 발명의 실시예는 파워 업 초기 구간 동안 레벨 쉬프터(100, 110, 140, 160)의 출력을 원하는 레벨로 초기화시킨다. 그리고, 파워 업 초기 구간 동안 전원 구동부(120, 150, 170)의 전원소스를 전원전압 VDD2로 공급하여 코어영역(130)에 공급되는 내부 전원을 쇼트시키도록 함으로써 내부 회로에 발생할 수 있는 불필요한 누설 전류를 차단할 수 있도록 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 제 1전원전압을 생성하는 제 1전원전압 소스;
    상기 제 1전원전압과 서로 다른 레벨을 갖는 제 2전원전압을 생성하는 제 2전원전압 소스; 및
    초기 파워업 구간 동안 상기 제 1전원전압 소스, 상기 제 2전원전압 소스와 무관하게 상기 제 2전원전압에 대응하여 내부 전원을 공급하는 전원 구동부를 포함하는 것을 특징으로 하는 전원 제어장치.
  2. 제 1항에 있어서, 상기 제 1전원전압은 상기 제 2전원전압보다 높은 레벨을 갖는 것을 특징으로 하는 전원 제어장치.
  3. 제 1항에 있어서, 딥파워다운 신호에 대응하여 상기 제 2전원전압 레벨을 상기 제 1전원전압 레벨로 쉬프팅하여 상기 전원 구동부에 공급하는 제 1레벨 쉬프터를 포함하는 것을 특징으로 하는 전원 제어장치.
  4. 제 1항에 있어서, 파워업 신호에 대응하여 상기 제 2전원전압 레벨을 승압전압 레벨로 쉬프팅하여 상기 전원 구동부에 공급하는 제 2레벨 쉬프터를 포함하는 것을 특징으로 하는 전원 제어장치.
  5. 제 4항에 있어서, 상기 승압전압은 상기 제 1전원전압보다 높은 레벨을 갖는 것을 특징으로 하는 전원 제어장치.
  6. 제 1항에 있어서, 상기 초기 파워업 구간 동안 상기 제 1전원전압이 램프 업 된 이후에 상기 제 2전원전압이 램프 업 되는 것을 특징으로 하는 전원 제어장치.
  7. 제 1항에 있어서, 상기 전원 구동부는
    상기 초기 파워업 구간 동안 로직 로우 레벨의 상기 제 2전원전압이 상기 내부 전원에 공급되어 상기 내부 전원을 쇼트 시키는 것을 특징으로 하는 전원 제어장치.
  8. 제 7항에 있어서, 상기 내부 전원은 승압 전압 인가단에 공급되는 것을 특징으로 하는 전원 제어장치.
  9. 제 7항에 있어서, 상기 내부 전원은 상기 제 1전원전압 소스 단에 공급되는 것을 특징으로 하는 전원 제어장치.
  10. 제 1항에 있어서, 상기 초기 파워업 구간 동안 입력신호에 대응하여 상기 제 2전원전압을 상기 제 1전원전압 레벨로 쉬프팅한 신호를 상기 전원 구동부에 출력하는 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 전원 제어장치.
  11. 제 10항에 있어서, 상기 레벨 쉬프터는
    상기 입력신호를 상기 제 1전원전압 레벨로 증폭하는 증폭부; 및
    제어신호에 대응하여 상기 초기 파워업 구간 동안 상기 증폭부의 출력신호를 특정 로직 레벨로 세팅하여 출력하는 출력부를 포함하는 것을 특징으로 하는 전원 제어장치.
  12. 제 11항에 있어서, 상기 제어신호는 상기 제 1전원전압이 특정 레벨 미만인 경우 로직 로우 레벨이고 상기 특정 레벨 이상인 경우 로직 하이 레벨로 천이하는 신호인 것을 특징으로 하는 전원 제어장치.
  13. 제 11항에 있어서, 상기 출력부는 상기 제 1전원전압 레벨에 대응하여 변화되는 상기 제어신호에 따라 상기 출력신호를 로직 로우 레벨로 출력하는 것을 특징으로 하는 전원 제어장치.
  14. 제 11항에 있어서, 상기 출력부는
    상기 제 1전원전압의 인가단과 상기 증폭부의 출력단 사이에 연결되어 상기 제어신호에 의해 상기 증폭부의 출력단을 풀업 구동하는 제 1풀업 소자; 및
    상기 제 1풀업 소자의 출력을 래치하는 제 1래치부를 포함하는 것을 특징으로 하는 전원 제어장치.
  15. 제 14항에 있어서, 상기 제 1래치부는
    상기 제 1전원전압 인가단과 상기 제 1풀업 소자의 출력단 사이에 연결되어 상기 출력신호에 의해 제어되는 제 2풀업소자; 및
    상기 제 2풀업소자의 출력을 반전하여 상기 출력신호를 출력하는 제 1인버터를 포함하는 것을 특징으로 하는 전원 제어장치.
  16. 제 14항에 있어서, 상기 제 1래치부는 상기 제 2전원전압이 램프 업 되기 이전까지 래치 상태를 유지하는 것을 특징으로 하는 전원 제어장치.
  17. 제 11항에 있어서, 상기 출력부는 상기 제 1전원전압 레벨에 대응하여 변화되는 상기 제어신호에 따라 상기 출력신호를 로직 하이 레벨로 출력하는 것을 특징으로 하는 전원 제어장치.
  18. 제 11항에 있어서, 상기 출력부는
    접지전압단과 상기 증폭부의 출력단 사이에 연결되어 상기 제어신호의 반전신호에 의해 상기 증폭부의 출력단을 풀다운 구동하는 제 1풀다운 소자; 및
    상기 제 1풀다운 소자의 출력을 래치하는 제 2래치부를 포함하는 것을 특징으로 하는 전원 제어장치.
  19. 제 18항에 있어서, 상기 제 2래치부는
    상기 접지전압단과 상기 제 1풀다운 소자의 출력단 사이에 연결되어 상기 출력신호에 의해 제어되는 제 2풀다운소자; 및
    상기 제 2풀다운 소자의 출력을 반전하여 상기 출력신호를 출력하는 제 2인버터를 포함하는 것을 특징으로 하는 전원 제어장치.
  20. 제 18항에 있어서, 상기 제 2래치부는 상기 제 2전원전압이 램프 업 되기 이전까지 래치 상태를 유지하는 것을 특징으로 하는 전원 제어장치.
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