KR102161818B1 - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

메모리 장치는 파워-업 제어 회로, 제1 내지 제n 승압 전압 생성기들, 제1 내지 제n 스위치들, 및 메모리 블록을 포함한다. 파워-업 제어 회로는 파워-업 초기에 전원 전압을 수신하는 경우 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시킨다. 제1 내지 제n 승압 전압 생성기들 각각은 외부 승압 전압에 기초하여 내부 승압 전압을 생성한다. 제1 내지 제n 스위치들은 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 외부 승압 전압을 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공한다. 메모리 블록은 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행한다. 파워-업 제어 회로는 전원 전압의 상승에 응답하여 제1 주기로 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 리셋 신호가 논리 하이 레벨로 천이되는 경우, 제1 내지 제n 파워-업 신호들의 활성화 주기를 제1 주기보다 짧은 제2 주기로 변경한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
일반적인 전자 시스템의 파워-업(power-up)시, 전자 시스템에 포함되는 메모리 장치에도 전원이 공급되기 시작한다. 메모리 장치는 공급받은 전압을 사용하여 내부 로직 회로들을 구동시키며, 이 과정에서 전류를 소모하게 된다.
그런데 파워-업 초기에 메모리 장치는 내부 로직 회로들의 로드(load)를 충전시켜야 하므로, 메모리 장치는 파워-업 과정에서 많은 전류를 소모하게 된다.
따라서 파워-업 과정에서 메모리 장치가 소모하는 전류의 양이 전자 시스템에서 허용하는 전류의 양을 초과하는 경우, 전자 시스템이 셧다운(shutdown)되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 파워-업(power-up)시 소모하는 전류의 양을 시간적으로 분산시킬 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 파워-업 제어 회로, 제1 내지 제n 승압 전압 생성기들, 제1 내지 제n 스위치들, 및 메모리 블록을 포함한다. 상기 파워-업 제어 회로는 파워-업 초기에 전원 전압을 수신하는 경우 제1 내지 제n(n은 양의 정수) 파워-업 신호들을 순차적으로 활성화시킨다. 상기 제1 내지 제n 승압 전압 생성기들 각각은 외부 승압 전압에 기초하여 내부 승압 전압을 생성한다. 상기 제1 내지 제n 스위치들은 상기 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공한다. 상기 메모리 블록은 상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행한다. 상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 제1 주기로 상기 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들의 활성화 주기를 상기 제1 주기보다 짧은 제2 주기로 변경한다.
일 실시예에 있어서, 상기 파워-업 제어 회로는, 상기 전원 전압이 논리 하이 레벨이고 상기 리셋 신호가 논리 로우 레벨인 경우 상기 제1 주기를 갖는 제1 펄스 신호를 생성하고, 상기 전원 전압이 논리 하이 레벨이고 상기 리셋 신호가 논리 하이 레벨인 경우 상기 제2 주기를 갖는 제2 펄스 신호를 생성하는 펄스 생성 회로, 및 상기 제1 펄스 신호 및 상기 제2 펄스 신호에 포함되는 최초 n개의 펄스들에 응답하여 상기 제1 내지 제n 파워-업 신호들을 각각 활성화시키고, 상기 제1 내지 제n 파워-업 신호들을 모두 활성화시킨 이후 상기 펄스 생성 회로를 턴오프시키는 펄스 제어 회로를 포함할 수 있다.
상기 펄스 생성 회로는, 상기 리셋 신호를 반전시켜 반전 리셋 신호를 출력하는 인버터, 상기 전원 전압 및 상기 반전 리셋 신호에 대해 논리곱(AND) 연산을 수행하여 제1 인에이블 신호를 출력하는 제1 논리곱 게이트, 상기 전원 전압 및 상기 리셋 신호에 대해 논리곱 연산을 수행하여 제2 인에이블 신호를 출력하는 제2 논리곱 게이트, 상기 제1 인에이블 신호가 활성화되는 경우 상기 제1 주기를 갖는 상기 제1 펄스 신호를 생성하는 제1 펄스 생성기, 및 상기 제2 인에이블 신호가 활성화되는 경우 상기 제2 주기를 갖는 상기 제2 펄스 신호를 생성하는 제2 펄스 생성기를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 주기는 상기 리셋 신호가 논리 하이 레벨로 천이되는 시각과 클럭 인에이블 신호가 논리 하이 레벨로 천이되는 시각 사이의 시간 간격을 n으로 나눈 시간에 상응할 수 있다.
일 실시예에 있어서, 상기 제2 주기는 500us(micro second)/n에 상응할 수 있다.
일 실시예에 있어서, 상기 내부 승압 전압은 상기 메모리 블록에 포함되는 메모리 셀에 연결될 수 있다.
일 실시예에 있어서, 상기 메모리 블록은, 각각이 복수의 메모리 셀들을 포함하는 복수의 메모리 뱅크들, 및 복수의 워드 라인들을 통해 상기 복수의 메모리 뱅크들과 연결되는 복수의 뱅크 로우 디코더들을 포함하고, 상기 복수의 뱅크 로우 디코더들 각각은 로우 어드레스에 기초하여 상기 복수의 워드 라인들 중의 적어도 하나에 상기 내부 승압 전압을 인가할 수 있다.
일 실시예에 있어서, 상기 파워-업 제어 회로는 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 클럭 인에이블 신호가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들 중에서 비활성화 상태에 있는 파워-업 신호들을 동시에 활성화시킬 수 있다.
일 실시예에 있어서, 상기 외부 승압 전압 및 상기 내부 승압 전압은 상기 전원 전압보다 높을 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 전압 레귤레이터, 메모리 컨트롤러 및 메모리 장치를 포함한다. 상기 전압 레귤레이터는 파워-업 초기에 승압 전압 라인을 통해 외부 승압 전압을 출력하고, 전원 전압 라인을 통해 전원 전압을 출력한다. 상기 메모리 컨트롤러는 상기 전압 레귤레이터가 상기 전원 전압을 출력하는 시점으로부터 제1 시간 간격 이후 리셋 신호를 논리 로우 레벨에서 논리 하이 레벨로 천이시킨다. 상기 메모리 장치는 상기 전원 전압 라인을 통해 상기 전원 전압을 수신하는 경우 제1 주기로 내부 로직 회로들을 순차적으로 턴온시키고, 상기 리셋 신호가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우 상기 제1 주기보다 짧은 제2 주기로 상기 내부 로직 회로들 중에서 턴오프 상태에 있는 내부 로직 회로들을 순차적으로 턴온시킨다.
일 실시예에 있어서, 상기 내부 로직 회로들 중의 적어도 하나는 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 승압 전압 생성기일 수 있다.
일 실시예에 있어서, 상기 메모리 장치는, 상기 전원 전압 라인을 통해 상기 전원 전압을 수신하는 경우 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로, 각각이 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들, 상기 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 승압 전압 라인을 통해 수신되는 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들, 및 상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함하고, 상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 상기 제1 주기로 상기 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 상기 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들의 활성화 주기를 상기 제2 주기로 변경할 수 있다.
상기 파워-업 제어 회로는, 상기 전원 전압이 논리 하이 레벨이고 상기 리셋 신호가 논리 로우 레벨인 경우 상기 제1 주기를 갖는 제1 펄스 신호를 생성하고, 상기 전원 전압이 논리 하이 레벨이고 상기 리셋 신호가 논리 하이 레벨인 경우 상기 제2 주기를 갖는 제2 펄스 신호를 생성하는 펄스 생성 회로, 및 상기 제1 펄스 신호 및 상기 제2 펄스 신호에 포함되는 최초 n개의 펄스들에 응답하여 상기 제1 내지 제n 파워-업 신호들을 각각 활성화시키고, 상기 제1 내지 제n 파워-업 신호들을 모두 활성화시킨 이후 상기 펄스 생성 회로를 턴오프시키는 펄스 제어 회로를 포함할 수 있다.
상기 펄스 생성 회로는, 상기 리셋 신호를 반전시켜 반전 리셋 신호를 출력하는 인버터, 상기 전원 전압 및 상기 반전 리셋 신호에 대해 논리곱(AND) 연산을 수행하여 제1 인에이블 신호를 출력하는 제1 논리곱 게이트, 상기 전원 전압 및 상기 리셋 신호에 대해 논리곱 연산을 수행하여 제2 인에이블 신호를 출력하는 제2 논리곱 게이트, 상기 제1 인에이블 신호가 활성화되는 경우 상기 제1 주기를 갖는 상기 제1 펄스 신호를 생성하는 제1 펄스 생성기, 및 상기 제2 인에이블 신호가 활성화되는 경우 상기 제2 주기를 갖는 상기 제2 펄스 신호를 생성하는 제2 펄스 생성기를 포함할 수 있다.
상기 내부 승압 전압은 상기 메모리 블록에 포함되는 메모리 셀에 연결되는 워드 라인에 인가될 수 있다.
상기 메모리 컨트롤러는 상기 리셋 신호가 논리 하이 레벨로 천이되는 시점으로부터 제2 시간 간격 이후 클럭 인에이블 신호를 논리 로우 레벨에서 논리 하이 레벨로 천이시키고, 상기 파워-업 제어 회로는 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 상기 클럭 인에이블 신호가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들 중에서 비활성화 상태에 있는 파워-업 신호들을 동시에 활성화시킬 수 있다.
일 실시예에 있어서, 상기 전압 레귤레이터는 상기 승압 전압 라인을 통해 상기 메모리 장치로 흐르는 전류의 크기가 문턱 전류 이상인 경우 상기 외부 승압 전압 및 상기 전원 전압의 생성을 중단하고 셧다운될 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 서로 적층되어(stacked) 형성되고 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 서로 신호를 송수신하는 복수의 반도체 레이어들을 포함하고, 상기 복수의 반도체 레이어들 각각은, 상기 전원 전압을 수신하는 경우 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로, 각각이 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들, 상기 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들, 및 상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함하고, 상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 상기 제1 주기로 상기 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 상기 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들의 활성화 주기를 상기 제2 주기로 변경할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 서로 적층되어(stacked) 형성되고 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 서로 신호를 송수신하는 마스터 반도체 레이어 및 제1 내지 제m(m은 양의 정수) 슬레이브 반도체 레이어들을 포함할 수 있다. 상기 마스터 반도체 레이어는, 상기 전원 전압을 수신하는 경우 제1 내지 제(m*n) 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로를 포함할 수 있다. 상기 제k(k는 m 이하의 양의 정수) 슬레이브 반도체 레이어는, 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들, 상기 제((k-1)*n+1) 내지 제(k*n) 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들, 및 상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함할 수 있다. 상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 상기 제1 주기로 상기 제1 내지 제(m*n) 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제(m*n) 파워-업 신호들이 모두 활성화되기 이전에 상기 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제(m*n) 파워-업 신호들의 활성화 주기를 상기 제2 주기로 변경할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 시스템은 중앙 처리 장치(Central Processing Unit; CPU), 및 메모리 시스템을 포함한다. 상기 메모리 시스템은, 파워-업 초기에 승압 전압 라인을 통해 외부 승압 전압을 출력하고, 전원 전압 라인을 통해 전원 전압을 출력하는 전압 레귤레이터, 상기 전압 레귤레이터가 상기 전원 전압을 출력하는 시점으로부터 제1 시간 간격 이후 리셋 신호를 논리 로우 레벨에서 논리 하이 레벨로 천이시키는 메모리 컨트롤러, 및 상기 전원 전압 라인을 통해 상기 전원 전압을 수신하는 경우 제1 주기로 내부 로직 회로들을 순차적으로 턴온시키고, 상기 리셋 신호가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우 상기 제1 주기보다 짧은 제2 주기로 상기 내부 로직 회로들 중에서 턴오프 상태에 있는 내부 로직 회로들을 순차적으로 턴온시키는 메모리 장치를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는 전자 시스템의 파워-업(power-up) 초기에 소비하는 전하의 양을 시간적으로 분산시킴으로써 전자 시스템의 파워-업 초기에 과전류로 인해 전자 시스템이 셧다운되는 것을 효과적??로 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 파워-업(power-up) 초기에 도 2에 도시된 메모리 시스템의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2의 메모리 시스템에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 5는 도 4의 메모리 장치에 포함되는 파워-업 제어 회로의 일 예를 나타내는 블록도이다.
도 6 및 7은 도 5에 도시된 펄스 생성 회로(410)의 동작을 설명하기 위한 타이밍도들이다.
도 8은 도 4의 메모리 장치에 포함되는 승압 전압 생성기의 일 예를 나타내는 블록도이다.
도 9는 도 2의 메모리 시스템의 파워-업(power-up) 초기에 생성되는 내부 승압 전압 및 승압 전압 라인을 통해 흐르는 승압 전류를 나타내는 타이밍도이다.
도 10은 도 4의 메모리 장치에 포함되는 메모리 블록의 일 예를 나타내는 블록도이다.
도 11은 도 2의 메모리 시스템에 포함되는 메모리 장치의 다른 예를 나타내는 구조도이다.
도 12는 도 11의 메모리 장치가 적용된 메모리 모듈을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 중앙 처리 장치(Central Processing Unit; CPU)(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100), 복수의 메모리 장치들(200-1~200-k), 및 전압 레귤레이터(300)를 포함할 수 있다. 여기서, k는 양의 정수를 나타낸다.
도 1에는 전압 레귤레이터(300)가 메모리 시스템(30) 내부에 포함되는 것으로 도시되어 있으나, 실시예에 따라서 전압 레귤레이터(300)는 메모리 시스템(30)의 외부에 위치할 수도 있다. 이하, 전압 레귤레이터(300)는 메모리 시스템(30) 내부에 포함되는 것으로 설명한다.
CPU(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 CPU(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(100)는 메모리 시스템(30)의 동작을 전반적으로 제어하며, CPU(20)와 메모리 장치들(200-1~200-k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 CPU(20)의 요청에 따라 메모리 장치들(200-1~200-k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 메모리 장치들(200-1~200-k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200-1~200-k)의 동작을 제어한다.
실시예에 따라, 메모리 장치들(200-1~200-k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 일 수 있다.
전압 레귤레이터(300)는 메모리 장치들(200-1~200-k)의 동작에 필요한 다양한 전압들을 메모리 장치들(200-1~200-k)에 제공한다. 예를 들어, 전압 레귤레이터(300)는 메모리 장치들(200-1~200-k)의 전반적인 동작에 사용되는 전원 전압 및 상기 전원 전압 보다 높은 승압 전압을 메모리 장치들(200-1~200-k) 각각에 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 시스템(30)에 포함되는 하나의 메모리 장치(200)만을 예로 들어 설명한다. 즉, 도 1의 메모리 시스템(30)에 포함되는 메모리 장치들(200-1~200-k) 각각은 도 2의 메모리 장치(200)로 구현될 수 있다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100), 메모리 장치(200) 및 전압 레귤레이터(300)를 포함할 수 있다.
도 3은 파워-업(power-up) 초기에 도 2에 도시된 메모리 시스템의 동작을 설명하기 위한 타이밍도이다.
도 2 및 3을 참조하면, 전자 시스템(10)이 파워-업(power-up)되는 경우, 전압 레귤레이터(300)는 승압 전압 라인(VPP_L)을 통해 외부 승압 전압(VPP_E)을 출력하고, 전원 전압 라인(VDD_L)을 통해 전원 전압(VDD)을 출력할 수 있다. 일 실시예에 있어서, 전압 레귤레이터(300)는 전자 시스템(10)이 파워-업(power-up)되는 경우, 제1 시각(T1)에 승압 전압 라인(VPP_L)을 통해 외부 승압 전압(VPP_E)을 출력한 후, 제2 시각(T2)에 전원 전압 라인(VDD_L)을 통해 전원 전압(VDD)을 출력할 수 있다. 외부 승압 전압(VPP_E)은 전원 전압(VDD)보다 높은 전압일 수 있다.
메모리 컨트롤러(100)는 전자 시스템(10)의 파워-업(power-up) 초기에 리셋 신호(RESET_N)를 논리 로우 레벨로 유지하고, 전압 레귤레이터(300)가 전원 전압(VDD)을 출력하는 제2 시각(T2)으로부터 제1 시간 간격(TD1) 이후인 제3 시각(T3)에 리셋 신호(RESET_N)를 논리 로우 레벨에서 논리 하이 레벨로 천이시킬 수 있다.
메모리 컨트롤러(100)는 리셋 신호(RESET_N)를 논리 하이 레벨로 천이시키는 제3 시각(T3)으로부터 제2 시간 간격(TD2) 이후인 제4 시각(T4)에 클럭 인에이블 신호(CKE)를 논리 로우 레벨에서 논리 하이 레벨로 천이시킬 수 있다.
전자 시스템(10)이 파워-업(power-up)되는 경우, 메모리 장치(200)는 클럭 인에이블 신호(CKE)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 제4 시각(T4)까지 외부 승압 전압(VPP_E)을 사용하여 내부에 포함되는 내부 로직 회로들을 턴온시킴으로써 초기화 동작을 수행할 수 있다.
일 실시예에 있어서, 메모리 장치(200)는 제2 시각(T2)에 전원 전압 라인(VDD_L)을 통해 전압 레귤레이터(300)로부터 전원 전압(VDD)을 수신하는 경우, 제1 주기로 상기 내부 로직 회로들에 외부 승압 전압(VPP_E)을 순차적으로 제공함으로써 상기 내부 로직 회로들을 순차적으로 턴온시킬 수 있다.
한편, 상기 내부 로직 회로들이 모두 턴온되기 이전에 제3 시각(T3)이 도래하여 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 메모리 장치(200)는 상기 제1 주기보다 짧은 제2 주기로 상기 내부 로직 회로들 중에서 턴오프 상태에 있는 내부 로직 회로들을 순차적으로 턴온시킬 수 있다.
상기 내부 로직 회로들 중의 적어도 하나는 외부 승압 전압(VPP_E)에 기초하여 내부 승압 전압을 생성하는 승압 전압 생성기일 수 있다.
상기 내부 로직 회로들 각각이 턴온되는 경우, 상기 내부 로직 회로들 각각에 포함되는 커패시터와 같은 로드(load)는 승압 전압 라인(VPP_L)을 통해 전압 레귤레이터(300)로부터 제공되는 승압 전류(IPP)로 충전될 수 있다.
따라서 전자 시스템(10)의 파워-업 초기에 메모리 장치(200)가 상기 내부 로직 회로들을 동시에 턴온시키는 경우, 전압 레귤레이터(300)로부터 메모리 장치(200)로 제공되는 승압 전류(IPP)의 크기는 상대적으로 클 수 있다.
그러나, 상술한 바와 같이, 메모리 장치(200)는 상기 내부 로직 회로들을 순차적으로 턴온시킴으로써 전자 시스템(10)의 파워-업 초기에 메모리 장치(200)가 소비하는 전류의 양을 시간적으로 분산시킬 수 있다.
제4 시각(T4) 이후, 메모리 장치(200)는 정상 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 제4 시각(T4) 이후에 메모리 장치(200)에 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 제공하고, 메모리 장치(200)와 데이터(DQ)를 교환함으로써 메모리 장치(200)에 대해 기입 동작 및 독출 동작을 수행할 수 있다.
메모리 장치(200)가 상기 초기화 동작 및 상기 정상 동작을 수행하는 동안 승압 전류(IPP)가 승압 전압 라인(VPP_L)을 통해 전압 레귤레이터(300)로부터 메모리 장치(200)로 흐를 수 있다. 이 때, 과도한 크기의 승압 전류(IPP)가 전압 레귤레이터(300)로부터 메모리 장치(200)로 흐르는 경우, 전자 시스템(10)에 포함되는 소자에 오류가 발생할 수 있다. 따라서 전압 레귤레이터(300)는 승압 전압 라인(VPP_L)을 통해 메모리 장치(200)로 흐르는 승압 전류(IPP)의 크기를 모니터링하고, 승압 전류(IPP)의 크기가 미리 정해진 문턱 전류 이상인 경우, 전압 레귤레이터(300)는 외부 승압 전압(VPP_E) 및 전원 전압(VDD)의 생성을 중단하고 셧다운(shutdown)될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 메모리 장치(200)는 전자 시스템(10)의 파워-업 초기에 상기 내부 로직 회로들을 순차적으로 턴온시켜 메모리 장치(200)가 소비하는 전류의 양을 시간적으로 분산시킴으로써 전자 시스템(10)의 파워-업 초기에 전압 레귤레이터(300)가 셧다운되는 것을 효과적으로 방지할 수 있다.
도 4는 도 2의 메모리 시스템에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 장치(200a)는 파워-업 제어 회로(400), 제1 내지 제n 스위치들(510-1, 510-2, ..., 510-n), 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n), 및 메모리 블록(600)을 포함할 수 있다. 여기서, n은 양의 정수를 나타낸다.
파워-업 제어 회로(400)는 전자 시스템(10)의 파워-업 초기에 전압 레귤레이터(300)로부터 전원 전압 라인(VDD_L)을 통해 전원 전압(VDD)을 수신하는 경우, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)을 순차적으로 활성화시킬 수 있다.
일 실시예에 있어서, 파워-업 제어 회로(400)는 전원 전압(VDD)의 상승에 응답하여 상기 제1 주기로 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)을 순차적으로 활성화시키고, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)이 모두 활성화되기 이전에 리셋 신호(RESET_N)가 논리 하이 레벨로 천이되는 경우, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)의 활성화 주기를 상기 제1 주기보다 짧은 상기 제2 주기로 변경할 수 있다.
도 5는 도 4의 메모리 장치에 포함되는 파워-업 제어 회로의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 파워-업 제어 회로(400)는 펄스 생성 회로(410) 및 펄스 제어 회로(420)를 포함할 수 있다.
펄스 생성 회로(410)는 전원 전압(VDD)이 논리 하이 레벨이고 리셋 신호(RESET_N)가 논리 로우 레벨인 경우 상기 제1 주기를 갖는 제1 펄스 신호(PS1)를 생성하고, 전원 전압(VDD)이 논리 하이 레벨이고 리셋 신호(RESET_N)가 논리 하이 레벨인 경우 상기 제2 주기를 갖는 제2 펄스 신호(PS2)를 생성할 수 있다.
도 5에 도시된 바와 같이, 펄스 생성 회로(410)는 인버터(411), 제1 논리곱(AND) 게이트(412), 제2 논리곱 게이트(413), 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)를 포함할 수 있다.
인버터(411)는 리셋 신호(RESET_N)를 반전시켜 반전 리셋 신호를 출력할 수 있다.
제1 논리곱 게이트(412)는 전원 전압(VDD) 및 상기 반전 리셋 신호에 대해 논리곱(AND) 연산을 수행하여 제1 인에이블 신호(EN1)를 출력할 수 있다.
제2 논리곱 게이트(413)는 전원 전압(VDD) 및 리셋 신호(RESET_N)에 대해 논리곱 연산을 수행하여 제2 인에이블 신호(EN2)를 출력할 수 있다.
제1 펄스 생성기(414)는 제1 인에이블 신호(EN1)가 활성화되는 경우 상기 제1 주기를 갖는 제1 펄스 신호(PS1)를 생성할 수 있다.
제2 펄스 생성기(415)는 제2 인에이블 신호(EN2)가 활성화되는 경우 상기 제2 주기를 갖는 제2 펄스 신호(PS2)를 생성할 수 있다.
펄스 제어 회로(420)는 제1 펄스 신호(PS1) 및 제2 펄스 신호(PS2)를 수신할 수 있다. 펄스 제어 회로(420)는 제1 펄스 신호(PS1) 및 제2 펄스 신호(PS2)에 포함되는 최초 n개의 펄스들에 응답하여 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)을 각각 활성화시킬 수 있다. 펄스 제어 회로(420)는 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)을 모두 활성화시킨 이후 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)에 턴오프 신호(OFFS)를 제공하고, 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)는 턴오프 신호(OFFS)에 응답하여 턴오프될 수 있다.
도 6 및 7은 도 5에 도시된 펄스 생성 회로(410)의 동작을 설명하기 위한 타이밍도들이다.
도 6 및 7에서, 메모리 장치(200a)는 다섯 개의 스위치들(510-1, 510-2, ..., 510-5) 및 다섯 개의 승압 전압 생성기들(520-1, 520-2, ..., 520-5)을 포함하는 것으로 도시된다. 그러나 본 발명은 이에 한정되지 않고, 메모리 장치(200a)는 임의의 개수의 스위치들(510-1, 510-2, ..., 510-n) 및 임의의 개수의 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 포함할 수 있다.
도 6은 제1 시간 간격(TD1)이 상대적으로 길어서 제3 시각(T3)에 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되기 이전에 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)이 모두 활성화되는 경우에 대한 펄스 생성 회로(410)의 동작을 나타낸다.
도 5 및 6을 참조하면, 제2 시각(T2)에 전압 레귤레이터(300)가 전원 전압(VDD)을 출력할 때 리셋 신호(RESET_N)는 논리 로우 레벨로 유지되므로, 제2 시각(T2)에 제1 논리곱 게이트(412)는 제1 인에이블 신호(EN1)를 활성화시킬 수 있다. 따라서 제2 시각(T2) 이후, 제1 펄스 생성기(414)는 제1 주기(PR1)를 갖는 제1 펄스 신호(PS1)를 생성할 수 있다.
펄스 제어 회로(420)는 제1 펄스 신호(PS1)에 제1 주기(PR1) 간격으로 포함되는 최초 다섯 개의 펄스들에 각각 응답하여 제1 내지 제5 파워-업 신호들(PUS1, PUS2, ..., PUS5)을 각각 활성화시킬 수 있다.
펄스 제어 회로(420)는 제1 내지 제5 파워-업 신호들(PUS1, PUS2, ..., PUS5)을 모두 활성화시킨 이후, 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)에 턴오프 신호(OFFS)를 제공하여 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)를 턴오프시킬 수 있다.
도 6을 참조하여 상술한 바와 같이, 제1 시간 간격(TD1)이 상대적으로 긴 경우, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)은 제1 주기(PR1)로 순차적으로 활성화될 수 있다.
도 7은 제1 시간 간격(TD1)이 상대적으로 짧아서 제3 시각(T3)에 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)이 모두 활성화되지 않는 경우에 대한 펄스 생성 회로(410)의 동작을 나타낸다.
도 5 및 7을 참조하면, 제2 시각(T2)에 전압 레귤레이터(300)가 전원 전압(VDD)을 출력할 때 리셋 신호(RESET_N)는 논리 로우 레벨로 유지되므로, 제2 시각(T2)에 제1 논리곱 게이트(412)는 제1 인에이블 신호(EN1)를 활성화시킬 수 있다. 따라서 제2 시각(T2) 이후, 제1 펄스 생성기(414)는 제1 주기(PR1)를 갖는 제1 펄스 신호(PS1)를 생성할 수 있다.
펄스 제어 회로(420)는 제1 펄스 신호(PS1)에 제1 주기(PR1) 간격으로 포함되는 두 개의 펄스들에 각각 응답하여 제1 파워-업 신호(PUS1) 및 제2 파워-업 신호(PUS2)를 각각 활성화시킬 수 있다.
이후, 제3 시각(T3)에 리셋 신호(RESET_N)는 논리 로우 레벨에서 논리 하이 레벨로 천이되므로, 제3 시각(T3)에 제1 논리곱 게이트(412)는 제1 인에이블 신호(EN1)를 비활성화시키고, 제2 논리곱 게이트(413)는 제2 인에이블 신호(EN2)를 활성화시킬 수 있다. 따라서 제3 시각(T3) 이후, 제2 펄스 생성기(415)는 제2 주기(PR2)를 갖는 제2 펄스 신호(PS2)를 생성할 수 있다.
펄스 제어 회로(420)는 제2 펄스 신호(PS2)에 제2 주기(PR2) 간격으로 포함되는 세 개의 펄스들에 각각 응답하여 제1 내지 제3 파워-업 신호들(PUS3, PUS4, PUS5)을 각각 활성화시킬 수 있다.
펄스 제어 회로(420)는 제1 내지 제5 파워-업 신호들(PUS1, PUS2, ..., PUS5)을 모두 활성화시킨 이후, 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)에 턴오프 신호(OFFS)를 제공하여 제1 펄스 생성기(414) 및 제2 펄스 생성기(415)를 턴오프시킬 수 있다.
도 7을 참조하여 상술한 바와 같이, 제1 시간 간격(TD1)이 상대적으로 짧은 경우, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)은 리셋 신호(RESET_N)가 논리 로우 레벨로 유지되는 제3 시각(T3) 이전에는 제1 주기(PR1)로 순차적으로 활성화되다가, 제3 시각(T3) 이후 제1 주기(PR1) 보다 짧은 제2 주기(PR2)로 순차적으로 활성화될 수 있다.
다시 도 4를 참조하면, 제1 내지 제n 스위치들(510-1, 510-2, ..., 510-n)은 파워-업 제어 회로(400)로부터 제공되는 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)에 각각 응답하여 순차적으로 턴온될 수 있다. 따라서 제1 내지 제n 스위치들(510-1, 510-2, ..., 510-n)은 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)에 각각 응답하여 승압 전압 라인(VPP_L)을 통해 수신되는 외부 승압 전압(VPP_E)을 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)에 순차적으로 제공함으로써 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시킬 수 있다.
제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각은 외부 승압 전압(VPP_E)을 수신하는 경우, 외부 승압 전압(VPP_E)에 기초하여 내부 승압 전압(VPP_I)을 생성할 수 있다. 내부 승압 전압(VPP_I)은 전원 전압(VDD)보다 높은 전압일 수 있다. 예를 들어, 내부 승압 전압(VPP_I)은 외부 승압 전압(VPP_E)과 실질적으로 동일한 크기의 전압 레벨을 가질 수 있다.
도 8은 도 4의 메모리 장치에 포함되는 승압 전압 생성기의 일 예를 나타내는 블록도이다.
제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각은 도 8에 도시되는 승압 전압 생성기(520)로 구현될 수 있다.
도 8을 참조하면, 승압 전압 생성기(520)는 전압 제어 회로(521), 오실레이터(523) 및 차지 펌프(525)를 포함할 수 있다.
전압 제어 회로(521)는 외부 승압 전압(VPP_E)을 수신하는 경우 턴온되어 오실레이터(523)를 동작시킬 수 있다. 전압 제어 회로(521)는 내부 승압 전압(VPP_I)을 생성하기 위한 전압 레벨을 감지할 수 있다.
오실레이터(523)는 전압 제어 회로(521)의 상기 감지된 전압 레벨에 응답하여 동작하며 상기 감지된 전압 레벨과 상보적 관계에 있는 펄스 신호들을 생성할 수 있다.
차지 펌프(525)는 오실레이터(523)로부터 생성되는 상기 펄스 신호들에 응답하여 펌핑 동작을 수행하여 내부 승압 전압(VPP_I)을 생성할 수 있다.
이상, 도 8을 참조하여 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)은 다양한 형태로 구현될 수 있다.
도 9는 도 2의 메모리 시스템의 파워-업(power-up) 초기에 생성되는 내부 승압 전압 및 승압 전압 라인을 통해 흐르는 승압 전류를 나타내는 타이밍도이다.
제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각이 외부 승압 전압(VPP_E)에 기초하여 턴온되는 경우, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각의 내부에 포함되는 커패시터와 같은 로드(load)는 승압 전압 라인(VPP_L)을 통해 전압 레귤레이터(300)로부터 제공되는 승압 전류(IPP)로 충전될 수 있다. 따라서 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각은 턴온 초기에 상대적으로 많은 양의 전하를 소비할 수 있다. 이로 인해, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각의 턴온 초기에 승압 전압 라인(VPP_L)을 통해 전압 레귤레이터(300)로부터 메모리 장치(200a)에 제공되는 승압 전류(IPP)의 크기는 증가할 수 있다.
따라서 전자 시스템(10)의 파워-업 초기에 메모리 장치(200a)가 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)에 외부 승압 전압(VPP_E)을 동시에 제공하여 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 동시에 턴온시키는 경우, 승압 전압 라인(VPP_L)을 통해 전압 레귤레이터(300)로부터 메모리 장치(200a)에 제공되는 승압 전류(IPP)의 크기는 문턱 전류(Ith)보다 증가할 수 있다. 이 경우, 전압 레귤레이터(300)는 외부 승압 전압(VPP_E) 및 전원 전압(VDD)의 생성을 중단하고 셧다운(shutdown)될 수 있다. 따라서 전자 시스템(10) 역시 셧다운(shutdown)될 수 있다.
그러나, 상술한 바와 같이, 제1 내지 제n 스위치들(510-1, 510-2, ..., 510-n)은 파워-업 제어 회로(400)로부터 제공되는 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)에 각각 응답하여 승압 전압 라인(VPP_L)을 통해 수신되는 외부 승압 전압(VPP_E)을 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)에 순차적으로 제공함으로써 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시킬 수 있다.
따라서, 도 9에 도시된 바와 같이, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각이 순차적으로 턴온됨에 따라, 내부 승압 전압(VPP_I)은 서서히 증가할 수 있다.
또한, 전자 시스템(10)의 파워-업 초기에 메모리 장치(200a)가 상대적으로 많은 전하를 소모하더라도, 도 9에 도시된 바와 같이, 승압 전압 라인(VPP_L)을 통해 전압 레귤레이터(300)로부터 메모리 장치(200a)에 제공되는 전하의 양은 시간적으로 분산되므로, 전압 레귤레이터(300)로부터 메모리 장치(200a)에 제공되는 승압 전류(IPP)의 크기는 문턱 전류(Ith) 이하로 유지될 수 있다. 따라서 본 발명에 따른 메모리 장치(200a)는 전자 시스템(10)의 파워-업 초기에 전자 시스템(10)이 셧다운되는 것을 효과적으로 방지할 수 있다.
다시 도 4를 참조하면, 메모리 블록(600)은 복수의 메모리 셀들을 포함할 수 있다. 내부 승압 전압(VPP_I)은 상기 복수의 메모리 셀들에 연결되는 복수의 워드 라인들 중의 적어도 하나에 인가될 수 있다. 따라서 메모리 블록(600)은 내부 승압 전압(VPP_I)에 기초하여 기입 동작 및 독출 동작을 수행할 수 있다.
도 10은 도 4의 메모리 장치에 포함되는 메모리 블록의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 블록(600)은 제어 회로(610), 로우 디코더(620), 컬럼 디코더(630), 메모리 셀 어레이(640) 및 데이터 입출력 버퍼(650)를 포함할 수 있다.
메모리 셀 어레이(640)는 복수의 메모리 뱅크들(640-1~640-p)을 포함할 수 있다. 복수의 메모리 뱅크들(640-1~640-p) 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, p는 양의 정수를 나타낸다.
로우 디코더(620)는 복수의 뱅크 로우 디코더들(620-1~620-p)을 포함할 수 있다. 복수의 뱅크 로우 디코더들(620-1~620-p) 각각은 복수의 메모리 뱅크들(640-1~640-p)에 포함되는 상기 복수의 메모리 셀들과 복수의 워드 라인들(WL1~WLx)을 통해 연결될 수 있다. 예를 들어, 제1 뱅크 로우 디코더(620-1)는 제1 메모리 뱅크(640-1)에 포함되는 상기 복수의 메모리 셀들과 복수의 워드 라인들(WL1~WLx)을 통해 연결되고, 제p 뱅크 로우 디코더(620-p)는 제p 메모리 뱅크(640-p)에 포함되는 상기 복수의 메모리 셀들과 복수의 워드 라인들(WL1~WLx)을 통해 연결될 수 있다. 여기서, x는 양의 정수를 나타낸다.
컬럼 디코더(630)는 복수의 뱅크 컬럼 디코더들(630-1~630-p)을 포함할 수 있다. 복수의 뱅크 컬럼 디코더들(630-1~630-p) 각각은 복수의 메모리 뱅크들(640-1~640-p)에 포함되는 상기 복수의 메모리 셀들과 복수의 비트 라인들(BL1~BLy)을 통해 연결될 수 있다. 예를 들어, 제1 뱅크 컬럼 디코더(630-1)는 제1 메모리 뱅크(640-1)에 포함되는 상기 복수의 메모리 셀들과 복수의 비트 라인들(BL1~BLy)을 통해 연결되고, 제p 뱅크 컬럼 디코더(630-p)는 제p 메모리 뱅크(640-p)에 포함되는 상기 복수의 메모리 셀들과 복수의 비트 라인들(BL1~BLy)을 통해 연결될 수 있다. 여기서, y는 양의 정수를 나타낸다.
제어 회로(610)는 메모리 블록(600)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 회로(610)는 메모리 컨트롤러(100)로부터 제공되는 커맨드 신호(CMD)를 디코딩하여 메모리 블록(600)이 기입 동작 또는 독출 동작을 수행하도록 메모리 블록(600)을 제어할 수 있다. 또한, 제어 회로(610)는 메모리 컨트롤러(100)로부터 제공되는 어드레스 신호(ADDR)를 디코딩하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(610)는 로우 어드레스(R_ADDR)를 복수의 뱅크 로우 디코더들(620-1~620-p)에 제공하고 컬럼 어드레스(C_ADDR)를 복수의 뱅크 컬럼 디코더들(630-1~630-p)에 제공할 수 있다.
복수의 뱅크 로우 디코더들(620-1~620-p) 각각은 내부 승압 전압(VPP_I)을 수신할 수 있다. 복수의 뱅크 로우 디코더들(620-1~620-p) 중에서 어드레스 신호(ADDR)에 상응하는 뱅크 로우 디코더는 복수의 워드 라인들(WL1~WLx) 중에서 로우 어드레스(R_ADDR)에 상응하는 워드 라인에 내부 승압 전압(VPP_I)을 인가함으로써 로우 어드레스(R_ADDR)에 상응하는 워드 라인을 활성화할 수 있다.
기입 모드에서, 복수의 뱅크 컬럼 디코더들(630-1~630-p) 중에서 어드레스 신호(ADDR)에 상응하는 뱅크 컬럼 디코더는 복수의 비트 라인들(BL1~BLy) 중에서 컬럼 어드레스(C_ADDR)에 상응하는 비트 라인에 데이터 입출력 버퍼(650)로부터 수신되는 데이터(DQ)를 기입할 수 있다.
독출 모드에서, 복수의 뱅크 컬럼 디코더들(630-1~630-p) 중에서 어드레스 신호(ADDR)에 상응하는 뱅크 컬럼 디코더는 복수의 비트 라인들(BL1~BLy) 중에서 컬럼 어드레스(C_ADDR)에 상응하는 비트 라인으로부터 제공되는 데이터(DQ)를 데이터 입출력 버퍼(650)에 제공할 수 있다.
데이터 입출력 버퍼(650)는 기입 모드에서 메모리 컨트롤러(100)로부터 제공되는 데이터(DQ)를 복수의 뱅크 컬럼 디코더들(630-1~630-p)에 제공하고, 독출 모드에서 뱅크 컬럼 디코더들(630-1~630-p)로부터 제공되는 데이터(DQ)를 메모리 컨트롤러(100)에 제공할 수 있다.
도 3을 참조하여 상술한 바와 같이, 클럭 인에이블 신호(CKE)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 제4 시각(T4) 이후에 메모리 장치(200a)는 정상 동작을 수행할 수 있다. 따라서 전자 시스템(10)이 파워-업되는 경우, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)은 제4 시각(T4) 이전에 모두 턴온되어야 한다.
일반적인 DRAM 메모리 시스템의 경우, 파워-업 초기에 전압 레귤레이터(300)가 전원 전압(VDD)을 출력하는 시각으로부터 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 시점 사이의 시간 간격, 즉, 제1 시간 간격(TD1)은 약 2초에 상응한다.
따라서 파워-업 제어 회로(400)가 전원 전압(VDD)의 상승에 응답하여 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)을 순차적으로 활성화시키는 제1 주기(PR1)는 2초/n으로 설정될 수 있다.
그러나, 제1 시간 간격(TD1)이 상대적으로 짧은 경우, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)이 모두 활성화되기 이전에 리셋 신호(RESET_N)가 논리 하이 레벨로 천이될 수 있다.
이 경우에도, 클럭 인에이블 신호(CKE)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 제4 시각(T4) 이전에 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 모두 턴온시키기 위해, 파워-업 제어 회로(400)가 제3 시각(T3) 이후에 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)을 순차적으로 활성화시키는 제2 주기(PR2)는 리셋 신호(RESET_N)가 논리 하이 레벨로 천이되는 제3 시각(T3)과 클럭 인에이블 신호(CKE)가 논리 하이 레벨로 천이되는 제4 시각(T4) 사이의 시간 간격을 n으로 나눈 시간으로 설정할 수 있다.
일 실시예에 있어서, 제2 주기(PR2)는 500us/n으로 설정될 수 있다. JEDEC(Joint Electron Device Engineering Council) 표준에 따르면, 클럭 인에이블 신호(CKE)는 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 시점으로부터 적어도 500us(micro second) 이후에 논리 로우 레벨에서 논리 하이 레벨로 천이되도록 규정하고 있다. 따라서 제2 주기(PR2)가 500us/n으로 설정되는 경우, 메모리 장치(200a)에 포함되는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)은 모두 제4 시각(T4) 이전에 턴온될 수 있다.
한편, 신호 전달 지연으로 인해, 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn)이 모두 활성화되기 이전에 클럭 인에이블 신호(CKE)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 파워-업 제어 회로(400)는 제1 내지 제n 파워-업 신호들(PUS1, PUS2, ..., PUSn) 중에서 비활성화 상태에 있는 파워-업 신호들을 동시에 활성화시킬 수 있다.
도 1 내지 10을 참조하여 상술한 바와 같이, 전자 시스템(10)이 파워-업되는 경우, 메모리 장치(200a)는 리셋 신호(RESET_N)가 논리 로우 레벨로 유지되는 동안 제1 주기(PR1)로 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시키고, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)이 모두 턴온되기 이전에 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)의 턴온 주기를 제1 주기(PR1)보다 짧은 제2 주기(PR2)로 변경할 수 있다. 따라서 메모리 장치(200a)는 클럭 인에이블 신호(CKE)가 논리 로우 레벨에서 논리 하이 레벨로 천이되기 이전에 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 모두 턴온시키면서도 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)이 턴온되는 시점을 분산시킴으로써 전자 시스템(10)의 파워-업 초기에 메모리 장치(200a)가 소비하는 전하의 양을 시간적으로 분산시킬 수 있다. 따라서 메모리 장치(200a)는 전자 시스템(10)의 파워-업 초기에 전압 레귤레이터(300)로부터 수신되는 승압 전류(IPP)의 크기를 문턱 전류(Ith) 이하로 유지함으로써 전자 시스템(10)의 파워-업 초기에 전자 시스템(10)이 셧다운되는 것을 효과적으로 방지할 수 있다.
도 11은 도 2의 메모리 시스템에 포함되는 메모리 장치의 다른 예를 나타내는 구조도이다.
도 11에 도시된 바와 같이, 메모리 장치(200b)는 적어도 하나의 마스터 반도체 레이어(MLA)(610) 및 복수의 슬레이브 반도체 레이어들(SLA1~SLAm)(620)을 포함할 수 있다. 여기서, m은 양의 정수를 나타낸다.
마스터 반도체 레이어(MLA) 및 복수의 슬레이브 반도체 레이어들(SLA1~SLAm)은 서로 적층되어(stacked) 형성되고, 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 서로 신호를 송수신할 수 있다. 마스터 반도체 레이어(MLA)는 외면에 형성된 도전 수단(미도시)을 통해 메모리 컨트롤러(100)와 통신할 수 있다.
마스터 반도체 레이어(210) 및 슬레이브 반도체 레이어(220)의 구성 및 동작을 설명하면 다음과 같다.
마스터 반도체 레이어(210)는 슬레이브 반도체 레이어(220)에 구비되는 메모리 영역(Memory region, 221)을 구동하기 위한 각종 주변 회로들을 포함할 수 있다. 예를 들어, 마스터 반도체 레이어(210)는 메모리의 워드 라인을 구동하기 위한 로우 디코더(X-Driver, 2101), 메모리의 비트 라인을 구동하기 위한 컬럼 디코더(Y-Driver, 2102), 데이터의 입출력을 제어하기 위한 데이터 입출력 버퍼(Din/Dout)(2103), 메모리 컨트롤러(100)로부터 커맨드 신호(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(CMDB)(2104), 및 메모리 컨트롤러(100)로부터 어드레스 신호(ADDR)를 입력받아 버퍼링하는 어드레스 버퍼(ADDRB)(2105) 등을 포함할 수 있다. 메모리 영역(221)은 도 10을 참조하여 설명한 메모리 블록(600)과 유사하게 복수의 메모리 뱅크들을 포함할 수 있고, 상기 복수의 메모리 뱅크들 각각은 복수의 메모리 셀들을 포함할 수 있다.
또한 마스터 반도체 레이어(210)는 컨트롤러(2107)를 더 포함할 수 있다. 컨트롤러(2107)는 메모리 컨트롤러(100)로부터 제공되는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 메모리 영역(221)에 대하여 기입 동작 및 독출 동작을 수행할 수 있다.
한편, 슬레이브 반도체 레이어(220)는, 상기 복수의 메모리 뱅크들을 포함하는 메모리 영역(221)과 메모리 영역(221)에 대해 기입 동작 및 독출 동작을 수행하기 위한 기타 주변 회로들, 예를 들면, 로우 디코더, 컬럼 디코더, 비트 라인 센스 앰프 등을 포함하는 주변 회로 영역(PR)(222)을 포함할 수 있다.
일 실시예에 있어서, 복수의 슬레이브 반도체 레이어들(SLA1~SLAm) 각각은 도 4에 도시된 메모리 장치(200a)로 구현될 수 있다. 이 경우, 복수의 슬레이브 반도체 레이어들(SLA1~SLAm) 각각에 포함되는 주변 회로 영역(222)은 파워-업 제어 회로(400), 제1 내지 제n 스위치들(510-1, 510-2, ..., 510-n) 및 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 포함할 수 있다.
전자 시스템(10)이 파워-업되는 경우, 복수의 슬레이브 반도체 레이어들(SLA1~SLAm) 각각에 포함되는 파워-업 제어 회로(400)는 리셋 신호(RESET_N)가 논리 로우 레벨로 유지되는 동안 제1 주기(PR1)로 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시키고, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)이 모두 턴온되기 이전에 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)의 턴온 주기를 제1 주기(PR1)보다 짧은 제2 주기(PR2)로 변경할 수 있다. 주변 회로 영역(222)에 포함되는 상기 로우 디코더는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)로부터 제공되는 내부 승압 전압(VPP_I)을 메모리 영역(221)에 포함되는 메모리 셀과 연결되는 워드 라인에 인가함으로써 기입 동작 및 독출 동작을 수행할 수 있다.
따라서 복수의 슬레이브 반도체 레이어들(SLA1~SLAm) 각각은 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)이 턴온되는 시점을 분산시킴으로써 전자 시스템(10)의 파워-업 초기에 메모리 장치(200b)가 소비하는 전하의 양을 시간적으로 분산시킬 수 있다.
따라서, 도 1 내지 10을 참조하여 상술한 바와 같이, 도 11에 도시된 메모리 장치(200b)는 전자 시스템(10)의 파워-업 초기에 전압 레귤레이터(300)로부터 수신되는 승압 전류(IPP)의 크기를 문턱 전류(Ith) 이하로 유지함으로써 전자 시스템(10)의 파워-업 초기에 전자 시스템(10)이 셧다운되는 것을 효과적으로 방지할 수 있다.
다른 실시예에 있어서, 마스터 반도체 레이어(MLA)의 컨트롤러(2107)는 도 4에 도시된 파워-업 제어 회로(400)를 포함하고, 복수의 슬레이브 반도체 레이어들(SLA1~SLAm) 각각에 포함되는 주변 회로 영역(222)은 도 4에 도시된 제1 내지 제n 스위치들(510-1, 510-2, ..., 510-n) 및 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 포함할 수 있다.
전자 시스템(10)이 파워-업되는 경우, 마스터 반도체 레이어(MLA)의 컨트롤러(2107)에 포함되는 파워-업 제어 회로(400)는 리셋 신호(RESET_N)가 논리 로우 레벨로 유지되는 동안 제1 주기(PR1)로 제1 내지 제(m*n) 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제(m*n) 파워-업 신호들이 모두 활성화되기 이전에 리셋 신호(RESET_N)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제(m*n) 파워-업 신호들의 활성화 주기를 제1 주기(PR1)보다 짧은 제2 주기(PR2)로 변경할 수 있다. 제q 슬레이브 반도체 레이어(SLAq)에 포함되는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n) 각각은 마스터 반도체 레이어(MLA)의 컨트롤러(2107)로부터 관통 실리콘 비아(TSV)를 통해 제공되는 제((q-1)*n+1) 내지 제(q*n) 파워-업 신호들에 각각 응답하여 순차적으로 턴온될 수 있다. 주변 회로 영역(222)에 포함되는 상기 로우 디코더는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)로부터 제공되는 내부 승압 전압(VPP_I)을 메모리 영역(221)에 포함되는 메모리 셀과 연결되는 워드 라인에 인가함으로써 기입 동작 및 독출 동작을 수행할 수 있다.
따라서 메모리 장치(200b)는 제1 슬레이브 반도체 레이어(SLA1)에 포함되는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시킨 후, 제2 슬레이브 반도체 레이어(SLA2)에 포함되는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시키고, 마지막으로 제m 슬레이브 반도체 레이어(SLAm)에 포함되는 제1 내지 제n 승압 전압 생성기들(520-1, 520-2, ..., 520-n)을 순차적으로 턴온시킬 수 있다. 따라서 메모리 장치(200b)는 전자 시스템(10)의 파워-업 초기에 메모리 장치(200b)가 소비하는 전하의 양을 시간적으로 더욱 분산시킬 수 있다.
따라서, 도 1 내지 10을 참조하여 상술한 바와 같이, 도 11에 도시된 메모리 장치(200b)는 전자 시스템(10)의 파워-업 초기에 전압 레귤레이터(300)로부터 수신되는 승압 전류(IPP)의 크기를 문턱 전류(Ith) 이하로 유지함으로써 전자 시스템(10)의 파워-업 초기에 전자 시스템(10)이 셧다운되는 것을 효과적으로 방지할 수 있다.
도 12는 도 11의 메모리 장치가 적용된 메모리 모듈을 나타내는 블록도이다.
도 12를 참조하면, 메모리 모듈(700)은 모듈 보드(Module Board)(710) 상에 장착되는 적어도 하나의 메모리 장치(730)를 포함할 수 있다. 메모리 장치(730)는 도 11의 메모리 장치(200b)로 구현될 수 있다. 예를 들어, 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 메모리 장치(730)는 서로 적층된 복수의 반도체 레이어들을 포함할 수 있다. 이 경우, 상기 복수의 반도체 레이어들은 적어도 하나의 마스터 반도체 레이어(731) 및 적어도 하나의 슬레이브 반도체 레이어(732)를 포함할 수 있다. 서로 적층된 상기 복수의 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
메모리 모듈(700)은 전압 레귤레이터(300)로부터 외부 승압 전압(VPP_E) 및 전원 전압(VDD)을 수신하고, 메모리 컨트롤러(100)로부터 리셋 신호(RESET_N), 클럭 인에이블 신호(CKE), 커맨드 신호(CMD), 어드레스 신호(ADDR)를 수신하고, 메모리 컨트롤러(100)와 데이터(DQ)를 송수신할 수 있다. 외부 승압 전압(VPP_E), 전원 전압(VDD), 리셋 신호(RESET_N), 클럭 인에이블 신호(CKE), 커맨드 신호(CMD), 어드레스 신호(ADDR), 및 데이터(DQ)는 메모리 장치(730)에 제공될 수 있다.
메모리 장치(730)는 도 11의 메모리 장치(200b)로 구현될 수 있으며, 도 11의 메모리 장치(200b)의 구성 및 동작에 대해서는 도 1 내지 11을 참조하여 상술하였으므로, 여기서는 메모리 장치(730)에 대한 상세한 설명은 생략한다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 블록도이다.
도 13을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 메모리 시스템(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 시스템(850)은 메모리 컨트롤러(851), 복수의 메모리 장치들(852-1~852-k) 및 전압 레귤레이터(853)를 포함할 수 있다. 도 13의 모바일 시스템(800)에 포함되는 메모리 시스템(850)은 도 1에 도시되는 메모리 시스템(30)으로 구현될 수 있다. 도 1의 메모리 시스템(30)의 구성 및 동작에 대해서는 도 1 내지 12를 참조하여 상술하였으므로, 여기서는 메모리 시스템(850)에 대한 상세한 설명은 생략한다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 14를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940), 그래픽 카드(950) 및 전압 레귤레이터(960)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 14에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.
프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(940)은 메모리 컨트롤러(911)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 전압 레귤레이터(960)는 복수의 메모리 장치들(941)의 동작에 필요한 다양한 전압들을 복수의 메모리 장치들(941)에 제공할 수 있다.
메모리 컨트롤러(911), 전압 레귤레이터(960) 및 메모리 장치(941)를 포함하는 메모리 시스템은 도 1에 도시된 메모리 시스템(30)으로 구현될 수 있다. 도 1의 메모리 시스템(30)의 구성 및 동작에 대해서는 도 1 내지 12를 참조하여 상세히 설명하였으므로, 여기서는 메모리 컨트롤러(911), 전압 레귤레이터(960) 및 메모리 장치(941)에 대한 상세한 설명은 생략한다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 14에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus USB) 포트, 직렬ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 시스템을 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 전자 시스템 20: 중앙 처리 장치
30: 메모리 시스템 100: 메모리 컨트롤러
200: 메모리 장치 300: 전압 레귤레이터

Claims (10)

  1. 파워-업 초기에 전원 전압을 수신하는 경우 제1 내지 제n(n은 양의 정수) 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로;
    각각이 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들;
    상기 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들; 및
    상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함하고,
    상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 제1 주기로 상기 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들의 활성화 주기를 상기 제1 주기보다 짧은 제2 주기로 변경하는 메모리 장치.
  2. 제1 항에 있어서, 상기 파워-업 제어 회로는,
    상기 전원 전압이 논리 하이 레벨이고 상기 리셋 신호가 논리 로우 레벨인 경우 상기 제1 주기를 갖는 제1 펄스 신호를 생성하고, 상기 전원 전압이 논리 하이 레벨이고 상기 리셋 신호가 논리 하이 레벨인 경우 상기 제2 주기를 갖는 제2 펄스 신호를 생성하는 펄스 생성 회로; 및
    상기 제1 펄스 신호 및 상기 제2 펄스 신호에 포함되는 최초 n개의 펄스들에 응답하여 상기 제1 내지 제n 파워-업 신호들을 각각 활성화시키고, 상기 제1 내지 제n 파워-업 신호들을 모두 활성화시킨 이후 상기 펄스 생성 회로를 턴오프시키는 펄스 제어 회로를 포함하는 메모리 장치.
  3. 제2 항에 있어서, 상기 펄스 생성 회로는,
    상기 리셋 신호를 반전시켜 반전 리셋 신호를 출력하는 인버터;
    상기 전원 전압 및 상기 반전 리셋 신호에 대해 논리곱(AND) 연산을 수행하여 제1 인에이블 신호를 출력하는 제1 논리곱 게이트;
    상기 전원 전압 및 상기 리셋 신호에 대해 논리곱 연산을 수행하여 제2 인에이블 신호를 출력하는 제2 논리곱 게이트;
    상기 제1 인에이블 신호가 활성화되는 경우 상기 제1 주기를 갖는 상기 제1 펄스 신호를 생성하는 제1 펄스 생성기; 및
    상기 제2 인에이블 신호가 활성화되는 경우 상기 제2 주기를 갖는 상기 제2 펄스 신호를 생성하는 제2 펄스 생성기를 포함하는 메모리 장치.
  4. 제1 항에 있어서, 상기 제2 주기는 500us(micro second)/n에 상응하는 메모리 장치.
  5. 제1 항에 있어서, 상기 내부 승압 전압은 상기 메모리 블록에 포함되는 메모리 셀에 연결되는 워드 라인에 인가되는 메모리 장치.
  6. 파워-업 초기에 승압 전압 라인을 통해 외부 승압 전압을 출력하고, 전원 전압 라인을 통해 전원 전압을 출력하는 전압 레귤레이터;
    상기 전압 레귤레이터가 상기 전원 전압을 출력하는 시점으로부터 제1 시간 간격 이후 리셋 신호를 논리 로우 레벨에서 논리 하이 레벨로 천이시키는 메모리 컨트롤러; 및
    상기 전원 전압 라인을 통해 상기 전원 전압을 수신하는 경우 제1 주기로 내부 로직 회로들을 순차적으로 턴온시키고, 상기 리셋 신호가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 경우 상기 제1 주기보다 짧은 제2 주기로 상기 내부 로직 회로들 중에서 턴오프 상태에 있는 내부 로직 회로들을 순차적으로 턴온시키는 메모리 장치를 포함하는 메모리 시스템.
  7. 제6 항에 있어서, 상기 내부 로직 회로들 중의 적어도 하나는 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 승압 전압 생성기인 메모리 시스템.
  8. 제6 항에 있어서, 상기 메모리 장치는,
    상기 전원 전압 라인을 통해 상기 전원 전압을 수신하는 경우 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로;
    각각이 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들;
    상기 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 승압 전압 라인을 통해 수신되는 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들; 및
    상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함하고,
    상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 상기 제1 주기로 상기 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 상기 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들의 활성화 주기를 상기 제2 주기로 변경하는 메모리 시스템.
  9. 제6 항에 있어서, 상기 메모리 장치는 서로 적층되어(stacked) 형성되고 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 서로 신호를 송수신하는 복수의 반도체 레이어들을 포함하고,
    상기 복수의 반도체 레이어들 각각은,
    상기 전원 전압을 수신하는 경우 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로;
    각각이 상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들;
    상기 제1 내지 제n 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들; 및
    상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함하고,
    상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 상기 제1 주기로 상기 제1 내지 제n 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제n 파워-업 신호들이 모두 활성화되기 이전에 상기 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제n 파워-업 신호들의 활성화 주기를 상기 제2 주기로 변경하는 메모리 시스템.
  10. 제6 항에 있어서, 상기 메모리 장치는 서로 적층되어(stacked) 형성되고 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 서로 신호를 송수신하는 마스터 반도체 레이어 및 제1 내지 제m(m은 양의 정수) 슬레이브 반도체 레이어들을 포함하고,
    상기 마스터 반도체 레이어는,
    상기 전원 전압을 수신하는 경우 제1 내지 제(m*n) 파워-업 신호들을 순차적으로 활성화시키는 파워-업 제어 회로를 포함하고,
    제k(k는 m 이하의 양의 정수) 슬레이브 반도체 레이어는,
    상기 외부 승압 전압에 기초하여 내부 승압 전압을 생성하는 제1 내지 제n 승압 전압 생성기들;
    제((k-1)*n+1) 내지 제(k*n) 파워-업 신호들에 응답하여 순차적으로 턴온되어 상기 외부 승압 전압을 상기 제1 내지 제n 승압 전압 생성기들에 순차적으로 제공하는 제1 내지 제n 스위치들; 및
    상기 내부 승압 전압에 기초하여 기입 동작 및 독출 동작을 수행하는 메모리 블록을 포함하고,
    상기 파워-업 제어 회로는 상기 전원 전압의 상승에 응답하여 상기 제1 주기로 상기 제1 내지 제(m*n) 파워-업 신호들을 순차적으로 활성화시키고, 상기 제1 내지 제(m*n) 파워-업 신호들이 모두 활성화되기 이전에 상기 리셋 신호가 논리 하이 레벨로 천이되는 경우, 상기 제1 내지 제(m*n) 파워-업 신호들의 활성화 주기를 상기 제2 주기로 변경하는 메모리 시스템.
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