CN114384996B - 电源控制电路及控制方法 - Google Patents

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Abstract

本申请提供一种电源控制电路及控制方法，包括：控制模块，用于根据激活指令，控制存储块执行操作；电源管理模块，用于根据时钟使能信号，唤醒所述存储块的本地电源；电源控制模块，耦接于电源管理模块，用于在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。本申请的方案，提高电源唤醒管理的灵活性，改善功耗。

Description

电源控制电路及控制方法
技术领域
本申请涉及存储器技术，尤其涉及一种电源控制电路及控制方法。
背景技术
伴随各种存储器的广泛使用，比如动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM)的使用非常广泛，对存储器产品功耗的要求越来越高。
因此，如何有效改善存储器的功耗成为亟待解决的问题。
发明内容
本申请的实施例提供一种电源控制电路及控制方法，用以改善存储器的功耗。
根据一些实施例，本申请第一方面提供一种电源控制电路，包括：控制模块，用于根据激活指令，控制存储块执行操作；电源管理模块，用于根据时钟使能信号，唤醒所述存储块的本地电源；电源控制模块，耦接于电源管理模块，用于在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。
在一些实施例中，在所述低频状态下，系统时钟的时钟周期不低于电源唤醒响应所需的时长。
在一些实施例中，所述电路还包括：状态确定模块，耦接于所述电源控制模块，用于根据系统时钟和标准时钟，控制所述电源控制模块切换至所述省电模式或所述非省电模式；其中，所述标准时钟反映电源唤醒响应所需的时长。
在一些实施例中，所述状态确定模块，用于向所述电源控制模块发送第一信号，以指示所述电源控制模块切换至所述省电模式；或者，向所述电源控制模块发送第二信号，以使所述电源控制模块切换至所述非省电模式。
在一些实施例中，所述状态确定模块包括：信号生成单元、比较单元和输出单元；所述信号生成单元，用于根据系统时钟，生成标准时钟；其中，所述标准时钟反映电源唤醒响应所需的时长；所述比较单元，耦接于所述信号生成单元，用于比较所述系统时钟的时钟周期和所述标准时钟的时钟周期的大小；所述输出单元，耦接于所述比较单元和所述电源控制模块，用于根据所述比较单元的输出结果输出所述第一信号或所述第二信号。
在一些实施例中，所述信号生成单元，包括：采样电路和延迟电路；所述采样电路，用于根据系统时钟的翻转沿，生成脉冲信号；所述延迟电路，耦接于所述采样电路，用于对所述脉冲信号进行延迟，输出所述标准时钟。
在一些实施例中，所述标准时钟的数量为多个；所述延迟电路包括多级延迟电路，所述多个标准时钟分别由各级延迟电路输出。
在一些实施例中，所述比较单元包括多个比较子单元，分别藕接于所述各级延迟电路，用于比较所述系统时钟的时钟周期和所述各级延迟电路输出的标准时钟的时钟周期的大小；所述输出单元，用于根据所述比较子单元的输出结果输出所述第一信号或所述第二信号。
在一些实施例中，所述激活指令由指令译码控制模块对地址信号译码后，向相应地址的存储块的控制模块输出。
在一些实施例中，在所述省电模式下，所述电源控制模块通过控制输出时钟使能信号的端口，来选择向激活指令对应的存储块的电源管理模块发送所述时钟使能信号。
在一些实施例中，所述电源控制模块与每个所述电源管理模块之间设有可控开关；在所述省电模式下，所述电源控制模块，通过控制不同电源管理模块对应的可控开关导通或关断，来选择向激活指令对应的所述存储块的所述电源管理模块发送所述时钟使能信号。
根据一些实施例，本申请第二方面提供一种电源控制方法，应用于电源控制电路，所述电源控制电路包括控制模块、电源管理模块以及电源控制模块；所述方法包括：所述控制模块根据激活指令，控制存储块执行操作；所述电源管理模块根据时钟使能信号，唤醒所述存储块的本地电源；所述电源控制模块在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。
在一些实施例中，在所述低频状态下，系统时钟的时钟周期不低于电源唤醒响应所需的时长。
在一些实施例中，所述电源控制电路还包括状态确定模块；所述方法还包括：所述状态确定模块根据系统时钟和标准时钟，控制所述电源控制模块切换至所述省电模式或所述非省电模式；其中，所述标准时钟反映电源唤醒响应所需的时长。
在一些实施例中，所述状态确定模块控制所述电源控制模块切换至省电模式或非省电模式，包括：所述状态确定模块向所述电源控制模块发送第一信号，以指示所述电源控制模块切换至所述省电模式；或者，向所述电源控制模块发送第二信号，以使所述电源控制模块切换至所述非省电模式。
本申请的实施例提供的电源控制电路及控制方法中，电源控制模块基于系统时钟的状态，切换至省电模式或非省电模式，可选择向部分存储器或向全部存储块的电源管理模块发送时钟使能信号，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，非省电模式下方唤醒所有存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。
图1为一种存储器的电源管理架构示例图；
图2a为本申请一实施例提供的一种电源控制电路的结构示意图；
图2b为省电模式和非省电模式下电源控制电路的工作示例；
图3为本申请一实施例提供的一种电源控制电路的结构示意图；
图4为状态确定模块的结构示例图；
图5a和图5c为信号生成单元中各信号的时序示例图；
图5b为采样电路的电路结构示例；
图5d为延迟电路的电路结构示例；
图5e为比较单元的电路结构示例；
图6a和图6b为电源控制模块的选择实现方式的示例；
图7为本申请一实施例提供的一种存储设备的结构示意图；
图8为本申请一实施例提供的一种电源控制方法的流程示意图；
图9为本申请一实施例提供的另一种电源控制方法的流程示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1为一种存储器的电源管理架构示例图，如图1所示，存储器包括多个存储块，其中，每个存储块中包含多个存储单元，用于存储数据。每个存储块的内部包括存储阵列，先确定存储块，指定该存储块的某行(Row)和某列(Column)，就可以准确地找到某个存储单元。
存储器还包括控制模块，也称为本地控制单元。实际应用中，本地控制单元可对应每个存储块，以根据接收的激活指令(比如，常见的有Act command)控制对应的存储块执行相关操作。此外，存储器还包括电源管理模块，也称为本地电源管理。实际应用中同样的，电源管理模块可对应每个存储块，以对相应存储块的本地电源执行包括但不限于唤醒等管理功能。
结合上述架构举例来说，在一种电源控制方式中，基于时钟使能信号CKE控制各存储块的电源唤醒。比如，当存储器进入预充电断电模式(precharge power down)状态，其中进入该状态由时钟使能信号控制，则响应于此时的时钟使能信号，所有存储块的电源管理模块控制存储块的本地电源进入休眠模式；当存储器退出precharge power down状态，进入percharge idle状态时(同样由时钟使能信号控制)，响应于此时的时钟使能信号，所有存储块的电源管理模块控制存储块的本地电源唤醒。所有存储块的本地电源都被唤醒，进入工作模式，等待接收激活指令(Active指令)的操作。
发现基于上述电源控制方式，即便只有一个存储块被选中，所有存储器的本地电源都会被唤醒，尽管实现IDD2P电流(Maximum Precharge Power-Down Standby Current)的减小，但没有有效减小IDD2N/IDD3N(Maximum Precharge Standby Current/Maximum ActiveStandby Current)的电流。
图2a为本申请一实施例提供的一种电源控制电路的结构示意图。该实施例提供的电源控制电路用以改善存储器的功耗，如图2a所示，该电源控制电路200包括：
控制模块21，用于根据激活指令，控制存储块24执行操作；
电源管理模块22，用于根据时钟使能信号，唤醒存储块24的本地电源；
电源控制模块23，耦接于电源管理模块22，用于在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。
实际应用中，本实施例提供的电源控制电路可应用在各种存储器，作为示例，该电源控制电路可以应用在包括但不限双倍速率同步动态随机存储器(Double Data RageSynchronous Dynamic Random Access Memory，简称DDR SDRAM)等。
其中，系统时钟的频率表征存储器的外部系统的当前工作频率。在一个示例中，在所述低频状态下，系统时钟的时钟周期不低于电源唤醒响应所需的时长。图2b所示为省电模式和非省电模式下电源控制电路的工作示例。结合场景示例，当系统时钟的频率较低时，时钟周期较长，可包容电源唤醒响应所需的时长。这里所说的电源唤醒响应所需的时长指，自接收到激活指令起，电源控制模块根据该激活指令确定需要唤醒的存储块，以及控制时钟使能信号到达该存储块的电源管理模块，直至该存储块的本地电源被电源管理模块唤醒，这整个过程所需的时长。本实施例中，当系统时钟的频率支持选择存储块唤醒所需的时长时，采用选择唤醒的电源控制策略，即本实施例中所说的省电模式。在选择唤醒的电源控制策略下，电源控制模块只选择激活指令对应的存储块执行电源唤醒，其它未在激活指令被选中存储块，则无需唤醒其本地电源，从而在保证存储器正常工作的同时，有效改善存储器功耗。
同样结合场景示例，当系统时钟的频率较高，时钟周期较短，则可能无法支持上述选择存储块唤醒电源的方案。这是因为，为了保证存储器正常工作，通常希望在下一个系统时钟到来之前，完成存储器的电源唤醒工作。则相应的，此种情况下采用全部唤醒的电源控制策略，即本实施例中所说的非省电模式。也就是说，当系统时钟的频率较高时，需保证存储器正常工作，故采用耗时最短的全部唤醒的电源控制策略。在全部唤醒的电源控制策略下，电源控制模块无需确定被选中的存储块，而是直接将时钟使能信号传输给所有存储块的电源管理模块，因此耗时短，能够配合高频率的系统时钟，保证存储器的正常工作。
实际应用中，激活指令可由指令译码控制模块对地址信号译码后，向相应地址的存储块的控制模块输出，用以指示被选中的存储块执行操作，比如包括但不限于读/写。在一个示例中，在激活指令对应的差分时钟信号的上升沿表征被选中的存储块的信息。结合表一所示的激活指令真值表，对该示例进行举例说明。
表一
其中，第一列表示存储器的各指令状态。第二列表示存储块的架构，第三列和DDRCOMMAND PINS表示不同指令状态下的片选信号和各引脚信号，比如，H表示高电平，L表示低电平。
其中，CK_t和CK_c为差分时钟信号，实际应用中，所有地址和控制输入信号均在CK_t的上升沿和CK_c的下降沿的交点处采样。可知，该真值表中，激活指令对应的存储块可以在ACT-1指令下差分时钟信号的下降沿时刻确定。其中，BA0表示存储块0的地址，其它BA1～BA3等类似，BG0和BG1表示存储块组(bank group)的地址。故在一种示例中，可以将该真值表中，存储块的地址与ACT-1指令下差分时钟信号的上升沿对应的R14～R17替换，替换的具体方式不限。按照替换后的真值表，相比于替换之前，可以提前获知激活指令对应的存储块，从而提前电源唤醒的时间，使得省电模式更可靠地适配系统时钟，保证存储器可靠工作，同时还可扩展适合采用省电模式的系统时钟频率。
本实施例中，电源控制模块基于系统时钟的状态，切换至省电模式或非省电模式，可选择向部分存储块或向全部存储块的电源管理模块发送时钟使能信号CKE，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，非省电模式下方唤醒所有存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
在本申请的一些实施例中，如图3所示，图3为本申请一实施例提供的一种电源控制电路的结构示意图，对电源控制模块的模式切换策略进行相关示例，如图3所示，电源控制电路200还包括：状态确定模块31。
在一些实施例中，状态确定模块31，耦接于电源控制模块23，用于根据系统时钟和标准时钟，控制所述电源控制模块23切换至所述省电模式或所述非省电模式；其中，所述标准时钟反映电源唤醒响应所需的时长。
实际应用中，标准时钟可以预先生成。在一个示例中，标准时钟的时长可以通过测试电源唤醒响应的实际时长来设定。设定标准时钟时还可以考虑容错，比如，将实际测试的响应时长添加容错时长，以进一步保证电源管理控制的可靠性。
结合场景示例，当状态确定模块31根据系统时钟和标准时钟，确定系统时钟的频率满足标准时钟时，则控制电源控制模块23切换至省电模式。在省电模式下，电源控制模块23只选择激活指令对应的存储块执行电源唤醒，其它未在激活指令被选中存储块，则无需唤醒其本地电源，从而在保证存储器正常工作的同时，有效改善存储器功耗。当状态确定模块31根据系统时钟和标准时钟，确定系统时钟的频率不满足标准时钟时，则控制电源控制模块23切换至非省电模式。在非省电模式下，电源控制模块直接将时钟使能信号传输给所有存储块的电源管理模块，因此耗时短，能够配合高频率的系统时钟，保证存储器的正常工作。
在一些实施例中，状态确定模块31控制电源控制模块23切换至省电模式或非省电模式的方式为，状态确定模块31向电源控制模块23发送第一信号，以指示电源控制模块23切换至所述省电模式；或者，向电源控制模块23发送第二信号，以使电源控制模块23切换至所述非省电模式。也就是说，第一信号表征省电模式，第二信号表征非省电模式。
在一些实施例中，第一信号和第二信号可以由不同端口传输，电源控制模块根据当前接收到该信号的端口是哪个端口来判断当前需切换至的模式。举例来说，假设第一信号和第二信号均为高电平信号，区别在于第一信号经由第一端口接收，第二信号经由第二端口接收。那么，对于电源控制模块，当其第一端口接收到高电平信号，则电源控制模块切换至省电模式；当其第二端口接收到高电平信号，则电源控制模块切换至非省电模式。
在一些实施例中，第一信号和第二信号可以为某端口传输的不同信号，电源控制模块根据当前该端口下接收到的信号是何种信号来判断当前需切换至的模式。举例来说，假设第一信号和第二信号经由第一端口接收，第一信号为高电平信号，第二信号为低电平信号。那么，对于电源控制模块，当其第一端口接收到高电平信号，则电源控制模块切换至省电模式；当其第一端口接收到低电平信号，则电源控制模块切换至非省电模式。
作为示例，图4为状态确定模块的结构示例图，如图4所示，在一些实施例中，状态确定模块31包括：信号生成单元441、比较单元442和输出单元443；其中，信号生成单元441，用于根据系统时钟，生成所述标准时钟；比较单元442，耦接于信号生成单元441，用于比较所述系统时钟的时钟周期和所述标准时钟的时钟周期的大小；输出单元443，耦接于比较单元442和电源控制模块(图4中未示出)，用于根据比较单元442的输出结果输出所述第一信号或所述第二信号。
其中，所述标准时钟反映电源唤醒响应所需的时长。实际应用中，标准时钟可以预先生成。在一个示例中，标准时钟的时长可以基于真实条件下模拟测试电源唤醒响应的实际时长来设定。设定标准时钟时还可以考虑容错，比如，将实际测试的响应时长添加容错时长，以进一步保证电源管理控制的可靠性。
在一些实施例中，信号生成单元441，包括：采样电路和延迟电路；其中，所述采样电路，用于根据系统时钟的翻转沿，生成脉冲信号；所述延迟电路，耦接于所述采样电路，用于对所述脉冲信号进行延迟，输出所述标准时钟。
结合图5a所示的信号生成单元中各信号的时序示例图，进行示例介绍：Rst信号用来将内部寄存器、RS触发器单元都复位到默认状态。Clk为系统时钟。A信号为Rst撤销后，由系统时钟产生的具有一个系统时钟宽度的脉冲信号。B信号为采样电路响应A信号的上升沿产生的窄脉冲信号，以实现与首个系统时钟周期的起始同步。进一步的，延迟电路基于B信号延迟输出标准时钟C信号。在一个示例中，对B信号的延迟的时间，可以比模拟获得的电源唤醒响应时长稍大，以考虑模拟可能存在的误差。
作为示例，图5b为采样电路的电路结构示例。其中，CLK为系统时钟信号，Disable为预置的信号，保持低电平状态。Rst为复位信号，用于初始时将各电路结构复位至默认状态。结合图5b所示的电路结构，对采样电路的工作原理进行示例说明：
第一阶段：初始时，采样电路处于复位状态，Rst为高电平(比如1)，相应的，Rst的反相信号RstN为低电平，使D触发器默认输出低电平，即A信号为低电平(比如0)。相应的，D触发器的输入端接收到或非门I41输出的高电平，但由于此时D触发器未被激活，故仍默认输出0；与非门I20的第一输入端为0，第二输入端的信号为A信号经过延迟的信号，同样为0；故此时，与非门I20输出1，相应的，B信号为0，B信号的反相信号BN为1。
第二阶段：采样电路开始工作，Rst设为低电平，RstN为高电平，D触发器处于激活状态。在激活状态下，如果系统时钟未发生翻转，比如，系统时钟保持低电平，则D触发器的输出不发生改变，尽管输入端接收高电平，但仍保持输出低电平；只有当系统时钟发生翻转时(比如上升沿到来)，则响应于系统时钟的上升沿，D触发器输出与输入端一致的信号，即输出翻转至高电平，直至系统时钟的下一上升沿到来。同时，伴随着A信号翻转至1，D触发器的输入信号翻转至0，故系统时钟的下一上升沿到来时，D触发器输出的A信号翻转至0，故A信号具有系统时钟的一个周期宽度，即完成对具有一个系统时钟宽度的脉冲信号的采集。A信号后续用于和标准时钟的时钟周期进行比较，以确定电源控制模块工作于何种模式(省电模式或非省电模式)。
继续上述第二阶段，A信号翻转至1，故与非门I20的第一输入为1，与非门I20的第二输入由于反相器I19和Delay1的延迟先不发生翻转，仍保持1，使得非门I20的输出翻转至0，B信号翻转至1，BN信号翻转至0。之后，当A信号的反相信号经延迟到达与非门I20的第二输入时，与非门I20的第一输入为1，第二输入为0，输出翻转至1，B信号翻转至0，BN信号翻转至1，完成脉冲信号的输出。经过上述两个阶段，采样电路根据系统时钟的翻转沿，生成脉冲信号B信号。B信号的反相信号BN信号用于标准时钟的生成。
在一些实施例中，所述标准时钟的数量可以为多个，以提高模式确定的准确性。比如，所述延迟电路可以包括多级延迟电路，所述多个标准时钟可分别由各级延迟电路输出。其中，不同级别延迟电路的延迟不同。
结合图5c所示的信号生成单元中各信号的时序示例图，进行示例介绍：Rst信号、Clk信号、A信号和B信号与前述示例类似。进一步的，延迟电路的各级延迟电路基于B信号，经过不同延迟分别输出多个标准时钟，比如，图中的C_1信号,C_2信号和C_3信号。在一些实施例中，C_2信号的脉冲比C_1信号的脉冲宽50ps～100ps，C_3信号的脉冲比C_2信号的脉冲宽50ps～100ps，以考虑不同的容错情况。可选的，基于多个标准时钟，可以执行以下策略，以确定当前系统时钟的频率是否满足标准时钟：第一种情形下，当C_1信号,C_2信号,C_3信号的脉冲宽度都比A的脉冲宽度(表征系统时钟周期宽度)窄的时候，表示当前系统时钟的频率较低，能够支持电源唤醒响应所需的时长；第二种情形下，当C_1信号,C_2信号,C_3信号的脉冲宽度都比A的脉冲宽度大的时候，表示当前系统时钟的频率较高，可能无法支持电源唤醒响应所需的时长；第三种情形下，当C_1信号,C_2信号,C_3信号的脉冲宽度和A的脉冲宽度相近的时候，比如差异在预定的范围内时，可采用多数表决的方式，决定是否满足省电模式的要求。比如，可将C_1信号,C_2信号,C_3信号各自与A进行比较，比较获得的结果进行多数表决的方式，来决定是否启动省电模式。
作为示例，图5d为延迟电路的电路结构示例。其中，各信号与前述介绍的信号一致。结合图5d所示的电路结构，对延迟电路的工作原理进行示例说明：
第一阶段：初始时，采样电路处于复位状态，BN信号为高电平(比如1)，RstN为低电平(比如0)。故对于第一级延迟电路来说，其中，由两个与非门构成的，等效RS触发器的触发器I49输出C_1信号，此时C_1信号为0。C_1信号经过延迟结构Delay2的延迟，到达与非门I24的第一输入端，与非门I24的第一输入为0；并经过反相器I23和延迟结构Delay1的延迟到达与非门I24的第二输入端，与非门I24的第二输入为1，与非门I24输出1，作为触发器I49的第三输入。
对于第二级延迟电路来说，C_1信号(此时为0)经过延迟结构Delay2的延迟，加上经过反相器I28和I29的延迟，到达与非门I27的第一输入端，具体的第一输入为0。并且反相器I29输出的信号经过反相器I26和Delay1，到达与非门I27的第二输入端，具体的第二输入为1。故与非门I27同样输出1，作为触发器I25的第三输入。此阶段下，BN为1，RstN为0，故触发器I25输出C_2信号，此时C_2信号为0。
类似的，对于第三级延迟电路来说，C_1信号(此时为0)经过延迟结构Delay2的延迟，加上经过反相器I28和I29的延迟，再加上反相器I33和I34的延迟，到达与非门I32的第一输入端，具体的第一输入为0。并且反相器I34输出的信号经过反相器I31和Delay1，到达与非门I32的第二输入端，具体的第二输入为1。故与非门I32同样输出1，作为触发器I30的第三输入。此阶段下，BN为1，RstN为0，故触发器I30输出C_3信号，此时C_3信号为0。
第二阶段：RstN为1，采样电路开始工作，响应于系统时钟的翻转，产生具有一个系统时钟宽度的脉冲信号B。也就是说，当系统时钟翻转时(比如上升沿到来)，B信号的反相信号BN会首先翻转至0，并保持短暂时间后翻转回1。
对于第一级延迟电路来说，当BN翻转至0，RstN为1，触发器I49的第三输入为1，故触发器I49输出C_1信号，此时C_1信号翻转至1。直至C_1信号经过延迟结构Delay2的延迟，到达与非门I24的第一输入端，另外，C_1信号经过反相器I23的低电平信号，由于延迟结构Delay1的延迟，尚未到达与非门I24，故对于与非门I24来说，此时的两个输入均为1，相应的，与非门I24输出信号翻转至0，使得触发器I49的第三输入为0，此时，RstN为1，BN已经翻转回1，故触发器I49输出的C_1信号再次翻转至0。也就是说，本示例中C_1信号的宽度主要取决于延迟结构Delay2的延迟时长。实际应用中，可以基于需要设置延迟结构Delay2的延迟时长。需要说明的是，后续反相器I23输出的低电平信号经过Delay1的延迟到达与非门I24时，与非门I24再次输出1，从而为下次工作做准备。
对于第二级延迟电路来说，类似的，当BN翻转至0，RstN为1，触发器I25的第三输入为1，故触发器I25输出C_2信号，此时C_2信号翻转至1。直至C_1信号经过延迟结构Delay2，加上反相器I28和I29的延迟，到达与非门I27的第一输入端，此时与非门I27的两个输入均为1，相应的，触发器I25的第三输入为0，此时，RstN为1，BN已经翻转回1，故触发器I25输出的C_2信号再次翻转至0。也就是说，本示例中C_2信号的宽度主要取决于延迟结构Delay2加上反相器I28和I29的延迟时长。故实际应用中，可以基于需要设置延迟的时长。需要说明的是，尽管图中以反相器I28和I29实现延迟为例，但实际应用中，还可以采用其延迟结构，本示例并未对其进行限制。
类似对于第三级延迟电路来说，C_3信号的宽度主要取决于延迟结构Delay2加上反相器I28和I29，以及加上反相器I33和I34的延迟时长。故实际应用中，可以基于需要设置延迟的时长。同样需要说明的是，尽管图中以反相器I33和I34实现延迟为例，但实际应用中，还可以采用其它延迟结构，本示例并未对其进行限制。
上述示例的电路，利用多级延迟，生成多个标准时钟，以更加可靠地确定电源控制模块的工作模式。
针对多个标准时钟的场景，在一些实施例中，比较单元442包括多个比较子单元，分别藕接于所述各级延迟电路，用于比较所述系统时钟的时钟周期和所述各级延迟电路输出的标准时钟的时钟周期的大小；输出单元443，用于根据所述比较子单元的输出结果输出所述第一信号或所述第二信号。
结合图5c的时序图和图5e所示的比较单元的电路结构示例，对比较单元和输出单元的工作过程进行举例说明：如图5e所示，比较单元442包括三个比较子单元，图中分别为三个与非门，与非门的输入分别连接A信号和三个标准时钟的反向信号。比较子单元的比较结果传至输出单元443，输出单元443根据各比较子单元的输出结果，输出用于控制电源控制模块切换至省电模式或非省电模式的信号，比如前述的第一信号或第二信号。需要说明的是，图中的信号标识中的N表示反信号。
本实施例中，状态确定模块的采样单元采样根据系统时钟生成脉冲，延迟电路基于脉冲生成标准时钟，输出单元根据比较单元对标准时钟和系统时钟的比较结果，输出控制电源控制模块切换至省电模式或非省电模式的信号，以使电源控制模块根据当前切换的模式，选择向部分存储器或向全部存储块的电源管理模块发送时钟使能信号，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，非省电模式下方唤醒所有存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
本实施例中，状态确定模块根据系统时钟和标准时钟，控制电源控制模块切换至省电模式或非省电模式，以使电源控制模块根据当前切换的模式，选择向部分存储器或向全部存储块的电源管理模块发送时钟使能信号，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，非省电模式下方唤醒所有存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
作为示例，图6a和图6b为电源控制模块的选择实现方式的示例。需要说明的是，图中主要以电源控制模块和电源管理模块的连接作为示例进行举例介绍，未在图中示出的模块和结构(比如控制模块)可参照前面的内容。
在电源控制模块处于省电模式时，可选择唤醒被选中的存储块的本地电源。在一个示例中，电源控制模块可以选择向被选中的存储块对应的电源管理模块发送时钟使能信号，以更好适配通常的存储器架构，无需进行过大改动。
结合场景示例，在省电模式下，电源控制模块23选择激活指令对应的存储块24执行电源唤醒，其它未在激活指令被选中的存储块24，则无需唤醒其本地电源，从而在保证存储器正常工作的同时，有效改善存储器功耗。
在一个示例中，在所述省电模式下，电源控制模块23通过控制输出时钟使能信号的端口，来选择向激活指令对应的存储块24的电源管理模块22发送所述时钟使能信号。需要说明的是，图中未示出的结构与前述实施例类似，不再展开说明。
结合图6a举例来说，电源控制模块23具有多个输出端口，包括与各存储块24的电源管理模块22一一对应的输出端口。假设根据激活指令确定存储块1本次被选中，则在省电模式下，电源控制模块23只唤醒存储块1的本地电源。相应的，电源控制模块23通过存储块1的电源管理模块1对应的输出端口1，向存储块1的电源管理模块1传输时钟使能信号，其它电源管理模块对应的输出端口不输出信号。故电源管理模块1响应接收到的时钟使能信号，唤醒存储块1的本地电源。
在另一个示例中，电源控制模块23与每个电源管理模块22之间设有可控开关；在所述省电模式下，电源控制模块23，通过控制不同电源管理模块22对应的可控开关导通或关断，来选择向激活指令对应的存储块24的电源管理模块发送所述时钟使能信号。
结合图6b举例来说，电源控制模块23与每个存储块24的电源管理模块22之间的路径上，设有可控开关，这些可控开关的状态由电源控制模块23控制。假设根据激活指令确定存储块1本次被选中，则在省电模式下，电源控制模块23只唤醒存储块1的本地电源。相应的，电源控制模块23的输出端口均输出时钟使能信号，但电源控制模块23选择控制存储块1的电源管理模块1对应的可控开关导通，其它电源管理模块对应的可控开关均断开，以实现选择向存储块1的电源管理模块1传输时钟使能信号。故电源管理模块1响应接收到的时钟使能信号，唤醒存储块1的本地电源。
本实施例中，电源控制模块在省电模式下，选择向被选中的存储器的电源管理模块发送时钟使能信号，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
图7为本申请一实施例提供的一种存储设备的结构示意图，如图7所示，该存储设备包括：输入模块71、存储器状态控制模块72、指令译码控制模块73、地址选择模块74以及前述所述的电源控制电路。
其中，输入模块71接收各种指令，比如包括但不限于激活指令、地址和控制输入信号等。存储器状态控制模块72根据存储器的状态输出时钟使能信号CKE。实际应用中，内部时钟信号以及设备输入缓冲器和输出驱动器激活CKE HIGH，而禁用CKE Low。将CKE设为低电平可提供预充电掉电和自刷新操作(所有存储块都处于空闲状态)，或有效掉电(存在存储块处于活动状态)。在整个读写访问过程中，将CKE保持在较高水平。
指令译码控制模块73对输入模块71传输的指令进行解析，向被选中的存储块24的控制模块21发送激活指令。地址选择模块74可基于输入模块71传输的指令和信号确定被选中的存储单元的地址，以激活存储单元的行和列。需要说明的是，图中仅为一种示例，本实施例中各电路的结构和工作原理可参照前述实施例中的相关内容。
以省电模式的场景进行示例，存储器被激活工作时，指令译码控制模块73向电源控制模块23传输激活指令，存储器状态控制模块72向电源控制模块23传输时钟使能信号。省电模式下的电源控制模块23根据激活指令确定被选中的存储块24，向该存储块24的电源管理模块22传输所述时钟使能信号，不唤醒其它存储块24的本地电源。以非省电模式的场景进行示例，存储器被激活工作时，指令译码控制模块73向电源控制模块23传输激活指令，存储器状态控制模块72向电源控制模块23传输时钟使能信号。非省电模式下的电源控制模块23直接向所有存储块24的电源管理模块22传输所述时钟使能信号，以唤醒所有存储块的本地电源。在一个示例中，省电模式/非省电模式可由前述的状态确定模块来确定。
本实施例中，存储设备的电源控制模块可基于系统时钟的状态，切换至省电模式或非省电模式，选择向部分存储器或向全部存储块的电源管理模块发送时钟使能信号，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，非省电模式下方唤醒所有存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
图8为本申请一实施例提供的一种电源控制方法的流程示意图，该电源控制方法应用于如前述任一示例所述的结构，方法包括：
步骤801、控制模块根据激活指令，控制存储块执行操作；
步骤802、电源管理模块根据时钟使能信号，唤醒所述存储块的本地电源；
步骤803、电源控制模块在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。
在一个示例中，所述电源控制模块响应于控制信号，处于省电模式或非省电模式。可选的，在所述低频状态下，系统时钟的时钟周期不低于电源唤醒响应所需的时长。
可选的，如图9所示，为了控制电源控制模块的模式切换，所述方法还包括：
步骤901：状态确定模块根据系统时钟和标准时钟，控制所述电源控制模块切换至所述省电模式或所述非省电模式；其中，所述标准时钟反映电源唤醒响应所需的时长。
再可选的，步骤901中所述状态确定模块控制所述电源控制模块切换至省电模式或非省电模式，包括：
所述状态确定模块向所述电源控制模块发送第一信号，以指示所述电源控制模块切换至所述省电模式；或者，向所述电源控制模块发送第二信号，以使所述电源控制模块切换至所述非省电模式。
结合场景示例，当状态确定模块根据系统时钟和标准时钟，确定系统时钟的频率满足标准时钟时，则控制电源控制模块切换至省电模式。在省电模式下，电源控制模块只选择激活指令对应的存储块执行电源唤醒，其它未在激活指令被选中存储块，则无需唤醒其本地电源，从而在保证存储器正常工作的同时，有效改善存储器功耗。当状态确定模块根据系统时钟和标准时钟，确定系统时钟的频率不满足标准时钟时，则控制电源控制模块切换至非省电模式。在非省电模式下，电源控制模块直接将时钟使能信号传输给所有存储块的电源管理模块，因此耗时短，能够配合高频率的系统时钟，保证存储器的正常工作。
在一种方式下，电源控制模块根据当前接收到该信号的端口，判断当前需切换至的模式。在另一种方式下，电源控制模块根据当前接收到的信号电平，判断当前需切换至的模式。
在一个示例中，步骤901包括：根据系统时钟，生成所述标准时钟；比较所述系统时钟的时钟周期和所述标准时钟的时钟周期的大小；根据比较结果输出所述第一信号或所述第二信号。其中，所述标准时钟反映电源唤醒响应所需的时长。
实际应用中，标准时钟可以预先生成。在一个示例中，标准时钟的时长可以基于真实条件下模拟测试电源唤醒响应的实际时长来设定。设定标准时钟时还可以考虑容错，比如，将实际测试的响应时长添加容错时长，以进一步保证电源管理控制的可靠性。
在一个示例中，所述根据系统时钟，生成所述标准时钟，包括：根据系统时钟的翻转沿，生成脉冲信号；对所述脉冲信号进行延迟，输出所述标准时钟。可选的，所述标准时钟的数量可以为多个，以提高模式确定的准确性。
结合场景示例，在省电模式下，电源控制模块选择激活指令对应的存储块执行电源唤醒，其它未在激活指令被选中存储块，则无需唤醒其本地电源，从而在保证存储器正常工作的同时，有效改善存储器功耗。
在一个示例中，在所述省电模式下，电源控制模块通过控制输出时钟使能信号的端口，选择向激活指令对应的存储块的电源管理模块发送所述时钟使能信号。
在另一个示例中，在所述省电模式下，电源控制模块通过选择控制不同电源管理模块与电源控制模块之间的可控开关导通或关断，选择向激活指令对应的所述存储块的所述电源管理模块发送所述时钟使能信号。
本实施例中，电源控制模块基于系统时钟的状态，切换至省电模式或非省电模式，可选择向部分存储器或向全部存储块的电源管理模块发送时钟使能信号，以使相应的电源管理模块响应时钟使能信号来唤醒存储块的本地电源，并且控制模块响应激活指令控制存储器执行操作，以实现存储器功能。基于上述电源控制电路，可切换电源管理的模式，在省电模式下只需唤醒被选中的存储块的本地电源，非省电模式下方唤醒所有存储块的本地电源，从而提高电源唤醒管理的灵活性，改善功耗。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (15)

1.一种电源控制电路，其特征在于，包括：
控制模块，用于根据激活指令，控制存储块执行操作；
电源管理模块，用于根据时钟使能信号，唤醒所述存储块的本地电源；
电源控制模块，耦接于电源管理模块，用于在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。
2.根据权利要求1所述的电源控制电路，其特征在于，在所述低频状态下，系统时钟的时钟周期不低于电源唤醒响应所需的时长。
3.根据权利要求2所述的电源控制电路，其特征在于，所述电路还包括：
状态确定模块，耦接于所述电源控制模块，用于根据系统时钟和标准时钟，控制所述电源控制模块切换至所述省电模式或所述非省电模式；其中，所述标准时钟反映电源唤醒响应所需的时长。
4.根据权利要求3所述的电源控制电路，其特征在于，
所述状态确定模块，用于向所述电源控制模块发送第一信号，以指示所述电源控制模块切换至所述省电模式；或者，向所述电源控制模块发送第二信号，以使所述电源控制模块切换至所述非省电模式。
5.根据权利要求4所述的电源控制电路，其特征在于，所述状态确定模块包括：信号生成单元、比较单元和输出单元；
所述信号生成单元，用于根据系统时钟，生成标准时钟；其中，所述标准时钟反映电源唤醒响应所需的时长；
所述比较单元，耦接于所述信号生成单元，用于比较所述系统时钟的时钟周期和所述标准时钟的时钟周期的大小；
所述输出单元，耦接于所述比较单元和所述电源控制模块，用于根据所述比较单元的输出结果输出所述第一信号或所述第二信号。
6.根据权利要求5所述的电源控制电路，其特征在于，所述信号生成单元，包括：采样电路和延迟电路；
所述采样电路，用于根据系统时钟的翻转沿，生成脉冲信号；
所述延迟电路，耦接于所述采样电路，用于对所述脉冲信号进行延迟，输出所述标准时钟。
7.根据权利要求6所述的电源控制电路，其特征在于，所述标准时钟的数量为多个；所述延迟电路包括多级延迟电路，所述多个标准时钟分别由各级延迟电路输出。
8.根据权利要求7所述的电源控制电路，其特征在于，所述比较单元包括多个比较子单元，分别藕接于所述各级延迟电路，用于比较所述系统时钟的时钟周期和所述各级延迟电路输出的标准时钟的时钟周期的大小；
所述输出单元，用于根据所述比较子单元的输出结果输出所述第一信号或所述第二信号。
9.根据权利要求1所述的电源控制电路，其特征在于，所述激活指令由指令译码控制模块对地址信号译码后，向相应地址的存储块的控制模块输出。
10.根据权利要求1-9中任一项所述的电源控制电路，其特征在于，在所述省电模式下，所述电源控制模块通过控制输出时钟使能信号的端口，来选择向激活指令对应的存储块的电源管理模块发送所述时钟使能信号。
11.根据权利要求1-9中任一项所述的电源控制电路，其特征在于，所述电源控制模块与每个所述电源管理模块之间设有可控开关；
在所述省电模式下，所述电源控制模块，通过控制不同电源管理模块对应的可控开关导通或关断，来选择向激活指令对应的所述存储块的所述电源管理模块发送所述时钟使能信号。
12.一种电源控制方法，其特征在于，应用于电源控制电路，所述电源控制电路包括控制模块、电源管理模块以及电源控制模块；所述方法包括：
所述控制模块根据激活指令，控制存储块执行操作；
所述电源管理模块根据时钟使能信号，唤醒所述存储块的本地电源；
所述电源控制模块在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。
13.根据权利要求12所述的方法，其特征在于，在所述低频状态下，系统时钟的时钟周期不低于电源唤醒响应所需的时长。
14.根据权利要求13所述的方法，其特征在于，所述电源控制电路还包括状态确定模块；所述方法还包括：
所述状态确定模块根据系统时钟和标准时钟，控制所述电源控制模块切换至所述省电模式或所述非省电模式；其中，所述标准时钟反映电源唤醒响应所需的时长。
15.根据权利要求14所述的方法，其特征在于，所述状态确定模块控制所述电源控制模块切换至省电模式或非省电模式，包括：
所述状态确定模块向所述电源控制模块发送第一信号，以指示所述电源控制模块切换至所述省电模式；或者，向所述电源控制模块发送第二信号，以使所述电源控制模块切换至所述非省电模式。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473865B1 (en) * 1998-03-18 2002-10-29 Kabushiki Kaisha Toshiba Apparatus comprising clock control circuit, method of controlling clock signal and device using internal clock signal synchronized to external clock signal
WO2010069142A1 (zh) * 2008-12-17 2010-06-24 炬力集成电路设计有限公司 一种降低电源系统待机功耗的方法及电源系统
CN106020721A (zh) * 2016-03-30 2016-10-12 威盛电子股份有限公司 存储器装置及其节能控制方法
CN107678532A (zh) * 2017-10-20 2018-02-09 苏州国芯科技有限公司 一种低功耗soc唤醒模块及低功耗soc
JP2020067789A (ja) * 2018-10-24 2020-04-30 ルネサスエレクトロニクス株式会社 半導体装置
CN113223566A (zh) * 2021-05-21 2021-08-06 长江先进存储产业创新中心有限责任公司 存储器的控制系统及其控制方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007058279A (ja) * 2005-08-22 2007-03-08 Oki Electric Ind Co Ltd パワーダウン移行システム
US20110296098A1 (en) 2010-06-01 2011-12-01 Dell Products L.P. System and Method for Reducing Power Consumption of Memory
US8824222B2 (en) * 2010-08-13 2014-09-02 Rambus Inc. Fast-wake memory
US8923087B2 (en) * 2012-01-19 2014-12-30 Lsi Corporation Method and apparatus for decreasing leakage power consumption in power gated memories
JP2013196740A (ja) 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法
US20130262792A1 (en) 2012-03-27 2013-10-03 International Business Machines Corporation Memory device support of dynamically changing frequency in memory systems
US9323317B2 (en) 2012-12-12 2016-04-26 International Business Machines Corporation System and methods for DIMM-targeted power saving for hypervisor systems
US11768689B2 (en) * 2013-08-08 2023-09-26 Movidius Limited Apparatus, systems, and methods for low power computational imaging
US9083342B2 (en) * 2013-08-19 2015-07-14 Taiwan Semiconductor Manufacturing Company Ltd. Circuit and method for power management
KR102161818B1 (ko) * 2014-11-14 2020-10-06 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9754655B2 (en) 2015-11-24 2017-09-05 Qualcomm Incorporated Controlling a refresh mode of a dynamic random access memory (DRAM) die
US20170206031A1 (en) * 2016-01-15 2017-07-20 Samsung Electronics Co., Ltd. Fine grain level memory power consumption control mechanism
KR20170111572A (ko) * 2016-03-29 2017-10-12 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US10347306B2 (en) * 2016-06-21 2019-07-09 Samsung Electronics Co., Ltd. Self-optimized power management for DDR-compatible memory systems
US9564180B1 (en) * 2016-06-24 2017-02-07 Invecas, Inc. Deep-sleep wake up for a memory device
US10345885B2 (en) * 2016-09-27 2019-07-09 Intel Corporation Power control of a memory device through a sideband channel of a memory bus
US10353447B2 (en) * 2017-03-03 2019-07-16 Qualcomm Incorporated Current in-rush mitigation for power-up of embedded memories
US10332582B2 (en) * 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
CN108417240B (zh) 2018-03-05 2019-10-01 长鑫存储技术有限公司 存储器的控制电路、存储器及其控制方法
WO2020093946A1 (en) * 2018-11-09 2020-05-14 Changxin Memory Technologies, Inc. Through-silicon via detecting circuit, detecting methods and integrated circuit thereof
US11249536B2 (en) 2018-12-17 2022-02-15 Qualcomm Incorporated Reducing power consumption of communication interfaces by clock frequency scaling and adaptive interleaving of polling
US11347297B1 (en) * 2019-01-23 2022-05-31 Perceive Corporation Neural network inference circuit employing dynamic memory sleep
US10854245B1 (en) * 2019-07-17 2020-12-01 Intel Corporation Techniques to adapt DC bias of voltage regulators for memory devices as a function of bandwidth demand
US11243596B2 (en) 2019-08-26 2022-02-08 Micron Technology, Inc. Architecture-based power management for a memory device
US12045113B2 (en) * 2019-08-26 2024-07-23 Micron Technology, Inc. Bank configurable power modes
US11295803B2 (en) 2019-08-30 2022-04-05 Qualcomm Incorporated Memory with dynamic voltage scaling
KR20210061174A (ko) 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11281604B2 (en) * 2020-02-28 2022-03-22 Micron Technology, Inc. Multiple memory type shared memory bus systems and methods
US11061619B1 (en) * 2020-03-23 2021-07-13 Western Digital Technologies, Inc. Power management for data storage devices implementing non-volatile memory (NVM) sets
US11204833B1 (en) * 2020-06-19 2021-12-21 Western Digital Technologies, Inc. NVM endurance group controller using shared resource architecture
US11733763B2 (en) * 2020-08-06 2023-08-22 Micron Technology, Inc. Intelligent low power modes for deep learning accelerator and random access memory
CN114627909A (zh) * 2021-02-05 2022-06-14 台湾积体电路制造股份有限公司 存储器设计中的电源管理的系统和方法
US20220262427A1 (en) * 2021-02-17 2022-08-18 Intel Corporation Memory power management method and apparatus
US11868266B2 (en) 2021-03-11 2024-01-09 Micron Technology, Inc. Bank redistribution based on power consumption
KR20220142781A (ko) 2021-04-15 2022-10-24 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작 방법
KR20230095692A (ko) * 2021-12-22 2023-06-29 삼성전자주식회사 메모리 프로세서 제어 방법 및 장치
US20220121263A1 (en) * 2021-12-23 2022-04-21 Intel Corporation Fast self-refresh exit power state
US20230335165A1 (en) * 2022-04-19 2023-10-19 Micron Technology, Inc. Standby exit for memory die stack

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473865B1 (en) * 1998-03-18 2002-10-29 Kabushiki Kaisha Toshiba Apparatus comprising clock control circuit, method of controlling clock signal and device using internal clock signal synchronized to external clock signal
WO2010069142A1 (zh) * 2008-12-17 2010-06-24 炬力集成电路设计有限公司 一种降低电源系统待机功耗的方法及电源系统
CN106020721A (zh) * 2016-03-30 2016-10-12 威盛电子股份有限公司 存储器装置及其节能控制方法
CN107678532A (zh) * 2017-10-20 2018-02-09 苏州国芯科技有限公司 一种低功耗soc唤醒模块及低功耗soc
JP2020067789A (ja) * 2018-10-24 2020-04-30 ルネサスエレクトロニクス株式会社 半導体装置
CN113223566A (zh) * 2021-05-21 2021-08-06 长江先进存储产业创新中心有限责任公司 存储器的控制系统及其控制方法

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