CN114627909A - 存储器设计中的电源管理的系统和方法 - Google Patents

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杨秀丽
布明恩
徐梦想
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Abstract

本公开涉及存储器设计中的电源管理的系统和方法。一种器件包括第一虚拟电源线、第二虚拟电源线、第一延迟电路和第一唤醒检测器。第一虚拟电源线和第二虚拟电源线通过第一组晶体管开关和第二组晶体管开关耦合至电源。第一延迟电路耦合在第一组晶体管开关的栅极端子和第二组晶体管开关的栅极端子之间。第一唤醒检测器被配置为在从第一延迟电路接收到信号之后生成第一触发信号。

Description

存储器设计中的电源管理的系统和方法
技术领域
本公开总体涉及存储器设计中的电源管理的系统和方法。
背景技术
静态随机存取存储器通常包括分布在存储器库(memory bank)中的位单元，以及控制位单元的读取操作和写入操作的各种控制电路。控制电路的示例包括本地输入输出电路、主输入输出电路、本地控制电路和主控制电路。静态随机存取存储器还包括电源管理电路，用于打开或关闭位单元的电源和控制电路的电源。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一虚拟电源线，位于第一存储器库中，所述第一虚拟电源线被配置为通过第一组晶体管开关耦合至电源；第二虚拟电源线，位于第二存储器库中，所述第二虚拟电源线被配置为通过第二组晶体管开关接收所述电源；第一延迟电路，具有耦合至所述第一组晶体管开关的栅极端子的第一输入，并且具有耦合至所述第二组晶体管开关的栅极端子的第一输出；以及第一唤醒检测器，被配置为在从所述第一延迟电路的第一输出接收到信号之后生成第一触发信号。
根据本公开的另一实施例，提供了一种半导体器件，包括：多个主输入输出(MIO)控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至电源；第一组本地输入输出(LIO)控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源；唤醒检测器，被配置为在为所述多个MIO控制器和所述第一组LIO控制器供电的电压电平达到预定值时生成触发信号；以及多个驱动器，具有耦合至所述第一组功能开关的栅极端子和所述第二组功能开关的栅极端子的驱动器输出，并且具有被配置为接收所述触发信号的驱动器输入。
根据本公开的又一实施例，提供了一种激活存储器设备的方法，所述存储器设备包括多个主输入输出(MIO)控制器、多个本地输入输出(LIO)控制器、多个唤醒开关、多个功能开关、以及多个存储器库，其中，每个存储器库包括多个存储器单元，所述方法包括：通过与第一存储器库相关联的唤醒开关建立到所述第一存储器库中的存储器单元的电源连接；在建立到所述第一存储器库中的存储器单元的电源连接之后的预定时间段之后，通过与第二存储器库相关联的唤醒开关建立到所述第二存储器库中的存储器单元的电源连接；以及在完成到所述第二存储器库中的所述存储器单元的电源连接之后，提供到所述MIO控制器和所述LIO控制器的电源连接。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据一些实施例的具有对存储器设备中的存储器单元供电的虚拟电源线的电源管理电路的一部分的示意图。
图2是根据一些实施例的具有对存储器设备中的各种控制电路供电的虚拟电源线的电源管理电路的一部分的示意图。
图3是根据一些实施例的图1和图2中的电源管理电路的电路组合的示意图。
图4A是根据一些实施例的SRAM中的功能块的一部分的平面图的图示。
图4B是根据一些实施例的另一SRAM中的功能块的一部分的平面图的图示。
图5是根据一些实施例的具有对存储器设备中的存储器单元进行供电的虚拟电源线的修改电源管理电路的一部分的示意图。
图6是根据一些实施例的用于管理到虚拟电源线的电源连接的唤醒开关和功能开关的实施方式的示意图。
图7A-图7C是根据一些实施例的用于管理到虚拟电源线的电源连接的唤醒开关和功能开关的各种实施方式的示意图。
图8A是根据一些实施例的用于管理到存储器设备中的存储器单元的电源连接的电源管理电路中的图1的唤醒检测器的另一实施方式的示意图。
图8B是根据一些实施例的用于管理到存储器设备中的各种控制电路的电源连接的电源管理电路中的图2的唤醒检测器的另一实施方式的示意图。
图9是根据一些实施例的激活存储器设备的方法的流程图。
图10A是根据一些实施例的作为图9中的方法的变型的激活存储器设备的另一方法的流程图。
图10B是根据一些实施例的作为图2中的电路的变型的电源管理电路的一部分的示意图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、材料、值、步骤、操作、材料、布置等的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。可以预期其他组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。
静态随机存取存储器(SRAM)包括电源管理电路，用于打开或关闭位单元的电源和控制电路的电源。控制电路的示例包括本地输入输出电路(LIO)、主输入输出电路(MIO)、字线驱动器(WLDRV)、本地控制电路(LCTRL)和主控制电路(MCTRL)。LIO提供MIO和一个或多个存储器库中的位单元之间的数据接口。字线驱动器被配置为选择位单元的行，以参与读取和/或写入操作。MIO提供SRAM与外部电路之间的数据接口。本地控制电路配置为控制LIO。在一些实施例中，本地控制电路包括列地址解码器和行地址解码器。主控制电路包括地址预解码器和同步时钟。
在SRAM的一些设计实施方式中，当位单元由虚拟电源线供电时，位单元的电源由实际电源(例如，上拉电源VDD或下拉电源VSS)和相应的虚拟电源线之间的场效应晶体管(FET)开关来管理。在SRAM的一些设计实施方式中，当SRAM的控制电路由虚拟电源线供电时，SRAM的控制电路的电源由晶体管开关(例如，真实电源和SRAM的控制电路之间的FET开关)来管理。
在SRAM的一些设计实施方式中，为了给SRAM的位单元和控制电路供电，位单元被划分为组，利用在不同的组之间具有时间延迟的菊花链唤醒方案通过各个组对位单元供电。SRAM的控制电路被类似地供电，并且SRAM的各个部分利用在不同部分之间具有时间延迟的菊花链唤醒方案来供电。在SRAM的一些设计实施方式中，当使用简单的菊花链唤醒方案时，未优化峰值电流与给SRAM供电所需的时间之间的平衡。期望具有提供峰值电流和给SRAM供电所需的时间之间的更佳平衡的电源管理方法和系统。
图1是根据一些实施例的电源管理电路100的一部分的示意图，该电源管理电路100具有对存储器设备中的存储器单元供电的虚拟电源线。在图1中，位单元分布在四个存储器库(例如，110、120、130和140)中。为了清楚起见，省略了位单元的细节。用于存储器库的各种不同类型的位单元以及存储器库的不同配置在本公开的预期范围内。用于构造存储器库的位单元的示例包括同步位单元、异步位单元、单端口SRAM位单元、两端口SRAM位单元、四端口SRAM位单元、六晶体管6T SRAM单元、八晶体管8T SRAM单元、十晶体管10T SRAM单元、或十二晶体管12T SRAM单元。在图1中，存储器库中的位单元由虚拟电源线供电。
与真实电源线(例如，上拉电源VDD的电源轨或下拉电源VSS的电源轨)相反，虚拟电源线上的电压电平被动态地管理，并且可取决于存储器设备的状态。作为示例，在一些实施例中，当存储器设备从供电模式改变为睡眠模式时，上拉电源的虚拟电源线上的电压电平从VDD的电压电平变为浮动电平(或接地电平)，而上拉电源的实际电源线上的电压电平则保持在VDD的恒定电平。在一些实施例中，虚拟电源线上的电压电平由虚拟电源线和相应的实际电源线之间的一个或多个开关元件确定。例如，当头部(header)开关(例如，FET)可操作地耦合在VDD的虚拟电源线和上拉电源VDD的电源轨之间时，头部开关的状态确定VDD的虚拟电源线上的电压电平。当头部开关处于闭合状态时，VDD的虚拟电源线用作具有VDD的电压电平的电压源。当头部开关处于断开状态时，VDD的虚拟电源线上的电压电平是浮动的，并且VDD的虚拟电源线不用作提供电力的电压源。类似地，当脚部(footer)开关(例如，FET)可操作地耦合在VSS的虚拟电源线和下拉电源VSS的电源轨之间时，脚部开关的状态确定VSS的虚拟电源线上的电压电平。
在图1中，存储器库(例如，110、120、130和140)中的每一个包括具有固定数目的位单元(例如，位[0]、位[1]、…、以及位[n-1])的行。存储器库110中的位单元由虚拟电源线VDDAI[1]供电。存储器库120中的位单元由虚拟电源线VDDAI[2]供电。存储器库130中的位单元由虚拟电源线VDDAI[3]供电。存储器库140中的位单元由虚拟电源线VDDAI[4]供电。虚拟电源线通过唤醒开关耦合到电源电压VDD。具体地，虚拟电源线VDDAI[1]通过唤醒开关T11、T12、…、以及T19耦合到电源电压VDD。虚拟电源线VDDAI[2]通过唤醒开关T21、T22、…、以及T29耦合到电源电压VDD。虚拟电源线VDDAI[3]通过唤醒开关T31、T32、…、以及T39耦合到电源电压VDD。虚拟电源线VDDAI[4]通过唤醒开关T41、T42、…、以及T49耦合到电源电压VDD。
在一些替代实施例中，VDD的虚拟电源线用于为存储器库中的所有位单元提供VDD电源。在一些替代实施例中，VDD的虚拟电源线用于专门为存储器库中的一行位单元提供VDD电源。在一些替代实施例中，VDD的虚拟电源线用于专门为存储器库中的一列位单元提供VDD电源。在又一些替代实施例中，VDD的虚拟电源线用于专门为存储器库中的若干位单元(例如，一个或两个位单元)提供VDD电源。
在图1中，电源管理电路包括唤醒检测器150和若干延迟电路(例如，112、114、122、124、132、134、142和144)。延迟电路(例如，112、114、122、124、132、134、142和144)中的每一个具有第一输入和输出。延迟电路122、132和142中的每一个还具有第二输入。延迟电路112的第一输入以及延迟电路122、132和142的第二输入耦合到控制线，该控制线连接到电源管理电路100的控制输入101。
虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12、…、以及T19)的栅极端子连接到控制线113，并耦合到延迟电路112的输出和延迟电路114的第一输入两者。虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12、…、以及T19)控制虚拟电源线VDDAI[1]和电源电压VDD的电源节点之间的电源连接。虚拟电源线VDDAI[2]的唤醒开关(例如，T21、T22、…、以及T29)的栅极端子连接到控制线123，并耦合到延迟电路122的输出和延迟电路124的第一输入两者。虚拟电源线VDDAI[2]的唤醒开关(例如，T21、T22、…、以及T29)控制虚拟电源线VDDAI[2]和电源电压VDD的电源节点之间的电源连接。虚拟电源线VDDAI[3]的唤醒开关(例如，T31、T32、…、以及T39)的栅极端子连接到控制线133，并耦合到延迟电路132的输出和延迟电路134的第一输入两者。虚拟电源线VDDAI[3]的唤醒开关(例如，T31、T32、…、以及T39)控制虚拟电源线VDDAI[3]和电源电压VDD的电源节点之间的电源连接。虚拟电源线VDDAI[4]的唤醒开关(例如，T41、T42、…、以及T49)的栅极端子连接到控制线143，并耦合到延迟电路142的输出和延迟电路144第一输入两者。虚拟电源线VDDAI[4]的唤醒开关(例如，T41、T42、…、以及T49)控制虚拟电源线VDDAI[4]和电源电压VDD的电源节点之间的电源连接。延迟电路144的输出耦合到唤醒检测器150的输入。唤醒检测器150的输出耦合到控制输出109。在图1中，唤醒开关是诸如FET开关之类的晶体管开关。
在操作中，当控制输入101上的控制信号SD指示VDDAI下降状态时，VDDAI下降信号通过延迟电路112、122、132和142相应地施加到控制线113、123、133和143。控制线113上的VDDAI下降信号被发送到虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12、…、以及T19)的栅极端子。当VDDAI下降信号被施加到控制线113时，虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12和T19)被设置为断开状态，并且断开虚拟电源线VDDAI[1]和电源电压VDD的电源节点之间的导电连接，结果，存储器库110中的位单元失去电源连接。类似地，当VDDAI下降信号被施加到控制线123时，虚拟电源线VDDAI[2]的唤醒开关(例如，T21、T22和T29)断开虚拟电源线VDDAI[2]和电源电压VDD的电源节点之间的导电连接，并且存储器库120中的位单元失去电源连接。当VDDAI下降信号被施加到控制线133时，虚拟电源线VDDAI[3]的唤醒开关(例如，T31、T32和T39)断开虚拟电源线VDDAI[3]与电源电压VDD的电源节点之间的导电连接，并且存储器库130中的位单元失去电源连接。当VDDAI下降信号被施加到控制线143时，虚拟电源线VDDAI[4]的唤醒开关(例如，T41、T42和T49)断开虚拟电源线VDDAI[4]和电源电压VDD的电源节点之间的导电连接，并且存储器库140中的位单元失去电源连接。
在操作中，当控制输入101上的控制信号SD指示从VDDAI下降状态变为VDDAI上升状态时，VDDAI上升信号被施加到延迟电路112的第一输入和延迟电路122、132和142的第二输入。因为延迟电路122、132和142的第一输入在存储器库(例如，110、120、130和140)中的位单元处于VDDAI下降状态时保持逻辑HIGH，因此施加到延迟电路122、132和142的第二输入的VDDAI上升信号(逻辑LOW)不会立即改变延迟电路122、132和142的输出处的逻辑电平。在控制信号SD变为VDDAI上升信号的瞬间，存储器库(例如，110、120、130和140)中的位单元保持在VDDAI下降状态。
在VDDAI上升信号被施加到延迟电路112的第一输入之后，接通(switch-on)信号被施加到控制线113并传输到虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12、…、以及T19)的栅极端子，并且唤醒开关(例如，T11、T12、…、以及T19)更改为闭合状态。因此，虚拟电源线VDDAI[1]通过唤醒开关(例如，T11、T12、…、以及T19)导电地连接到电源电压VDD的电源节点，并且存储器库110中的位单元获得电源连接。
在从接通信号被施加到控制线113的时间经过延迟之后，接通信号通过延迟电路114传输到延迟电路122的第一输入。在由延迟电路122引起的进一步延迟之后，接通信号被施加到控制线123，并被传输到虚拟电源线VDDAI[2]的唤醒开关(例如，T21、T22、…、以及T29)的栅极端子。栅极端子处的接通信号使虚拟电源线VDDAI[2]的唤醒开关(例如，T21、T22、…、以及T29)改为闭合状态，因此，虚拟电源线VDDAI[2]通过唤醒开关(例如，T21、T22、…、以及T29)导电地连接到电源电压VDD的电源节点，并且存储器库120中的位单元获得电源连接。
接通信号被施加到控制线113的时间与接通信号被施加到控制线123的时间之间的延迟时间Δt[12]被选择以减小总峰值电流。当延迟时间Δt[12]小于某个临界值时，电流I-AI[1]和I-AI[2]之和的峰值可大于电流I-AI[1]的峰值或电流I-AI[2]的峰值。通常，当电流I-AI[1]和I-AI[2]之和的峰值大于电流I-AI[1]和电流I-AI[2]中的每一个的峰值时，增加延迟时间Δt[12]使电流I-AI[1]和I-AI[2]之和的峰值减小。然而，增加延迟时间Δt[12]将增加存储器设备从睡眠模式唤醒所需的时间。延迟时间Δt[12]具有最佳值。在一些实施例中，延迟时间Δt[12]被选择为满足以下标准的可能的最小延迟时间：由于电流I-AI[1]和I-AI[2]之和而引起的峰值小于预定电流值。在一些实施例中，预定电流值小于或等于读取或写入峰值电流，其是基于关于片上系统(SOC)电源管理容量的考虑来设计的。在一些实施例中，预定电流值是电流I-AI[1]的峰值的120％或电流I-AI[2]的峰值的120％。
类似地，在从接通信号被施加到控制线123的时间经过延迟之后，接通信号通过延迟电路124传输到延迟电路132的第一输入。在由延迟电路132引起的进一步延迟之后，接通信号被施加到控制线133，并被传输到虚拟电源线VDDAI[3]的唤醒开关(例如，T31、T32、…、以及T39)的栅极端子。栅极端子处的接通信号使虚拟电源线VDDAI[3]的唤醒开关(例如，T31、T32、…、以及T39)变为闭合状态，因此，虚拟电源线VDDAI[3]通过唤醒开关(例如，T31、T32、…、以及T39)导电地连接到电源电压VDD的电源节点，并且存储器库130中的位单元获得电源连接。接通信号被施加到控制线123的时间与接通信号被施加到控制线133的时间之间的延迟时间Δt[23]被选择以减小总峰值电流。所选择的延迟时间Δt[23]取决于流入虚拟电源线VDDAI[2]的电流I-AI[2]和流入虚拟电源线VDDAI[3]的电流I-AI[3]两者。在一些实施例中，延迟时间Δt[23]被选择为满足以下标准的可能的最小延迟时间：由于电流I-AI[2]和I-AI[3]之和而引起的峰值小于预定电流值。在一些实施例中，预定电流值小于或等于读取或写入峰值电流，其是基于关于片上系统(SOC)电源管理容量的考虑来设计的。在一些实施例中，预定电流值是电流I-AI[2]的峰值的120％或电流I-AI[3]的峰值的120％。
在从接通信号被施加到控制线133的时间经过延迟之后，接通信号通过延迟电路134被传输到延迟电路142的第一输入。在由延迟电路142引起的进一步延迟之后，接通信号被施加到控制线143，并被传输到虚拟电源线VDDAI[4]的唤醒开关(例如，T41、T42、…、以及T49)的栅极端子。栅极端子处的接通信号使虚拟电源线VDDAI[4]的唤醒开关(例如，T41、T42、…、以及T49)改为闭合状态，因此，虚拟电源线VDDAI[4]通过唤醒开关(例如，T41、T42、…、以及T49)导电地连接到电源电压VDD的电源节点，并且存储器库140中的位单元获得电源连接。接通信号被施加到控制线133的时间与接通信号被施加到控制线143的时间之间的延迟时间Δt[34]被选择以减小总峰值电流。
在从接通信号被施加到控制线143的时间经过延迟之后，接通信号通过延迟电路144传输到唤醒检测器150的输入。唤醒检测器150被设计为当虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4])上的电压电平达到所设计的电平时，生成触发信号SLPWK。在图1中，唤醒检测器150检测虚拟电源线VDDAI[4]上的电压电平。在唤醒检测器150从延迟电路144的输出接收到接通信号之后，如果虚拟电源线VDDAI[4]上的电压电平高于预定电平，则在输出处生成触发信号SLPWK并将其传输到控制输出109。在图1中，因为用于将电源节点连接到虚拟电源线VDDAI[4]的起始时间在用于将电源节点连接到其他虚拟电源线(例如，VDDAI[1]、VDDAI[2]和VDDAI[3])的起始时间之后，因此当虚拟电源线VDDAI[4]上的电压电平处于高于预定阈值电平的电平时，其他虚拟电源线(例如，VDDAI[1]、VDDAI[2]和VDDAI[3])上的电压电平也预期处于高于预定阈值电平的电平。也就是说，当在输出处生成触发信号SLPWK并将其传输到控制输出109时，所有虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4])上的电压电平预期高于预定阈值电平。
在图1中，唤醒检测器150包括反相器152、半施密特(Schmitt)触发器155、反相器156和反相器158。半施密特触发器155包括PMOS晶体管T1和三个NMOS晶体管T2、T3和T4。通过改变反馈NMOS T4的大小来调整半施密特触发器155的触发阈值。反相器152具有从延迟电路144接收信号的输入，并且具有基于在反相器156的输入处接收到的信号生成触发信号SLPWK的输出。反相器152由虚拟电源线VDDAI[4]上的电压供电。当虚拟电源线VDDAI[4]上的电压低于预定阈值电平时，反相器152不处于操作模式，并且反相器152的输入处的逻辑电平未在反相器152的输出处被反相。在操作中，一旦虚拟电源线VDDAI[4]上的电压高于预定阈值电平，则反相器152的输入处的逻辑电平在反相器152的输出处被反相。反相器152的输出处的逻辑电平变化触发半施密特触发器155，其在半施密特触发器155的输出处产生信号变化。半施密特触发器155的输出处的信号变化在经过反相器156和158之后，在唤醒检测器150的输出处产生触发信号SLPWK。被传输到控制输出109的触发信号SLPWK指示虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4])上的电压电平高于预定阈值电平。控制输出109上的触发信号SLPWK耦合到具有对存储器设备中的各种控制电路供电的虚拟电源线的电源管理电路(例如，图2中的电路)。
在图1中，当虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]或VDDAI[4])中的每一个在相应的延迟时间(例如，Δt[12]、Δt[23]或Δt[34])之后顺序导通时，VDD电压将被施加到虚拟电源线。在一些实施例中，VDD电压在相应的延迟时间之后顺序地施加到每个虚拟电源线。然而，在一些替代实施例中，VDD电压被施加到一起作为组的两个或更多个虚拟电源线，即使每个虚拟电源线在相应的延迟时间之后顺序地导通。例如，当所有虚拟电源线VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4]导电地连接时，VDD电压被施加到一起作为组的所有虚拟电源线。作为另一示例，当虚拟电源线VDDAI[1]和VDDAI[2]作为第一组导电连接在一起并且虚拟电源线VDDAI[3]和VDDAI[4]作为第二组导电连接在一起时，在VDD电压施加到第二组中的所有虚拟电源线之前，VDD电压施加到第一组中的所有虚拟电源线。在一些实施例中，所有或一些虚拟电源线导电地连接在一起，以减少由对存储器库的读取和/或写入操作引起的IR下降。
图2是根据一些实施例的具有对存储器设备中的各种控制电路供电的虚拟电源线的电源管理电路的一部分的示意图。在一些实施例中，控制电路包括本地输入输出电路(LIO)、主输入输出电路(MIO)、字线驱动器(WLDRV)、本地控制电路(LCTRL)和主控制电路(MCTRL)。在图2中，MIO 207和相应的MCTRL 205由虚拟电源线VDDHD[0]供电。LIO 217、WLDRV 118和相应的LCTRL 215由虚拟电源线VDDHD[1]供电。与LCTRL 215相关联的一些WLDRV也由虚拟电源线VDDHD[1]供电。LIO 227、WLDRV 128和相应的LCTRL 225由虚拟电源线VDDHD[2]供电。与LCTRL 225相关联的一些WLDRV也由虚拟电源线VDDHD[2]供电。
在图2中，虚拟电源线通过唤醒开关耦合到电源电压VDD。虚拟电源线VDDHD[0]通过唤醒开关阵列(例如，W00、W01、W02、…、以及W09)和功能开关阵列(例如，T00、F00、F01、F02、…、以及F09)耦合到电源电压VDD。虚拟电源线VDDHD[1]通过唤醒开关阵列(例如，W10、W11、W12、…、以及W19)和功能开关阵列(例如，T10、F10、F11、F12、…、以及F19)耦合到电源电压VDD。虚拟电源线VDDHD[2]通过唤醒开关阵列(例如，W20、W21、W22、…、以及W29)和功能开关阵列(例如，T20、F20、F21、F22、…、以及F29)耦合到电源电压VDD。在图2中，唤醒开关和功能开关被实现为晶体管开关，例如，FET开关。
在图2中，电源管理电路200包括唤醒检测器250和若干延迟电路(例如，202、204、208、212、214、218、222、224和228)。延迟电路(例如，202、204、208、212、214、218、222、224和228)中的每一个具有第一输入和输出。延迟电路202的第一输入耦合到电源管理电路200的第一控制输入261。延迟电路202、208、212、218、222和228中的每一个具有耦合到控制线的第二输入，该控制线连接到电源管理电路200的第二控制输入201。
虚拟电源线VDDHD[0]的唤醒开关(例如，W00、W01、W02、…、以及W09)的栅极端子连接至控制线203，并耦合至延迟电路202的输出和延迟电路204的第一输入两者。虚拟电源线VDDHD[0]的功能开关(例如，T00、F00、F01、F02，…、以及F09)的栅极端子连接到控制线209，并耦合至延迟电路208的输出。虚拟电源线VDDHD[0]的唤醒开关(例如，W00、W01、W02、…、以及W09)控制虚拟电源线VDDHD[0]和电源电压VDD的电源节点之间的电源连接。虚拟电源线VDDHD[0]的功能开关(例如，T00、F00、F01、F02、…、以及F09)控制虚拟电源线VDDHD[0]和电源电压VDD的电源节点之间的附加电源连接。
虚拟电源线VDDHD[1]的唤醒开关(例如，W10、W11、W12、…、以及W19)的栅极端子连接至控制线213，并耦合至延迟电路212的输出和延迟电路214的第一输入两者。虚拟电源线VDDHD[1]的功能开关(例如，T10、F10、F11、F12、…、以及F19)的栅极端子连接至控制线219，并耦合至延迟电路218的输出。虚拟电源线VDDHD[1]的唤醒开关(例如，W10、W11、W12、…、以及W19)控制虚拟电源线VDDHD[1]和电源电压VDD的电源节点之间的电源连接。虚拟电源线VDDHD[1]的功能开关(例如，T10、F10、F11、F12、…、以及F19)控制虚拟电源线VDDHD[1]和电源电压VDD的电源节点之间的附加电源连接。
虚拟电源线VDDHD[2]的唤醒开关(例如，W20、W21、W22、…、以及W29)的栅极端子连接至控制线223，并耦合至延迟电路222的输出和延迟电路224的第一输入两者。虚拟电源线VDDHD[2]的功能开关(例如，T20、F20、F21、F22、…、以及F29)的栅极端子连接至控制线229，并耦合至延迟电路228的输出。虚拟电源线VDDHD[2]的唤醒开关(例如，W20、W21、W22、…、以及W29)控制虚拟电源线VDDHD[2]和电源电压VDD的电源节点之间的电源连接。虚拟电源线VDDHD[2]的功能开关(例如，T20、F20、F21、F22、…、以及F29)控制虚拟电源线VDDHD[2]和电源电压VDD的电源节点之间的附加电源连接。
延迟电路224的输出耦合到唤醒检测器250的输入。唤醒检测器250的输出耦合到延迟电路208、218和228的第一输入。唤醒检测器250包括反相器252、半施密特触发器255、反相器256和反相器258。半施密特触发器255包括PMOS晶体管T1和三个NMOS晶体管T2、T3和T4。通过改变反馈NMOS T4的大小来调整半施密特触发器255的触发阈值。反相器252具有从延迟电路244接收信号的输入，并且具有耦合到半施密特触发器255的输入的输出。反相器252由虚拟电源线VDDHD[2]上的电压供电。当虚拟电源线VDDHD[2]上的电压低于预定阈值电平时，反相器252不处于操作模式，并且反相器252的输出处的反相逻辑电平不是反相器252的输入处的逻辑电平的反相。当虚拟电源线VDDHD[2]上的电压高于预定阈值电平时，如果唤醒检测器250的输入从延迟电路224接收到SLPWK_D信号，则将在唤醒检测器250的输出处产生触发信号SLPWK_TRK。
在一些实施例中，如图3所示，图2中的电源管理电路200与图1中的电源管理电路100一起工作。在图3中，电源管理电路200的第一控制输入261连接到电源管理电路100的控制输出109。电源管理电路200的第二控制输入201连接到OR门320的输出。电源管理电路100的控制输入101和或OR门320的第一输入321被配置为接收控制信号SD。OR门320的第二输入322被配置为接收控制信号SLP。在一些实施例中，控制信号SD使用逻辑HIGH指示掉电信号，并且使用逻辑LOW指示通电信号。在一些实施例中，控制信号SLP使用逻辑HIGH指示睡眠信号，并且使用逻辑LOW指示睡眠唤醒信号。OR门320的输出基于在第一输入321处接收的控制信号SD和在第二输入322处接收的控制信号SLP来生成控制信号SLPD。每当控制信号SD处于逻辑LOW或控制信号SLP处于逻辑LOW，则控制信号SLPD就处于逻辑LOW。
在一些实施例中，由图3中的电源管理电路控制的存储器库处于操作模式、关闭模式或睡眠模式之一。当存储器库处于操作模式时，电源管理电路100中的虚拟电源线VDDAI导通，而电源管理电路200中的虚拟电源线VDDHD也导通。当存储器库处于关闭模式时，电源管理电路100中的虚拟电源线VDDAI关断，而电源管理电路200中的虚拟电源线VDDHD也关断。当存储器库处于睡眠模式时，电源管理电路100中的虚拟电源线VDDAI导通，而电源管理电路200中的虚拟电源线VDDHD关断。在一些实施例中，当电源管理电路100中的虚拟电源线VDDAI导通时，来自电源管理电路100的控制输出109的SLPWK信号被设置为逻辑LOW。
在操作中，当控制信号SD设置为逻辑HIGH时，存储器库变为关闭模式。当控制信号SD从逻辑HIGH变为逻辑LOW时，存储器库从关闭模式变为操作模式。当控制信号SLP设置为逻辑HIGH时，存储器库变为睡眠模式。当控制信号SLP从逻辑HIGH变为逻辑LOW时，存储器库从睡眠模式唤醒，并变为操作模式。
在操作中，当控制信号SD设置为逻辑HIGH以将存储器库变为关闭模式时，或者当控制信号SLP设置为逻辑HIGH以将存储器库变为睡眠模式时，图3中的OR门320的输出处的控制信号SLPD变为逻辑HIGH来作为响应，并耦合到电源管理电路200的第二控制输入201。
在图2中，当在第二控制输入201处接收的控制信号SLPD处于逻辑HIGH以指示VDDHD下降状态时，VDDHD下降信号通过延迟电路202、212和222被相应地施加到控制线203、213和223，并且虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]的唤醒开关均被设置为断开状态。另外，VDDHD下降信号通过延迟电路208、218和228被相应地施加到控制线209、219和229，并且虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]的功能开关全部设置为断开状态。由于虚拟电源线VDDHD[0]和电源电压VDD之间的电源连接被相应的唤醒开关和相应的功能开关断开，因此MIO 207和MCTRL 205全部丢失电源连接。因为虚拟电源线VDDHD[1]和电源电压VDD之间的电源连接被相应的唤醒开关和相应的功能开关断开，因此LIO 217、WLDRV 118和相应的LCTRL 215都没有电源连接。因为虚拟电源线VDDHD[2]和电源电压VDD之间的电源连接被相应的唤醒开关和相应的功能开关断开，因此LIO 227、WLDRV 128和相应的LCTRL225都没有电源连接。此外，从虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]接收电力的WLDRV都没有电源连接。
在操作中，当控制信号SD从逻辑HIGH变为逻辑LOW以将存储器库从关闭模式变为操作模式时，在图3中的电源管理电路100的控制输入101处接收到控制信号SD。在图3中的OR门320的第一输入321处也接收控制信号SD。如果OR门320的第二输入322处的控制信号SLP维持为逻辑LOW以指示存储器库不处于睡眠模式，则当控制信号SD从逻辑HIGH变为逻辑LOW时，OR门320的输出处的控制信号SLPD相应地从逻辑HIGH变为逻辑HIGH，并耦合至电源管理电路200的第二控制输入201。
在控制输入101处接收到的控制信号SD(具有逻辑LOW)将导通电源管理电路100中的虚拟电源线VDDAI。在第二控制输入201处接收到的控制信号SLPD(具有逻辑LOW)将不会立即导通电源管理电路200中的虚拟电源线VDDHD。相反，在第二控制输入201处接收到的控制信号SLPD(具有逻辑LOW)将在某个延迟时间之后导通电源管理电路200中的虚拟电源线VDDHD，在该延迟时间期间，电源管理电路100中的虚拟电源线VDDAI已由在控制输入101处接收到的控制信号SD(具有逻辑LOW)导通。在图3中，当电源管理电路100中的虚拟电源线VDDAI导通时，在电源管理电路100的控制输出109处产生SLPWK信号。来自电源管理电路100的SLPWK信号耦合到电源管理电路200的第一控制输入261。当在第二控制输入201处接收到的控制信号SLPD为逻辑LOW时，由电源管理电路接收的SLPWK信号将导通电源管理电路200中的虚拟电源线VDDHD。
在图2中，当在第二控制输入201处接收的控制信号SLPD从逻辑HIGH变为逻辑LOW以指示从VDDHD下降状态到VDDHD上升状态的变化时，VDDHD上升信号(具有逻辑LOW)被施加到延迟电路202、212、222、208、218和228的第二输入。当延迟电路202、212和222的第一输入维持在逻辑HIGH时，施加到延迟电路202、212和222的第二输入的VDDHD上升信号(具有逻辑LOW)不会立即改变延迟电路202、212和222的输出的逻辑电平。类似地，当延迟电路208、218和228的第一输入维持在逻辑HIGH时，施加到延迟电路208、218和228的第二输入的VDDHD上升信号(具有逻辑LOW)不会立即改变延迟电路208、218和228的输出的逻辑电平。在控制信号SLPD变为VDDHD上升信号时，电源电压VDD和虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]之间的电源连接保持断开。
在其中电源管理电路100中的虚拟电源线VDDAI被导通的某个延迟时间之后，由电源管理电路100生成的SLPWK信号(具有逻辑LOW)被传输到电源管理电路200的第一控制输入261。当SLPWK信号由延迟电路202的第一输入接收，接通信号将通过延迟电路202施加到控制线203，并传输到虚拟电源线VDDHD[0]的唤醒开关(例如，W00、W01、W02、…、以及W09)的栅极端子。当接通信号通过延迟电路202施加到控制线203时，在SLPWK信号由延迟电路202的第一输入接收之后，虚拟电源线VDDHD[0]的唤醒开关(例如，W00、W01、W02、...、以及W09)变为闭合状态。因此，虚拟电源线VDDHD[0]通过唤醒开关(例如，W00、W01、W02、…、以及W09)导电地连接到电源电压VDD的电源节点，使MIO 207和MCTRL 205能够获取电源连接。
在从接通信号被施加到控制线203的时间经过延迟之后，接通信号通过延迟电路204传输到延迟电路212的第一输入。在由延迟电路212引起的进一步延迟之后，接通信号被施加到控制线213，并被传输到虚拟电源线VDDHD[1]的唤醒开关(例如，W10、W11、W12、…、以及W19)的栅极端子。栅极端子处的接通信号使虚拟电源线VDDHD[1]的唤醒开关(例如，W10、W11、W12、…、以及W19)变为闭合状态，因此，虚拟电源线VDDHD[1]通过唤醒开关(例如，W10、W11、W12、…、以及W19)导电地连接到电源电压VDD的电源节点，使得LIO 217、WLDRV 118和相应的LCTRL 215能够获得电源连接。
接通信号被施加到控制线203的时间与接通信号被施加到控制线213的时间之间的延迟时间被选择以减小总峰值电流。所选择的延迟时间取决于流入虚拟电源线VDDHD[0]的电流I-HD[0]和流入虚拟电源线VDDHD[1]的电流I-HD[1]两者。在一些实施例中，延迟时间被选择为满足以下标准的可能的最小延迟时间：由于电流I-HD[0]和I-HD[1]之和而引起的峰值小于预定电流值。在一些实施例中，预定电流值小于或等于读取或写入峰值电流，其是基于关于片上系统(SOC)电源管理容量的考虑来设计的。在一些实施例中，预定电流值是电流I-HD[0]的峰值的120％或电流I-HD[1]的峰值的120％。
类似地，在从接通信号被施加到控制线213的时间经过延迟之后，接通信号通过延迟电路214传输到延迟电路222的第一输入。在由延迟电路222引起的进一步延迟之后，接通信号被施加到控制线223，并被传输到虚拟电源线VDDHD[2]的唤醒开关(例如，W20、W21、W22、…、以及W29)的栅极端子。栅极端子处的接通信号使虚拟电源线VDDHD[2]的唤醒开关(例如，W20、W21、W22、…、以及W29)变为闭合状态，因此，虚拟电源线VDDHD[2]通过唤醒开关(例如，W20、W21、W22、…、以及W29)导电地连接到电源电压VDD的电源节点，使得LIO 227、WLDRV 128和相应的LCTRL 225能够获得电源连接。接通信号被施加到控制线213的时间与接通信号被施加到控制线223的时间之间的延迟时间被选择以减小总峰值电流。
在从接通信号被施加到控制线223的时间经过延迟之后，接通信号通过延迟电路224被传输到唤醒检测器250的输入。唤醒检测器250被设计为在虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]上的电压电平高于预定电压电平时，产生触发信号SLPWK_TRK。在图2中，唤醒检测器250检测虚拟电源线VDDHD[2]上的电压电平。在唤醒检测器250从延迟电路244的输出接收到SLPWK_D信号之后，如果虚拟电源线VDDHD[2]上的电压电平高于预定电压电平，则在输出处生成触发信号SLPWK_TRK并将其发送到延迟电路208、218和228的第一输入。
在延迟电路208、218和228的第一输入接收触发信号SLPWK_TRK之后，接通信号由相应的延迟电路208、218和228施加到控制线209、219和229。施加到控制线209、219和229的接通信号驱动所有功能开关进入闭合状态。变为闭合状态的功能开关包括虚拟电源线VDDHD[0]的功能开关(例如，T00、F00、F01、F02、…、以及F09)、虚拟电源线VDDHD[1]的功能开关(例如，T10、F10、F11、F12、…、以及F19)、以及虚拟电源线VDDHD[2]的功能开关(例如，T20、F20、F21、F22、…、以及F29)。在接通信号被施加到功能开关的栅极端子时，基于来自唤醒检测器250的触发信号SLPWK_TRK，虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]上的电压电平都高于预定电压电平。在功能开关被驱动为闭合状态之后，上拉电源VDD与虚拟电源线(例如，VDDHD[0]、VDDHD[1]或VDDHD[2])之间的IR下降减小，因为处于闭合状态的功能开关降低了从上拉电源VDD到虚拟电源线的电流路径的电阻率。
从接通信号被施加到功能开关的栅极端子的时间开始，虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]上的电压电平进一步趋向为虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]设计的最终电压水平。从上拉电源VDD流到虚拟电源线的总电流取决于最终电压电平与施加接通信号时虚拟电源线上的电压电平之间的差。最终电压电平与虚拟电源线上的电压电平之间的差越小，总电流就越小。另一方面，通过依靠由唤醒开关(例如，W00-W09、W10-W19和W20-W29)建立的电流路径来减小最终电压电平与虚拟电源线上的电压电平之间的差异增加了存储器设备从睡眠模式唤醒所需的时间。唤醒检测器250被实施为设置施加接通信号时虚拟电源线上的最佳电压电平。施加接通信号时虚拟电源线上的最佳电压电平被设计为接近最终电压电平，以限制从上拉电源VDD流到虚拟电源线的总电流，与减少存储器设备的唤醒时间的需求保持平衡。
在图2中，当虚拟电源线(例如，VDDHD[0]、VDDHD[1]或VDDHD[2])中的每一个在相应的延迟时间之后顺序地导通时，VDD电压将被施加到虚拟电源线。在一些实施例中，VDD电压在相应的延迟时间之后顺序地施加到每个虚拟电源线。然而，在一些替代实施例中，VDD电压被施加到一起作为组的两个或更多个虚拟电源线，即使每个虚拟电源线在相应的延迟时间之后顺序地导通。例如，当所有虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]导电连接时，VDD电压被施加到一起作为组的所有虚拟电源线。作为另一示例，当虚拟电源线VDDHD[1]和VDDHD[2]作为组导电连接在一起时，在VDD电压被施加到虚拟电源线VDDHD[1]和VDDHD[2]两者之前，VDD电压被施加到虚拟电源线VDDHD[0]。在一些实施例中，所有或一些虚拟电源线导电地连接在一起，以减少由对存储器库的读取和/或写入操作引起的IR下降。
在图3中，控制信号SLP控制存储器库被设置为睡眠模式还是设置为操作模式。在操作中，当控制信号SLP从逻辑HIGH变为逻辑LOW以将存储器库从睡眠模式变为操作模式时，图3中的OR门320的输出处的控制信号SLPD相应地从逻辑HIGH变为逻辑LOW，并耦合到电源管理电路200的第二控制输入201。当存储器库处于睡眠模式时，电源管理电路100中的虚拟电源线VDDAI保持导通，而电源管理电路200中的虚拟电源线VDDHD断开。在一些实施例中，当存储器库处于睡眠模式时，控制信号SD维持在逻辑LOW，并且来自图3中的电源管理电路100的控制输出109的SLPWK信号被设置为逻辑LOW，并耦合到电源管理电路200的第一控制输入261。
在图2中，当存储器库从睡眠模式唤醒时，由于电源管理电路200的第一控制输入261被来自电源管理电路100的控制输出109的SLPWK信号维持在逻辑LOW，因此延迟电路202、212和222的第一输入维持在逻辑LOW。当存储器库从睡眠模式唤醒时，在电源管理电路200的第二控制输入201处接收的控制信号SLPD从逻辑HIGH变为逻辑LOW，以指示从VDDHD下降状态到VDDHD上升状态的变化。由于在第二控制输入201处接收到控制信号SLPD(具有逻辑LOW)，因此VDDHD上升信号(具有逻辑LOW)被施加到延迟电路202、212、222、208、218和228的第二输入。由于延迟电路202、212和222的第一输入被SLPWK信号维持在逻辑LOW，并且由于VDDHD上升信号(具有逻辑LOW)被施加到延迟电路202、212和222的第二输入，因此接通信号从延迟电路202、212和222的输出被相应地施加到控制线203、213和223。控制线203、213和223上的接通信号被相应地传输到唤醒开关(例如，W00-W09)的栅极端子、唤醒开关(例如，W10-W19)的栅极端子、以及唤醒开关(例如，W20-W29)的栅极端子。然后，虚拟电源线(VDDHD[0]、VDDHD[1]和VDDHD[2])由唤醒开关(例如，W00-W09、W10-W19和W20-W29)导通。
当虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]上的电压电平高于预定电压电平时，唤醒检测器250生成触发信号SLPWK_TRK。在延迟电路208、218和228的第一输入接收触发信号SLPWK_TRK之后，接通信号由相应的延迟电路208、218和228施加到控制线209、219和229。控制线209、219和229上的接通信号驱动所有功能开关进入闭合状态。变为闭合状态的功能开关包括虚拟电源线VDDHD[0]的功能开关(例如T00和F00-F09)、虚拟电源线VDDHD[1]的功能开关(例如，T10和F10-F19)、以及虚拟电源线VDDHD[2]的功能开关(例如，T20和F20-F29)。
图4A是根据一些实施例的SRAM中的功能块的一部分的平面图的图示。图4A中的SRAM的功能块包括：存储器库(例如，110、120、130和140)、LIO 217和相关联的LCTRL 215、LIO 227和相关联的LCTRL 225、MIO 207和MCTRL 205、以及WLDRV(例如，118、128、138和148)。LIO 217耦合到存储器库110和存储器库120两者。LIO 227耦合到存储器库130和存储器库140两者。如图4A所示，存储器库110、120、130和140由虚拟电源线VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4]相应地供电。根据一些实施例，用于向存储器库(例如，110、120、130和140)供电的电源管理电路在图1中示出。
在图4A中，MIO 207和MCTRL 205由虚拟电源线VDDHD[0]供电。LIO 217、LCTRL 215以及WLDRV 118和128由虚拟电源线VDDHD[1]供电。LIO 227、LCTRL 225和WLDRV 138和148由虚拟电源线VDDHD[2]供电。根据一些实施例，用于向各种控制电路(例如，LIO 217-227、LCTRL 215-225、MIO 207和MCTRL 205)和WLDRV(例如，118和128)供电的电源管理电路在图2中示出。
图4B是根据一些实施例的另一SRAM中的功能块的一部分的平面图的高级图示。图4B中的SRAM的功能块包括：存储器库(例如，110和120)、LIO 217和相关联的LCTRL 215、LIO227和相关联的LCTRL 225、MIO 207和MCTRL 205、以及WLDRV 118和128。LIO 217耦合至存储器库110，并且LIO 227耦合至存储器库120。在图4A中，MIO 207和MCTRL 205由虚拟电源线VDDHD[0]供电。LIO 217、LCTRL 215和WLDRV 118由虚拟电源线VDDHD[1]供电。LIO 227、LCTRL 225和WLDRV 128由虚拟电源线VDDHD[2]供电。
图5是根据一些实施例的从图1的电源管理电路100修改的电源管理电路500的一部分的示意图。该修改包括在虚拟电源线和电源电压VDD之间添加功能开关，以及在唤醒检测器150和功能开关的栅极之间添加延迟电路(例如，518-548)。唤醒检测器150的输出耦合到延迟电路518-548的第一输入。延迟电路518-548的第二输入耦合到电源管理电路100的控制输入101。
在图5中，第一功能开关阵列(例如，FT11、FT12、…、以及FT19)被放置在虚拟电源线VDDAI[1]和电源电压VDD之间。第二功能开关阵列(例如，FT21、FT22、…、以及FT29)被放置在虚拟电源线VDDAI[2]和电源电压VDD之间。第三功能开关阵列(例如，FT31、FT32、…、以及FT39)被放置在虚拟电源线VDDAI[3]和电源电压VDD之间。第四功能开关阵列(例如，FT41、FT42、…、以及FT49)被放置在虚拟电源线VDDAI[4]和电源电压VDD之间。在图5中，功能开关被实现为诸如FET开关之类的晶体管开关。
虚拟电源线VDDAI[1]的功能开关(例如，FT11-FT19)的栅极端子连接到控制线119，并耦合到延迟电路518的输出。虚拟电源线VDDAI[2]的功能开关(例如，FT21-FT29)的栅极端子连接到控制线129，并耦合到延迟电路528的输出。虚拟电源线VDDAI[3]的功能开关(例如，FT31-FT39)的栅极端子连接到控制线139，并耦合到延迟电路538的输出。虚拟电源线VDDAI[4]的功能开关(例如，FT41-FT49)的栅极端子连接到控制线149，并耦合到延迟电路548的输出。
在操作中，当控制输入101上的控制信号SD(具有逻辑LOW)指示从VDDAI下降状态到VDDAI上升状态的变化时，虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]或VDDAI[4])中的每一个在相应的延迟时间(例如，Δt[12]、Δt[23]或Δt[34])之后，通过唤醒开关(例如，T11-T19、T21-T29、T31-T39和T41-T49)顺序地连接到电源电压VDD。当虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4])上的电压电平达到所设计的电平时，触发信号SLPWK(具有逻辑LOW)将在唤醒检测器150的输出处生成，并耦合到延迟电路518-548的第一输入。响应于触发信号SLPWK，在延迟电路518-548的输出处生成接通信号(具有逻辑LOW)。接通信号被施加到控制线119、129、139和149，以驱动所有功能开关(例如，FT11-T19、FT21-T29、FT31-FT39和FT41-FT49)进入闭合状态。当功能开关被驱动为闭合状态时，上拉电源VDD与虚拟电源线(例如，VDDAI[1]、VDDAI[2]、VDDAI[3]和VDDAI[4])之间的IR下降减少。
图2中的电源管理电路200的唤醒开关和功能开关的布置和连接可以具有不同变型。在图6和图7A-7B中示出了一些变型。
图6是根据一些实施例的用于管理到虚拟电源线的电源连接的唤醒开关和功能开关的实施方式的示意图。虚拟电源线VDDHD[1]的唤醒开关被分为两个组。每组唤醒开关由控制线213A和213B之一控制。第一组中的唤醒开关(例如，W10A、W11A、W12A、…、以及W19A)的栅极端子连接至控制线213A，并耦合至延迟电路212的输出和延迟电路212B的输入。第二组中的唤醒开关(例如，W10B、W11B、W12B、…、以及W19B)的栅极端子连接到控制线213B，并耦合到延迟电路212B的输出和延迟电路214的输入。虚拟电源线VDDHD[1]的功能开关(例如，T10、F10、F11、F12、…、以及F19)的栅极端子连接至控制线219，并耦合至延迟电路218的输出。
在操作中，当延迟电路212的输入接收到接通信号时，接通信号被施加到控制线213A，并使第一组中的唤醒开关(例如，W10A、W11A、W12A、...、以及W19A)变为关闭状态。在从接通信号被施加到控制线213A的时间经过延迟之后，接通信号通过延迟电路212B被传输到控制线213B。接通信号使第二组中的唤醒开关(例如，W10B、W11B、W12B、…、以及W19B)变为闭合状态。控制线213B上的接通信号被延迟电路214的输入接收，并被传输到下一级唤醒开关的控制线，以用于控制下一级中的虚拟电源线的电源连接。
图7A-7C是根据一些实施例的用于管理到虚拟电源线的电源连接的唤醒开关和功能开关的各种实施方式的示意图。在图7A-7C中，虚拟电源线VDDHD[1]的唤醒开关的栅极端子连接到控制线213，并耦合到延迟电路212的输出和延迟电路214的第一输入两者。虚拟电源线VDDHD[1]的功能开关(例如，T10、F10、F11、F12、…、以及F19)的端子连接到控制线219，并耦合到延迟电路218的输出。
在图7A中，每个LIO与一个唤醒开关和一个功能开关相关联。例如，用于位[0]、位[1]、位[2]、位[3]、位[4]和位[5]的LIO相应地与唤醒开关W11、W12、W13、W14、W15和W16相关联。用于位[0]、位[1]、位[2]、位[3]、位[4]和位[5]的LIO还相应地与功能开关W11、F12、F13、F14、F15和F16相关联。
在图7B中，两个LIO中的每一个与一个唤醒开关和一个功能开关相关联。其余的LIO中的每一个与两个功能开关相关联。例如，用于位[0]、位[2]和位[4]的LIO相应地与唤醒开关W11、W13和W15相关联。用于位[0]、位[2]和位[4]的LIO还相应地与功能开关F11、F13和F15相关联。用于位[1]的LIO与功能开关F12A和F12B相关联。用于位[3]的LIO与功能开关F14A和F14B相关联。用于位[5]的LIO与功能开关F16A和F16B相关联。
在图7C中，三个LIO中的每一个与一个唤醒开关和一个功能开关相关联。其余的LIO中的每一个与两个功能开关相关联。例如，用于位[0]和位[3]的LIO相应地与唤醒开关W11和W14相关联。用于位[0]和位[3]的LIO还相应地与功能开关F11和F14相关联。用于位[1]的LIO与功能开关F12A和F12B相关联。用于位[2]的LIO与功能开关F13A和F13B相关联。用于位[4]的LIO与功能开关F15A和F15B相关联。用于位[5]的LIO与功能开关F16A和F16B相关联。
图1和图2中的电源管理电路中的唤醒检测器具有不同的变型。图8A是根据一些实施例的用于管理到存储器设备中的存储器单元的电源连接的电源管理电路中的唤醒检测器150的另一实施方式的示意图。图8A中的唤醒检测器150被实现为具有基于设计需求的预定延迟时间的反相器菊花链。在图8A中，当唤醒检测器150的输入从延迟电路144接收到接通信号时，在预定延迟时间段之后在唤醒检测器150的输出处生成SLPWK信号。在一些实施例中，SLPWK信号由图2的电源管理电路中的延迟电路202的第一输入接收，其开始存储器设备中的各种控制电路的电源连接过程。
图8B是根据一些实施例的用于管理到存储器设备中的各种控制电路的电源连接的电源管理电路中的唤醒检测器的250另一实施方式的示意图。图8B中的唤醒检测器250被实现为具有基于设计需求的预定延迟时间的反相器菊花链。在图8B中，当唤醒检测器250的输入从延迟电路224接收到接通信号时，在预定延迟时间段之后在唤醒检测器250的输出处生成SLPWK_TRK信号。在一些实施例中，SLPWK_TRK信号被传输到图2的电源管理电路中的延迟电路208、218和228的第一输入，其开始导通虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]的功能开关的过程。
图9是根据一些实施例的激活存储器设备的方法的流程图。在操作410处，唤醒开关被导通，以建立到第一存储器库中的存储器单元的电源连接。在图1的实施例中，虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12、…、以及T19)被导通，以建立到第一存储器库110中的存储器单元的电源连接。在图1中，在虚拟电源线VDDAI[1]通过唤醒开关连接到VDD电源之后，第一存储器库110中的存储器单元从虚拟电源线VDDAI[1]提取电力。在图1中，唤醒开关被实现为虚拟电源线VDDAI[1]和上拉电源VDD之间的头部开关。在一些替代实施例中，通过导通被实现为虚拟电源线(例如，VSSAI[1])和下拉电源VSS之间的脚部开关的唤醒开关，来建立到存储器单元的电源连接。在又一些替代实施例中，通过导通头部开关和脚部开关两者来建立到存储器单元的电源连接。在一些实施例中，脚部开关被实现为晶体管开关，例如，FET开关。
在图9中，在操作412处的延迟预定时间段之后，在操作420处，唤醒开关被导通，以建立到下一存储器库中的存储器单元的电源连接。例如，在图1的实施例中，在从接通信号被施加到虚拟电源线VDDAI[1]的唤醒开关(例如，T11、T12、…、以及T19)的栅极延迟预定时间段之后，虚拟电源线VDDAI[2]的唤醒开关(例如，T21、T22、…、以及T29)被导通，以建立到下一存储器库120中的存储器单元的电源连接。
在图9中，重复412和420处的操作，直到为所有存储器库导通唤醒开关为止。然后，在操作430处，在存储器单元的电压电平高于阈值时生成触发信号。例如，在图1的实施例中，在唤醒开关被导通以建立到所有存储器库(例如，110、120、130和140)中的存储器单元的电源连接之后，当虚拟电源线上的电压电平高于预定电平时，在唤醒检测器150的输出处生成触发信号SLPWK。
在图9中，在操作440处，基于触发信号，唤醒开关被导通以开始到MIO控制器的电源连接。在一些实施例中，在操作440处，唤醒开关被导通以开始到MIO控制器和主控制电路(MCTRL)两者的电源连接。例如，在图2的实施例中，基于由延迟电路202接收的SLPWK信号，虚拟电源线VDDHD[0]的唤醒开关(例如，W00、W01、W02、…、以及W09)被导通，并且建立到MIO207和MCTRL 205的电源连接。在图9中，在操作442处的延迟预定时间段之后，在操作450处导通唤醒开关以建立到第一组LIO控制器的电源连接。在一些实施例中，在操作450处导通唤醒开关以建立到第一组LIO控制器和相应的本地控制电路(LCTRL)的电源连接。在一些实施例中，在操作450处导通唤醒开关以建立到第一组LIO控制器、相应的本地控制电路(LCTRL)、以及相应的字线驱动器(WLDRV)的电源连接。在图2的实施例中，在由延迟电路204和212引起的延迟时间之后，虚拟电源线VDDHD[1]的唤醒开关(例如，W10、W11、W12、…、以及W19)被导通以建立到LIO控制器217、WLDRV 118和相应的LCTRL 215的电源连接。
在图9中，在操作452处的延迟预定时间段之后，在操作460处，唤醒开关被导通以建立到下一组LIO控制器的电源连接。在一些实施例中，在操作460处，唤醒开关被导通以建立到下一组LIO控制器和相应的本地控制电路(LCTRL)的电源连接。在一些实施例中，在操作460处，唤醒开关被导通以建立到下一组LIO控制器、相应的本地控制电路(LCTRL)、以及相应的字线驱动器(WLDRV)的电源连接。在图2的实施例中，在由延迟电路214和222引起的延迟时间之后，虚拟电源线VDDHD[2]的唤醒开关(例如，W20、W21、W22、…、以及W29)被导通，以建立到LIO控制器227、WLDRV 128和相应的LCTRL 225的电源连接。重复452和460处的操作，直到为所有LIO控制器组导通唤醒开关为止。然后，在操作470处，在LIO控制器的电压电平高于阈值之后生成触发信号。在图2的实施例中，当虚拟电源线VDDHD[0]、VDDHD[1]和VDDHD[2]上的电压电平高于预定电压电平时，由唤醒检测器250生成触发信号SLPWK_TRK。
在图9中，在操作470处生成触发之后，在操作480处导通功能开关以建立到MIO控制器和LIO控制器的进一步的电源连接。在一些实施例中，在操作480处导通功能开关以建立到MIO控制器、LIO控制器、主控制电路(MCTRL)、本地控制电路(LCTRL)和字线驱动器(WLDRV)的进一步的电源连接。在图2的实施例中，在由唤醒检测器250生成触发信号SLPWK_TRK之后，虚拟电源线(例如，VDDHD[0]、VDDHD[1]和VDDHD[2])的功能开关被导通，以建立到MIO控制器207、LIO控制器217和227、LCTRL 215和225、以及WLDRV 118和128的进一步的电源连接。功能开关减少了虚拟电源线和电源VDD之间的IR下降。
图10A是根据一些实施例的作为图9中的方法的变型的激活存储器设备的另一方法的流程图。图10B是根据一些实施例的实现图10A的流程图中的一些操作的电源管理电路的一部分的示意图。在图10A中，在操作430处生成指示存储器单元的电压电平高于阈值的触发信号之后，在操作450处，唤醒开关被导通以建立到第一组LIO控制器的电源连接。在操作452处的延迟预定时间段之后，在操作460处，唤醒开关被导通以建立到下一组LIO控制器的电源连接。重复452和460处的操作，直到为所有LIO控制器组导通唤醒开关为止。然后，在操作462的延迟预定时间段之后，在操作440处导通唤醒开关以开始到MIO控制器的电源连接。
在一些实施例中，在操作450处，唤醒开关被导通以建立到第一组LIO控制器和相应的本地控制电路(LCTRL)的电源连接。在一些实施例中，在操作450处，唤醒开关被导通以建立到第一组LIO控制器、相应的本地控制电路(LCTRL)和相应的字线驱动器(WLDRV)的电源连接。在一些实施例中，在操作460处，唤醒开关被导通以建立到下一组LIO控制器和相应的本地控制电路(LCTRL)的电源连接。在一些实施例中，在操作460处，唤醒开关被到以建立到下一组LIO控制器、相应的本地控制电路(LCTRL)和相应的字线驱动器(WLDRV)的电源连接。在一些实施例中，在操作440处唤醒开关被导通以开始到MIO控制器和主控制电路(MCTRL)两者的电源连接。
在图10B的实施例中，在延迟电路222接收到SLPWK信号之后，虚拟电源线VDDHD[2]的唤醒开关(例如，W20、W21、W22、…、以及W29)被导通，以建立到LIO控制器227、WLDRV 118和相应的LCTRL 215的电源连接。然后，在由延迟电路224和212引起的延迟时间之后，虚拟电源线VDDHD[1]的唤醒开关(例如，W10、W11、W12、…、以及W19)被导通，以建立到LIO控制器217、WLDRV 118和相应的LCTRL 215的电源连接。接下来，在由延迟电路214和202引起的延迟时间之后，虚拟电源线VDDHD[0]的唤醒开关(例如，W00、W01、W02、…、以及W09被导通，并建立到MIO 207和MCTRL 205的电源连接。
在图10A中，在操作445处，在MIO控制器的电压电平高于阈值之后生成触发。然后，在操作480处，功能开关被导通以建立到MIO控制器和LIO控制器的进一步的电源连接。在图10B的实施例中，在由唤醒检测器250生成触发信号SLPWK_TRK之后，虚拟电源线(例如，VDDHD[0]、VDDHD[1]和VDDHD[2])的功能开关被导通，以建立到MIO控制器207、LIO控制器217和227、LCTRL 215和225、以及WLDRV 118和128的进一步的电源连接。功能开关减小了虚拟电源线和电源VDD之间的IR下降。
本说明书的一个方面涉及一种器件。该器件包括第一存储器库中的第一虚拟电源线、第二存储器库中的第二虚拟电源线、第一延迟电路和第一唤醒检测器。第一虚拟电源线被配置为通过第一组晶体管开关耦合至电源。第二虚拟电源线被配置为通过第二组晶体管开关接收电源。第一延迟电路具有耦合至第一组晶体管开关的栅极端子的第一输入，并且具有耦合至第二组晶体管开关的栅极端子的第一输出。第一唤醒检测器被配置为在从第一延迟电路的第一输出接收到信号之后生成第一触发信号。
本说明书的一个方面涉及一种器件。该器件包括多个MIO控制器、第一组LIO控制器、唤醒检测器、以及多个驱动器。该多个MIO控制器被配置为通过第一组唤醒开关并通过第一组功能开关耦合至电源。该第一组LIO控制器被配置为通过第二组唤醒开关并通过第二组功能开关耦合至电源。该唤醒检测器被配置为在为该多个MIO控制器和第一组LIO控制器供电的电压电平达到预定值时生成触发信号。该多个驱动器具有耦合至第一组功能开关的栅极端子和第二组功能开关的栅极端子的驱动器输出，并且该多个驱动器具有被配置为接收触发信号的驱动器输入。
本说明书的另一方面涉及一种激活存储器设备的方法。该存储器设备包括多个主输入输出(MIO)控制器、多个本地输入输出(LIO)控制器、多个唤醒开关、多个功能开关、以及多个存储器库。每个存储器库包括多个存储器单元。该方法包括通过与第一存储器库相关联的唤醒开关建立到第一存储器库中的存储器单元的电源连接。该方法包括在建立到第一存储器库中的存储器单元的电源连接之后的预定时间段之后，通过与第二存储器库相关联的唤醒开关建立到第二存储器库中的存储器单元的电源连接。该方法包括在完成到第二存储器库中的存储器单元的电源连接之后，提供到MIO控制器和LIO控制器的电源连接。
本领域普通技术人员将容易地看出，一个或多个所公开的实施例实现了以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够实现如本文广泛公开的各种变化、等同物替代、以及各种其他实施例。因此，旨在于此授予的保护仅由所附权利要求及其等同物中包含的定义限定。
示例1是一种半导体器件，包括：第一虚拟电源线，位于第一存储器库中，所述第一虚拟电源线被配置为通过第一组晶体管开关耦合至电源；第二虚拟电源线，位于第二存储器库中，所述第二虚拟电源线被配置为通过第二组晶体管开关接收所述电源；第一延迟电路，具有耦合至所述第一组晶体管开关的栅极端子的第一输入，并且具有耦合至所述第二组晶体管开关的栅极端子的第一输出；以及第一唤醒检测器，被配置为在从所述第一延迟电路的第一输出接收到信号之后生成第一触发信号。
示例2是示例1所述的器件，其中：所述第一存储器库包括第一组位单元，所述第一组位单元从所述第一虚拟电源线接收电力；并且所述第二存储器库包括第二组位单元，所述第二组位单元从所述第二虚拟电源线接收电力。
示例3是示例1所述的器件，其中，所述电源是电源轨。
示例4是示例1所述的器件，还包括：多个主输入输出(MIO)控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至所述电源，其中，所述第一组唤醒开关中的栅极端子被配置为接收所述第一触发信号；以及第一组本地输入输出(LIO)控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源，并且其中，所述第二组唤醒开关的栅极端子被配置为通过一级或多级延迟电路从第一组唤醒开关的栅极端子接收经延迟信号。
示例5是示例4所述的器件，还包括：第二唤醒检测器，具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的输入，并被配置为生成第二触发信号；以及多个驱动器，具有被配置为接收所述第二触发信号的驱动器输入，并且具有耦合至所述第一组功能开关中的栅极端子和所述第二组功能开关中的栅极端子的驱动器输出。
示例6是示例4所述的器件，还包括：第二组LIO控制器，被配置为通过第三组唤醒开关和第三组功能开关耦合至所述电源；以及第二延迟电路，具有耦合至所述第三组唤醒开关中的栅极端子的第二输出，并且具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的第二输入。
示例7是示例1所述的器件，还包括：多个MIO控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至所述电源；第一组LIO控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源，其中，所述第二组唤醒开关中的栅极端子被配置为接收所述第一触发信号；并且其中，所述第一组唤醒开关的栅极端子被配置为通过一级或多级延迟电路从第二组唤醒开关的栅极端子接收经延迟信号。
示例8是示例7所述的器件，还包括：第二唤醒检测器，被耦合至所述第一组唤醒开关中的栅极端子，并被配置为生成第二触发信号；以及多个驱动器，具有被配置为接收所述第二触发信号的驱动器输入，并且具有耦合至所述第一组功能开关中的栅极端子和所述第二组功能开关中的栅极端子的驱动器输出。
示例9是示例7所述的器件，还包括：第二组LIO控制器，被配置为通过第三组唤醒开关和第三组功能开关耦合至所述电源；以及第二延迟电路，具有耦合至所述第三组唤醒开关中的栅极端子的第二输出，并且具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的第二输入。
示例10是一种半导体器件，包括：多个MIO控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至电源；第一组LIO控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源；唤醒检测器，被配置为在为所述多个MIO控制器和所述第一组LIO控制器供电的电压电平达到预定值时生成触发信号；以及多个驱动器，具有耦合至所述第一组功能开关的栅极端子和所述第二组功能开关的栅极端子的驱动器输出，并且具有被配置为接收所述触发信号的驱动器输入。
示例11是示例10所述的器件，其中，所述唤醒检测器具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的输入。
示例12是示例11所述的器件，还包括：第二组LIO控制器，被配置为通过第三组唤醒开关和第三组功能开关耦合至所述电源；以及延迟电路，具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的输出，并且具有耦合至所述第三组唤醒开关中的栅极端子的输入。
示例13是示例10所述的器件，其中，所述唤醒检测器具有耦合至所述MIO控制器中的所述第一组唤醒开关中的栅极端子的输入。
示例14是示例13所述的器件，还包括：延迟电路，具有耦合至所述MIO控制器中的所述第一组唤醒开关中的栅极端子的输出，并且具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的输入。
示例15是一种激活存储器设备的方法，所述存储器设备包括多个主输入输出(MIO)控制器、多个本地输入输出(LIO)控制器、多个唤醒开关、多个功能开关、以及多个存储器库，其中，每个存储器库包括多个存储器单元，所述方法包括：通过与第一存储器库相关联的唤醒开关建立到所述第一存储器库中的存储器单元的电源连接；在建立到所述第一存储器库中的存储器单元的电源连接之后的预定时间段之后，通过与第二存储器库相关联的唤醒开关建立到所述第二存储器库中的存储器单元的电源连接；以及在完成到所述第二存储器库中的所述存储器单元的电源连接之后，提供到所述MIO控制器和所述LIO控制器的电源连接。
示例16是示例15所述的方法，其中，建立到存储器单元的电源连接包括：导通电源节点和导电地连接到所述存储器单元的电源总线之间的晶体管开关。
示例17是示例15所述的方法，其中，提供到所述MIO控制器和所述LIO控制器的电源连接包括：在第一时间，通过与第一组LIO控制器相关联的唤醒开关建立到所述第一组LIO控制器的电源连接；在第二时间，通过与第二组LIO控制器相关联的唤醒开关建立到所述第二组LIO控制器的电源连接；以及在第三时间，通过与所述MIO控制器关联的唤醒开关建立到所述MIO控制器的电源连接。
示例18是示例17所述的方法，其中，提供到所述MIO控制器和所述LIO控制器的电源连接还包括：在通过所述唤醒开关完成到所述MIO控制器以及到所述第一组LIO控制器和所述第二组LIO控制器的电源连接之后，通过所述功能开关建立到所述MIO控制器以及到所述第一组LIO控制器和所述第二组LIO控制器的进一步的电源连接。
示例19是示例17所述的方法，还包括：基于在完成到所述第二存储器库中的存储器单元的电源连接之后立即生成的触发信号，建立到所述第一组LIO控制器的电源连接。
示例20是示例17所述的方法，还包括：基于在完成到所述第二存储器库中的存储器单元的电源连接之后立即生成的触发信号，建立到所述MIO控制器的电源连接。

Claims (10)

1.一种半导体器件，包括：
第一虚拟电源线，位于第一存储器库中，所述第一虚拟电源线被配置为通过第一组晶体管开关耦合至电源；
第二虚拟电源线，位于第二存储器库中，所述第二虚拟电源线被配置为通过第二组晶体管开关接收所述电源；
第一延迟电路，具有耦合至所述第一组晶体管开关的栅极端子的第一输入，并且具有耦合至所述第二组晶体管开关的栅极端子的第一输出；以及
第一唤醒检测器，被配置为在从所述第一延迟电路的第一输出接收到信号之后生成第一触发信号。
2.根据权利要求1所述的器件，其中：
所述第一存储器库包括第一组位单元，所述第一组位单元从所述第一虚拟电源线接收电力；并且
所述第二存储器库包括第二组位单元，所述第二组位单元从所述第二虚拟电源线接收电力。
3.根据权利要求1所述的器件，其中，所述电源是电源轨。
4.根据权利要求1所述的器件，还包括：
多个主输入输出MIO控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至所述电源，其中，所述第一组唤醒开关中的栅极端子被配置为接收所述第一触发信号；以及
第一组本地输入输出LIO控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源，并且其中，所述第二组唤醒开关的栅极端子被配置为通过一级或多级延迟电路从第一组唤醒开关的栅极端子接收经延迟信号。
5.根据权利要求4所述的器件，还包括：
第二唤醒检测器，具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的输入，并被配置为生成第二触发信号；以及
多个驱动器，具有被配置为接收所述第二触发信号的驱动器输入，并且具有耦合至所述第一组功能开关中的栅极端子和所述第二组功能开关中的栅极端子的驱动器输出。
6.根据权利要求4所述的器件，还包括：
第二组LIO控制器，被配置为通过第三组唤醒开关和第三组功能开关耦合至所述电源；以及
第二延迟电路，具有耦合至所述第三组唤醒开关中的栅极端子的第二输出，并且具有耦合至所述第一组LIO控制器中的所述第二组唤醒开关中的栅极端子的第二输入。
7.根据权利要求1所述的器件，还包括：
多个MIO控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至所述电源；
第一组LIO控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源，其中，所述第二组唤醒开关中的栅极端子被配置为接收所述第一触发信号；并且
其中，所述第一组唤醒开关的栅极端子被配置为通过一级或多级延迟电路从第二组唤醒开关的栅极端子接收经延迟信号。
8.根据权利要求7所述的器件，还包括：
第二唤醒检测器，被耦合至所述第一组唤醒开关中的栅极端子，并被配置为生成第二触发信号；以及
多个驱动器，具有被配置为接收所述第二触发信号的驱动器输入，并且具有耦合至所述第一组功能开关中的栅极端子和所述第二组功能开关中的栅极端子的驱动器输出。
9.一种半导体器件，包括：
多个主输入输出MIO控制器，被配置为通过第一组唤醒开关并通过第一组功能开关耦合至电源；
第一组本地输入输出LIO控制器，被配置为通过第二组唤醒开关并通过第二组功能开关耦合至所述电源；
唤醒检测器，被配置为在为所述多个MIO控制器和所述第一组LIO控制器供电的电压电平达到预定值时生成触发信号；以及
多个驱动器，具有耦合至所述第一组功能开关的栅极端子和所述第二组功能开关的栅极端子的驱动器输出，并且具有被配置为接收所述触发信号的驱动器输入。
10.一种激活存储器设备的方法，所述存储器设备包括多个主输入输出MIO控制器、多个本地输入输出LIO控制器、多个唤醒开关、多个功能开关、以及多个存储器库，其中，每个存储器库包括多个存储器单元，所述方法包括：
通过与第一存储器库相关联的唤醒开关建立到所述第一存储器库中的存储器单元的电源连接；
在建立到所述第一存储器库中的存储器单元的电源连接之后的预定时间段之后，通过与第二存储器库相关联的唤醒开关建立到所述第二存储器库中的存储器单元的电源连接；以及
在完成到所述第二存储器库中的所述存储器单元的电源连接之后，提供到所述MIO控制器和所述LIO控制器的电源连接。
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Publication number Priority date Publication date Assignee Title
US11854587B2 (en) * 2021-12-03 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Low power wake up for memory
CN114388008B (zh) * 2022-01-14 2023-08-29 长鑫存储技术有限公司 电源控制电路及控制方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5246123B2 (ja) * 2009-01-29 2013-07-24 富士通セミコンダクター株式会社 半導体記憶装置、半導体装置及び電子機器
US9104214B2 (en) * 2012-08-06 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage providing circuit
US9270262B2 (en) * 2013-05-31 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Power management during wakeup
US9564180B1 (en) 2016-06-24 2017-02-07 Invecas, Inc. Deep-sleep wake up for a memory device
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
US10762931B2 (en) 2018-07-16 2020-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power management

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